JP3303264B2 - プリンタ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばパーソナルコン
ピュータ等の外部処理装置からのデータを印字・記録す
るプリンタ装置に関する。

【０００２】

【従来の技術】一般に、例えばホストとしてのパーソナ
ルコンピュータからのデータを記録用紙に記録するため
のプリンタ装置では、ホストからのデータを受けるイン
ターフェイス部と、ＲＡＭやＲＯＭなどの記憶装置と、
インターフェイス部により受信されたホストからのデー
タや記憶装置からのデータに基づいて印字動作を制御す
るＣＰＵ（プリンタ制御部）と、ＣＰＵからの制御信号
に基づきデータを印字する印字動作部とがそなえられて
いる。

【０００３】近年、このようなプリンタ装置は、その性
能向上により高解像度化されており、これに伴って、画
像データなど大量のデータが転送されるようになってき
ている。従って、プリンタ装置のパーソナルコンピュー
タに対してのインターフェイスについても、データ転送
の高速化は、印字の高速化の観点からも必要とされてい
る。

【０００４】そこで、従来、８ビットパラレル方式（セ
ントロニクスインターフェイス）においてはプリンタ側
のインターフェイス部（入力制御部）にいわゆるＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）機能を持
たせ、高速で受信データをバッファリングすることによ
り、データ転送処理を高速化するようになっている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来のプリンタ装置では、例えば、ホストからのコマ
ンドによりプリンタ制御部（ＣＰＵ）からプリンタ動作
状態をホストに対して応答することが要求された場合等
においては、その応答にかかる処理に余分な時間がかか
る、という課題がある。

【０００６】即ち、ホストからのコマンドにより、プリ
ンタ動作状態の応答が要求された場合は、インターフェ
イス部において全ての受信コード（データ）をＦＩＦＯ
機能により順次バッファリングしているため、ＣＰＵに
より、先にバッファリングされた受信データが全て読み
出された後に、コマンドが読み出され、そのコマンドに
対する応答が行なわれるようになっているので、コマン
ドに対する応答を即座に行なうことができないのであ
る。

【０００７】本発明は、このような課題に鑑み創案され
たもので、ホストから、プリンタ装置の動作状態の応答
を要求するコマンドを受けた場合においても、コマンド
に対して即座に応答できるようにしながら、高速のデー
タ転送処理を可能にしたインターフェイス機能を有する
プリンタ装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はプリンタ装置であ
り、このプリンタ装置１は、外部処理装置７からのデー
タを受信するインターフェイス部２と、インターフェイ
ス部２により受信された外部処理装置７からのデータを
インターフェイス部２から読み出して印字動作の制御を
行なう制御手段３とをそなえている。

【０００９】また、このインターフェイス部２は、ラッ
チ回路４，バッファリング回路５及び切換手段６をそな
えている。ここで、ラッチ回路４は、外部処理装置７か
らの、プリンタ装置１の動作状態の応答を要求するコマ
ンドのデータをラッチしうるものであり、バッファリン
グ回路５は、外部処理装置７からの画像データを順次記
憶しうるものであり、切換手段６は、外部処理装置７か
らのデータを、外部処理装置からの制御信号に応じ（請
求項２）、又は制御手段からの制御信号に応じて（請求
項３）、ラッチ回路４もしくはバッファリング回路５の
いずれか一方に選択的に切り換えて書き込むようになっ
ている（請求項１）。

【００１０】

【作用】上述の本発明のプリンタ装置１では、インター
フェイス部２において、外部処理装置７からのデータを
受信すると、この外部処理装置７からの画像データは、
切換手段６により、ラッチ回路４もしくはバッファリン
グ回路５のいずれか一方に選択的に切り換えて入力され
る。そして、ラッチ回路４では、外部処理装置７から
の、プリンタ装置１の動作状態の応答を要求するコマン
ドのデータがラッチされる一方、バッファリング回路５
では、外部処理装置７からのデータが順次記憶され、各
回路４，５に記憶されたデータは、制御手段３により読
み出され、印字動作の制御が行なわれる。

【００１１】なお、切換手段６による切換は、外部処理
装置７からの制御信号か又は制御手段３からの制御信号
に応じて行なわれる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図２は本発明を適用されるプリンタ装置の制御系を示す
機能ブロック図であり、この図２に示すように、制御系
１０は、マイクロプロセッサにより構成されているもの
であって、プログラムされたファームウェアによって入
出力処理，描画処理等の一切が制御されるようになって
いる。

【００１３】また、この図２に示すように、制御系１０
は、後述する符号１１〜２０で示す各要素により構成さ
れている。即ち、１１は制御系１０全体を統括管理する
ＣＰＵ、１２は制御プログラムが格納されているプログ
ラムＲＯＭ、１３は割込み制御を行なうための割込み制
御部、１４はＲＡＭ、１５は文字パターンが格納されて
いるフォントＲＯＭ、１６はホスト（パーソナルコンピ
ュータ等の外部処理装置）２１との間でデータの授受を
行なうための外部インターフェイス（インターフェイス
部）、１７は図示しない印字動作系に印字内容の情報
（ドット情報）を出力するためのビデオインターフェイ
ス、１８は装置の状態を監視すべく状態問い合わせのた
めのコマンドを所定周期（例えば１秒程度）で発生させ
るタイマ、１９は装置の状態を表示する表示部や操作キ
ーを有するオペレータパネル、２０は例えばＬＡＮ等が
接続される拡張機能インターフェイスである。

【００１４】また、上記のインターフェイス部１６にお
いては、例えば８ビットパラレル方式（セントロニクス
インターフェイス）が用いられているが、この方式を用
いた場合、ホスト２１との間の信号の授受は、一般に、
図３（ａ）〜（ｄ）に示すタイミングチャートのように
行なわれる。即ち、ホスト２１から制御系１０における
外部インターフェイス１６に対して、例えば８ビットの
データ信号〔ＤＡＴＡ信号，図３（ｂ）参照〕を出力す
るにあたっては、図３（ａ）に示すようなデータストロ
ーブ（ＤＳＴＢ）信号（ホスト２１からプリンタ装置の
制御系１０に対して出力されるデータ読込指令信号）と
してのパルス信号（ａｃｔｉｖｅ Ｌｏｗ）を出力する
ようになっている。そして、外部インターフェイス１６
において、ＤＳＴＢ信号及びデータ信号が入力される
と、ホスト２１に対して、そのデータ信号をＣＰＵ２１
が読み込んで処理を行なっている間は図３（ｃ）に示す
ようなＢＵＳＹ信号としてのＨレベル信号が出力される
とともに、そのデータ信号に基づく処理が終了すると、
図３（ｄ）に示すようなＡＣＫ信号（制御系１０がホス
ト２１に対して出力するデータ読込終了の旨を伝えると
ともに、次のデータを要求する“ａｃｔｉｖｅ Ｌｏ
ｗ”のパルス信号）が出力され、このデータ信号の入力
が終了した旨の通知を行なうようになっている。ＡＣＫ
信号を受信したホスト２１は、次のデータを上述と同様
にして送信する。

【００１５】ところで、図４，図５は本発明の第１実施
例を示すブロック図であり、この図４，図５は、図２に
おける外部インターフェイス１６の構成を詳細に示した
ものである。まず、図４において、３１はサンプリング
部であり、このサンプリング部３１は、前述のＤＳＴＢ
信号をサンプリングし、後述するセレクタ３４及びＢＵ
ＳＹ制御回路３６に出力するものである。

【００１６】また、３２は入力データラッチ部（ラッチ
回路）であり、この入力データラッチ部３２は、ホスト
２１からの１バイト（例えば８ビット）分のデータ信号
（プリンタ装置１０の動作状態の応答を要求するコマン
ドデータ等）を入力され、このデータ信号を次のデータ
信号が入力されるまで、格納しておくものである。さら
に、３３はＦＩＦＯ（先入れ先出し）メモリ等のバッフ
ァリング回路であり、このバッファリング回路３３は、
ホスト２１からの複数バイト分（例えば５１２バイト）
の画像データを順次格納しておくものであり、ＣＰＵ１
１からリード（Ｒｅａｄ）信号を入力されると、このデ
ータ信号をＣＰＵバス５０を介してＣＰＵ１１に出力す
るようになっている。

【００１７】なお、このバッファリング回路３３に格納
されているデータが空の場合は、バッファリング回路３
３からＣＰＵ１１に対してＥＭＰ信号（バッファリング
回路３３がデータを蓄積していない「エンプティ」の状
態を示す信号）が出力され、ＣＰＵ１１がバッファリン
グ回路３３からデータを読み出さないようになっている
一方、バッファリング回路３３に格納されているデータ
が満杯の状態である場合は、バッファリング回路３３か
ら後述するＡＣＫ制御回路３７にＦＵＬＬ信号（バッフ
ァリング回路３３において次のデータを受け付けられな
い「フル」の状態を示す信号）が出力される。このＦＵ
ＬＬ信号は、プリンタ内部でのデータ処理のために、Ｃ
ＰＵ１１に対して割り込みを要求するｉｎｔ信号として
割込み制御部１３にも出力される。

【００１８】また、セレクタ（切換手段）３４は、サン
プリング部３１によりサンプリングされたＤＳＴＢ信号
とＣＰＵ１１からのセレクト（ＳＬ）信号とに基づい
て、ホスト２１からのデータを入力データラッチ部３２
又はバッファリング回路３３のどちらか一方に選択的に
切り換えて書き込むものである。具体的には、セレクタ
３４は、ＣＰＵ１１からのＳＬ信号により入力データラ
ッチ部３２が選択されている場合に、ＤＳＴＢ信号の立
ち下がりを検出すると、入力データラッチ部３２に対し
て、データ信号（ＤＡＴＡ１〜８）をラッチさせるため
のＬＡＴＣＨ信号（ａｃｔｉｖｅ Ｌｏｗ）を出力する
一方、ＣＰＵ１１からのＳＬ信号によりバッファリング
回路３３が選択されている場合に、ＤＳＴＢ信号の立ち
下がりを検出すると、バッファリング回路３３に対して
データ信号（ＤＡＴＡ１〜８）を書き込むためのＷＲ信
号（ａｃｔｉｖｅ Ｌｏｗ）を出力するものである。

【００１９】なお、セレクタ３４により入力データラッ
チ部３２が選択されると、ＬＡＴＣＨ信号の立ち下がり
に応じて、割り込み制御部１３に対してｉｎｔ信号を出
力して、データの着信を通知するようになっている。こ
れにより、割り込み制御部１３によりＣＰＵ１１に対し
て割り込み処理が要求され、プログラムＲＯＭ１２に格
納される受信プログラムが動作するようになっている。

【００２０】また、セレクタ３４によりバッファリング
回路３３が選択されると、その選択情報に関する信号
（ＷＲ信号）は、後述のＡＣＫ制御回路３７へも出力さ
れるようになっている。さらに、ＣＰＵ１１からのＳＬ
信号は、ファームウェアにより、入力されるデータの解
析により、コマンド等の少量（例えば１０バイト程度）
のデータの場合は入力データラッチ部３２を選択し、画
像データ等の多量のデータ群の場合はバッファリング回
路３３を選択するようになっている。

【００２１】さて、図４において、３５はリードポート
であり、このリードポート３５は、ＣＰＵ１１からのリ
ード（Ｒｅａｄ）信号を受けて、入力データラッチ部３
２からのデータ信号を読み出して、ＣＰＵバス５０を介
してＣＰＵ１１に出力するものである。また、図５にお
けるＢＵＳＹ制御回路３６は、ホスト２１からのデータ
の処理中か否かを、ＢＵＳＹ信号としてホスト２１に通
知するためのものであり、サンプリング部３１からのＤ
ＳＴＢ信号の立ち下がりをＢＵＳＹ−ＯＮ信号（ＢＵＳ
Ｙ制御回路３６を起動するための信号）として入力され
る一方、ＡＣＫ制御回路３７からのＢＵＳＹ−ＯＦＦ信
号を入力されるようになっており、サンプリング部３１
からのＤＳＴＢ信号が立ち下がってからＡＣＫ制御回路
３７からのＡＣＫ信号が立ち下がるまで、ＣＰＵ１１に
対し、データを処理中である旨を示すＢＵＳＹ信号を出
力するようになっている。

【００２２】さらに、ＡＣＫ制御回路３７は、ホスト２
１からデータ信号を入力できるか否かをホスト２１に通
知するためのものであり、セレクタ３４からのバッファ
リング回路３３を選択した旨の信号（ＷＲ信号の立ち下
がり）をＡＣＫ−ＯＮ信号（ＡＣＫ制御回路３７を起動
するための信号）として入力されるとともに、バッファ
リング回路３３からのＦＵＬＬ信号をｗａｉｔＡＣＫ信
号（ＡＣＫ待機信号）として入力されるようになってお
り、ＡＣＫ−ＯＮ信号を入力されると、ＤＳＴＢ信号が
ＨＩＧＨになることを確認して、ＢＵＳＹ信号をＯＦＦ
するためのＢＵＳＹ−ＯＦＦ信号をＢＵＳＹ制御回路３
６へ出力するとともに、データ信号が入力できる旨を通
知する信号としてのＡＣＫ信号をホスト２１に出力する
一方、ＡＣＫ待機信号を入力されると、ＦＵＬＬ信号が
立ち下がるまでＡＣＫ信号を出力せず、ホスト２１から
プリンタ装置へのデータ信号の出力を停止させるように
なっている。

【００２３】なお、ＣＰＵ１１は、他の処理から解放さ
れたときに、適時、バッファリング回路３３に対してデ
ータの有無をチェックし、データがあれば、それを処理
するようになっており、ＦＵＬＬ割り込みが発生した場
合は、これを優先的に処理するようになっている。上述
の構成により、本発明の第１実施例にかかるプリンタ装
置は、ホスト２１からデータ信号が制御系１０における
外部インターフェイス１６に入力され、ＣＰＵ１１の制
御により、ビデオインターフェイス１７から印字内容の
情報が印字動作系に出力されて、印字動作が行なわれ
る。

【００２４】ここで、ホスト２１からのデータ信号が制
御系１０における外部インターフェイス１６に入力され
た場合において、データ信号は、図６〜図８を用いて以
下に説明する（１）〜（３）の３態様に分かれてＣＰＵ
１１に転送されるようになっており、これにより、高速
にデータ転送を行なえるようになっているのである。 （１）入力データラッチ部３２を選択した場合 即ち、ホスト２１がプリンタ装置にて出力されるべきデ
ータを用意すると、そのデータ（ＤＡＴＡ１〜８）を外
部インターフェイス１６に対して出力する〔図６（ａ）
のＰ１参照〕とともに、ＤＳＴＢ信号を立ち下げる〔図
６（ｂ）のＰ２参照〕。

【００２５】そして、ＤＳＴＢ信号は、外部インターフ
ェイス１６におけるサンプリング部３１にてサンプリン
グされ、ＢＵＳＹ制御回路３６では、このＤＳＴＢ信号
の立ち下がり（Ｌレベル）を確認すると、データ処理中
を意味するＢＵＳＹ信号をホスト２１に対して送信する
〔図６（ｃ）のＰ３参照〕。このとき、ＣＰＵ１１から
入力データラッチ部３２を選択する旨のＳＬ信号がセレ
クタ３４に入力されることにより、セレクタ３４から入
力データラッチ部３２に対するＬＡＴＣＨ信号が立ち下
がり、入力データラッチ部３２にデータ信号（１バイト
分）が格納される〔図６（ｅ）のＰ３参照〕。なお、セ
レクタ３４からは、割込み制御部１３に対して、データ
が着信したことを通知しＣＰＵ１１に対して割り込み処
理を要求するためのｉｎｔ信号が出力される〔図６
（ｆ）のＰ３参照〕。

【００２６】ＣＰＵ１１では、割込み制御部１３からの
割り込み要求を受けると、ファームウェアがデータを処
理するためのプログラムを実行し、入力データラッチ部
３２に格納されている１バイト分のデータ信号がリード
ポート３５を介して読み込まれ、割り込み原因が取り除
かれる〔図６（ｆ）のＰ４参照〕。なお、図６（ｆ）に
おいて二重線で示す部分はファームウェアが処理してい
ることを示している。

【００２７】その後、入力データラッチ部３２にデータ
信号の入力が可能となるので、ファームウェアではＡＣ
Ｋ信号をホスト２１に対して送信するために、ＡＣＫ制
御回路３７を起動させ、ＡＣＫ制御回路３７はＢＵＳＹ
信号をＯＦＦさせる旨の信号（ＢＵＳＹ−ＯＦＦ信号）
をＢＵＳＹ制御回路３６に出力することにより、ＢＵＳ
Ｙ信号をＯＦＦさせるとともに〔図６（ｃ）のＰ５参
照〕、ＡＣＫ信号をホスト２１に出力する〔図６（ｄ）
のＰ５参照〕。

【００２８】その後、ホスト２１では、ＡＣＫ信号を受
けて、プリンタ装置に対するデータ送信可と判断して、
次のデータ信号を送信する〔図６（ａ）のＰ６参照〕。 （２）バッファリング回路３３を選択した場合 ホスト２１がプリンタ装置にて出力されるべきデータを
用意すると、そのデータ（ＤＡＴＡ１〜８）を外部イン
ターフェイス１６に対して出力する〔図７（ａ）のＰ１
参照〕とともに、ＤＳＴＢ信号を立ち下げる〔図７
（ｂ）のＰ２参照〕。

【００２９】そして、ＤＳＴＢ信号は、外部インターフ
ェイス１６におけるサンプリング部３１にてサンプリン
グされ、ＢＵＳＹ制御回路３６では、このＤＳＴＢ信号
の立ち下がり（Ｌレベル）を確認すると、データ読込中
を意味するＢＵＳＹ信号をホスト２１に対して送信する
〔図７（ｃ）のＰ３参照〕。このとき、ＣＰＵ１１から
バッファリング回路３３を選択する旨のＳＬ信号がセレ
クタ３４に入力されることにより、セレクタ３４からバ
ッファリング回路３３に対するＷＲ信号が立ち下がり
〔図７（ｅ）のＰ３参照〕、ＡＣＫ制御回路３７が起動
される。ＷＲ信号の立ち下がりに応じて、バッファリン
グ回路３３にデータが蓄積されると、Ｈレベルで空状態
を示していたＥＭＰ信号が立ち下がってＬレベルとして
ＣＰＵ１１に出力され〔図７（ｇ）のＰ３参照〕、バッ
ファリング回路３３にデータが蓄積されていることがＣ
ＰＵ１１に通知される。

【００３０】なお、このとき、ＦＵＬＬ信号やｉｎｔ信
号の状態は変わらない。そして、ＡＣＫ制御回路３７で
は、ＤＳＴＢ信号が立ち上がってＨレベルとなること
〔図７（ｂ）のＰ４参照〕を確認すると、ＢＵＳＹ信号
をＯＦＦさせる旨の信号（ＢＵＳＹ−ＯＦＦ信号）をＢ
ＵＳＹ制御回路３６に出力することにより、ＢＵＳＹ信
号をＯＦＦさせるとともに〔図７（ｃ）のＰ５参照〕、
ＡＣＫ信号をホスト２１に出力する〔図７（ｄ）のＰ５
参照〕。

【００３１】その後、ホスト２１では、ＡＣＫ信号を受
けて、プリンタ装置に対するデータ送信可と判断して、
次のデータ信号を送信する〔図７（ａ）のＰ６参照〕。 （３）バッファリング回路３３の選択中にバッファリン
グ回路３３がＦＵＬＬとなった場合 ホスト２１がプリンタ装置にて出力されるべきデータを
用意すると、そのデータ（ＤＡＴＡ１〜８）を外部イン
ターフェイス１６に対して出力する〔図８（ａ）のＰ１
参照〕とともに、ＤＳＴＢ信号を立ち下げる〔図８
（ｂ）のＰ２参照〕。

【００３２】そして、ＤＳＴＢ信号は、外部インターフ
ェイス１６におけるサンプリング部３１にてサンプリン
グされ、ＢＵＳＹ制御回路３６では、このＤＳＴＢ信号
の立ち下がり（Ｌレベル）を確認すると、データ読込中
を意味するＢＵＳＹ信号をホスト２１に対して送信する
〔図８（ｃ）のＰ３参照〕。このとき、ＣＰＵ１１から
バッファリング回路３３を選択する旨のＳＬ信号がセレ
クタ３４に入力されることにより、セレクタ３４からバ
ッファリング回路３３に対するＷＲ信号が立ち下がり
〔図８（ｅ）のＰ３参照〕、ＡＣＫ制御回路３７が起動
される。

【００３３】そして、ＷＲ信号の立ち下がりに応じて、
バッファリング回路３３にデータを蓄積することで、バ
ッファリング回路３３の容量がＦＵＬＬとなった場合
は、ＦＵＬＬ信号がＡＣＫ制御回路３７に対して出力さ
れるとともに〔図８（ｆ）のＰ４参照〕、割込み制御部
１３にｉｎｔ信号が出力され、ＣＰＵ１１に対して割り
込み処理が要求される〔図８（ｈ）のＰ４参照〕。な
お、このＦＵＬＬ信号が、ＡＣＫ制御回路３７に出力さ
れることにより、ＡＣＫ制御回路３７の起動が保留さ
れ、ＡＣＫ信号の出力を待機させている。

【００３４】ＣＰＵ１１では、割込み制御部１３からの
割り込み要求を受けると、ファームウェアがデータを処
理するためのプログラムを実行し、ＣＰＵ１１はバッフ
ァリング回路３３からデータを取り込み、割り込み原因
を除去する〔図８（ｈ）のＰ５参照〕。これにより、バ
ッファリング回路３３の容量に空きが生じるので、ＦＵ
ＬＬ信号はＯＦＦとなる〔図８（ｆ）のＰ５参照〕。

【００３５】さらに、ファームウェアによりバッファリ
ング回路３３に蓄積されているデータが無くなるまでデ
ータを読み出し〔図８のＰ６参照〕、バッファリング回
路３３が空状態になるとバッファリング回路３３からＣ
ＰＵ１１へのＥＭＰ信号が立ち上がる〔図８（ｇ）のＰ
７参照〕。上記のＦＵＬＬ信号がＯＦＦとなることに伴
い、ＡＣＫ制御回路３７が起動されて、ＢＵＳＹ制御回
路３６からのＢＵＳＹ信号が立ち下がってＬレベルにな
るとともに〔図８（ｃ）のＰ８参照〕、ホスト２１から
データ信号を入力させる旨のＡＣＫ信号が出力される
〔図８（ｄ）のＰ８参照〕。

【００３６】その後、ホスト２１ではＡＣＫ信号を受け
て、プリンタ装置に対するデータ送信可と判断して、次
のデータ信号を送信する〔図８（ａ）のＰ９参照〕。こ
のように、本発明の第１実施例によれば、例えば、ホス
ト２１から入力するデータ信号が、プリンタ装置１０の
動作状態の応答を要求するコマンド等の少量のデータの
場合は入力データラッチ部３２を選択してデータ転送す
る一方、画像データ等の多量のデータ群の場合はバッフ
ァリング回路３３を選択し、このバッファリング回路３
３に格納されてデータ転送されるので、ホスト２１から
プリンタ装置１０の動作状態の応答を要求するコマンド
を受けた場合においても、コマンドに対して即座に応答
しながら、高速にデータ転送することができる利点があ
る。

【００３７】なお、本実施例におけるプリンタ装置にお
いては、入力データ信号を８ビットの信号としている
が、本発明は、これに限定されるものでなく、例えば１
６ビットの入力データ信号等を用いてもよい。また、本
実施例においては、セレクタ３４に入力されるセレクト
信号はＣＰＵ１１からのものを用いていたが、本発明に
よれば、ホスト２１側にセレクト情報を持たせ、このホ
スト２１側からの信号を、セレクト信号として用いるこ
ともできる。

【００３８】（ｂ）第２実施例の説明 本発明の第２実施例においても、本発明を図２に示す第
１実施例の場合と同様の制御系１０に適用しているが、
外部インターフェイス１６の詳細な構成が異なってい
る。図９は本発明の第２実施例としてのプリンタ装置に
おける外部インターフェイス１６を詳細に示すブロック
図であるが、本実施例にかかる外部インターフェイス１
６においても、第１実施例におけるものと同様のサンプ
リング部３１，入力データラッチ部３２，バッファリン
グ回路３３，セレクタ３４，リードポート３５，ＢＵＳ
Ｙ制御回路３６及びＡＣＫ制御回路３７をそなえてお
り、これらの詳細な説明は省略する。

【００３９】図９において、３８は転送バイト数カウン
タであり、この転送バイト数カウンタ３８は、バッファ
リング回路３４に書き込まれたデータ信号のバイト数を
セレクタ３２からのＷＲ信号に基づいてカウントするも
のである。３９はコンペアレジスタであり、このコンペ
アレジスタ３９は、ホスト２１から転送されてくるデー
タ信号のバイト数を書き込み信号（ｗｒｉｔｅ信号）に
より格納するものである。ファームウェアにおいて、ホ
スト２１からのデータの解析により、次のデータから画
像データ等の大量なデータと判断した場合、そのデータ
数をバッファリング回路３４にて格納されるべきデータ
信号のバイト数としてコンペアレジスタ３９に設定する
ようになっている。

【００４０】４０は一致回路であり、この一致回路４０
は、転送バイト数カウンタ３８からのカウント数情報と
コンペアレジスタ３９からのバイト数情報とを比較し、
一致した場合には、ＣＭＰ信号を立ち上げ、割込み制御
部１３によりＣＰＵ１１に対する割込み処理を要求する
ものである。上述の構成により、本発明の第２実施例に
かかるプリンタ装置でも、ホスト２１からデータ信号が
制御系１０における外部インターフェイス１６に入力さ
れ、ＣＰＵ１１の制御により、ビデオインターフェイス
１７から印字内容の情報が印字動作系に出力されて、印
字動作が行なわれる。

【００４１】ここで、ホスト２１からのデータ信号が制
御系１０における外部インターフェイス１６に入力され
たＪＯＢ開始時においては、図１０（ａ）〜（ｇ）のＰ
１〜Ｐ６で示すように、ＣＰＵ１１からのＳＬ信号〔図
１０（ｆ）参照〕により入力データラッチ部３２が選択
され、図６（ａ）〜（ｆ）のＰ１〜Ｐ６にて説明したも
のと同様にして、１バイト受信が繰り返し行なわれる。

【００４２】そして、ファームウェアがホスト２１から
送られたデータを解析することにより、次のデータから
画像データ等の大量なデータ群が入力すると判断した場
合は、ＣＰＵ１１では、そのデータ数（バイト数）をコ
ンペアレジスタ３９にセットするとともに、セレクタ３
２へのＳＬ信号をＨレベルとして、高速転送用のバッフ
ァリング回路３３にデータ信号が格納されるように切り
換えて〔図１０（ｆ）のＰ７参照〕、ＡＣＫ信号を出力
することにより次のデータを要求する〔図１０（ｄ）の
Ｐ８参照〕。

【００４３】ＡＣＫ信号を受けたホスト２１では、外部
インターフェイス部１６に対してデータ信号が出力され
〔図１１（ａ）のＰ９参照〕、バッファリング回路３３
に格納されるデータ数（転送バイト数カウンタ３８によ
るカウント値）が、コンペアレジスタ３９にセットされ
ているバイト数になるまで（画像データ等の大量なデー
タ群の入力が終了するまで）データ信号を入力され、高
速転送が実現されている〔図１１（ａ）〜（ｇ）参
照〕。図１１（ａ）〜（ｇ）に示す処理では、図７
（ａ）〜（ｈ）のＰ１〜Ｐ６にて説明したものと同様の
処理が繰り返し行なわれる。

【００４４】そして、画像データ等の大量なデータ群の
最終データが入力され〔図１２（ａ）のＰ１０参照〕、
この最終データが、セレクタ３４からのＷＲ信号により
バッファリング回路３３に書き込まれると〔図１２
（ｆ）のＰ１１参照〕、転送バイト数カウンタ３８がカ
ウントアップされ、一致回路４０において、転送バイト
数カウンタ３８からのカウント値（バッファリング回路
３３にて格納されているバイト数情報）と、コンペアレ
ジスタ３９にてセットされているバイト数情報との一致
が検出され、ＣＭＰ信号を立ち上げる〔図１２（ｇ）の
Ｐ１２参照〕。これと同時にＣＰＵ１１に対して割り込
みを発生する〔図１２（ｈ）のＰ１２参照〕。

【００４５】また、このＣＭＰ信号はＡＣＫ待機信号と
してＡＣＫ制御回路３７に入力され、ＡＣＫ信号の起動
を保留している。そして、ＣＰＵ１１による割り込みに
よりファームウェアがデータを処理するためのプログラ
ムを実行すると、バッファリング回路３３からデータを
取り込み、割り込み原因を取り除くとともに〔図１２
（ｈ）のＰ１３参照〕、一致回路４０からのＣＭＰ信号
はＯＦＦされる〔図１２（ｇ）のＰ１３参照〕。このと
き、転送バイト数カウンタ３８のカウント値もクリア
（ＣＬＲ）信号により「０」にリセットされる。

【００４６】さらに、ファームウェアは、バッファリン
グ回路３３に格納されるデータが空になるまでデータを
取り込み続け、格納されているデータが無くなると、Ｃ
ＰＵ１１からのＳＬ信号をＬレベルとし、入力データラ
ッチ部３２を選択し、１バイト受信に切り換え、入力デ
ータラッチ部３２にデータ信号を格納する〔図１２
（ｆ）のＰ１４参照〕。

【００４７】そして、ＡＣＫ制御回路３７が起動され
て、ＢＵＳＹ制御回路３６からのＢＵＳＹ信号がＬレベ
ル（ＯＦＦ）になるとともに〔図１２（ｃ）のＰ１５参
照〕、ホスト２１からデータ信号を入力させる旨のＡＣ
Ｋ信号が出力される〔図１２（ｄ）のＰ１５参照〕。そ
の後、ホスト２１は、外部インターフェイス１６からの
ＡＣＫ信号を受けて、次のデータ信号を送信し〔図１２
（ａ）のＰ１６参照〕、以降、図１０と同様の処理が繰
り返される。

【００４８】このように、本発明の第２実施例によれ
ば、第１実施例と同様の作用効果が得られるほか、ホス
ト２１から画像データ等の多量のデータ群が転送される
場合、自動的にバッファリング回路３３を選択し、転送
されるデータ量を転送バイト数カウンタ３８，コンペア
レジスタ３９，一致回路４０により管理して、そのデー
タ群について全てのデータが転送されると、直ちにＣＰ
Ｕ１１に対し割り込みを要求して、バッファリング回路
３３がＦＵＬＬになる前に、バッファリング回路３３内
のデータを読み出しているので、バッファリング回路３
３の書き込み可能な容量を、常に多く保つことができ、
装置の動作の安定に寄与する利点もある。

【００４９】なお、第１実施例におけるものと同様に、
第２実施例におけるプリンタ装置においても、入力デー
タ信号を８ビットの信号としているが、本発明は、これ
に限定されるものでなく、例えば１６ビットの入力デー
タ信号等を用いてもよい。また、第２実施例において
も、セレクタ３４に入力されるセレクト信号はＣＰＵ１
１からのものを用いていたが、本発明によれば、ホスト
２１側にセレクト情報を持たせ、このホスト２１側から
の信号を、セレクト信号として用いることもできる。

【００５０】

【発明の効果】以上詳述したように、本発明のプリンタ
装置によれば、外部処理装置からのデータを受信するイ
ンターフェイス部と、インターフェイス部により受信さ
れた外部処理装置からのデータをインターフェイス部か
ら読み出して印字動作の制御を行なう制御手段とを有し
てなるものにおいて、インターフェイス部が、外部処理
装置からの、プリンタ装置の動作状態の応答を要求する
コマンドのデータをラッチしうるラッチ回路と、外部処
理装置からの画像データを順次記憶しうるバッファリン
グ回路と、外部処理装置からのデータを、ラッチ回路も
しくはバッファリング回路のいずれか一方に選択的に切
り換えて書き込む切換手段とから構成することにより、
ホストから、プリンタ装置の動作状態の応答を要求する
コマンドを受けた場合においても、コマンドに対して即
座に応答しながら、高速にデータ転送できる利点があ
る。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明を適用されるプリンタ装置の制御系を示
す機能ブロック図である。

【図３】本発明にかかるプリンタ装置とホストとの間の
一般的な信号の授受を説明するためのタイミングチャー
トである。

【図４】本発明の第１実施例を示す第１のブロック図で
ある。

【図５】本発明の第１実施例を示す第２のブロック図で
ある。

【図６】（ａ）〜（ｆ）は本発明の第１実施例の動作を
説明するためのタイミングチャートである。

【図７】（ａ）〜（ｈ）は本発明の第１実施例の動作を
説明するためのタイミングチャートである。

【図８】（ａ）〜（ｈ）は本発明の第１実施例の動作を
説明するためのタイミングチャートである。

【図９】本発明の第２実施例を示すブロック図である。

【図１０】（ａ）〜（ｇ）は本発明の第２実施例の動作
を説明するためのタイミングチャートである。

【図１１】（ａ）〜（ｇ）は本発明の第２実施例の動作
を説明するためのタイミングチャートである。

【図１２】（ａ）〜（ｈ）は本発明の第２実施例の動作
を説明するためのタイミングチャートである。

【符号の説明】

１ プリンタ装置 ２ インターフェイス部 ３ 制御手段 ４ ラッチ回路 ５ バッファリング回路 ６ 切換手段 ７ 外部処理装置 １０ 制御系 １１ ＣＰＵ １２ プログラムＲＯＭ １３ 割り込み制御部 １４ ＲＡＭ １５ フォントＲＯＭ １６ 外部インターフェイス（インターフェイス部） １７ ビデオインターフェイス １８ タイマ １９ オペレータパネル ２０ 拡張機能インターフェイス ２１ ホスト ３１ サンプリング部 ３２ 入力データラッチ部 ３３ バッファリング回路 ３４ セレクタ ３５ リードポート ３６ ＢＵＳＹ制御回路 ３７ ＡＣＫ制御回路 ３８ 転送バイト数カウンタ ３９ コンペアレジスタ ４０ 一致回路 ５０ ＣＰＵバス

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部処理装置からのデータを受信するイ
   ンターフェイス部と、該インターフェイス部により受信
   された該外部処理装置からのデータを該インターフェイ
   ス部から読み出して印字動作の制御を行なう制御手段と
   を有してなるプリンタ装置において、 該インターフェイス部が、 該外部処理装置からの、該プリンタ装置の動作状態の応
   答を要求するコマンドのデータをラッチしうるラッチ回
   路と、 該外部処理装置からの画像データを順次記憶しうるバッ
   ファリング回路と、 該外部処理装置からのデータを、該ラッチ回路もしくは
   該バッファリング回路のいずれか一方に選択的に切り換
   えて書き込む切換手段とをそなえて構成されていること
   を特徴とする、プリンタ装置。
2. 【請求項２】 該切換手段による選択的切換動作が、該
   外部処理装置からの制御信号に応じて行なわれることを
   特徴とする、請求項１記載のプリンタ装置。
3. 【請求項３】 該切換手段による選択的切換動作が、該
   制御手段からの制御信号に応じて行なわれることを特徴
   とする、請求項１記載のプリンタ装置。