JP2001134528A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JP2001134528A JP2001134528A JP31486299A JP31486299A JP2001134528A JP 2001134528 A JP2001134528 A JP 2001134528A JP 31486299 A JP31486299 A JP 31486299A JP 31486299 A JP31486299 A JP 31486299A JP 2001134528 A JP2001134528 A JP 2001134528A
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Abstract
(57)【要約】
【課題】エンドポイントごとにバッファ領域を設ける必
要がなく、ゲート数を削減してチップを小型にできるデ
ータ転送制御装置を提供すること。 【解決手段】ＰＣ１との間でパケット形式のデータを送
受するバッファ９を、各エンドポイントＥＰ０〜ＥＰ２
に対して共通に用いられる単一のバッファで構成する。
ＵＳＢ制御部８は、レジスタ１０を参照してバッファ９
内のデータの有無を判別し、その結果に基づいてＰＣ１
との間のデータ転送を制御する。ＣＰＵ５は、レジスタ
１０を参照してバッファ９内のデータの有無を判別し、
その結果に基づいてバッファ９からのデータの取得また
はバッファ９へのデータの格納を制御する。
要がなく、ゲート数を削減してチップを小型にできるデ
ータ転送制御装置を提供すること。 【解決手段】ＰＣ１との間でパケット形式のデータを送
受するバッファ９を、各エンドポイントＥＰ０〜ＥＰ２
に対して共通に用いられる単一のバッファで構成する。
ＵＳＢ制御部８は、レジスタ１０を参照してバッファ９
内のデータの有無を判別し、その結果に基づいてＰＣ１
との間のデータ転送を制御する。ＣＰＵ５は、レジスタ
１０を参照してバッファ９内のデータの有無を判別し、
その結果に基づいてバッファ９からのデータの取得また
はバッファ９へのデータの格納を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばプリンタ
と上位コンピュータとの間のデータ転送を制御するデー
タ転送制御装置に関するものである。
と上位コンピュータとの間のデータ転送を制御するデー
タ転送制御装置に関するものである。
【０００２】
【従来の技術】プリンタ等の周辺機器とコンピュータと
を接続する場合、ＵＳＢ（UniversalSerial Bus）シス
テムが採用されることが多くなっている。ＵＳＢは、各
種周辺機器に共通のインターフェイス仕様であって、同
じコネクタで最大１２７台の機器をディジーチェーン方
式で接続することができ、また、コンピュータの電源を
入れたたまま機器を接続できるプラグアンドプレイとい
う機能を備えている。
を接続する場合、ＵＳＢ（UniversalSerial Bus）シス
テムが採用されることが多くなっている。ＵＳＢは、各
種周辺機器に共通のインターフェイス仕様であって、同
じコネクタで最大１２７台の機器をディジーチェーン方
式で接続することができ、また、コンピュータの電源を
入れたたまま機器を接続できるプラグアンドプレイとい
う機能を備えている。
【０００３】このようなＵＳＢシステムにおいては、コ
ンピュータと周辺機器との間でパケット形式によるデー
タの転送が行われる。図７は、ＵＳＢシステムを用いた
従来のデータ転送制御装置の一例を示すブロック図であ
る。図において、２１は上位装置を構成するコンピュー
タ（以下、ＰＣと記す）、２２はプリンタ等の周辺機器
に内蔵されたＵＳＢブロック、２３は同じく周辺機器に
内蔵されたメモリである。
ンピュータと周辺機器との間でパケット形式によるデー
タの転送が行われる。図７は、ＵＳＢシステムを用いた
従来のデータ転送制御装置の一例を示すブロック図であ
る。図において、２１は上位装置を構成するコンピュー
タ（以下、ＰＣと記す）、２２はプリンタ等の周辺機器
に内蔵されたＵＳＢブロック、２３は同じく周辺機器に
内蔵されたメモリである。
【０００４】ＵＳＢブロック２２において、２４はＰＣ
２１との間でのデータ転送を制御するＵＳＢ制御部、２
５はＰＣ２１から受信したデータおよびＰＣ２１へ送信
するデータを一時的に格納するバッファである。バッフ
ァ２５は、各エンドポイント（以下、ＥＰと記す）に対
応して、２５ａ〜２５ｃの複数のバッファから構成され
ている。ＥＰ２は受信用、ＥＰ１は送信用、ＥＰ０は送
受信用に設定されたエンドポイントであり、バッファ２
５ａはＥＰ２に対応するデータが格納される６４バイト
の受信バッファ、バッファ２５ｂはＥＰ１に対応するデ
ータが格納される１６バイトの送信バッファ、バッファ
２５ｃはＥＰ０に対応するデータが格納される１６バイ
トの送受信バッファである。
２１との間でのデータ転送を制御するＵＳＢ制御部、２
５はＰＣ２１から受信したデータおよびＰＣ２１へ送信
するデータを一時的に格納するバッファである。バッフ
ァ２５は、各エンドポイント（以下、ＥＰと記す）に対
応して、２５ａ〜２５ｃの複数のバッファから構成され
ている。ＥＰ２は受信用、ＥＰ１は送信用、ＥＰ０は送
受信用に設定されたエンドポイントであり、バッファ２
５ａはＥＰ２に対応するデータが格納される６４バイト
の受信バッファ、バッファ２５ｂはＥＰ１に対応するデ
ータが格納される１６バイトの送信バッファ、バッファ
２５ｃはＥＰ０に対応するデータが格納される１６バイ
トの送受信バッファである。
【０００５】ＰＣ２１からは、データに先行してパケッ
ト形式のトークンが送出される。トークンは、周辺機器
ごとに割当てられたアドレス番号を含んでおり、各周辺
機器は、自己のアドレス番号を含んだトークンが来たと
きに、これを取り込む。トークンは、アドレス番号のほ
かにデータの処理種別やＥＰ番号などを含んでおり、Ｕ
ＳＢ制御部２４はこのトークンのＥＰ番号を読み取っ
て、各ＥＰ番号に対応するバッファ２５ａ〜２５ｃに対
してアクセスを行い、ＰＣ２１から送られてくるデータ
の書込み、またはＰＣ２１へ送信するデータの読み出し
を行なう。バッファ２５が受信したデータはメモリ２３
に格納され、また、ＰＣ２１への送信データはメモリ２
３からバッファ２５へ転送される。
ト形式のトークンが送出される。トークンは、周辺機器
ごとに割当てられたアドレス番号を含んでおり、各周辺
機器は、自己のアドレス番号を含んだトークンが来たと
きに、これを取り込む。トークンは、アドレス番号のほ
かにデータの処理種別やＥＰ番号などを含んでおり、Ｕ
ＳＢ制御部２４はこのトークンのＥＰ番号を読み取っ
て、各ＥＰ番号に対応するバッファ２５ａ〜２５ｃに対
してアクセスを行い、ＰＣ２１から送られてくるデータ
の書込み、またはＰＣ２１へ送信するデータの読み出し
を行なう。バッファ２５が受信したデータはメモリ２３
に格納され、また、ＰＣ２１への送信データはメモリ２
３からバッファ２５へ転送される。
【０００６】
【発明が解決しようとする課題】上記従来の装置におい
ては、各ＥＰごとにバッファ２５ａ〜２５ｃを設けてお
り、このように複数のバッファを備えたデータ転送制御
装置は、たとえば特公平６−３９３７号公報、特公平６
−３９３８号公報にも記載されている。しかしながら、
ＥＰごとにバッファを設けると、各ＥＰに必要な容量の
バッファ領域を複数個用意しなければならず、ＥＰの数
が増えるに従ってバッファ２５の容量が大きくなる。こ
のため、ＵＳＢブロック２２をＩＣ化するにあたってゲ
ートの数が増大し、チップが大型化するという問題があ
る。
ては、各ＥＰごとにバッファ２５ａ〜２５ｃを設けてお
り、このように複数のバッファを備えたデータ転送制御
装置は、たとえば特公平６−３９３７号公報、特公平６
−３９３８号公報にも記載されている。しかしながら、
ＥＰごとにバッファを設けると、各ＥＰに必要な容量の
バッファ領域を複数個用意しなければならず、ＥＰの数
が増えるに従ってバッファ２５の容量が大きくなる。こ
のため、ＵＳＢブロック２２をＩＣ化するにあたってゲ
ートの数が増大し、チップが大型化するという問題があ
る。
【０００７】本発明は、上記のような問題点を解決する
ものであって、ＥＰごとにバッファ領域を設ける必要が
なく、ゲート数を削減してチップを小型にできるデータ
転送制御装置を提供することを課題としている。
ものであって、ＥＰごとにバッファ領域を設ける必要が
なく、ゲート数を削減してチップを小型にできるデータ
転送制御装置を提供することを課題としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、バッファを各エンドポイントに対して共
通に用いられる単一のバッファで構成し、このバッファ
内のデータの有無を判別して上位装置からのデータの受
信および上位装置へのデータの送信、ならびに受信デー
タのバッファからの取得および送信データのバッファへ
の格納を制御するようにしたものである。
に、本発明は、バッファを各エンドポイントに対して共
通に用いられる単一のバッファで構成し、このバッファ
内のデータの有無を判別して上位装置からのデータの受
信および上位装置へのデータの送信、ならびに受信デー
タのバッファからの取得および送信データのバッファへ
の格納を制御するようにしたものである。
【０００９】このようにすることで、複数のエンドポイ
ントでバッファを共有することができるため、エンドポ
イントの数が増えてもバッファの容量は増大せず、ゲー
ト数を削減することができる。
ントでバッファを共有することができるため、エンドポ
イントの数が増えてもバッファの容量は増大せず、ゲー
ト数を削減することができる。
【００１０】また、本発明においては、バッファが送受
信可能か否かを示すバッファステータスレジスタを設
け、このレジスタを参照することで上位装置からのデー
タの受信および上位装置へのデータの送信を制御し、ま
た、バッファからのデータの取得およびバッファへのデ
ータの格納を制御する。この場合、上位装置との間の送
受信、およびバッファに対するデータの取得・格納が終
了した後に、バッファステータスレジスタのステータス
を更新する。
信可能か否かを示すバッファステータスレジスタを設
け、このレジスタを参照することで上位装置からのデー
タの受信および上位装置へのデータの送信を制御し、ま
た、バッファからのデータの取得およびバッファへのデ
ータの格納を制御する。この場合、上位装置との間の送
受信、およびバッファに対するデータの取得・格納が終
了した後に、バッファステータスレジスタのステータス
を更新する。
【００１１】また、本発明においては、上記バッファス
テータスレジスタに加えて、トークンの種類およびＥＰ
番号を示すトークンステータスレジスタを設けること
で、どのタイプのトークンが送られてきたか、また、ど
のＥＰに対するパケットかを判別することができる。
テータスレジスタに加えて、トークンの種類およびＥＰ
番号を示すトークンステータスレジスタを設けること
で、どのタイプのトークンが送られてきたか、また、ど
のＥＰに対するパケットかを判別することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき、
図を参照しながら説明する。図１は本発明に係るデータ
転送制御装置の電気的構成を示すブロック図である。図
において、１は上位装置を構成するコンピュータ（以
下、ＰＣと記す）、２は周辺機器の一例であるプリン
タ、３はプリンタ２に内蔵されたＵＳＢブロック、４は
プリンタ２のメモリ、５はプリンタ２のＣＰＵである。
図を参照しながら説明する。図１は本発明に係るデータ
転送制御装置の電気的構成を示すブロック図である。図
において、１は上位装置を構成するコンピュータ（以
下、ＰＣと記す）、２は周辺機器の一例であるプリン
タ、３はプリンタ２に内蔵されたＵＳＢブロック、４は
プリンタ２のメモリ、５はプリンタ２のＣＰＵである。
【００１３】ＵＳＢブロック３において、８はＰＣ１と
の間でのデータ転送を制御するＵＳＢ制御部で、本発明
における第１の制御手段の一形態をなし、ここでは論理
ゲートで構成されている。９はＰＣ１から受信したデー
タおよびＰＣ１へ送信するデータを一時的に格納するバ
ッファである。バッファ９は、各エンドポイントＥＰ
２、ＥＰ１、ＥＰ０に対して、共通に用いられる単一の
バッファから構成されている。バッファ９の容量はたと
えば６４バイトであり、このバッファ領域に、ＰＣ１か
ら送信されてきたデータ、あるいはＰＣ１へ送信するデ
ータの１パケット分が格納される。ＵＳＢブロック３は
ＩＣ化されており、メモリ４等とともにＡＳＩＣ（Appl
ication Specific IC）の中の１ブロックを構成してい
る。
の間でのデータ転送を制御するＵＳＢ制御部で、本発明
における第１の制御手段の一形態をなし、ここでは論理
ゲートで構成されている。９はＰＣ１から受信したデー
タおよびＰＣ１へ送信するデータを一時的に格納するバ
ッファである。バッファ９は、各エンドポイントＥＰ
２、ＥＰ１、ＥＰ０に対して、共通に用いられる単一の
バッファから構成されている。バッファ９の容量はたと
えば６４バイトであり、このバッファ領域に、ＰＣ１か
ら送信されてきたデータ、あるいはＰＣ１へ送信するデ
ータの１パケット分が格納される。ＵＳＢブロック３は
ＩＣ化されており、メモリ４等とともにＡＳＩＣ（Appl
ication Specific IC）の中の１ブロックを構成してい
る。
【００１４】また、ＵＳＢ制御部８にはレジスタ１０が
設けられている。このレジスタ１０は、後述するよう
に、バッファ９内のデータ有無を表すバッファステータ
スレジスタと、ＰＣ１から送られてきたトークンの内容
を示すトークンステータスレジスタとを含む。
設けられている。このレジスタ１０は、後述するよう
に、バッファ９内のデータ有無を表すバッファステータ
スレジスタと、ＰＣ１から送られてきたトークンの内容
を示すトークンステータスレジスタとを含む。
【００１５】ＣＰＵ５は、本発明における第２の制御手
段の一形態をなすものであり、プリンタ２の各部の制御
を行なうものである。ＣＰＵ５には、インクキャリア搬
送用のキャリアモータおよび用紙搬送用のフィードモー
タを制御するモータ制御部６や、印字ヘッドによる印字
動作を制御する印字制御部７などが接続されている。
段の一形態をなすものであり、プリンタ２の各部の制御
を行なうものである。ＣＰＵ５には、インクキャリア搬
送用のキャリアモータおよび用紙搬送用のフィードモー
タを制御するモータ制御部６や、印字ヘッドによる印字
動作を制御する印字制御部７などが接続されている。
【００１６】図２は、ＰＣ１から送られてくるパケット
の一例を示す図であり、（ａ）はトークン３０を、
（ｂ）はトークン３０に続いて送られてくる印字データ
などのデータ３４を示している。トークン３０は、トー
クンの種類を表すＰＩＤコード３１、接続機器を表すア
ドレス番号３２、およびＥＰを表すＥＰ番号３３を含
み、これらがパケットとして構成されている。ＰＩＤコ
ード３１には、Ｓｅｔｕｐパケット、ＩＮパケット、Ｏ
ＵＴパケットの３種類がある。また、アドレス番号３２
は、接続される周辺機器ごとにＰＣ１によって番号が割
り当てられている。一方、データ３４もパケットからな
り、たとえば６４バイトのデータ長を有している。
の一例を示す図であり、（ａ）はトークン３０を、
（ｂ）はトークン３０に続いて送られてくる印字データ
などのデータ３４を示している。トークン３０は、トー
クンの種類を表すＰＩＤコード３１、接続機器を表すア
ドレス番号３２、およびＥＰを表すＥＰ番号３３を含
み、これらがパケットとして構成されている。ＰＩＤコ
ード３１には、Ｓｅｔｕｐパケット、ＩＮパケット、Ｏ
ＵＴパケットの３種類がある。また、アドレス番号３２
は、接続される周辺機器ごとにＰＣ１によって番号が割
り当てられている。一方、データ３４もパケットからな
り、たとえば６４バイトのデータ長を有している。
【００１７】図３は、レジスタ１０におけるバッファス
テータスレジスタを示す図である。バッファステータス
レジスタ４０は、バッファ９がＰＣ１からデータを受信
できる状態にあるか否か、およびＰＣ１へデータを送信
できる状態にあるか否かを示すレジスタで、２ビットの
領域からなる。ＲＲＤＹ（Receive Ready Bit）４１
はＰＣ１からデータを受信できる状態にあるか否かのス
テータスを表し、ＲＲＤＹ＝１であれば、現在バッファ
９は空で受信可能な状態にあることを表し、ＲＲＤＹ＝
０であれば、バッファ９にデータがあって受信ができな
い状態にあることを表す。また、ＴＲＤＹ（Transmit
Ready Bit）４２はＰＣ１へデータを送信できる状態に
あるか否かのステータスを表し、ＴＲＤＹ＝１であれ
ば、現在バッファ９には送信すべきデータがあって送信
可能な状態にあることを表し、TＲＤＹ＝０であれば、
バッファ９には送信すべきデータがなく送信可能な状態
にないことを表す。
テータスレジスタを示す図である。バッファステータス
レジスタ４０は、バッファ９がＰＣ１からデータを受信
できる状態にあるか否か、およびＰＣ１へデータを送信
できる状態にあるか否かを示すレジスタで、２ビットの
領域からなる。ＲＲＤＹ（Receive Ready Bit）４１
はＰＣ１からデータを受信できる状態にあるか否かのス
テータスを表し、ＲＲＤＹ＝１であれば、現在バッファ
９は空で受信可能な状態にあることを表し、ＲＲＤＹ＝
０であれば、バッファ９にデータがあって受信ができな
い状態にあることを表す。また、ＴＲＤＹ（Transmit
Ready Bit）４２はＰＣ１へデータを送信できる状態に
あるか否かのステータスを表し、ＴＲＤＹ＝１であれ
ば、現在バッファ９には送信すべきデータがあって送信
可能な状態にあることを表し、TＲＤＹ＝０であれば、
バッファ９には送信すべきデータがなく送信可能な状態
にないことを表す。
【００１８】図４は、レジスタ１０におけるトークンス
テータスレジスタを示す図である。トークンステータス
レジスタ４３は、トークン３０から読み取ったトークン
の種類およびＥＰ番号を示すレジスタで、７ビットの領
域からなる。ビット４〜６がトークンの種類を表し、ビ
ット０〜３がＥＰ番号を表している。トークンの種類
は、前述のようにトークン３０のＰＩＤコード３１にお
いて指定されており、ビット６が「１」であればＳｅｔ
ｕｐパケット、ビット５が「１」であればＯＵＴパケッ
ト、ビット４が「１」であればＩＮパケットを、それぞ
れ表している。また、ＥＰ番号はトークン３０のＥＰ番
号３３において指定されており、ビット０が「１」であ
ればＥＰ０、ビット１が「１」であればＥＰ１、ビット
２が「１」であればＥＰ２、ビット３が「１」であれば
ＥＰ３を、それぞれ表している。
テータスレジスタを示す図である。トークンステータス
レジスタ４３は、トークン３０から読み取ったトークン
の種類およびＥＰ番号を示すレジスタで、７ビットの領
域からなる。ビット４〜６がトークンの種類を表し、ビ
ット０〜３がＥＰ番号を表している。トークンの種類
は、前述のようにトークン３０のＰＩＤコード３１にお
いて指定されており、ビット６が「１」であればＳｅｔ
ｕｐパケット、ビット５が「１」であればＯＵＴパケッ
ト、ビット４が「１」であればＩＮパケットを、それぞ
れ表している。また、ＥＰ番号はトークン３０のＥＰ番
号３３において指定されており、ビット０が「１」であ
ればＥＰ０、ビット１が「１」であればＥＰ１、ビット
２が「１」であればＥＰ２、ビット３が「１」であれば
ＥＰ３を、それぞれ表している。
【００１９】なお、トークン３０のアドレス番号３２に
おいて指定されたアドレスは、レジスタ１０の図示しな
いアドレスレジスタにセットされる。そして、ＰＣ１に
プリンタ２のほかに各種周辺機器が接続されている場合
には、ＰＣ１から送られてくるデータのうち、プリンタ
２に割り当てられたアドレスのデータだけがプリンタ２
に取り込まれることになる。
おいて指定されたアドレスは、レジスタ１０の図示しな
いアドレスレジスタにセットされる。そして、ＰＣ１に
プリンタ２のほかに各種周辺機器が接続されている場合
には、ＰＣ１から送られてくるデータのうち、プリンタ
２に割り当てられたアドレスのデータだけがプリンタ２
に取り込まれることになる。
【００２０】図５および図６は、以上の構成からなるデ
ータ転送制御装置の動作を示すフローチャートであり、
図５は第１の制御手段であるＵＳＢ制御部８が処理する
手順、図６は第２の制御手段であるＣＰＵ５が処理する
手順を示している。
ータ転送制御装置の動作を示すフローチャートであり、
図５は第１の制御手段であるＵＳＢ制御部８が処理する
手順、図６は第２の制御手段であるＣＰＵ５が処理する
手順を示している。
【００２１】まず、ＵＳＢ制御部８の動作について図５
を参照しながら説明する。ＵＳＢ制御部８は、ＰＣ１か
らトークン３０を受信すると（ステップＳ１）、ＰＩＤ
コード３１を読み取ってトークンの種類を分析する（ス
テップＳ２）。そして、トークンがＳｅｔｕｐパケット
であれば（ステップＳ３ＹＥＳ）、次にバッファステー
タスレジスタ４０を参照して、ＲＲＤＹ＝１かつＴＲＤ
Ｙ＝０か否かを判定する（ステップＳ４）。ＲＲＤＹ＝
１でＴＲＤＹ＝０の場合は（ステップＳ４ＹＥＳ）、バ
ッファ９にデータがなく受信可能な状態であるから、Ｐ
Ｃ１からセットアップデータを受取り（ステップＳ
５）、これをバッファ９に格納する。なお、ＵＳＢ制御
部８はトークン３０のＥＰ番号３３も読取り、これをト
ークンステータスレジスタ４３にセットする。
を参照しながら説明する。ＵＳＢ制御部８は、ＰＣ１か
らトークン３０を受信すると（ステップＳ１）、ＰＩＤ
コード３１を読み取ってトークンの種類を分析する（ス
テップＳ２）。そして、トークンがＳｅｔｕｐパケット
であれば（ステップＳ３ＹＥＳ）、次にバッファステー
タスレジスタ４０を参照して、ＲＲＤＹ＝１かつＴＲＤ
Ｙ＝０か否かを判定する（ステップＳ４）。ＲＲＤＹ＝
１でＴＲＤＹ＝０の場合は（ステップＳ４ＹＥＳ）、バ
ッファ９にデータがなく受信可能な状態であるから、Ｐ
Ｃ１からセットアップデータを受取り（ステップＳ
５）、これをバッファ９に格納する。なお、ＵＳＢ制御
部８はトークン３０のＥＰ番号３３も読取り、これをト
ークンステータスレジスタ４３にセットする。
【００２２】次に、ＵＳＢ制御部８はデータを受取った
ことにより、バッファステータスレジスタ４０を更新
し、ステータスをＲＲＤＹ＝０、ＴＲＤＹ＝０とする
（ステップＳ６）。これによって、バッファ９が空き状
態でなくなったことが表示される。また、ステップＳ４
において、バッファステータスレジスタ４０を参照した
結果、ＲＲＤＹ＝１かつＴＲＤＹ＝０でない場合は（ス
テップＳ４ＮＯ）、バッファ９には受信データと送信デ
ータのいずれかが入っていて受信が不可能であるから、
ＰＣ１に対して拒否応答であるＮＡＫ（Negative Ackno
wledge）を返す（ステップＳ７）。
ことにより、バッファステータスレジスタ４０を更新
し、ステータスをＲＲＤＹ＝０、ＴＲＤＹ＝０とする
（ステップＳ６）。これによって、バッファ９が空き状
態でなくなったことが表示される。また、ステップＳ４
において、バッファステータスレジスタ４０を参照した
結果、ＲＲＤＹ＝１かつＴＲＤＹ＝０でない場合は（ス
テップＳ４ＮＯ）、バッファ９には受信データと送信デ
ータのいずれかが入っていて受信が不可能であるから、
ＰＣ１に対して拒否応答であるＮＡＫ（Negative Ackno
wledge）を返す（ステップＳ７）。
【００２３】ステップＳ３において、トークンがＳｅｔ
ｕｐパケットでなく（ステップＳ３ＮＯ）ＩＮパケット
であれば（ステップＳ８ＹＥＳ）、次にバッファステー
タスレジスタ４０を参照して、ＲＲＤＹ＝０かつＴＲＤ
Ｙ＝１か否かを判定する（ステップＳ９）。ＲＲＤＹ＝
０でＴＲＤＹ＝１の場合は（ステップＳ９ＹＥＳ）、バ
ッファ９に送信すべきデータが入っている状態であるか
ら、ＰＣ１に対してデータを送出し（ステップＳ１
０）、その後、ステータスをＲＲＤＹ＝１、ＴＲＤＹ＝
０にしてバッファステータスレジスタ４０を更新する
（ステップＳ１１）。これによって、バッファ９が空き
状態になったことが表示される。
ｕｐパケットでなく（ステップＳ３ＮＯ）ＩＮパケット
であれば（ステップＳ８ＹＥＳ）、次にバッファステー
タスレジスタ４０を参照して、ＲＲＤＹ＝０かつＴＲＤ
Ｙ＝１か否かを判定する（ステップＳ９）。ＲＲＤＹ＝
０でＴＲＤＹ＝１の場合は（ステップＳ９ＹＥＳ）、バ
ッファ９に送信すべきデータが入っている状態であるか
ら、ＰＣ１に対してデータを送出し（ステップＳ１
０）、その後、ステータスをＲＲＤＹ＝１、ＴＲＤＹ＝
０にしてバッファステータスレジスタ４０を更新する
（ステップＳ１１）。これによって、バッファ９が空き
状態になったことが表示される。
【００２４】一方、ステップＳ９において、ＲＲＤＹ＝
０かつＴＲＤＹ＝１でない場合は（ステップＳ９Ｎ
Ｏ）、バッファ９には受信データが入っているかもしく
は全くデータがない状態であるから、ＰＣ１に対してデ
ータを送出することなく、０バイトの空のパケットを送
る（ステップＳ１２）。
０かつＴＲＤＹ＝１でない場合は（ステップＳ９Ｎ
Ｏ）、バッファ９には受信データが入っているかもしく
は全くデータがない状態であるから、ＰＣ１に対してデ
ータを送出することなく、０バイトの空のパケットを送
る（ステップＳ１２）。
【００２５】ステップＳ３において、トークンがＳｅｔ
ｕｐパケットでなく（ステップＳ３ＮＯ）ＩＮパケット
でもない場合は（ステップＳ８ＮＯ）、ＯＵＴパケット
と判断し（ステップＳ１３）、次にバッファステータス
レジスタ４０を参照して、ＲＲＤＹ＝１かつＴＲＤＹ＝
０か否かを判定する（ステップＳ１４）。ＲＲＤＹ＝１
でＴＲＤＹ＝０の場合は（ステップＳ１４ＹＥＳ）、バ
ッファ９にデータがなく受信可能な状態であるから、Ｐ
Ｃ１から印字データ等のデータ３４を受取り（ステップ
Ｓ１５）、これをバッファ９に格納した後、バッファス
テータスレジスタ４０を更新し、ステータスをＲＲＤＹ
＝０、ＴＲＤＹ＝０とする（ステップＳ１６）。これに
よって、バッファ９が空き状態でなくなったことが表示
される。
ｕｐパケットでなく（ステップＳ３ＮＯ）ＩＮパケット
でもない場合は（ステップＳ８ＮＯ）、ＯＵＴパケット
と判断し（ステップＳ１３）、次にバッファステータス
レジスタ４０を参照して、ＲＲＤＹ＝１かつＴＲＤＹ＝
０か否かを判定する（ステップＳ１４）。ＲＲＤＹ＝１
でＴＲＤＹ＝０の場合は（ステップＳ１４ＹＥＳ）、バ
ッファ９にデータがなく受信可能な状態であるから、Ｐ
Ｃ１から印字データ等のデータ３４を受取り（ステップ
Ｓ１５）、これをバッファ９に格納した後、バッファス
テータスレジスタ４０を更新し、ステータスをＲＲＤＹ
＝０、ＴＲＤＹ＝０とする（ステップＳ１６）。これに
よって、バッファ９が空き状態でなくなったことが表示
される。
【００２６】一方、ステップＳ１４において、ＲＲＤＹ
＝１かつＴＲＤＹ＝０でない場合は（ステップＳ１４Ｎ
Ｏ）、バッファ９には受信データと送信データのいずれ
かが入っていて受信が不可能であるから、ＰＣ１に対し
てＮＡＫを返す（ステップＳ１７）。
＝１かつＴＲＤＹ＝０でない場合は（ステップＳ１４Ｎ
Ｏ）、バッファ９には受信データと送信データのいずれ
かが入っていて受信が不可能であるから、ＰＣ１に対し
てＮＡＫを返す（ステップＳ１７）。
【００２７】次に、図６を参照してＣＰＵ５の行なう処
理につき説明する。図６（ａ）は受信データをバッファ
から取り出す場合の処理、図６（ａ）は送信データをバ
ッファへ格納する場合の処理を表している。
理につき説明する。図６（ａ）は受信データをバッファ
から取り出す場合の処理、図６（ａ）は送信データをバ
ッファへ格納する場合の処理を表している。
【００２８】まず、受信データの処理について説明す
る。ＣＰＵ５はバッファステータスレジスタ４０を参照
してステータス情報を読込み（ステップＳ２１）、ＲＲ
ＤＹ＝０かつＴＲＤＹ＝０か否かを判定する（ステップ
Ｓ２２）。図５のステップＳ５、Ｓ６およびステップＳ
１５、Ｓ１６で説明したように、ＰＣ１からのデータが
受信されてバッファ９に格納されると、バッファステー
タスレジスタ４０のステータスは、ＲＲＤＹ＝０、ＴＲ
ＤＹ＝０となるから、ステップＳ２２での判断はＹＥＳ
となり、バッファ９から受信データを取得する（ステッ
プＳ２３）。そして、データを取得したことによりバッ
ファ９は空状態となるから、バッファステータスレジス
タ４０を更新してステータスをＲＲＤＹ＝１、ＴＲＤＹ
＝０とする。これによって、ＵＳＢ制御部８側では、図
５のステップＳ４およびＳ１４での判定がＹＥＳとな
り、次のパケットの受信が可能となる。なお、バッファ
９から取得されたデータは、メモリ４に格納されるか、
あるいはモータ制御部６や印字制御部７などの各部に直
接供給される。
る。ＣＰＵ５はバッファステータスレジスタ４０を参照
してステータス情報を読込み（ステップＳ２１）、ＲＲ
ＤＹ＝０かつＴＲＤＹ＝０か否かを判定する（ステップ
Ｓ２２）。図５のステップＳ５、Ｓ６およびステップＳ
１５、Ｓ１６で説明したように、ＰＣ１からのデータが
受信されてバッファ９に格納されると、バッファステー
タスレジスタ４０のステータスは、ＲＲＤＹ＝０、ＴＲ
ＤＹ＝０となるから、ステップＳ２２での判断はＹＥＳ
となり、バッファ９から受信データを取得する（ステッ
プＳ２３）。そして、データを取得したことによりバッ
ファ９は空状態となるから、バッファステータスレジス
タ４０を更新してステータスをＲＲＤＹ＝１、ＴＲＤＹ
＝０とする。これによって、ＵＳＢ制御部８側では、図
５のステップＳ４およびＳ１４での判定がＹＥＳとな
り、次のパケットの受信が可能となる。なお、バッファ
９から取得されたデータは、メモリ４に格納されるか、
あるいはモータ制御部６や印字制御部７などの各部に直
接供給される。
【００２９】一方、ステップＳ２２においてＲＲＤＹ＝
０、ＴＲＤＹ＝０でない場合は（ステップＳ２２Ｎ
Ｏ）、バッファ９が空であるか送信データが入っている
かのいずれかであるから、バッファ９からの受信データ
取得を行なわずに終了する。
０、ＴＲＤＹ＝０でない場合は（ステップＳ２２Ｎ
Ｏ）、バッファ９が空であるか送信データが入っている
かのいずれかであるから、バッファ９からの受信データ
取得を行なわずに終了する。
【００３０】次に、送信データの処理について説明す
る。ＣＰＵ５はバッファステータスレジスタ４０を参照
してステータス情報を読込み（ステップＳ３１）、ＲＲ
ＤＹ＝１かつＴＲＤＹ＝０か否かを判定する（ステップ
Ｓ３２）。図５のステップＳ１０およびＳ１１で説明し
たように、バッファ９のデータがＰＣ１へ送信される
と、バッファステータスレジスタ４０のステータスは、
ＲＲＤＹ＝１、ＴＲＤＹ＝０となってバッファ９は空状
態となるから、ステップＳ３２での判断はＹＥＳとな
り、送信データをバッファ９に格納する（ステップＳ３
３）。この送信データはメモリ４からバッファ９に転送
される。そして、バッファ９は送信データが格納された
ことにより空状態ではなくなるから、バッファステータ
スレジスタ４０を更新してＲＲＤＹ＝０、ＴＲＤＹ＝１
とする。これによって、ＵＳＢ制御部８側では、図５の
ステップＳ９での判定がＹＥＳとなり、次のパケットの
送信が可能となる。
る。ＣＰＵ５はバッファステータスレジスタ４０を参照
してステータス情報を読込み（ステップＳ３１）、ＲＲ
ＤＹ＝１かつＴＲＤＹ＝０か否かを判定する（ステップ
Ｓ３２）。図５のステップＳ１０およびＳ１１で説明し
たように、バッファ９のデータがＰＣ１へ送信される
と、バッファステータスレジスタ４０のステータスは、
ＲＲＤＹ＝１、ＴＲＤＹ＝０となってバッファ９は空状
態となるから、ステップＳ３２での判断はＹＥＳとな
り、送信データをバッファ９に格納する（ステップＳ３
３）。この送信データはメモリ４からバッファ９に転送
される。そして、バッファ９は送信データが格納された
ことにより空状態ではなくなるから、バッファステータ
スレジスタ４０を更新してＲＲＤＹ＝０、ＴＲＤＹ＝１
とする。これによって、ＵＳＢ制御部８側では、図５の
ステップＳ９での判定がＹＥＳとなり、次のパケットの
送信が可能となる。
【００３１】一方、ステップＳ３２においてＲＲＤＹ＝
１、ＴＲＤＹ＝０でない場合は（ステップＳ３２Ｎ
Ｏ）、バッファ９には受信データまたは送信データのい
ずれかが入っている状態であるから、バッファ９への送
信データの格納を行なわずに終了する。
１、ＴＲＤＹ＝０でない場合は（ステップＳ３２Ｎ
Ｏ）、バッファ９には受信データまたは送信データのい
ずれかが入っている状態であるから、バッファ９への送
信データの格納を行なわずに終了する。
【００３２】以上のようにして、バッファステータスレ
ジスタ４によりバッファの状態を表示することで、ＵＳ
Ｂ制御部８はレジスタ４の内容に応じてバッファ９とＰ
Ｃ１間のデータの送受信を制御し、またＣＰＵ５はレジ
スタ４の内容に応じてバッファ９のデータ入出を制御す
ることができ、これによって、１つのバッファ９を設け
るだけで各ＥＰに対応したすべてのデータの転送制御を
行なうことができる。このため、ＥＰの数がたとえば１
６個のように多くなっても、バッファ９の容量が大きく
なることはなく、ＵＳＢブロック３をＩＣ化した場合の
ゲートの数が削減される。
ジスタ４によりバッファの状態を表示することで、ＵＳ
Ｂ制御部８はレジスタ４の内容に応じてバッファ９とＰ
Ｃ１間のデータの送受信を制御し、またＣＰＵ５はレジ
スタ４の内容に応じてバッファ９のデータ入出を制御す
ることができ、これによって、１つのバッファ９を設け
るだけで各ＥＰに対応したすべてのデータの転送制御を
行なうことができる。このため、ＥＰの数がたとえば１
６個のように多くなっても、バッファ９の容量が大きく
なることはなく、ＵＳＢブロック３をＩＣ化した場合の
ゲートの数が削減される。
【００３３】なお、上記実施形態においては、ＰＣに接
続される周辺機器としてプリンタを例に挙げたが、本発
明はプリンタ以外のスキャナーやモデム等の周辺機器に
対しても適用できることはいうまでもない。
続される周辺機器としてプリンタを例に挙げたが、本発
明はプリンタ以外のスキャナーやモデム等の周辺機器に
対しても適用できることはいうまでもない。
【００３４】
【発明の効果】本発明によれば、複数のエンドポイント
に対して１つのバッファを共有することができ、エンド
ポイントごとにバッファを設ける必要がなくなるため、
エンドポイントの数が増えてもバッファの容量は増大せ
ず、ゲート数を削減してチップを小型にすることができ
る。
に対して１つのバッファを共有することができ、エンド
ポイントごとにバッファを設ける必要がなくなるため、
エンドポイントの数が増えてもバッファの容量は増大せ
ず、ゲート数を削減してチップを小型にすることができ
る。
【図１】本発明に係るデータ転送制御装置のブロック図
である。
である。
【図２】ＰＣから送られてくるパケットの一例を示す図
である。
である。
【図３】バッファステータスレジスタを示す図である。
【図４】トークンステータスレジスタを示す図である。
【図５】ＵＳＢ制御部の動作を示すフローチャートであ
る。
る。
【図６】ＣＰＵの動作を示すフローチャートである。
【図７】従来のデータ転送制御装置の一例を示すブロッ
ク図である。
ク図である。
１ コンピュータ（ＰＣ） ２ プリンタ ３ ＵＳＢブロック ４ メモリ ５ ＣＰＵ ８ ＵＳＢ制御部 ９ バッファ １０ レジスタ ３０ トークン ３４ データ ４０ バッファステータスレジスタ ４３ トークンステータスレジスタ
Claims (4)
- 【請求項１】上位装置からパケット形式で送られてくる
データを格納するとともに、前記上位装置に送るパケッ
ト形式のデータを格納するバッファと、 前記上位装置からパケット形式で送られてくるトークン
の種類を判別するとともに、前記バッファ内のデータの
有無を判別して、これらの判別結果に基づいて上位装置
との間のデータ転送を制御する第１の制御手段と、 前記バッファ内のデータの有無を判別して、その結果に
基づきバッファからの受信データの取得およびバッファ
への送信データの格納を制御する第２の制御手段とを備
え、 前記バッファは、前記トークンによって指定される各エ
ンドポイントに対して共通に用いられる単一のバッファ
であることを特徴とするデータ転送制御装置。 - 【請求項２】バッファが上位装置からデータを受信でき
る状態にあるか否か、および上位装置へデータを送信で
きる状態にあるか否かを示すバッファステータスレジス
タを備え、第１の制御手段は、前記バッファステータス
レジスタを参照して上位装置からのデータの受信および
上位装置へのデータの送信を制御し、第２の制御手段
は、前記バッファステータスレジスタを参照してバッフ
ァからのデータの取得およびバッファへのデータの格納
を制御する請求項１に記載のデータ転送制御装置。 - 【請求項３】第１の制御手段は、上位装置からデータを
受信しまたは上位装置にデータを送信した後にバッファ
ステータスレジスタを更新し、第２の制御手段は、バッ
ファから受信データを取得しまたはバッファへ送信デー
タを格納した後にバッファステータスレジスタを更新す
る請求項２に記載のデータ転送制御装置。 - 【請求項４】トークンから読み取ったトークンの種類お
よびエンドポイント番号を示すトークンステータスレジ
スタを備えている請求項２または３に記載のデータ転送
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31486299A JP4329188B2 (ja) | 1999-11-05 | 1999-11-05 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31486299A JP4329188B2 (ja) | 1999-11-05 | 1999-11-05 | データ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001134528A true JP2001134528A (ja) | 2001-05-18 |
| JP4329188B2 JP4329188B2 (ja) | 2009-09-09 |
Family
ID=18058524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31486299A Expired - Fee Related JP4329188B2 (ja) | 1999-11-05 | 1999-11-05 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4329188B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474221B1 (ko) * | 2001-05-14 | 2005-03-08 | 세이코 엡슨 가부시키가이샤 | 데이터 전송 제어 장치, 전자 기기 및 데이터 전송 제어방법 |
| JP2006244194A (ja) * | 2005-03-04 | 2006-09-14 | Kyocera Mita Corp | Ｕｓｂ制御装置、デバイス制御装置 |
-
1999
- 1999-11-05 JP JP31486299A patent/JP4329188B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474221B1 (ko) * | 2001-05-14 | 2005-03-08 | 세이코 엡슨 가부시키가이샤 | 데이터 전송 제어 장치, 전자 기기 및 데이터 전송 제어방법 |
| JP2006244194A (ja) * | 2005-03-04 | 2006-09-14 | Kyocera Mita Corp | Ｕｓｂ制御装置、デバイス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4329188B2 (ja) | 2009-09-09 |
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