JPH05216745A - メモリ管理装置 - Google Patents

Abstract

(57)【要約】 【目的】 制御プロセッサの制御動作に応じて、固定長
単位領域に分割されたメモリを不連続的に必要個数用い
て任意長のバッファを構成できるようにメモリのアドレ
ス空間の使用状況を管理する。 【構成】 制御プロセッサ２がメモリ１のバッファ領域
に制御情報を書き込み制御動作を行う場合に必要バッフ
ァ単位領域数をバッファ管理ブロック６に指定すれば、
バッファ管理ブロック６は論理アドレス単位領域空塞管
理ブロック５を制御してＦＩＦＯメモリ７から未使用論
理アドレス単位領域の先頭アドレスを取り出してアドレ
ス変換メモリ４へアドレス情報として送出し、またバッ
ファ管理ブロック６はバッファ単位領域空塞管理ブロッ
ク３を制御してＦＩＦＯメモリ９から必要数の未使用バ
ッファ単位領域の先頭アドレスをＦＩＦＯメモリ９から
取り出してアドレス変換メモリ４へメモリ・データとし
て送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信制御装置をはじめ
として、制御プロセッサがメモリ上のバッファ領域に制
御情報を書き込みまた読み出すことにより各種制御動作
を行う制御装置に用いられるメモリ管理装置に関する。

【０００２】

【従来の技術】図３は従来のメモリ管理装置のブロック
構成を示している。図３において２１はメモリであり、
メモリ２１内のバッファ領域はこの装置において扱われ
る最大長の情報単位に合わせて、あらかじめ定められた
固定長を単位として論理上複数の領域に分割されてい
る。２２は制御プロセッサであり、この制御プロセッサ
２２はメモリ２１に設けられたバッファ領域への情報の
読み書きを行い、各種の制御動作を実現する。２３はバ
ッファ管理手段としてのバッファ管理ブロックであり、
メモリ２１内の複数のバッファ領域の個々について空き
状態を管理し、プロセッサ２２に通知する。２４，２５
は先入れ先出しメモリ（Ｆｉｒｓｔ ｉｎＦｉｒｓｔ
ｏｕｔ；以下、ＦＩＦＯメモリと記す）であり、それぞ
れバッファ管理ブロック２３から制御プロセッサ２２に
通知される空きバッファ情報と、制御プロセッサ２２か
らバッファ管理ブロック２３に通知される解放バッファ
情報を保持し、読出しの際は書込順序に従って出力す
る。２６ａはアドレスバス、２６ｄはデータバスであ
る。

【０００３】つぎに上記従来例の動作について説明す
る。バッファ管理ブロック２３は、制御メモリ２１内の
複数のバッファ領域のそれぞれについて、そのバッファ
がプロセッサ２２によってバッファとして使用されてい
るか否かの空き状態を保持管理し、未使用（空き状態）
のバッファについては、そのバッファの先頭アドレス値
をＦＩＦＯメモリ２４内に格納する。制御プロセッサ２
２は制御動作のためにバッファを新たに使用する際に
は、ＦＩＦＯメモリ２４の先頭からアドレス情報を読み
出し、メモリ２１内の上記アドレスを先頭とするあらか
じめ定められた固定長のアドレス領域をバッファとして
使用する。この際ＦＩＦＯメモリ２４からのアドレス読
み出しと同時に、バッファ管理ブロック２３は上記バッ
ファ領域を使用中（空き状態でない）として管理する。
制御プロセッサ２２が上記手順により取得したバッファ
領域の使用を終了し解放する場合には、上記使用終了の
バッファ領域の先頭アドレスを、アドレス情報としてＦ
ＩＦＯメモリ２５に書き込む。これにともない、バッフ
ァ管理ブロックは上記アドレスを先頭とするバッファ領
域の状態を未使用（空き状態）として保持し、同時に同
バッファの先頭アドレスを再び空バッファとしてＦＩＦ
Ｏメモリ２４に書き込む。同様の動作を繰り返すことに
より、制御プロセッサ２２は常にＦＩＦＯメモリ２４か
ら未使用バッファの先頭アドレス値を取り出すことによ
って、バッファとして使用可能な領域を、繰り返し通知
され使用することが出来る。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ管理装置では、上記メモリ１内の個々のバッ
ファ領域がメモリ上の連続した固定長の実アドレス空間
として管理されているために、すべてのバッファ領域が
同じ大きさすなわち同一の情報記憶容量である必要があ
った。

【０００５】従って、個々のバッファ領域の大きさは制
御プロセッサが行う制御内容において予想される最大長
の制御情報に合わせて固定的に設定され、各バッファ領
域の先頭のごく一部しか用いないような短い制御情報の
保持に際しても、最大長の制御情報と同じ領域を確保す
ることとなり、メモリ領域を効率的に利用出来ないとい
う問題があった。

【０００６】本発明はこのような従来の問題を解決する
ものであり、メモリを利用する制御プロセッサ側から見
てメモリ上のバッファアドレスの連続性を損なうことな
く、可変長のバッファ領域管理を可能とする優れたメモ
リ管理装置を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するために、制御プロセッサがメモリ内のバッファ領域
に情報の読み書きを行うことによって各種の制御動作を
行う制御装置のメモリ管理装置であって、下位アドレス
で指定される一定のメモリアドレス範囲のメモリ領域で
あって、かつ上位アドレスによって各メモリ領域が区別
されるバッファ単位領域に分割されたメモリと、上記制
御プロセッサからその制御動作内容に対応した論理アド
レスが設定されると、その論理アドレスのメモリ領域に
上記バッファ単位領域の中からその未使用バッファ単位
領域の上位アドレスをメモリ・データとして保持するア
ドレス情報保持手段とを備え、上記制御プロセッサはそ
の制御動作において上記メモリ内の未使用バッファ領域
にアクセスする場合、制御プロセッサが出力する論理ア
ドレスを上記アドレス情報保持手段へアドレス情報とし
て入力してそのアドレスのメモリ・データ出力を上記メ
モリ内の未使用バッファ領域の上位アドレスとするよう
に構成するものである。

【０００８】また、上記メモリのバッファ領域の使用状
態を監視し未使用バッファ単位領域を巡回的に検索して
その先頭アドレスを検索順に先入れ記憶し先出し読出し
する第１の管理手段と、一定数の連続した複数の論理ア
ドレスにより指定されるメモリ領域である論理アドレス
グループ単位領域によって上記アドレス情報保持手段を
複数の領域に区分し、上記論理アドレスグループ単位領
域の各々の使用状態を監視し未使用論理アドレスグルー
プ単位領域を巡回的に検索してその先頭論理アドレスを
検索順に先入れ記憶し先出し読出しする第２の管理手段
と、上記制御プロセッサがその制御動作においてバッフ
ァ領域取得要求して上記メモリから必要な数の未使用バ
ッファ単位領域を使用する場合、第２の管理手段により
記憶されている論理アドレスを先頭論理アドレスとする
アドレス情報保持手段メモリの論理アドレスグループ単
位領域を選択し、次に第１の管理手段に記憶されている
未使用バッファ単位領域の先頭アドレスを指定する上位
アドレスを先入れ順に必要数取り出して上記未使用論理
アドレスグループ単位領域にメモリ・データとして格納
する第３の管理手段とを設けることを特徴とするもので
ある。

【０００９】

【作用】本発明は上記のような構成により、制御プロセ
ッサが各種の制御動作を行うためにメモリ上の複数の未
使用バッファ単位領域にアクセスする場合、その未使用
バッファ単位領域がメモリ上においては必ずしも連続し
ていなくても、制御プロセッサから見て連続した論理的
アドレスにアクセスするようにすることができる。しか
も、必要に応じて任意長のバッファ領域をメモリ上に確
保できる。

【００１０】

【実施例】図１は本発明の一実施例におけるメモリ管理
装置の構成を示すものである。図１において、１はメモ
リであり、メモリ内は予め決められたビット長を情報記
憶容量の単位（例えば、１バイト）として分割されてい
る。全メモリ空間を記述する実アドレス情報の下位実ア
ドレスによって指定される一定のメモリアドレス範囲の
メモリ領域を一つのバッファ単位領域と称することにす
る。

【００１１】従って、メモリ内のバッファ領域は複数の
バッファ単位領域に分割され、これら複数のバッファ単
位領域は上位実アドレスによって区別される。

【００１２】２は制御プロセッサであり、この制御プロ
セッサ２はメモリ１に設けられたバッファ領域への情報
の読み書きを行うことにより、各種の制御動作を実施す
る。２ａは制御プロセッサ２がその制御動作において使
用する論理アドレスを入出力する論理アドレスバスであ
る。２ｂは上位実アドレスバス、２ｃは下位実アドレス
バス、２ｄはデータバスである。３はバッファ単位領域
空塞管理ブロックであり、制御プロセッサ２からのバッ
ファ取得要求コマンドによりメモリ１内の各バッファ単
位領域のそれぞれについて、バッファとして使用中か否
かに関する情報を管理する。４はアドレス変換メモリで
あり、これは制御プロセッサ２が行う各種制御動作にお
いて取り扱われる処理情報量のうち、最大処理情報量の
バイト数を、上記バッファ単位領域のバイト数で割った
商として得られる数のアドレス数（例えば、ｍとする）
のメモリ領域範囲を１単位として、複数の領域に分割さ
れている。以下このアドレス変換メモリ４内の複数のメ
モリ領域の一つ一つを論理アドレス単位領域と称する。

【００１３】すなわち、上記論理アドレス単位領域には
最大数のバッファ単位領域が含まれており、これらの各
バッファ単位領域は制御プロセッサ２からの論理アドレ
スによって指定される。

【００１４】一つの論理アドレス単位領域には、上記ア
ドレス数（上記のｍ）に相当する複数個のバッファ単位
領域を指定する上位実アドレスが格納されているものと
する。この上位実アドレスは、アドレス変換メモリ４の
出力データとしてデータバス４ｄを介してメモリ１のバ
ッファ単位領域を指定するアドレス入力の上位実アドレ
スとなる。５は論理アドレス単位領域空塞管理ブロック
であり、制御プロセッサ２からのバッファ取得要求コマ
ンドによりアドレス変換メモリ４内の各論理アドレス単
位領域のそれぞれについて、バッファとして使用中か否
かに関する情報を管理する。６はバッファ管理ブロック
であり、データバス６ｄを介してバッファ単位領域空塞
管理ブロック３、論理アドレス単位領域空塞管理ブロッ
ク５に接続され、制御プロセッサ２およびアドレス変換
メモリ４とはデータバス２ｄで接続されている。７，８
はＦＩＦＯメモリであり、ＦＩＦＯメモリ７は未使用論
理アドレス単位領域の先頭アドレスを、またＦＩＦＯメ
モリ８は使用済論理アドレス単位領域の先頭アドレスを
それぞれ論理アドレス単位領域空塞管理ブロック５の制
御により先入れして保持し、読出時は書込順序に従って
先出し出力する。７ｃ，８ｃはそれぞれ論理アドレス単
位領域空塞管理ブロック５からＦＩＦＯメモリ７および
ＦＩＦＯメモリ８への制御線である。９，１０もＦＩＦ
Ｏメモリであり、ＦＩＦＯメモリ９は未使用バッファ単
位領域の先頭アドレスの上位実アドレスを、またＦＩＦ
Ｏメモリ１０は使用済論理バッファ単位領域の先頭アド
レスの上位実アドレスをそれぞれバッファ単位領域空塞
管理ブロック３の制御により先入れして保持し、読出し
の際は書込順に従って先出し出力する。９ｃ，１０ｃは
それぞれバッファ単位領域空塞管理ブロック３からＦＩ
ＦＯメモリ９およびＦＩＦＯメモリ１０への制御線であ
る。

【００１５】次に、上記実施例の動作について、図２に
示すメモリ１およびアドレス変換メモリ４のメモリ構成
図を基に説明する。メモリ１内のバッファ領域は、アド
レス情報の下位実アドレス（ａ）（この場合３ビット）
で表されるアドレス範囲を１単位とする複数のバッファ
単位領域に分割されている。この場合、１バッファ単位
領域内は３ビットで指定される各アドレス毎に１バイト
長のメモリ容量を有し、１バッファ単位領域全体では８
バイトのメモリ容量を有する。

【００１６】上記複数のバッファ単位領域（この場合、
８バイトのメモリ容量）の各々は、アドレス情報の上位
実アドレス（ｂ）（この場合、４ビット）によってバッ
ファ単位領域（１）、（２）、（３）……に分割されて
いる。

【００１７】バッファ単位領域空塞管理ブロック３は、
これら全てのバッファ単位領域について、バッファとし
て使用中か否かを管理しており、バッファ管理ブロック
６からの指令により、これら未使用のバッファ単位領域
の先頭アドレスを巡回的に捜し出して、順にＦＩＦＯメ
モリ９に格納する。図２においては、バッファ単位領域
（１）、（２）及び（４）が未使用であり、単位領域
（３）及び（５）が使用中である。すなわち、未使用バ
ッファ単位領域の先頭アドレスは、（００００００
０）、（０００１０００）および（００１１０００）で
ある。

【００１８】従って、バッファ単位領域空塞管理ブロッ
ク３は上記未使用バッファ単位領域の先頭アドレスの上
位実アドレス（００００），（０００１），（００１
１）を順にＦＩＦＯメモリ９に格納する。

【００１９】一方、論理アドレス単位領域空塞管理ブロ
ック５はアドレス変換メモリ４の各論理アドレス単位領
域について未使用か使用済かの情報を管理しており、バ
ッファ管理ブロック６からの指令によりアドレス変換メ
モリ４の未使用論理アドレス単位領域を巡回的に捜し出
してその未使用論理アドレス単位領域の先頭アドレスを
ＦＩＦＯメモリ７に検索順に先入れ記憶する。

【００２０】図２における論理アドレス単位領域Ｖ１の
先頭アドレス（ＡＢ００）、次に論理アドレス単位領域
Ｖｎの先頭アドレス（特に、具体的に記入せず）がＦＩ
ＦＯメモリ７に先入れ記憶されている。

【００２１】制御プロセッサ２はその制御動作に際して
新たなバッファ領域の取得を必要とする時には、バッフ
ァ管理ブロック６に対してデータバス２ｄを介してバッ
ファ取得要求コマンドを送出する。

【００２２】この時、必要とするバッファ領域のバイト
数をその都度指定する。図２の場合は、必要なバッファ
領域のメモリ容量を２４バイト（すなわち、バッファ単
位領域３個分）である。

【００２３】バッファ管理ブロック６は上記バッファ取
得要求コマンドを受けると、論理アドレス単位領域空塞
管理ブロック５を制御してＦＩＦＯメモリ７から未使用
論理アドレス単位領域Ｖ１の先頭アドレス（図２におい
て、ＡＢ００）を取り出し論理アドレスバス２ａへ送出
する。

【００２４】次に、バッファ管理ブロック６はデータバ
ス２ｄを介して論理アドレス設定済コマンドを制御プロ
セッサ２へ送出すると、制御プロセッサ２は論理アドレ
スバス２ａから未使用論理アドレス単位領域Ｖ１の先頭
アドレス（図２において、ＡＢ００）を取り込むことに
より、上記先頭アドレスの論理アドレス単位領域Ｖ１が
未使用論理アドレス単位領域であることを検知して、上
記論理アドレス単位領域Ｖ１の先頭アドレス（ＡＢ０
０）を論理アドレスバス２ａを介してアドレス変換メモ
リ４に対してアドレス情報として送出する。

【００２５】次に、制御プロセッサ２は上記論理アドレ
スを送出した後にバッファ管理ブロック６へバッファ単
位領域読出しコマンドを送出する。バッファ管理ブロッ
ク６は上記バッファ単位領域読出しコマンドを受けると
バッファ単位領域空塞管理ブロック３に指令してＦＩＦ
Ｏメモリ９から未使用バッファ単位領域の上位実アドレ
スを取り出し、上位実アドレスバス２ｂへ送出し、アド
レス変換メモリ４への書き込みデータとする。続いて、
制御プロセッサ２はアドレス変換メモリ４へ未使用バッ
ファ書き込みコマンドを送出する。

【００２６】その結果、アドレス変換メモリ４の論理ア
ドレス単位領域Ｖ１の先頭アドレス（ＡＢ００）に上位
実アドレスバス２ｂを介してＦＩＦＯメモリ９から未使
用バッファ単位領域の先頭アドレスの上位実アドレス
（下位３桁を除いた残り上位４ビット）、すなわちアド
レス（００００）が書き込まれることになる。

【００２７】以下、制御プロセッサ２は論理アドレス単
位領域Ｖ１の先頭アドレス（ＡＢ００）に連続する論理
アドレス（ＡＢ０１），（ＡＢ１０）の各々に対しても
論理アドレスバス２ａを介してアドレス変換メモリ４に
アドレス情報として送出し、そのメモリデータとしてＦ
ＩＦＯメモリ９から未使用バッファ単位領域の上位実ア
ドレス（０００１），（００１１）を順次アドレス変換
メモリ４に書き込む。このようにして図２に示すように
アドレス変換メモリ４において連続する必要バッファ単
位領域数（この例では、３個分）の論理アドレス（ＡＢ
００），（ＡＢ０１），（ＡＢ１０）に未使用バッファ
単位領域の先頭アドレスの上位実アドレス（０００
０），（０００１），（００１１）が書き込まれる。

【００２８】さらに、アドレス変換メモリ４の上記論理
アドレス単位領域の残りの領域には″空″を示す情報を
書き込む。

【００２９】以上の動作の後に、制御プロセッサ２はア
ドレス変換メモリ４に対して、データバス２ｄを介して
実アドレス呼出しコマンドを与えると、論理アドレス単
位領域の論理アドレス（ＡＢ００）に対してそのメモリ
データとして上位実アドレス（００００）がアドレス変
換メモリ４よりデータバス４ｄに出力されメモリ１の上
位実アドレス（４ビット）として与えられる。

【００３０】この時、制御プロセッサ２は上記上位実ア
ドレス（ｂ）である（００００）に対してバッファ単位
領域の複数個（図２の例では、８アドレス分）の下位実
アドレス（ａ）を下位実アドレスバス２ｃを介して順次
メモリ１に与える毎に、データバス２ｄを介してその制
御動作に必要な制御情報を順次書き込む。

【００３１】このようにして、未使用論理アドレス単位
Ｖ１の先頭論理アドレス（ＡＢ００）に対してメモリ１
の未使用バッファ単位領域（１）の未使用実アドレスが
決まりそこに制御情報が書き込まれる。

【００３２】以下、制御プロセッサ２はアドレス変換メ
モリ４の未使用論理アドレス単位領域Ｖ１の先頭アドレ
スに続く論理アドレス（ＡＢ０１），（ＡＢ１０）を論
理アドレスバス２ａを介してアドレス変換メモリ４に対
して送出し実アドレス呼出しコマンドを与えると、その
メモリデータとして未使用上位実アドレス（０００
１），（００１１）がデータバス４ｄを介してメモリ１
にアドレス情報として与えられる。

【００３３】この時、制御プロセッサ２は未使用上位実
アドレス（０００１），（００１１）の各々が指定され
る毎にバッファ単位領域の８アドレス分の下位実アドレ
ス（ａ）を下位実アドレスバス２ｃを介してメモリ１に
与える毎にその制御動作に必要な制御情報を順次データ
バス２ｄを介して書き込む。

【００３４】その結果、制御プロセッサ２は制御動作に
おいて必要とする未使用バッファ領域を確保する場合に
バッファ取得要求コマンドを送出しさらに必要バイト数
（図２において、２４バイト分であって、バッファ単位
領域３個分）を指定すると、先頭アドレスが論理アドレ
ス（ＡＢ００）で指定される論理アドレス単位領域Ｖ１
が決まり、制御プロセッサ２から３個の連続した未使用
論理アドレス（ＡＢ００），（ＡＢ０１），（ＡＢ１
０）を指定するだけで、メモリ１上に上位実アドレス
（００００），（０００１），（００１１）によって指
定される不連続の領域として点在する未使用バッファ単
位領域（１），（２）および（４）から構成されるバッ
ファ領域を自動的に確保でき、そこに制御プロセッサ２
より制御情報を書き込むことができる。

【００３５】制御プロセッサ２は上記バッファ単位領域
を使用して制御動作を行った後にそのバッファ単位領域
を解放する場合には、制御プロセッサ２がデータバス２
ｄを介してバッファ使用済コマンドをバッファ管理ブロ
ック６へ通知すると、バッファ管理ブロック６は論理ア
ドレス単位領域空塞管理ブロック５を制御して使用済論
理アドレス単位領域の先頭アドレスを論理アドレスバス
２ａを介してＦＩＦＯメモリ８に先入れ記憶する。ＦＩ
ＦＯメモリ８に格納された使用済論理アドレス単位領域
の先頭アドレスは、論理アドレス単位領域空塞管理ブロ
ック５の制御によりＦＩＦＯメモリ７の未使用バッファ
単位領域の先頭アドレスが１アドレスずつ取り出されて
空きができる毎に未使用論理アドレス単位領域としてＦ
ＩＦＯメモリ７に書き込まれる。

【００３６】一方、使用済バッファ単位領域に対して
は、制御プロセッサ２がデータバス２ｄを介してバッフ
ァ使用済コマンドをバッファ管理ブロック６へ通知する
と、バッファ管理ブロック６はバッファ単位領域空塞管
理ブロック３を制御して使用済バッファ単位領域の先頭
アドレスをデータバス４ｄを介してＦＩＦＯメモリ１０
に先入れ記憶する。

【００３７】ＦＩＦＯメモリ１０に格納された使用済バ
ッファ単位領域の先頭アドレスは、バッファ単位領域空
塞管理ブロック３の制御によりＦＩＦＯメモリ９の未使
用バッファ単位領域の先頭アドレスが１アドレスずつ取
り出されて空きができる毎に未使用バッファ単位領域と
してＦＩＦＯメモリ９に書き込まれる。

【００３８】このようにして、制御プロセッサ２がメモ
リ１のバッファ領域を使用して制御を行う場合、メモリ
の実アドレス空間において分散して存在する未使用バッ
ファ単位領域のアドレスを直接指定しなくても、個々の
バッファ単位領域を指定する実空間アドレスの上位実ア
ドレスのビット数と等しい論理アドレスを制御内容ごと
に必要数だけ連続して複数指定すると、それらの論理ア
ドレスに対して自動的に実空間上の未使用バッファ単位
領域が決まることになる。

【００３９】

【発明の効果】本発明は上記実施例より明らかなよう
に、本発明のメモリ管理装置は制御プロセッサが何か制
御を行おうとする場合、制御プロセッサが上記制御内容
ごとに必要なバッファ単位領域数を指定すれば、一つの
未論理アドレス単位領域が決まりその未論理アドレス単
位領域内に必要とするバッファ単位領域数に相当する連
続した複数の論理アドレスが決まり、これらの論理アド
レスをバッファ単位領域の実空間アドレス値に読み替え
てメモリアクセスできるように構成されているので、制
御プロセッサの制御内容に応じて可変長のバッファ領域
をメモリ上に分散して確保することができ、かつ簡便に
管理することができる。

【図面の簡単な説明】

【図１】本発明の１実施例におけるメモリ管理装置の構
成ブロック図

【図２】図１におけるメモリ１及びアドレス変換メモリ
４のメモリ構成図

【図３】従来のメモリ管理装置の構成ブロック図

【符号の説明】

１ メモリ ２ 制御プロセッサ ２ａ 論理アドレスバス ２ｂ 上位実アドレスバス ２ｃ 下位実アドレスバス ２ｄ データバス ３ バッファ単位領域空塞管理ブロック（第１の管理手
段） ４ アドレス変換メモリ ４ｄ データバス ５ 論理アドレス単位領域空塞管理ブロック（第２の管
理手段） ６ バッファ管理ブロック（第３の管理手段） ６ｄ データバス ７，８，９，１０ ＦＩＦＯメモリ ７ｃ，８ｃ，９ｃ，１０ｃ 制御線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 制御プロセッサがメモリ内のバッファ領
   域に情報の読み書きを行うことによって各種の制御動作
   を行う制御装置のメモリ管理装置であって、 下位アドレスで指定される一定のメモリアドレス範囲の
   メモリ領域であって、かつ上位アドレスによって各メモ
   リ領域が区別されるバッファ単位領域に分割されたメモ
   リと、 上記制御プロセッサからその制御動作内容に対応した論
   理アドレスが設定されると、その論理アドレスのメモリ
   領域に上記バッファ単位領域の中からその未使用バッフ
   ァ単位領域の上位アドレスをメモリ・データとして保持
   するアドレス情報保持手段とを備え、 上記制御プロセッサはその制御動作において上記メモリ
   内の未使用バッファ領域にアクセスする場合、制御プロ
   セッサが出力する論理アドレスを上記アドレス情報保持
   手段へアドレス情報として入力してそのアドレスのメモ
   リ・データ出力を上記メモリ内の未使用バッファ領域の
   上位アドレスとすることを特徴とするメモリ管理装置。
2. 【請求項２】 上記メモリのバッファ領域の使用状態を
   監視し未使用バッファ単位領域を巡回的に検索してその
   先頭アドレスを検索順に先入れ記憶し先出し読出しする
   第１の管理手段と、 一定数の連続した複数の論理アドレスにより指定される
   メモリ領域である論理アドレスグループ単位領域によっ
   て上記アドレス情報保持手段を複数の領域に区分し、上
   記論理アドレスグループ単位領域の各々の使用状態を監
   視し未使用論理アドレスグループ単位領域を巡回的に検
   索してその先頭論理アドレスを検索順に先入れ記憶し先
   出し読出しする第２の管理手段と、上記制御プロセッサ
   がその制御動作においてバッファ領域取得要求して上記
   メモリから必要な数の未使用バッファ単位領域を使用す
   る場合、第２の管理手段により記憶されている論理アド
   レスを先頭論理アドレスとするアドレス情報保持手段メ
   モリの論理アドレスグループ単位領域を選択し、次に第
   １の管理手段に記憶されている未使用バッファ単位領域
   の先頭アドレスを指定する上位アドレスを先入れ順に必
   要数取り出して上記未使用論理アドレスグループ単位領
   域にメモリ・データとして格納する第３の管理手段とを
   設けたことを特徴とする請求項１記載のメモリ管理装
   置。