JPS6234254A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はメモリアクセス制御装置に関し、特に、電子
計算機などにおいて、データを分散して処理するために
、データを複数のメモリに分散して記憶し、読出すため
に、各メモリをアクセスするようなメモリアクセス制＃
［ｌに関する。

従来の技術 電子計算機などにおいて、たとえばアクセスタイム下の
メモリをアクセスする場合、１つのデータを１込みまた
は読出すためには、時間Ｔを要する。したがって、デー
タを書込みまたは続出づ゛ごとに時間Ｔを要するために
、処理時間も長くなってしまう。そこで、各処理時間を
速くするために、複数のメモリを設け、各データを分散
して各メモリをアクセスすることが行なわれる。

第５図はたとえば４つのメモリを並列的にアクセスする
場合のアドレス情報とデータとのタイミングを示す図で
ある。

第５図において、たとえば４つのメモリを並列的にアク
セスする場合、アドレス情報ＡｏをメモリＭＯに与える
と、アクセス時間Ｔを経過した後に、データＤｏＳ続出
される。アドレス情報Ａ。

をメモリＭｏに与えた後、Ｔ／４時間経過語にアドレス
情報△、をメモリＭ、に与えると、データＤ、が読出さ
れ、さらにＴ／４時間経過詔にアドレス情報Ａ２をメモ
リＭ２に与えると、データＤ２が読出される。さらに、
Ｔ／４時間経過ｇＢに、アドレス情報△、をメモリＭ、
に与えると、データＤ３が読出される。このように、メ
モリＭｏないしＭ、をアクセスすることによって、１時
間内にデータＤｏないしり、が読出され、実質的にアク
セス時間を速めることができる。

発明が解決しようとする問題点 上述のメモリアクセス方式では、各メモリをＴ／４時間
ずらしてアドレス指定するために、共通のクロックパル
スを用い、Ｔ／４の時間を測定しながら、各アドレス信
号を出力する必要がある。

すなわち、各メモリを同期して動作させなければならな
い。したがって、データを非同期で出力するような処理
装置では、上述のようなメモリアクセスを効率よく行な
うには、高速大容量の入力バッファが必要であった。

それゆえに、この発明の主たる目的は、非同期であって
も、複数のメモリをアクセスするのに最適なメモリアク
セス制御装置を提供することである。

問題点を解決するための手段 この発明に係るメモリアクセス制御装置は、アドレス情
報と目ｉ込みまたは読出しを表わす情報と１込データと
を複数３Ｂにまたがって表わし、このような複数語から
なるデータを複数データ分岐手段に伝送する。データ分
岐手段では複数重からなる各データを順次分岐し、メモ
リバンクに与える。

メモリバンクでは、複数語のデータを各市ごとに分岐し
、分岐した一方のΔＲで表わされるアドレス情報に基づ
いて他方のｇｎで表わされる描込データの一部または全
部をメモリに書込むかあるいは既に書込まれているデー
タを読出す。メモリから続出されたデータを新たな語と
して藷合流手段に与え、前述の分岐された他方の語に合
流させ、各メモリバンクの３９合流手段から出力された
データをデータ合流手段により合流させて出力する。

作用 この発明に係るメモリアクセス制御装置では、複数語か
らなる複数のデータを順次非同期で伝送し、各複数ボの
データを分岐してそれぞれをメモリバンクに与え、各メ
モリバンクでは、各々独立にかつ自立的に複数語のデー
タを各８８ごとに分岐してメモリのアドレスを指定し、
データを書込むかあるいは読出して新たなデータとし、
各メモリバンクから読出した複数語のデータを合流する
ことによって、メモリを同期させることなく、データを
分散して各メモリによ込みまたは読出しを行なうことが
できる。

実施例 第１図はこの発明の一実施例の全体の構成を示す概略ブ
ロック図である。

この第１図に示す実施例では、２語で構成されたパケッ
トデータが用いられる。そして、１語口のパケットは、
アドレス情報と読み関き指定情報とを含み、２　＃ｎ目
のパケットは書込データを含む。

このような２５１ｉからなる複数のパケットデータが非
同１す１で伝送路上に伝送され、レジスタ１に与えられ
る。レジスタ制御２１１部２はレジスタ１が占込み可能
であれば許可イ３＠ΔＫｏを伝送路に出力する。

このレジスタ制御部２には伝送路からパルス信号Ｃ（ｌ
が与えられる。レジスタ制御部２はパルス信号Ｃｏが与
えられると、レジスタ１にパケットデータを書込む。レ
ジスタ１に書込まれたパケットデータは、データ分岐手
段としての分岐制御部３に与えられる。この分岐制御部
３は非同期で順次レジスタ１に書込まれたパケットデー
タを分岐するものである。なお、この実施例では、分岐
制却部３はレジスタ１に順次書込まれるパケットデータ
を４つに分岐できるように構成されていて、しかも各パ
ケットデータをパケット中のアドレス情報に従ってバン
ク１００，２００．３００または４００に成分けられる
ようになっている。

各バンク１００，２００．３００６よび４００のそれぞ
れに対応して、入力側にレジスタ４１゜４２．４３およ
び４４と、レジスタ制御ｌ１部５７゜５２．５３および
５４とが設けられる。レジスタ制御部５１．５２．５３
および５４は、それぞれ対応するバンク１００，２００
，３００．６よび４００にデータの霞込みが可能な場合
およびデータの読出しが可能であれば、許可信号を、分
岐制御部３およびレジスタ制御部２を介して伝送路に送
出する。そして、レジスタｉ［ｉｌＪ　６０部５１．５
２．５３および５４は、それぞれに対応するバンクにデ
ータのｍ込みあるいはデータの読出しが可能であれば、
分岐制御８Ｂ　３によって分岐された各バケツ１−デー
タをレジスタ４１．４２．４３および４４にそれぞれ害
込む。各レジスタ４１．４２．４３および４４に書込ま
れたパケットデータはバンク１００．２００，３００お
よび４００に与えられる。

各バンク１００，２００．３００および４００はレジス
タ４１．４２．４３および４４にそれぞれ書込まれたパ
ケットデータに含まれるアドレス情報および読書指定情
報に基づいて、データの書込みまたは読出しを行なう。

各バンク１００，２００．３００および４００のそれぞ
れに対応して、出力側にレジスタ６１．６２．６３およ
び６４と、レジスタ制御部７１．７２．７３および７４
が設けられる。レジスタ制御部７１．７２．７３および
７４は、それぞれバンク１００，２００，３００および
４００から読出された新たなパケットデータをレジスタ
６１，６２．６３および６４に書込む。

各レジスタ６１．６２．６３および６４に書込まれた新
たなパケットデータは合流制御部９に与えられる。合流
制御部９は新たなパケットデータを予め定める順で合流
させる。合流されたパケットデータはレジスタ１０に与
えられる。レジスタ１０に関連してレジスタ制御部１１
が設けられる・レジスタ制御部１１は出力側の伝送路に
パケットデータの伝送が可能であることを表わす許可信
号ＵＫ２が与えられると、合流制御部９がら出力された
パケットデータをレジスタ１ｏに書込み、出力側の伝送
路に送出する。

第２図は第１図に示した分岐制御部の電気回路図である
。

まず、第２図を参照して分岐制御部３の構成について説
明する。入力側の伝送路からパケットデータがレジスタ
１に与えられる。このパケットデータには、４つに分岐
するために、それぞれの分岐先を示す識別子が含まれて
いる。レジスタ制御部２は２つのＣ素子（Ｃｏｉｎｃｉ
ｄｅｎｃｅ　　Ｅ　Ｉｅｌｅｎｔ）２１．２２から構成
される。これらのＣ素子２１゜２２はパルス信号Ｃｏに
基づいて、レジスタ１へのパケットデータのｍ込みを制
御するものである。

レジスタ１に書込まれたパケットデータに含まれる識別
子は識別子復号部３０１に与えられる。

識別子復号部３０１は、識別子に基づいて、４つの識別
信号ＤＣ１，ＤＣ２，ＤＣ３およびＤＣ４を出力する。

これらの識別信号ＤＣ１ないしＤＣ４は、それぞれ分岐
部３１．３２．３３および３４に与えられる。分岐部３
１はレジスタ３１１とＣ素子３１２および３１３とＯＲ
ゲート３１４とＤタイプフリップフロップ３１５とＡＮ
Ｄゲート３１６とから構成される。同様にして、分岐部
３２はレジスタ３２１とＣ素子３２２および３２３とＯ
Ｒゲート３２４とＤタイプフリップフロップ３２５とＡ
ＮＤゲート３２６とから構成され、分岐部３３はレジス
タ３３１とＣ素子３３２および３３３とＯＲゲート３３
４とＤタイプフリップフロップ３３５とＡＮＤゲート３
３Ｇとから構成され、分岐部３４はレジスタ３４１とＣ
素子３４２および３４３とＯＲゲート３４４とＤタイプ
フリップ７０ツブ３４５とＡＮＤゲート３４６とから構
成される。

各レジスタ３１１，３２１．３３１および３４１はレジ
スタ１に書込まれた２　Ｈｌｉのパケットデータを記憶
σるものである。Ｃ素子３１２と３１３はレジスタ３１
１の書込みを制御するものであり、Ｃ素子３２２と３２
３はレジスタ３２１へのデータの書込みを制御するもの
であり、Ｃ素子３３２と３３３はレジスタ３３１へのデ
ータの書込みを制御するものであり、Ｃ素子３４２と３
４３はレジスタ３４１へのデータの書込みをＬ制御する
ものである。Ｄタイプフリップフロップ３１５，３２５
．３３５および３４５は、前）ホの識別子復号部３０１
からの識別信号ＤＣ１，ＤＣ２，ＤＣ３およびＤＣ４に
基づいて、レジスタ１に書込まれている２８ｈのバケツ
Ｉ−データを分岐部３１．３２゜３３および３４のいず
れに書込むかを選択するものである。ＡＮＤゲート３１
６，３２６．３３６および３４６は、識別信号ＤＣ１，
ＤＣ２，ＤＣ３およびＤＣ４がそれぞれ出力されている
とき、Ｃ素子２２の０１出力をＤタイプフリップフロッ
プ３１５，３２５，３３５および３４５にクロックパル
スとして与えるものである。

さらに、４つの分岐部３１．３２．３３および３４のい
ずれもが空き状態であるときに、データの伝送を可能に
するために、４人力ＡＮＤゲート３０２が設けられる。

そして、この４人力ＡＮＤゲユト３０２には、Ｃ素子３
１２のＱ、出力、Ｃ素子３２２のＱ、出力、Ｃ素子３３
２の０１出力およびＣ素子３４２のＱ、出力が与えられ
、それらの出力がいずれも“Ｌ　”のとき、°“ＨＩＩ
のＡＫ倍信号Ｃ素子２２に与える。

次に、第２図に示した分岐制御部の動作について説明す
る。初１４状態においては、リセット信号がＣ素子２１
．２２，３１２，３１３，３２２゜３２３．３３２，３
３３．３４２および３４３に与えられ、これらを初期リ
セットするとともに、ＯＲゲート３１４，３２４．３３
４および３４４を介して、Ｄタイプフリップフロップ３
１５，３２５．３３５．３４５をそれぞれ初１ｊリセッ
トする＠Ｄタイプフリップフロップ３１５ないし３４５
はそれぞれ初期リセットされたことによって、それぞれ
のＱ出力がともに”Ｌ″になっている。

また、Ｃ素子２１ないし３４３もそれぞれリセットされ
ているため、それぞれのＱ、出力は゛Ｌ″になっている
。Ｃ素子３１２，３２２，３３２゜８ヨび３４２のＱ、
出力はそれぞれＡＮＤゲート３０２に与えられる。ＡＮ
Ｄゲート３０２は４つの入力が“Ｌ　”になっているた
め、″Ｈ″レベルのＡＫ倍信号出力する。このＡＫ倍信
号Ｈ″のときには、各レジスタ３１１，３２１．３３１
および３４１にそれぞれパケットデータが記憶されてお
らず、データの伝送が可能であることを示している。す
なわち、Ｃ素子３１２，３２２．３３２および３４２は
、それぞれのＱ１出力がＬ″であれば、それぞれに対応
するレジスタ３１１゜３２１．３３１および３４１にデ
ータが記憶されていないことを示している。

この状態で、２語構成のパケットデータの先頭語がレジ
スタ１に入力され、パルス信号ＣｏがＣ素子２１に与え
られる。このとき、Ｃ素子２１のＱ２出力は初１９］リ
セットにより、“Ｈ”になっている。パルス信＠ＣＯが
Ｈ″になると、Ｃ素子２１のＱ、出力が°′１ゼ°にな
る。Ｃ素子２２はＡＫ倍信号ＨＩＩであるため、パルス
信号ＣＯがＣ素子２２のＱ、出力に伝達される。すると
、レジスタ１はＣ素子２２のＱ１出力が“Ｈ″に立上が
るタイミングで、２ポ構成のパケットデータの先頭語を
国込む。レジスタ１に書込まれた２　３！構成のパケッ
トデータの先頭語に含まれる識別子は識別子復号部３０
１に与えられる。たとえば、分岐部３１にパケットデー
タを分岐するために、”　ｌ−（”の識別信号ＤＣ１が
識別子復号部３０１から出力されかつＣ素子２２のＱ、
出力が″］」°°になったことによってＡＮＤゲート３
１６が間かれ、Ｄタイプフリップフロップ３１５がヒツ
トされ、そのＱ出力が゛Ｈ″になる。

Ｄタイプフリップフロップ３１５のＱ出力が”　ｌ−（
”になったことによって、Ｃ素子２２のＱ。

出力が、“Ｈ′′になったＡＫ倍信号受側プるＣ素子３
１２のＱ＋比出力伝達される。そして、分岐部３１の出
力側の伝送路から与えられる許可信号ＵＫ１２が゛トド
′になると、Ｃ素子３１３のＱＩ比出力Ｈ″になる。そ
して、その立上がりのタイミングで、レジスタ１に記憶
されていたパケットデータがレジスタ３１１に記憶され
て出力される。

一方、Ｃ素子３２２．３３２および３４２は、Ｄタイプ
フリップフロップ３２５．３３５および３４５のＱ出力
がＬｎである／ｃめ、Ｃ素子２２からの“Ｈ″のＱ、出
力をＣ素子３１３，３２３゜３３３および３４３に伝達
しない。このため、各レジスタ３２１，３３１および３
４１にはパルス信号が与えられないため、レジスタ１に
記憶されたパケットデータは、レジスタ３２１，３３１
および３４１に記憶されない。このようにして、識別信
号ＤＣ１がト（″になると、レジスタ１に記憶されたパ
ケットデータはレジスタ３１１を介して出力される。

上述のごとくして、Ｃ素子３１３のＱ、出力がＩＩ　Ｈ
１１になると、その０２出力はＬ″になる。

すると、ＯＲゲート３１４はＣ素子３１３のＱ２出力の
Ｌ　Ｉｓにより、Ｄタイプフリップフロップ３１５をリ
セットする。Ｄタイプフリップフロップ３１５はリセッ
トされると、そのＱ出力がｕ　Ｌ　１１になるため、Ｃ
素子３１２のＱ、出力も°Ｌ”になる。このとき、Ｃ素
子３２２，３３２および３４２のそれぞれのＱ、出力も
°Ｌ′″であるため、ＡＮＤゲート３０２はＨ″のＡＫ
倍信号出力する。該パケットデータの２　ＳＲ目の分岐
が許可され、同様の動作によって、レジスタ３１１に転
送される。

さらに、次のパケットデータの先頭語がレジスタ１に入
力され、分岐部３２にパケットデータを分岐するための
識別子が識別子復号部３０１に与えられると、識別信号
ＤＣ２が出力され、レジスタ１に記憶されたパケットデ
ータがレジスタ３２１に記憶されて出力される。該パケ
ットの２３！目も同様にして、レジスタ３２１に書込ま
れる。分岐部３３にパケットデータを分岐するための識
別子が識別子復号部３０１に与えられると、識別信号Ｄ
Ｃ３が出力され、レジスタ１に記憶されたパケットデー
タがレジスタ３３１に書込まれて伝送される。該パケッ
トの２　Ｋｎ目も同様にしてレジスタ３３１に書込まれ
、全く同様にして、分岐部３４にパケットデータを分岐
するための識別子が識別子復号部３０１に与えられると
、識別信号ＤＣ４が出力され、レジスタ１に書込まれた
データがレジスタ３４１に書込まれて伝送される。

このようにして、分岐１１３１１０部３は２開構成のパ
ケットデータに含まれる識別子に従って、それぞれのパ
ケットデータを分岐する。

第３図は第１図に示したバンクの一例を示す電気回路図
である。

この第３図に示したバンクは、読み書き指定が読出しで
あれば、１語口のパケットデータに含まれるアドレス情
報に基づいて、メモリ１２８からデータを読出し、この
データを新たな１８６目のパケットデータとし、２語口
のパケットデータと合成して出力するものである。

第３図を参照して、バンク１００を例にとって、その構
成について簡単に説明する。バンク１００は、主として
レジスタｉｏｉ、ｉ０５．１１１゜１１２，１１３，１
３２，１３３と、分岐制御部１０２と、読み書き制御部
１０８と、アドレスロード制御部１１８と、アドレスレ
ジスタカウンタ１２６と、レジスタ１２７と、メモリ１
２８と、読出制御部１２９と、書込制御１１部１３０と
、コピーカウンタ１３１と、コピー制御部１３４と、合
流あり御部１３７と、複数のＣ１ｌ子を含む。

レジスタ４１は前述の第２図に示した分岐制御部３によ
って分岐されたパケットデータを記ｍ　するものである
。レジスタ制御部５１はレジスタ４１にパケットデータ
を書込むためのυＪｌｉＤを行なうものであって、２つ
のＣ素子５１１．５１２を含む。分岐制御部１０２は、
レジスタ４１に書込まれた２詔構成のパケットデータを
１詔目のパケットデータと２詔目のバケ′ットデータと
に分岐し、１詔目のパケットデータに含まれるアドレス
情報をレジスタ１１２に書込み、読み書き指定情報をレ
ジスタ１１３に書込むとともに、２詔目のパケットデー
タをレジスタ１０１に書込むように制御するしのである
。

読みよき制御部１０８は、レジスタ１１３に書込まれた
読みよき指定情報に槙づいて、書込指定であれば、レジ
スタ１０１に内込んだ２詔目のパケットデータをレジス
タ１１１に調込み、読出指令であればレジスタ１０１に
書込んだ２１ｉｉ？ｉ目のパケットデータをレジスタ１
０５に転送するように制御する。アドレスレジスタカウ
ンタ１２６は、レジスタ１１２に書込まれたアドレス情
報を保持したりインクリメントして、メモリ１２８のア
１：レスを指定するものである。

書込制御部１３０には、読み書き制御１１部１０８から
書込制御信号が与えられる。書込制御部１３０はその■
込制御信号に基づいて、メモリ１２８に対して書込指令
を与える。また、読出制御部１２９は、レジスタ１２７
からの続出制御信号に基づいて、メモリ１２８に読出指
令を与える。メモリ１２８は、書込指令が与えられると
、アドレスレジスタカウンタ１２６から与えられるアド
レス情報に基づいて、レジスタ１１１に書込まれたパケ
ットデータを書込む。また、メモリ１２８は読出指令が
与えられると、アドレスレジスタカウンタ１２６からの
アドレス情報に基づいて、メモリデータを読出してレジ
スタ１３２に与える。　コピーカウンタ１３１はレジス
タ１０５に転送されたパケットデータの２詔目を繰返し
合成させたいときに、メモリ１２８からの異なる読出し
データに対して、その回数を計数するものである。この
ために、メモリ１２８からその読出回数を指定するデー
タがコピーカウンタ１３１に与えられる。

コピー制御部１３４はメモリ１２８から異なるデータを
繰返し読出してコピーするときに、次のデータの受付け
を禁止するだめの制御を行なう。合流制御部１３７は、
レジスタ１３２に書込まれた１詔目のパケットデータと
、レジスタ１０５に書込まれている２珀目のパケットデ
ータを書込むレジスタ１３３の出力とを合成して、レジ
スタ６１に躍込んで出力するための制御を行なう。

次に、第３図を参照して、バンク１００の動作について
説明する。なお、各レジスタを制御するだめのＣ素子の
動作は前述の第２図に示した分岐制御部におけるＣ素子
の動作と同じであるため、各Ｃ素子の詳細な説明は省略
する。分岐制御部３から分岐されたパケットデータはレ
ジスタ４１に与えられ、Ｃ素子５１１はパケットデータ
とともに伝送されるパルス信ＱＣ１２をＣ素子５１２に
伝達し、レジスタ４１に２語構成からなるパケットデー
タの先頭語を書込む。Ｃ素子５１２のＨ″のＱ、出力は
分岐制御部１０２に伝達される。分岐制御部１０２はレ
ジスタ４１に書込まれた２語構成のパケットデータの先
頭５ｇを分岐する。

すなわち、レジスタ４１に書込まれた２語構成のパケッ
トデータのうち１詔目のパケットデータはレジスタ１１
２と１１３とに与えられる。次に、２詔目のパケットデ
ータも同様にしてレジスタ１０１に与えられる。そして
、分岐制御部１０２からＣ素子１１４にパルス信号が与
えられ、このパルス信号はＣ素子１１５に伝達されて、
そのＱ。

出力によって、１詔目のパケットデータがレジスタ１１
２と１１３とに書込まれる。同様にして、分岐ｆ１１１
１０００２はパルス信号をＣ素子１０３に与える。Ｃ素
子１０３はそのパルス信号をＣ素子１０４に伝達し、レ
ジスタ１０１に２＝ｎ目のパケットデータタをよ込む。

レジスタ１１２に書込まれたアドレス情報はアドレスレ
ジスタカウンタ１２６に与えられる。そして、レジスタ
１１２に１　ｆｆ１ｉ目のパケットデータを書込むため
のパルス信号はＣ素子１１６，１１７．に伝達され、Ｏ
Ｒゲート１１９を介してアドレスレジスタカウンタ１２
６に与えられる。アドレスレジスタカウンタ１２６はそ
のパルス信号に基づいて、レジスタ１１２に１込まれた
アドレス情報をセットする。

レジスタ１１３にｎ書込まれた読み宙き指令情報は読み
古き制御部１０８に与えられる。読み趨きａｌす御部１
０８は１１込指令であることを判別すると、Ｃ素子１０
９にパルス信号を与える。このパルス信号はＣ素子１１
０を介してレジスタ１１１に与えられる。レジスタ１１
１はレジスタ１０１に書込まれていた２語目のパケット
データをｍ込む。

そして、レジスタ１１１に書込まれた２語目のパケット
データはメモリ１２８に与えられる。また・読み書き制
御部１０８は書込指令情報に基づいて・書込制御信号を
山込制御部１３０に与える・応じて、書込制御部１３０
はメモリ１２８に書込指令を与える。したがって、メモ
リ１２８は門込指令に基づいて、アドレスレジスタカウ
ンタ１２６から与えられるアドレス情報に対応するアド
レスに２語目のパケットデータを書込む。

読みｎき制御部１０８に読出指令が与えられると、読み
ｍぎ制御部１０８はパルス信号をＣ素子１０６、．１０
７に伝達し、レジスタ１０１に書込まれていた２浦目の
パケットデータをレジスタ１０５に虫込む。したがって
、読み書き制御部１０８はレジスタ１１１への２詔目の
パケットデータの趨込みを行なわない。また、レジスタ
１１３に書込まれた書込指令情報はレジスタ１２７を介
して続出制御部１２９に与えられる。応じて、読出制御
部１２９は読出指令をメモリ１２８に与える。

メモリ１２８には、扉込みの場合と同様にして、アドレ
スレジスタカウンタ１２６からアドレス情報が与えられ
ている。メモリ１２８は読出指令に応じて、アドレスレ
ジスタカウンタ１２６からのアドレス情報に対応するア
ドレスからデータを読出す。この読出されたデータはレ
ジスタ１３２に与えられる。

アドレスレジスタカウンタ１２６にアドレス情報をセッ
トするためのパルス信号はＯＲゲート１１９から出力さ
れるが、このパルス信号はＣ素子１２０．１２１，１２
２，１２３．１２４および１２５に順次伝達される。こ
れらのＣ素子１２０ないし１２３は、アドレス情報をメ
モリ１２８に与えてから、データが読出されてレジスタ
１３２に与えられるまでの時間だけ、パルス信号を遅延
するためのものである。レジスタ１３２はこの遅延され
たパルス信号に基づいて、メモリ１２８から読出された
データを書込む。レジスタ１３２に書込まれたデータは
レジスタ６１に与えられる。

合流シリ御部１３７はＣ素子１２５からパルス信号が伝
達され、出力側の許可信号ＡＫＩＯがｌ−１”であれば
、そのパルス信号をＣ素子７１１．７１２を介してレジ
スタ６１に与える。レジスタ６１はそのパルス信号に基
づいて、レジスタ１３２に書込まれたメモリ１２８から
の読出データを書込む。

一方、レジスタ１０５に書込まれた２語目のパケットデ
ータは、レジスタ１３３に与えられる・そして、レジス
タ１０５に２語目のパケットデータを１込むためのパル
ス信号は、コピー制御部１３４からＣ素子１３５および
１３６を介してレジスタ１３３に与えられる。レジスタ
１３３はそのパルス信号に従って、レジスタ１０５に書
込まれていた２語目のパケットデータを震込む。さらに
、レジスタ１３３に書込まれた２語目のパケットデータ
はレジスタ６１に書込まれる。すなわち、レジスタ６１
には、入力された２語目のパケットデータと、メモリ１
２８から読出されたデータとを合成した新たなデータが
書込まれて出力されることになる。

連続するアドレスに格納されたメモリデータと、パケッ
トの２語目の同一データをコピーして合成する場合、メ
モリ１２８からそのコピー回数データがコピーカウンタ
１３１に与えられる。コピーカウンタ１３１に回数デー
タが設定されると、コピー信号がコピー制ａｌｌ　ａｌ
ｌ　１３４とアドレスロード制御部１１８に与えられる
とともに、このコピー信号がＯＲゲーｉ−１１９を介し
てアドレスレジスタカウンタ１２６に与えられる。コピ
ー制御部１３４はコピー信号が与えられると、Ｃ素子１
０７に与える許可信号をＬ′′にする。それによって、
レジスタ１０５への次のパケットデータの書込みが禁止
される。また、アドレスロードｌＩＩ＋Ｊ　６０部１１
８はコピー信号が与えられると、Ｃ素子１１７に与える
許可信号をＬ　”にする。したがって、レジスタ１１２
および１１３への新たなアドレス情報の書込みが禁止さ
れる。

アドレスレジスタカウンタ１２６はコピーカウンタ１３
１からコピー信号を受けるごとに、アドレス情報をイン
クリメントし、そのアドレス情報をメモリ１２８に与え
る。このようにして、メモリ１２８からメモリデータが
読出されて、レジスタ１３２に１込まれる。

第４図は第１図に示した合流制御部の電気回路図である
。第４図を参照して、合流制御部９の構成について説明
する。合流制御部９は合流部９１゜９２．９３６よび９
４と制御部９０とから構成される。合流部９１はレジス
タ９１１とＣ素子９１２．９１３とＡＮＤゲート９１４
とバッファ９１５とから構成される。同様にして、合流
部９２はレジスタ９２１とＣ素子９２２，９２３とＡＮ
Ｄゲート９２４とバッファ９２５とから構成され、合流
部９３はレジスタ９３１とＣ素子９３２．９３３とＡＮ
Ｄゲート９３４とバッファ９３５とから構成され、合流
８１１９４はレジスタ９４１とＣ素子９４２，９４３と
ＡＮＤゲート９４４とバッファ９４５とから構成される
。

制御部９０はＤタイプフリップ７０ツブ９００゜９０１
．９０２．９０３および９０４と４人力ＯＲゲート９０
５とから構成される。Ｄタイプフリップフロップ９０１
ないし９０４はシフトレジスタを構成している。そして
、Ｄタイプフリップノロツブ９０１が最初にセットされ
、順次Ｄタイプフリップ７０ツブ９０２．９０３および
９０４の順でセットされる。このために、初期リセット
信号は、Ｄタイプクリップフロップ９０１のセット入力
端Ｓに与えられるが、Ｄタイプフリップフロップ９０２
ないし９０４には、初期リセット信号がリセット入力端
Ｒに与えられる。そして、最初にＤタイプフリップフロ
ップ９０１がセットされると、合１ｒＡ９１がイネーブ
ル状態となり、続いてＤタイプフリップフロップ９０２
がセットされると、合流部９２がイネーブル状態となり
、Ｄタイプフリップ７０ツブ９０３がセットされると、
合流８１１９３がイネーブル状態となり、Ｄタイプフリ
ップフロップ９０４がセットされると、合流部９４がイ
ネーブル状態となる。

Ｄタイプフリップフロップ９００は、Ｃ素子１１１のＱ
２出力のパルス信号を分周するものである。すなわら、
パケットデータは２詔で構成されているが、この合流制
御部９には、１詔毎にパケットデータが人力され、その
都度Ｃ素子１１１からパルス信号が出力されるので、パ
ルス信号が２回出力されたとき、Ｄタイプフリップ７０
ツブ９０１．９０２．９０３および９０４をシフトする
。

このために、Ｄタイプフリップフロップ９００のＱ出力
がＤタイプフリップフロップ９０１ないし９０４にクロ
ックパルスとして与えられる。

次に、合流制御部９の動作について説明する。

初期状態において、初期リセット信号がＤタイプクリッ
プフロップ９０１のセット入力端Ｓに入力されると、こ
のＤタイプフリップフロップ９０１がセットされ、その
Ｑ出力が’　Ｈ”になる。この初期リセット信号は、Ｄ
タイプフリップ７０ツブ９０２ないし９０４のリセット
入力端Ｒにも入力されるため、これらのＤタイプフリッ
プフロップ９０２ないし９０４のＱ出力はＬ　”になる
。なお、図示していないが、Ｃ素子９１２，９１３゜９
２２．９２３，９３２，９３３，９４２，９４３．１１
１および１１２にも初期リセット信号が与えられ、各Ｃ
素子のＱ、出力はＬ″になっている。Ｃ素子１１１のＱ
２出力はＨ”になっており、Ｄタイプフリップ７０ツブ
９０１のＱ出力も’　ｌ」”になっているため、ＡＮＤ
ゲート９１４が間かれる。

また、Ｄタイプフリップフロップ９０１のＱ出力が１−
４°′になっていることにより、合流部９１のレジスタ
９１５はイネーブル状態となり、合流部９２ないし９４
のレジスタ９２５．９３５および９４５がそれぞれディ
スエーブル状態となっていて、それぞれの出力はハイイ
ンピーダンスになっている。

今、前述の第３図に示したバンクからパケットデータ１
が合流部９１のレジスタ９１１に与えられ、パルス信号
Ｃ＋ｏｈ’Ｃ素子９１２に与えられると、そのパルス信
号Ｃ＋ｏがＣ素子９１２からＣ素子９１３を介してレジ
スタ９１１にクロックパルスとして与えられる。それに
よって、バケツ１〜データ１はレジスタ９１１に已己憶
され、レジスタ９１１の出力がバッファ９１５を介して
出力側のレジスタ１０に与えられる。

また、Ｃ素子９１３のＱ、出力の°゛Ｈ″Ｈ″信号ゲー
ト９０５を介してＣ素子１１１に入力される。Ｃ素子１
１２のＱ２出力は初期リセットによりＨ″になっている
ため、ＯＲゲート９０５を介してＣ素子１１１への入力
が許可される。出力側の伝送路から許可信号ＵＫ２がＣ
素子１１２に入力されると、Ｃ素子１１１のＱ、出力は
Ｃ素子１１２に伝達され、そのＱ、出力が“Ｈ″に立上
がる。この立上がりのタイミングでレジスタ１０はバッ
ファ９１５から出力されたパケットデータ１を記憶する
。それによって、パケットデータ１の先頭語が出力され
る。同様にして、パケットデータ１の２開目がレジスタ
１０に転送される。

このとぎ、Ｃ素子１１１のＱ２出力は、パルス信号がＣ
素子１１２に伝達された後、再びＬ″からＨ″に立上が
ることによって、Ｄタイプフリップフロップ９００のＱ
出力が反転する。それに伴なって、Ｄタイプフリップフ
ロップ９０１のＱ出力も反転するので、そのＱ出力がＬ
″になる。また、２段目のＤタイプフリップフロップ９
０２は、そのＤ入力が“Ｈ”であるため、Ｃ素子１１１
のＱ２出力が１−（”に立上がるタイミングでセットさ
れ、そのＱ出力がＨ″になる。このため、２段目の合流
部９２のＡＮＤゲート９２４が開かれ、バッファ９２５
がイネーブル状態となり、初段のＡＮＤゲート９１４は
閉じられるとともに、バッファ９１５はディスエーブル
状態となる。

そして、パケットデータ２の先頭語が合流部９２のレジ
スタ９２１に与えられ、パルス信号Ｃ２０がＣ素子９２
２に入力されると、前述の説明と同様にして、パルス信
号Ｃ２ＱがＣ素子９２３に伝達される。そして、Ｃ素子
９２３のＱ、出力が”　Ｈ’になるタイミングでパケッ
トデータ２の先頭語がレジスタ９２１に記憶され、バッ
ファ９２５を介してレジスタ１０に与えられる。Ｃ素子
９２３のＱ１出力はＯＲゲート９０５からＣ素子１１１
を介してＣ素子１１２に与えられる。許可信ＱＵＫ２が
Ｃ素子１１２に与えられると、Ｃ素子１１１のＱ、出力
がＣｍ子１１２を介してレジスタ１０にクロックパルス
として与えられる。レジスタ１０はＣ素子１１２のＱｌ
が’ｌ−１”に立上がるタイミングで、レジスタ９２１
からバッファ９２５を介して与えられるパケットデータ
２の先頭語を記憶し、そのパケットデータ２の先頭語を
出力側に伝送する。同様にして、パケットデータ２の２
開目がレジスタ１０に転送される。

一方、Ｃ素子１１１のＱ２出力が′Ｌ″からｒ＊　Ｈｕ
に立上がったタイミングで、Ｄタイプフリップフロップ
９００のＱ出力が反転し、今度は３段目のＤタイプフリ
ップフロップ９０３がセットされ、２段目のＤタイプフ
リップ７０ツブ９０２がリセットされる。それによって
、合流部９３のみがイネーブル状態となる。以下、同様
の動作を繰返し、合流部９３に入力されたパケットデー
タ３の先頭語および２開目が順次出力側に伝送され、そ
の後合流部９４に入力されたパケットデータ４の先頭語
および２開目が順次出力されて初期状態に戻る。

上述のごとく、この実施例によれば、非同期で入力され
る複数の２珀からなるパケットデータを順次分岐制御部
３に与えて２詔構成のバケツ１へデータごとに分岐し、
各バンク１００，２００．３００８よび４００に含まれ
るメモリにパケットデータの占込みおよび読出しを行な
い、各バンクから読出されたデータを合流制御部９に与
えて順次合流さヒるようにしたので、入力されるパケッ
トデータが非同期であっても、各メモリに分散してデー
タのｍ込みおよび読出しが可能となる。

発明の効果 以上のように、この発明によれば、アドレス情報と書込
みまたは続出しを表わす情報と１込データを複数ムｎに
またがって表わし、この複数語からなる複数のデータを
順次分岐し、分岐された？！数語のデータを各３８ごと
に分岐し１分岐された一方のＳ百で表わされるアドレス
情報に基づいて、他方の語で表わされるｍ込データの一
部または全部をメモリに層込むかあるいは続出し、読出
されたデータを新たな語として、他方の語に合流して新
たなデータとして出力し、各メ［リバンクから読出され
た複数語のデータを合流して出力することができる。し
たがって、入力されるデータが非同期であっても、複数
のメモリで分散してアクセスすることができ、処理時間
を速めることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。 第２図は第１図に示した分岐制御部の電気回路図である
。第３図は第１図に示したバンクの電気回路図である。 第４図は第１図に示した合流制御部の電気回路図である
。第５図は従来の複数のメモリで並列的にアクセスした
ときのアドレス情報とデータとのタイミングを示す図で
ある。 図において、１．４１．４２．４３．４４，６１．６２
，６３．６４，１０１，１０５，１１２゜１１３．１３
２，１３３，３１１，３２１．３３１．３４１はレジス
タ、２．５１．５２，５３゜５４．７１．７２．７３．
７４はレジスタ制御部、３は分岐制御部、９は合流制御
部、３０１は識別子復号部、３１５，３２５，３３５，
３４５，９０１．９０２，９０３．９０４はＤタイプフ
リップフロップ、１０２は分岐制御部、１０８は読み府
き制御部、１１８はアドレスロード制御部、１２６はア
ドレスレジスタカウンタ、１２７はレジスタ、１２９は
続出制御部、１３０は書込制御部、１３１はコピーカウ
ンタ、１３４はコピー制御部、１３７は合流ｔｉｊ制御
部を示す。

Claims (3)

【特許請求の範囲】
1. （１）アドレス情報と、書込みまたは読出しを表わす情
   報と、書込データが複数語にまたがって表わされていて
   、この複数語のデータに基づいて、複数のメモリをアク
   セスするメモリアクセス制御装置であって、 送信許可信号が与えられたことに応じて、前記複数語か
   らなる複数のデータを伝送する伝送路と、前記伝送路に
   伝送されてきた複数語からなる複数のデータを順次分岐
   するデータ分岐手段と、前記データ分岐手段によって分
   岐された各複数語のデータに基づいてデータを書込みま
   たは読出しする複数のメモリバンクと、 前記各メモリバンクから読出されたデータを順次合流し
   て出力するデータ合流手段とを含み、前記各メモリバン
   クは、 前記データ分岐手段によって分岐された複数語のデータ
   を各語ごとに分岐する語分岐手段と、前記語分岐手段に
   よって分岐された一方の語で表わされるアドレス情報に
   基づいて、前記語分岐手段によって分岐された他方の語
   で表わされる書込データの一部または全部を書込むかま
   たは既に書込まれているデータを読出すメモリと、前記
   メモリから読出されたデータを新たな語として、そのデ
   ータを前記分岐された他方の語に合流させて、新たなデ
   ータとして前記データ合流手段に出力する語合流手段と
   を含む、メモリアクセス制御装置。
2. （２）前記各メモリバンクは、前記語分岐手段によって
   分岐された一方の語で表わされるアドレス情報を順次更
   新して、前記メモリの所定のアドレスを指定するアドレ
   ス指定手段を含む、特許請求の範囲第１項記載のメモリ
   アクセス制御装置。
3. （３）前記メモリには、連続するアドレスに格納された
   データを繰返し読出すための回数データが記憶されてい
   て、 前記メモリバンクは、 前記メモリからデータが読出されたとき、回数データを
   読出して、その計数値を更新するとともに、前記アドレ
   ス指定手段によって特定のアドレスを指定するための指
   令信号を出力するカウンタと、 前記メモリから回数データが読出されたとき、前記語分
   岐手段に新たな複数語のデータが入力されるのを禁止す
   る制御手段とを含む、特許請求の範囲第２項記載のメモ
   リアクセス制御装置。