JPS6040120B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6040120B2 JPS6040120B2 JP55077472A JP7747280A JPS6040120B2 JP S6040120 B2 JPS6040120 B2 JP S6040120B2 JP 55077472 A JP55077472 A JP 55077472A JP 7747280 A JP7747280 A JP 7747280A JP S6040120 B2 JPS6040120 B2 JP S6040120B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- write
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Description
【発明の詳細な説明】
この発明はメモリセル群と、これに対する書込み、謙出
しのために利用されるデー−タ入力回路、データ線（ビ
ット線）、マルチプレクサ回路、データ出力回路等を備
えた半導体記憶装置に関するものである。
しのために利用されるデー−タ入力回路、データ線（ビ
ット線）、マルチプレクサ回路、データ出力回路等を備
えた半導体記憶装置に関するものである。
従来この種の半導体記憶装置は例えば第１図に示すよう
に構成されていた。
に構成されていた。
この装置の動作モードとしては書込みモード、読出しモ
ード及び講出し修正書込みモードの３種類が存在してい
た。書込みモードにおいては書込み（議出し）制御端子
１１に印加される書込み信号により書込みクロック発生
回路１２から書込み用クロックを書込み用クロック線１
３に発生させ、これをデータ入力回路１４に与える。デ
ータ入力端子１５にＥＯ力ロした書込みデータはデータ
入力回路１４を通じマルチプレクサ２４、所望のデータ
線（ビット線）１６を通じてアドレス回路を含むメモリ
セル部１７に蓄積される。この場合通常議出し用クロッ
ク線１８にはクロックは発生されないか、または発生さ
れる場合データ出力端子１９には書込み前のメモリセル
部１７に蓄えられていたデータが現れるようなタイミン
グになつていた。読出しモード‘こおいては書込み制御
端子１１に印加される読出し信号（書込み信号の逆）に
より書込み用クロック線１３が低レベルとなりィンバー
タ２１を通じてＦＥＴゲート２２が関らかれ、読出しク
ロック発生回路２３から議出し用クロツク線１８に議出
し用クロツクを発生させ、メモリセル部１７に蓄えられ
ていたデータをデータ線（ビット線）１６、マルチプレ
クサ２４更にデータ出力回路２５を通して出力端子１９
に読出す。
ード及び講出し修正書込みモードの３種類が存在してい
た。書込みモードにおいては書込み（議出し）制御端子
１１に印加される書込み信号により書込みクロック発生
回路１２から書込み用クロックを書込み用クロック線１
３に発生させ、これをデータ入力回路１４に与える。デ
ータ入力端子１５にＥＯ力ロした書込みデータはデータ
入力回路１４を通じマルチプレクサ２４、所望のデータ
線（ビット線）１６を通じてアドレス回路を含むメモリ
セル部１７に蓄積される。この場合通常議出し用クロッ
ク線１８にはクロックは発生されないか、または発生さ
れる場合データ出力端子１９には書込み前のメモリセル
部１７に蓄えられていたデータが現れるようなタイミン
グになつていた。読出しモード‘こおいては書込み制御
端子１１に印加される読出し信号（書込み信号の逆）に
より書込み用クロック線１３が低レベルとなりィンバー
タ２１を通じてＦＥＴゲート２２が関らかれ、読出しク
ロック発生回路２３から議出し用クロツク線１８に議出
し用クロツクを発生させ、メモリセル部１７に蓄えられ
ていたデータをデータ線（ビット線）１６、マルチプレ
クサ２４更にデータ出力回路２５を通して出力端子１９
に読出す。
この場合書込み用クロツク線１３には書込み用クロック
は発生されない。マルチプレクサ２４には第９図に示す
ようにアンドゲートＡＮＤＩ〜ＡＮＤｎ及びアンドゲー
トＡＮＤＩ′〜ＡＮＤｎ′が含まれている。データ入力
回路１４の出力側はアンドゲートＡＮＤＩ〜ＡＮＤｎの
第１の入力端子へ接続され、これらアンドゲートＡＮＤ
Ｉ〜ＡＮＤｎの出力側はアドレス回路を含むメモリセル
部１７の対応するデータ線（ビット線）１６へそれぞれ
接続される。また、アンドゲートＡＮＤＩ〜ＡＮＤｎの
出力側はそれぞれアンドゲートＡＮＤＩ′〜ＡＮＤｎ′
の第１の入力端子へも接続され、これらアンドゲートＡ
ＮＤＩ′〜ＡＮＤ日の出力側はデータ出力回路２５の入
力側へ接続される。
は発生されない。マルチプレクサ２４には第９図に示す
ようにアンドゲートＡＮＤＩ〜ＡＮＤｎ及びアンドゲー
トＡＮＤＩ′〜ＡＮＤｎ′が含まれている。データ入力
回路１４の出力側はアンドゲートＡＮＤＩ〜ＡＮＤｎの
第１の入力端子へ接続され、これらアンドゲートＡＮＤ
Ｉ〜ＡＮＤｎの出力側はアドレス回路を含むメモリセル
部１７の対応するデータ線（ビット線）１６へそれぞれ
接続される。また、アンドゲートＡＮＤＩ〜ＡＮＤｎの
出力側はそれぞれアンドゲートＡＮＤＩ′〜ＡＮＤｎ′
の第１の入力端子へも接続され、これらアンドゲートＡ
ＮＤＩ′〜ＡＮＤ日の出力側はデータ出力回路２５の入
力側へ接続される。
アドレス回路を含むメモリセル部１７に含まれているコ
ラムデコーダ１７ａ（第９図では判り易いようにメモリ
セル部１７より分離して示してある。
ラムデコーダ１７ａ（第９図では判り易いようにメモリ
セル部１７より分離して示してある。
）の出力線１，〜ｌｎはそれぞれアンドゲートＡＮＤＩ
〜ＡＮＤｎ及びアンドゲートＡＮＤＩ′〜ＡＮＤｎ′の
各第２の入力端子へ接続される。コラムデコーダ１７ａ
は複数のデータ線（ビット線）１６の中から一本を選択
するために、その出力線１，〜ｌｎの中の一本例えばｌ
ｉへ高レベルの出力を印加し、対応するアンドゲートＡ
ＮＤｉ及びＡＮＤｉ′の第２の入力端子へ出力を与える
。一方、マルチプレクサ２４の制御端子５０はアンドゲ
ートＡＮＤＩ〜ＡＮＤｎの第３の入力端子へ接続され、
また制御端子５ １はアンドゲートＡＮＤＩ′〜ＡＮＤ
ｎ′の第３の入力端子へ接続される。制御端子５０，５
１には必要に応じ制御信号が与えられる。例えばメモリ
セル部１７へデータを書込む時、制御端子５０へ高レベ
ルの信号を印加して、アンドゲートＡＮＤＩ〜ＡＮＤｎ
を活性化し、またメモリセル部１７のデータを読出す時
は制御端子５１へ高レベル信号を印加して、アンドゲー
トＡＮＤＩ′〜ＡＮＤｎ′を活性化する。また謙出し修
正書込みモード‘こおいては第１図において、同一動作
周期内でまず議出し用クロック線１８に議出し用クロッ
ク線２５に議出し用クロックを発生させて議出し動作を
行い、次に書込み用クロツク線１３に書込み用クロック
を発生させて書込み動作を行う。
〜ＡＮＤｎ及びアンドゲートＡＮＤＩ′〜ＡＮＤｎ′の
各第２の入力端子へ接続される。コラムデコーダ１７ａ
は複数のデータ線（ビット線）１６の中から一本を選択
するために、その出力線１，〜ｌｎの中の一本例えばｌ
ｉへ高レベルの出力を印加し、対応するアンドゲートＡ
ＮＤｉ及びＡＮＤｉ′の第２の入力端子へ出力を与える
。一方、マルチプレクサ２４の制御端子５０はアンドゲ
ートＡＮＤＩ〜ＡＮＤｎの第３の入力端子へ接続され、
また制御端子５ １はアンドゲートＡＮＤＩ′〜ＡＮＤ
ｎ′の第３の入力端子へ接続される。制御端子５０，５
１には必要に応じ制御信号が与えられる。例えばメモリ
セル部１７へデータを書込む時、制御端子５０へ高レベ
ルの信号を印加して、アンドゲートＡＮＤＩ〜ＡＮＤｎ
を活性化し、またメモリセル部１７のデータを読出す時
は制御端子５１へ高レベル信号を印加して、アンドゲー
トＡＮＤＩ′〜ＡＮＤｎ′を活性化する。また謙出し修
正書込みモード‘こおいては第１図において、同一動作
周期内でまず議出し用クロック線１８に議出し用クロッ
ク線２５に議出し用クロックを発生させて議出し動作を
行い、次に書込み用クロツク線１３に書込み用クロック
を発生させて書込み動作を行う。
このモードで動作させるためのクロツクタィミング例を
第２図に示す。同図Ａは基準クロック（ＣＥ）を示し、
書込み制御端子１１の入力信号（第２図Ｂ）に対する書
込み用クロツク線１３及び謙出し用クロツク線１８の各
クロック波形を第２図Ｃ及びＤにそれぞれ示す。図中Ｖ
Ｈ，ＶＬはクロック高レベル電位及び低レベル電位を示
す。この場合同一動作周期Ｔｃ内で書込み用クロックと
議出し用クロックが発生されるが、データ入力端子１５
に印加したデータをデータ入力回路１４、マルチプレク
サ２４、データ線（ビット線）１６、更にマルチプレク
サ２４、データ出力回路２５を経由して出力端子１９に
読出すことは不可能であった。以上述べたように従来の
半導体記憶装置では同一動作周期内でデータ入力端子１
５に与えたデータをデータ線（ビット線）１６上に取込
み、敬込まれたデータをメモリセル部１７に蓄えると同
時にデータ出力端子１９に伝えることができなかった。
第２図に示す。同図Ａは基準クロック（ＣＥ）を示し、
書込み制御端子１１の入力信号（第２図Ｂ）に対する書
込み用クロツク線１３及び謙出し用クロツク線１８の各
クロック波形を第２図Ｃ及びＤにそれぞれ示す。図中Ｖ
Ｈ，ＶＬはクロック高レベル電位及び低レベル電位を示
す。この場合同一動作周期Ｔｃ内で書込み用クロックと
議出し用クロックが発生されるが、データ入力端子１５
に印加したデータをデータ入力回路１４、マルチプレク
サ２４、データ線（ビット線）１６、更にマルチプレク
サ２４、データ出力回路２５を経由して出力端子１９に
読出すことは不可能であった。以上述べたように従来の
半導体記憶装置では同一動作周期内でデータ入力端子１
５に与えたデータをデータ線（ビット線）１６上に取込
み、敬込まれたデータをメモリセル部１７に蓄えると同
時にデータ出力端子１９に伝えることができなかった。
そのためにこの従来の半導体記憶装置に不良が存在した
場合アドレス系回路を含むメモリセル部１７の不良なの
か、あるいはデータ入力回路１４、データ線（ビット線
）１６、マルチプレクサ２４、データ出力回路２５等の
データ系回路の不良なのかを判別することができないと
いう欠点があった。この発明はこの欠点を解除するため
に、データ入力端子に与えたデータをデータ線（ビット
線）上に取込み、取込まれたそのデータをメモリセル部
へ記憶すると同時にデータ出力端子に伝える一連の動作
を同一動作周期内で可能にするこによりデータ入力回路
、データ線（ビット線）、マルチプレクサ回路、データ
出力回路等のデータ系回路の動作を、情報記憶するメモ
リセル部の動作と分離して試験することができるように
したものである。
場合アドレス系回路を含むメモリセル部１７の不良なの
か、あるいはデータ入力回路１４、データ線（ビット線
）１６、マルチプレクサ２４、データ出力回路２５等の
データ系回路の不良なのかを判別することができないと
いう欠点があった。この発明はこの欠点を解除するため
に、データ入力端子に与えたデータをデータ線（ビット
線）上に取込み、取込まれたそのデータをメモリセル部
へ記憶すると同時にデータ出力端子に伝える一連の動作
を同一動作周期内で可能にするこによりデータ入力回路
、データ線（ビット線）、マルチプレクサ回路、データ
出力回路等のデータ系回路の動作を、情報記憶するメモ
リセル部の動作と分離して試験することができるように
したものである。
第３図はこの発明による半導体記憶装置の実施例を示し
、第１図に示した従来例と比較してＦＥＴゲート２２の
代りにクロック遅延回路２６が付加された点が異なる。
、第１図に示した従来例と比較してＦＥＴゲート２２の
代りにクロック遅延回路２６が付加された点が異なる。
クロック遅延回路２６は書込みクロック線１３の信号が
制御信号とし与えられ、この制御信号が低レベル電位の
ときには謙出しクロック発生回路２３の出力を遅延する
ことなくそのまま読出しクロック線１８に伝え、書込み
はクロック線１３の信号、つまり制御信が高レベル電位
のときには読出しクロックに遅を与え、その遅延量Ｔｄ
は入力端子１５に与えられたデータがデータ入力回路１
４、マルチプレクサ２４を通って所望のデータ線（ビッ
ト線）１６上に完全に取込まれた後読出しクロック発生
回路２３の出力を読出しクロック線１８に伝えるような
値とされている。このような遅延回路２６は例えば第４
図に示すように構成することができる。即ち書込みクロ
ック線１３の信号はゲート２７に直接供給されると共に
ィンバータ２８を通じてゲート２９に供給され、これら
ゲート２７，２９には講出しクロック発生回路２３の出
力が供給される。ゲート２７の出力は例えば単安定マル
チ／ゞィブレ−夕よりなるクロツク遅延回路３１を通じ
てオァゲート３２へ供給され、このオアゲート３２には
ゲート２９の出力も供給される。オァゲート３２の出力
は読出しクロック線１８に与えられる。第３図に示した
装置議出しモードで動作させるには、書込み制御端子１
１に書込み信号を与えないことにより書込みクロック線
１３は低レベルになり、従って読出しクロック線１８に
は読出しクロツク線発生回路２３の出力がそのまま伝わ
るので第１図に示した従釆通りの謙出しを行うことがで
きる。
制御信号とし与えられ、この制御信号が低レベル電位の
ときには謙出しクロック発生回路２３の出力を遅延する
ことなくそのまま読出しクロック線１８に伝え、書込み
はクロック線１３の信号、つまり制御信が高レベル電位
のときには読出しクロックに遅を与え、その遅延量Ｔｄ
は入力端子１５に与えられたデータがデータ入力回路１
４、マルチプレクサ２４を通って所望のデータ線（ビッ
ト線）１６上に完全に取込まれた後読出しクロック発生
回路２３の出力を読出しクロック線１８に伝えるような
値とされている。このような遅延回路２６は例えば第４
図に示すように構成することができる。即ち書込みクロ
ック線１３の信号はゲート２７に直接供給されると共に
ィンバータ２８を通じてゲート２９に供給され、これら
ゲート２７，２９には講出しクロック発生回路２３の出
力が供給される。ゲート２７の出力は例えば単安定マル
チ／ゞィブレ−夕よりなるクロツク遅延回路３１を通じ
てオァゲート３２へ供給され、このオアゲート３２には
ゲート２９の出力も供給される。オァゲート３２の出力
は読出しクロック線１８に与えられる。第３図に示した
装置議出しモードで動作させるには、書込み制御端子１
１に書込み信号を与えないことにより書込みクロック線
１３は低レベルになり、従って読出しクロック線１８に
は読出しクロツク線発生回路２３の出力がそのまま伝わ
るので第１図に示した従釆通りの謙出しを行うことがで
きる。
書込みモードで動作させ、かつデータ系回路を試験した
い場合は、第５図Ｅに示すような読出しクロック発生回
路２３の出力が立上つた時点に第５図Ｂに示すように書
込み制御端子１１に書込み信号を与えることにより書込
みクロック線１３には第５図Ｃに示すように書込み用ク
ロックが現われ、また読出しクロック線１８にはクロッ
ク遅延回路２６により前記の如く議出しクロック発生回
路２３の出力、即ち読出し用クロックが所定の遅延時間
Ｔｄの後に現われるので、入力端子１５に与えたデータ
がまずデータ入力回路１４を通ってデータ線１６に取込
まれ、メモリセル部１７に蓄積されると同時にマルチプ
レクサ２４、データ出力回路２５を通って出力端子１９
に伝わる。このため従来通りの書込み動作を行うことが
できると共に入力端子１５に与えたデータと出力端子１
９に現われたデータとを比較することにより、データ入
力回路１４、データ線（ビット線）１６、マルチプレク
サ回路２４、データ出力回路２６等のデータ系回路の試
験をメモリセル部１７の動作と分離して行うことができ
る。また読出し修正書込みモードも従来通り実現できる
。第６図はこの発明の第２の実施例を示し、第３図に示
した実施例と比較して書込み制御端子１１にレベル検出
回路３３，３４を接続し、これらの出力を排他的論理和
（ＥＯＲ）のゲート３５に与え、そのゲート３５の出力
で遅延回路２６を制御し、またレベル検出回路３３の出
力を書込みクロック発生回路１２へ供給する。
い場合は、第５図Ｅに示すような読出しクロック発生回
路２３の出力が立上つた時点に第５図Ｂに示すように書
込み制御端子１１に書込み信号を与えることにより書込
みクロック線１３には第５図Ｃに示すように書込み用ク
ロックが現われ、また読出しクロック線１８にはクロッ
ク遅延回路２６により前記の如く議出しクロック発生回
路２３の出力、即ち読出し用クロックが所定の遅延時間
Ｔｄの後に現われるので、入力端子１５に与えたデータ
がまずデータ入力回路１４を通ってデータ線１６に取込
まれ、メモリセル部１７に蓄積されると同時にマルチプ
レクサ２４、データ出力回路２５を通って出力端子１９
に伝わる。このため従来通りの書込み動作を行うことが
できると共に入力端子１５に与えたデータと出力端子１
９に現われたデータとを比較することにより、データ入
力回路１４、データ線（ビット線）１６、マルチプレク
サ回路２４、データ出力回路２６等のデータ系回路の試
験をメモリセル部１７の動作と分離して行うことができ
る。また読出し修正書込みモードも従来通り実現できる
。第６図はこの発明の第２の実施例を示し、第３図に示
した実施例と比較して書込み制御端子１１にレベル検出
回路３３，３４を接続し、これらの出力を排他的論理和
（ＥＯＲ）のゲート３５に与え、そのゲート３５の出力
で遅延回路２６を制御し、またレベル検出回路３３の出
力を書込みクロック発生回路１２へ供給する。
レベル検出回路３３，３４は書込み制御端子１１の入力
信号に対して第７図に示す真理値表に従う出力をするよ
うに論理しきい値が設定される。第７図中の‘‘Ｘ”は
“０”と“１”の各レベルの中間値を意味する。例えば
端子１１に印加する書込み信号の高レベル電位を５Ｖ、
低レベル電位をＯＶとし“０”を書込み信号なし、“１
”を書込み信信号ありとすると、“Ｘ”は書込み信号あ
りで、かつ高レベル電位を２〜３Ｖとし、またレベル検
出回路３３の論理しきい値を２Ｖ、レベル検出回路３４
の論理しきい値を３Ｖに設定する。この第６図の装置を
議出しモード及び書込みモードで動作させるには、入力
端子１１に第７図の“０”，“１”をそれぞれ印加する
ことにより、ＥＯＲゲート３５の出力は低レベルに抑え
られるためにクロック遅延回路２６は動作せず、従来通
りの書込み及び読出し動作をすることができる。
信号に対して第７図に示す真理値表に従う出力をするよ
うに論理しきい値が設定される。第７図中の‘‘Ｘ”は
“０”と“１”の各レベルの中間値を意味する。例えば
端子１１に印加する書込み信号の高レベル電位を５Ｖ、
低レベル電位をＯＶとし“０”を書込み信号なし、“１
”を書込み信信号ありとすると、“Ｘ”は書込み信号あ
りで、かつ高レベル電位を２〜３Ｖとし、またレベル検
出回路３３の論理しきい値を２Ｖ、レベル検出回路３４
の論理しきい値を３Ｖに設定する。この第６図の装置を
議出しモード及び書込みモードで動作させるには、入力
端子１１に第７図の“０”，“１”をそれぞれ印加する
ことにより、ＥＯＲゲート３５の出力は低レベルに抑え
られるためにクロック遅延回路２６は動作せず、従来通
りの書込み及び読出し動作をすることができる。
読出し修正書込みモードにおいても同様である。これを
先に述べたデータ系回路の試験に用いるには、入力端子
１１に“Ｘ”を印加することにより書込みクロック線１
３には書込み用クロックが、またＥＯＲゲート３５の出
力が高レベルとなるためクロック遅延回路２６が動作し
、議出しクロック線１８には読出し用クロックが所定の
遅延時間後、それぞれ現われるので先に述べた第３図の
実施例と同様にデータ系回路の試験をメモリセル部１７
の動作と分離して行うことができる。第８図はこの発明
の第３の実施例を示し、第１図に示した装置に対しＦＥ
Ｔゲート２２及びデータ出力回路２５との間に前述の遅
延回路２６が挿入され、遅延回路２６は端子３６の制御
信号により制御される。
先に述べたデータ系回路の試験に用いるには、入力端子
１１に“Ｘ”を印加することにより書込みクロック線１
３には書込み用クロックが、またＥＯＲゲート３５の出
力が高レベルとなるためクロック遅延回路２６が動作し
、議出しクロック線１８には読出し用クロックが所定の
遅延時間後、それぞれ現われるので先に述べた第３図の
実施例と同様にデータ系回路の試験をメモリセル部１７
の動作と分離して行うことができる。第８図はこの発明
の第３の実施例を示し、第１図に示した装置に対しＦＥ
Ｔゲート２２及びデータ出力回路２５との間に前述の遅
延回路２６が挿入され、遅延回路２６は端子３６の制御
信号により制御される。
これは第１の実施例の書込みクロック線１３の信号及び
第２の実施例のＥＯＲゲート３５の信号の代りに端子３
６の外部からの制御信号を印加するように構成したもの
である。端子３６の入力を低レベルに抑えるこにより従
来通りの書込み、議出し及び講出し修正書込み動作を行
うことができ、端子３６に第１の実施例の書込みクロッ
ク線１３の信号や第２の実施例のＥＯＲゲート３５の出
力と同様の制御クロックを印加することにより、前述の
データ系回路の試験をメモリセル部の動作と分離して行
うことができる。以上説明したようにこの発明は同一動
作周期内で、データ入力端子に与えたデータをデータ線
（ビット線）上に取込み、取込まれたそのデータをメモ
リセル部に蓄えると同時にデータ出力端子に伝えること
ができるように書込み用クロツクと議出し用クロックの
発生タイミングを制御することを可能にしたために、デ
ータ入力回路、データ線（ビット線）、マルチプレクサ
、データ出力回路等のデータ系回路の動作をメモリセル
部の動作とは分離して試験することができ、半導体記憶
装置の不良箇所の分離を明らかにすることができる利点
がある。
第２の実施例のＥＯＲゲート３５の信号の代りに端子３
６の外部からの制御信号を印加するように構成したもの
である。端子３６の入力を低レベルに抑えるこにより従
来通りの書込み、議出し及び講出し修正書込み動作を行
うことができ、端子３６に第１の実施例の書込みクロッ
ク線１３の信号や第２の実施例のＥＯＲゲート３５の出
力と同様の制御クロックを印加することにより、前述の
データ系回路の試験をメモリセル部の動作と分離して行
うことができる。以上説明したようにこの発明は同一動
作周期内で、データ入力端子に与えたデータをデータ線
（ビット線）上に取込み、取込まれたそのデータをメモ
リセル部に蓄えると同時にデータ出力端子に伝えること
ができるように書込み用クロツクと議出し用クロックの
発生タイミングを制御することを可能にしたために、デ
ータ入力回路、データ線（ビット線）、マルチプレクサ
、データ出力回路等のデータ系回路の動作をメモリセル
部の動作とは分離して試験することができ、半導体記憶
装置の不良箇所の分離を明らかにすることができる利点
がある。
第１図は従釆の半導体記憶装置を示すブロック図、第２
図は第１図の装置の論出し修正書込みモードで動作させ
るときのクロック波形図、第３図はこの発明による半導
体記憶装置の実施例を示すブロック図、第４図はクロッ
ク遅延回路の一例を示す論理回路図、第５図は第３図の
装置を書込みモードで動作させるときのクロック波形図
、第６図はこの発明装置の他の実施例を示すブロック図
、第７図は第６図の一部の真理値を示す図、第８図はこ
の発明装置の更に他の実施例を示すロック図、第９図は
マルチプレクサ回路の一部を示す回路図である。 １１：書込み（議出し）制御端子、１２：書込みクロツ
ク発生回路、１３：書込み用クロック線、１４：データ
入力回路、１５：データ入力端子、１６：データ線（ビ
ット線）部、１７：アドレス系回路を含むメモリセル部
、１８：議出し用クロツク線、１９：データ出力回路、
２３：議出しクロック発生回路、２４：マルチプレクサ
回路、２５：データ出力回路、２６：クロック遅延回路
、３３，３４：レベル検出回路。 第 ２ 図 氷１図 水３図 簾 ４ 図 ５図 氷６図 礎ワ図 オ８図 オ９図
図は第１図の装置の論出し修正書込みモードで動作させ
るときのクロック波形図、第３図はこの発明による半導
体記憶装置の実施例を示すブロック図、第４図はクロッ
ク遅延回路の一例を示す論理回路図、第５図は第３図の
装置を書込みモードで動作させるときのクロック波形図
、第６図はこの発明装置の他の実施例を示すブロック図
、第７図は第６図の一部の真理値を示す図、第８図はこ
の発明装置の更に他の実施例を示すロック図、第９図は
マルチプレクサ回路の一部を示す回路図である。 １１：書込み（議出し）制御端子、１２：書込みクロツ
ク発生回路、１３：書込み用クロック線、１４：データ
入力回路、１５：データ入力端子、１６：データ線（ビ
ット線）部、１７：アドレス系回路を含むメモリセル部
、１８：議出し用クロツク線、１９：データ出力回路、
２３：議出しクロック発生回路、２４：マルチプレクサ
回路、２５：データ出力回路、２６：クロック遅延回路
、３３，３４：レベル検出回路。 第 ２ 図 氷１図 水３図 簾 ４ 図 ５図 氷６図 礎ワ図 オ８図 オ９図
Claims (1)
- １ 情報を記憶するメモリセル部と、そのメモリセル部
のデータ線に出力側が接続されたデータ入力回路と、前
記メモリセル部のデータ線に入力側が接続されたデータ
出力回路とを内部に有し、前記データ入力回路の書込み
クロツク入力側に書込みクロツク発生回路が接続され、
その書込みクロツク発生回路からの書込み用クロツクが
前記データ入力回路へ供給されると前記データ入力回路
のデータ入力端子のデータがそのデータ入力回路を通じ
て前記メモリセル部のデータ線に取込まれてそのデータ
がメモリセル部へ書込まれ、前記データ出力回路の読出
しクロツク入力側に読出しクロツク発生回路が接続され
、その読出しクロツク発生からの読出し用クロツクが前
記データ出力回路へ供給されると、前記メモリセル部に
蓄えられたデータがそのデータ出力回路を通じてデータ
出力端子へ出力される半導体記憶装置において、前記読
出しクロツク発生回路と前記データ出力回路の読出しク
ロツク入力側との間にクロツク遅延回路が挿入され、そ
のクロツク遅延回路は制御信号により、前記データ入力
端子に与えたデータが前記データ線上に取込まれる時間
の遅延時間と、実質的に遅延時間がゼロとの何れかに制
御されるように構成されていることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55077472A JPS6040120B2 (ja) | 1980-06-09 | 1980-06-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55077472A JPS6040120B2 (ja) | 1980-06-09 | 1980-06-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS573300A JPS573300A (en) | 1982-01-08 |
| JPS6040120B2 true JPS6040120B2 (ja) | 1985-09-09 |
Family
ID=13634920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55077472A Expired JPS6040120B2 (ja) | 1980-06-09 | 1980-06-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040120B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793184B2 (ja) * | 1987-07-27 | 1998-09-03 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP2694172B2 (ja) * | 1988-04-30 | 1997-12-24 | 株式会社日立製作所 | ディジタル処理装置 |
-
1980
- 1980-06-09 JP JP55077472A patent/JPS6040120B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS573300A (en) | 1982-01-08 |
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