JPS5896260A - Ｉｃメモリ試験方式 - Google Patents
Ｉｃメモリ試験方式Info
- Publication number
- JPS5896260A JPS5896260A JP56195292A JP19529281A JPS5896260A JP S5896260 A JPS5896260 A JP S5896260A JP 56195292 A JP56195292 A JP 56195292A JP 19529281 A JP19529281 A JP 19529281A JP S5896260 A JPS5896260 A JP S5896260A
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- circuit
- memory
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の接衝分野
本発明はスタテック形ＩＣメモリにおける試験方式の改
良に関す。
良に関す。
（匂 技術の背景
ＩＣＣ１０は半導体技術の発達特に製造プロ七スＯ進歩
くよるパターンの微細化に伴いＩＣメモリの大容量化が
進んでいる。そのためＩＣメモリの試験に要する工数も
増大するのでよシ効率の良い試験方式が必要となる。
くよるパターンの微細化に伴いＩＣメモリの大容量化が
進んでいる。そのためＩＣメモリの試験に要する工数も
増大するのでよシ効率の良い試験方式が必要となる。
（３） 従来技術と問題点
第１図に従来および本発明の一実施例におけるスタテッ
ク形ＮＭＯ８ＩＣメモリにおける構成要素となるメモリ
セルの結線図を示す。第１図に示す通シメモリセルは６
個のＭＯＳ）ツンジスタからなる。このメモリセルでは
データはＭＯ８トランジスタＴ！’１〜’Ｔｒ４からな
る７すｔラフ０シブ（ＦＦ）回路に記憶される０Ｔｒｙ
、 ＴｒｌはＴｒｌ〜Ｔｒ４によるＦＦ回路のデータを
書込みまたはデータを読出す丸めに設けたゲート回路で
あるＯ ＦＦ回路がデータを記憶している状態ではＴｒｌｓＴｒ
・は何れもオフ状態にあってＦＦ回路とテジット線り、
Ｄとの間は分離状態にある０こ＼でＦＦ回路において
Ｔｒｔがオフ％ Ｔｒｙがオン状態とするとＴｒ雪のド
レイン電圧は零、従ってＴｒｌのゲートおよびＴｒ・の
ドレイン電圧も同じ零に保持されるＯＴｒ＠、Ｔｒ４は
それぞれＴｒｙ、 Ｔｒｙの負荷抵抗として働＜ｏＴｒ
ｔはゲート電圧が零のためオフの状態でそのドレイン電
位は電源電圧Ｖｃｅに等しくなる。この状態ではＴｒｌ
に電流が流れずこのＦＦ回路は安定し電源電圧Ｖｅｅが
与えられる間記憶を保持する。このメモリセルからデー
タを読み出す場合は諸選択線ＷＫパルス電圧を与えてＴ
ｒｌｅＴｒ・を導通状態としＦＦ回路の電位状態が記憶
内容に対応してＴｒｌ、Ｔｒ・を通過してデジット線り
、 ５に送出される。テジット＃Ｄ、 ５に送出される
データはＦＦ回路の性質から常に相補的な値を示し一方
が高レベルであれば他方は低レベルとなる。
ク形ＮＭＯ８ＩＣメモリにおける構成要素となるメモリ
セルの結線図を示す。第１図に示す通シメモリセルは６
個のＭＯＳ）ツンジスタからなる。このメモリセルでは
データはＭＯ８トランジスタＴ！’１〜’Ｔｒ４からな
る７すｔラフ０シブ（ＦＦ）回路に記憶される０Ｔｒｙ
、 ＴｒｌはＴｒｌ〜Ｔｒ４によるＦＦ回路のデータを
書込みまたはデータを読出す丸めに設けたゲート回路で
あるＯ ＦＦ回路がデータを記憶している状態ではＴｒｌｓＴｒ
・は何れもオフ状態にあってＦＦ回路とテジット線り、
Ｄとの間は分離状態にある０こ＼でＦＦ回路において
Ｔｒｔがオフ％ Ｔｒｙがオン状態とするとＴｒ雪のド
レイン電圧は零、従ってＴｒｌのゲートおよびＴｒ・の
ドレイン電圧も同じ零に保持されるＯＴｒ＠、Ｔｒ４は
それぞれＴｒｙ、 Ｔｒｙの負荷抵抗として働＜ｏＴｒ
ｔはゲート電圧が零のためオフの状態でそのドレイン電
位は電源電圧Ｖｃｅに等しくなる。この状態ではＴｒｌ
に電流が流れずこのＦＦ回路は安定し電源電圧Ｖｅｅが
与えられる間記憶を保持する。このメモリセルからデー
タを読み出す場合は諸選択線ＷＫパルス電圧を与えてＴ
ｒｌｅＴｒ・を導通状態としＦＦ回路の電位状態が記憶
内容に対応してＴｒｌ、Ｔｒ・を通過してデジット線り
、 ５に送出される。テジット＃Ｄ、 ５に送出される
データはＦＦ回路の性質から常に相補的な値を示し一方
が高レベルであれば他方は低レベルとなる。
この電位は外部に設けた増幅器で増幅され出力データと
して出力される。例えば前述のＴｒｌがオフ、Ｔｒｌが
オンの状態ではデジット線りには高レベルがＤＫは低レ
ベルが送出される。データの書込みはＷ線とデジット線
りま九は５の何れかに電圧を与えて行う。例えばＷ線に
パルスを与えてＴｒｖ＋Ｔｒ−を導通とし且デジット線
りを低レベルにすると前例におけるＴｒ、のドレインの
高レベルは強制的に低レベルとなＦ） Ｔｒｙのゲート
も同電位となりて、前歴のＴｒｌオフとＴｒｙオンは反
転しＴｒｌオンとＴｒ鵞オフに保持されるｂ とのメ篭りセルを多数個集積してＩＣメモリとするが従
来のＩＣメモリ試験はＩＣＣメジの仕様書動作範囲にお
ける正常動作を確認するものであり、第２図に示す従来
の試験方式におけるブロック図に示すように制御部１１
によりアドレスノくツファ１２をして逐一被試験ＩＣメ
モリ１０のアト°レスにアクセスし、各アドレスに一定
のデータノくターンを書込み且読出すＷ−Ｒチ轟ツクで
は読出して得九データパターンとノ（ｔ）丁レジスタ１
４よ）得九元のデータパターンとを照合回路１５により
照合して試験を行い両Ｉリーンの一致を得ることによ〉
正常動作としていたＯ例えば電源電圧Ｖｃｃｔｓｖ±５
−としその範囲内でメ毫りが正常に動作すればＩＣメモ
リを曳品としてい九Ｏしかしこの方法ではＩＣメモリを
構成するメモリセルに稀な欠陥がちりてＦＦ回路を構成
するＴｒｌとＴｒｔｔたはＴｒ、とＴｒ番との特性が不
揃いでノリンス力裟悪く、何れかに偏って保持し易いと
か保持能力の悪い組合せが存在する。このように記憶保
持能力の弱いメモリセルを内部に有するＩＣメモリは通
常のＷ−Ｒ？ニックによる試験方式では発見出来ない欠
陥を持ち、通常の試験方式では喪品として通過して、装
置内に組込まれた場合間欠エラーの原因となる欠点を有
していた０ （荀 発明の目的 本発明はこのような欠陥メモリセルを容易に発見するＩ
Ｃメモリの試験方式を提供しようとするものである。
して出力される。例えば前述のＴｒｌがオフ、Ｔｒｌが
オンの状態ではデジット線りには高レベルがＤＫは低レ
ベルが送出される。データの書込みはＷ線とデジット線
りま九は５の何れかに電圧を与えて行う。例えばＷ線に
パルスを与えてＴｒｖ＋Ｔｒ−を導通とし且デジット線
りを低レベルにすると前例におけるＴｒ、のドレインの
高レベルは強制的に低レベルとなＦ） Ｔｒｙのゲート
も同電位となりて、前歴のＴｒｌオフとＴｒｙオンは反
転しＴｒｌオンとＴｒ鵞オフに保持されるｂ とのメ篭りセルを多数個集積してＩＣメモリとするが従
来のＩＣメモリ試験はＩＣＣメジの仕様書動作範囲にお
ける正常動作を確認するものであり、第２図に示す従来
の試験方式におけるブロック図に示すように制御部１１
によりアドレスノくツファ１２をして逐一被試験ＩＣメ
モリ１０のアト°レスにアクセスし、各アドレスに一定
のデータノくターンを書込み且読出すＷ−Ｒチ轟ツクで
は読出して得九データパターンとノ（ｔ）丁レジスタ１
４よ）得九元のデータパターンとを照合回路１５により
照合して試験を行い両Ｉリーンの一致を得ることによ〉
正常動作としていたＯ例えば電源電圧Ｖｃｃｔｓｖ±５
−としその範囲内でメ毫りが正常に動作すればＩＣメモ
リを曳品としてい九Ｏしかしこの方法ではＩＣメモリを
構成するメモリセルに稀な欠陥がちりてＦＦ回路を構成
するＴｒｌとＴｒｔｔたはＴｒ、とＴｒ番との特性が不
揃いでノリンス力裟悪く、何れかに偏って保持し易いと
か保持能力の悪い組合せが存在する。このように記憶保
持能力の弱いメモリセルを内部に有するＩＣメモリは通
常のＷ−Ｒ？ニックによる試験方式では発見出来ない欠
陥を持ち、通常の試験方式では喪品として通過して、装
置内に組込まれた場合間欠エラーの原因となる欠点を有
していた０ （荀 発明の目的 本発明はこのような欠陥メモリセルを容易に発見するＩ
Ｃメモリの試験方式を提供しようとするものである。
（６）発明の構成
そしてこの目的は本発明によればスタテｔり形ＩＣメモ
リの試験方式において、通常の書込み、読出し試験に加
え、読出しサイクルにおける正常な読出しタイミングに
先行して、該読取シアドレス位置に予め書込まれたデー
タと逆符号によるデータを正常書込み幅のＶ８〜１／２
のパルス幅を有する書込みパルスによってＩＣに与え、
しかる後該読取りアドレス位置からデータを読出し正常
書込みデータと照合することを特徴とするＩＣメモリの
試験方式を提供することＫようて得られる０（６）発明
の実施例 以下図面を参照しり一本発明の一実施例について説明す
る。第３図は本発明〇一実施例における試験方式のブロ
ック図である。
リの試験方式において、通常の書込み、読出し試験に加
え、読出しサイクルにおける正常な読出しタイミングに
先行して、該読取シアドレス位置に予め書込まれたデー
タと逆符号によるデータを正常書込み幅のＶ８〜１／２
のパルス幅を有する書込みパルスによってＩＣに与え、
しかる後該読取りアドレス位置からデータを読出し正常
書込みデータと照合することを特徴とするＩＣメモリの
試験方式を提供することＫようて得られる０（６）発明
の実施例 以下図面を参照しり一本発明の一実施例について説明す
る。第３図は本発明〇一実施例における試験方式のブロ
ック図である。
図において１０は被試験メモリ、１１ａは制御部１２は
アドレスバッファ、１３社パターン発生器。
アドレスバッファ、１３社パターン発生器。
１４はバッファレジスタ、１５は照合回路、１６は否定
回路および１７は否定回路である０第４図に第３図の試
験方式のブロック図における動作時間線図を示す。第３
図において制御部１１はアドレスバッファ１２をして被
試験メモリ１０のアドレスを逐一アクセスすると共に従
来通り書込みサイクルにおいてはパターン発生器１３の
選出する試験データパターンをバッフ丁しジスタ１４．
否定回路１６および切替回路１７へ送出せしめる。切替
回路１７はパターン発生器１３の試験データパターンを
被試験ＩＣメモリＩＯＫ送出し所定のアドレスに書込む
０次に読出しサイクルにおいては同一アドレスにおける
従来の読出し動作と異シ、否定回路１６によシ反転され
て先の試験データパターンと逆符号となった試験データ
逆パターンを読順ストｐ−ブ位置に先行して、切替回路
１７をして被試験ＩＣメモリ１０へ正常の書込みパルス
幅のｖ８〜Ｖ２のパルス幅として送出させる。
回路および１７は否定回路である０第４図に第３図の試
験方式のブロック図における動作時間線図を示す。第３
図において制御部１１はアドレスバッファ１２をして被
試験メモリ１０のアドレスを逐一アクセスすると共に従
来通り書込みサイクルにおいてはパターン発生器１３の
選出する試験データパターンをバッフ丁しジスタ１４．
否定回路１６および切替回路１７へ送出せしめる。切替
回路１７はパターン発生器１３の試験データパターンを
被試験ＩＣメモリＩＯＫ送出し所定のアドレスに書込む
０次に読出しサイクルにおいては同一アドレスにおける
従来の読出し動作と異シ、否定回路１６によシ反転され
て先の試験データパターンと逆符号となった試験データ
逆パターンを読順ストｐ−ブ位置に先行して、切替回路
１７をして被試験ＩＣメモリ１０へ正常の書込みパルス
幅のｖ８〜Ｖ２のパルス幅として送出させる。
このようＫすれば正常のメモリセルは前の書込みサイク
ルで書込まれ九試験データパターンを維持するが、保持
能力の弱いメモリセルは反転されて試験データ逆パター
ンの符号が書込まれるので直後に続く読出し位置におい
てストローブをかけて得られるデータ出力を比較回路１
５により先のバッファレジスタ１４から送出される試験
データパターンと比較照合すれば欠陥メモリセルを有す
るため試験データ逆パターンが書込まれた場合は両デー
タに一致が得られず欠陥メモリセルの存在を示す不一致
情報が得られる。以上はＮＭＯ８による説明例によった
がメモリセルを構成する半導体素子がＣ−Ｍｏ５するい
はバイポーラトランジスタによる場合でも同様に適用す
ることが出来る。
ルで書込まれ九試験データパターンを維持するが、保持
能力の弱いメモリセルは反転されて試験データ逆パター
ンの符号が書込まれるので直後に続く読出し位置におい
てストローブをかけて得られるデータ出力を比較回路１
５により先のバッファレジスタ１４から送出される試験
データパターンと比較照合すれば欠陥メモリセルを有す
るため試験データ逆パターンが書込まれた場合は両デー
タに一致が得られず欠陥メモリセルの存在を示す不一致
情報が得られる。以上はＮＭＯ８による説明例によった
がメモリセルを構成する半導体素子がＣ−Ｍｏ５するい
はバイポーラトランジスタによる場合でも同様に適用す
ることが出来る。
（７）発明の詳細
な説明したように本発明の一実施例によれば通常の書込
み／読出しチェックに加えで幻ＴＷＲＩＴＥＰＵＬＳＥ
テストを挿入する仁とによシエＣの試験時間を増すこと
なく、従来と同一の試験時間において欠陥メモリセルの
摘出を行うことが出来る０
み／読出しチェックに加えで幻ＴＷＲＩＴＥＰＵＬＳＥ
テストを挿入する仁とによシエＣの試験時間を増すこと
なく、従来と同一の試験時間において欠陥メモリセルの
摘出を行うことが出来る０
第１図は従来および本発明の一実施例におけるＩＣメモ
リのメモルセルにおける結線図、第２図は従来における
ＩＣメ４１Ｊ試験方式のブロック図。 第３図は本発明の一実施例におけゐＩＣメモリ試験方式
のブロック図および第４即は第３図の動作時間線図であ
る。 図において１０は被試験ＩＣメモＬｌｌ、ｌ１ｍは制御
部、１２はアドレスバッファ、１３はパターン発生器、
１４はバッファレジスタ、１５は照合回路、１６は否定
回路および１７は切替回路である〇第１図 り ＄２１！１ 屍３図
リのメモルセルにおける結線図、第２図は従来における
ＩＣメ４１Ｊ試験方式のブロック図。 第３図は本発明の一実施例におけゐＩＣメモリ試験方式
のブロック図および第４即は第３図の動作時間線図であ
る。 図において１０は被試験ＩＣメモＬｌｌ、ｌ１ｍは制御
部、１２はアドレスバッファ、１３はパターン発生器、
１４はバッファレジスタ、１５は照合回路、１６は否定
回路および１７は切替回路である〇第１図 り ＄２１！１ 屍３図
Claims (1)
- スタテック形ＩＣメモリの試験方式において、通常の書
込み、読出し試験に加え、読出しサイクルにおける正常
な読出しタイ建ングに先行して、皺読取シアドレス位置
°に予め書込まれたデータと逆符号によるデータを正常
書込み幅のＩＡ〜１／２のパルス幅を有する書込みパル
スによつてＩＣＣメソに与え、しかる後皺読取シアドレ
ス位置からデータを読出し正常書込みデータと照合する
こと管特徴とするＩＣメモリの試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195292A JPS5896260A (ja) | 1981-12-04 | 1981-12-04 | Ｉｃメモリ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195292A JPS5896260A (ja) | 1981-12-04 | 1981-12-04 | Ｉｃメモリ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896260A true JPS5896260A (ja) | 1983-06-08 |
Family
ID=16338721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195292A Pending JPS5896260A (ja) | 1981-12-04 | 1981-12-04 | Ｉｃメモリ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896260A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0086361A2 (de) * | 1982-02-16 | 1983-08-24 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Funktionsprüfung eines elektrisch wortweise umprogrammierbaren Speichers |
| JP2010080006A (ja) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | 磁気メモリの試験方法および試験装置 |
-
1981
- 1981-12-04 JP JP56195292A patent/JPS5896260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0086361A2 (de) * | 1982-02-16 | 1983-08-24 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Funktionsprüfung eines elektrisch wortweise umprogrammierbaren Speichers |
| JP2010080006A (ja) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | 磁気メモリの試験方法および試験装置 |
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