JPS60258602A - 動的事象選択回路網 - Google Patents
動的事象選択回路網Info
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- JPS60258602A JPS60258602A JP60106224A JP10622485A JPS60258602A JP S60258602 A JPS60258602 A JP S60258602A JP 60106224 A JP60106224 A JP 60106224A JP 10622485 A JP10622485 A JP 10622485A JP S60258602 A JPS60258602 A JP S60258602A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
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- Engineering & Computer Science (AREA)
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、プロセッサシステムに関し、％定すると、自
動的に、多数の入力事象の１または複数のものを多数の
出力機能ないし関数の中の１または複数のものに動的に
変換する（または割り当てる）メモリ装置の使用に関す
る。
動的に、多数の入力事象の１または複数のものを多数の
出力機能ないし関数の中の１または複数のものに動的に
変換する（または割り当てる）メモリ装置の使用に関す
る。
プロセッサシステムにお−・ては、プロセッサがセンサ
、指示器、イイマ等のごとき外部的刺激と相互作用する
ことが要求される。これらの各刺激は、ある特定の機能
を遂行するため、プロセッサを開始させることもあり、
プロセッサにより発始されることもある。若干の代表的
なトリガ事象として、プロセッサからまたはプロセッサ
に伝達されるハードウェア照合回路（ないしマツチャ）
出力カウンタまたはタイマ出力または割込みまたはその
他の論理信号を含むことがある。
、指示器、イイマ等のごとき外部的刺激と相互作用する
ことが要求される。これらの各刺激は、ある特定の機能
を遂行するため、プロセッサを開始させることもあり、
プロセッサにより発始されることもある。若干の代表的
なトリガ事象として、プロセッサからまたはプロセッサ
に伝達されるハードウェア照合回路（ないしマツチャ）
出力カウンタまたはタイマ出力または割込みまたはその
他の論理信号を含むことがある。
特定のトリガ事象を所望の機能出力と関連づけるため、
割当て計画が必要とされる。この割当て計画は、事象ル
ート、設定系で遂行される。普通、事象ルート設定系は
、専用の接続またはマルチプレクサで遂行される。ハー
ドワイヤード接続は、所与の入カバターンに対する結果
を変更する上で変幻性を許さない。このような形態は、
プロセッサの応用にとって非常に限定的である。事象選
択計１画をマルチプレクサで実施するには、特定の出力
を選択するため、各マルチプレクサにて入力事象を完全
に利用できることを必要とする。この方式は多くのハー
ドワイヤード接続を必要とする。
割当て計画が必要とされる。この割当て計画は、事象ル
ート、設定系で遂行される。普通、事象ルート設定系は
、専用の接続またはマルチプレクサで遂行される。ハー
ドワイヤード接続は、所与の入カバターンに対する結果
を変更する上で変幻性を許さない。このような形態は、
プロセッサの応用にとって非常に限定的である。事象選
択計１画をマルチプレクサで実施するには、特定の出力
を選択するため、各マルチプレクサにて入力事象を完全
に利用できることを必要とする。この方式は多くのハー
ドワイヤード接続を必要とする。
加えて、この方式は、プログラムされるべき各出力機能
に対して専用のマルチプレクサを必要とする。選択系を
実施するためにこのように多量のハードウェアを有する
ことは費用がかふり、かなりの量の物理的スペースを必
要とする。
に対して専用のマルチプレクサを必要とする。選択系を
実施するためにこのように多量のハードウェアを有する
ことは費用がかふり、かなりの量の物理的スペースを必
要とする。
本発明にしたがえば、各々トリガ信号を供給する複数の
入力源と、各々制御信号に応答して作動される複数の制
御装置間に動的事象選択回路網が接続される。プロセッ
サが選択回路に接続されており、回路網の動作を開始さ
せ本。プロセッサ、される。動的変換装置は、入力源の
トリガ信号の１組の一可変値に応答して動作し、制御信
号の特定の１組の可変値を発生し、制御装置に伝送する
。
入力源と、各々制御信号に応答して作動される複数の制
御装置間に動的事象選択回路網が接続される。プロセッ
サが選択回路に接続されており、回路網の動作を開始さ
せ本。プロセッサ、される。動的変換装置は、入力源の
トリガ信号の１組の一可変値に応答して動作し、制御信
号の特定の１組の可変値を発生し、制御装置に伝送する
。
動的変換装置は、プロセッサの選択信号釦応答して動作
し、それが含む制御信号の多くの値組合せの各々を変更
する。
し、それが含む制御信号の多くの値組合せの各々を変更
する。
以下図面を参照して本発明を好ましい具体例について説
明する。
明する。
第１図を参照すると、スタティックＲＡＭ装置を使用す
るトリガルート設定回路網が図示されている。トリガル
ート設定回路網は、最小量の装置しか採用しておらず、
多数の入力事象いずれかを１または多数の任意の出力機
能にルート設定するために十分な変幻性を備える。さち
に、２またはそれ以上の入力事象が論理的に結合され、
２またはそれ以上の出力機能を生ずる。この方式は、任
意の入力事象を任意の１または複数の出力機能に完全に
変換することを可能にする。
るトリガルート設定回路網が図示されている。トリガル
ート設定回路網は、最小量の装置しか採用しておらず、
多数の入力事象いずれかを１または多数の任意の出力機
能にルート設定するために十分な変幻性を備える。さち
に、２またはそれ以上の入力事象が論理的に結合され、
２またはそれ以上の出力機能を生ずる。この方式は、任
意の入力事象を任意の１または複数の出力機能に完全に
変換することを可能にする。
ランダムアクセスメモリ（ＲＩＡＭ）装Ｗｔ２０は、２
５６Ｘ４ビットスタティックＩｔＡＭ＠置である。
５６Ｘ４ビットスタティックＩｔＡＭ＠置である。
１つのこの種のＲＡＭ装置は、最高８の入力事象を提供
し、それを４つの出力機能のいずれかまたはすべてに変
換することができる。
し、それを４つの出力機能のいずれかまたはすべてに変
換することができる。
８個の入力事象の各々はトリガ事象と称される。
これらのトリガ事象は、ハードウェア照合回路のような
装置からの出力ｉ号とし得る。これらの・・−ドウエア
照合回路は、手動的または自動的に序定された値に設定
し得る装置である。この予定された値は、例えばアドレ
スバスまたはデータバス上に提示される動的に変化する
値と比較される。
装置からの出力ｉ号とし得る。これらの・・−ドウエア
照合回路は、手動的または自動的に序定された値に設定
し得る装置である。この予定された値は、例えばアドレ
スバスまたはデータバス上に提示される動的に変化する
値と比較される。
これらのトリガ事象の他の例をま、プロセッサにより発
生されるシステム割込み信号とし得る。プロセッサは、
周辺装置および関連するプロセッサ間における通信を可
能にするため非同期的に割込みイぎ号を発生し得る。
生されるシステム割込み信号とし得る。プロセッサは、
周辺装置および関連するプロセッサ間における通信を可
能にするため非同期的に割込みイぎ号を発生し得る。
トリガ事象の他の形式は、クロックからのタイマ信号に
より発生されるものである。クロックは、トリガルート
設定回路網に周期的１ｃ信号を伝送し、特定数の信号が
計数された後特定の出力機能を起こさせる。
より発生されるものである。クロックは、トリガルート
設定回路網に周期的１ｃ信号を伝送し、特定数の信号が
計数された後特定の出力機能を起こさせる。
出力機能の例としては、限定的ではないが次のようなも
のがある。中央処理装置を停止するための信号の伝送、
特定のフリップフルツブ装置ｉ３０の作動準備（アーミ
ング）、°事象カウンタ４０のインクリメント、タイマ
５０の作動または上述の機能の任意の組合。
のがある。中央処理装置を停止するための信号の伝送、
特定のフリップフルツブ装置ｉ３０の作動準備（アーミ
ング）、°事象カウンタ４０のインクリメント、タイマ
５０の作動または上述の機能の任意の組合。
プロセッサは、中央処理装置、ハードワイヤード論理回
路またはプロセスコントローラの形式ヲ取り得るもので
あるが、該プロセッサは゛２：１マルチプレクサ１０に
接続される。プロセッサはまた、ロード信号と称される
リード委介してマルチプレクサ１０に接続され、マルチ
プレクサ１０に対する入力を選択する。負荷信号は、２
つの入力のいずれが′↑チプ′クサ１０にゲートされる
かを決定することを可能悴する。アドレスバスは、プロ
セッサをマルチプレクサ１０に接続し、ＲＡＭメモリ２
０の２５６×４ビツト、ワードの各々へアクセスするこ
とを可能にする。プロセッサが、トリガ事象の出力機能
への割当ての書込みまたは変更を希望すると、プロセッ
サは、アドレスバスを介してアドレスを選択し、ロード
信号をマルチプレクサ１０に伝送する。マルチプレクサ
１０は、アドレスバスをＲＡＭメモリ２０のアドレス入
力（ＡＯ〜Ａ７）ｋ通す。プロセッサはまた、゛書込み
イネーブルリードに信号し、ＲＡＭメモリ２０への書込
みアクセスを選択する。ＲＡＭメモリ２０は、ついで、
プロセッサおよびＲＡＭメモリ２０間に接続されたＤＡ
ＴＡ ＩＮバス（ＤＩＯ〜ＤＩ３）を介してアドレスバ
ス上に含まれる適当なアドレスにて４−ピットデータワ
ードで書き込まれる。
路またはプロセスコントローラの形式ヲ取り得るもので
あるが、該プロセッサは゛２：１マルチプレクサ１０に
接続される。プロセッサはまた、ロード信号と称される
リード委介してマルチプレクサ１０に接続され、マルチ
プレクサ１０に対する入力を選択する。負荷信号は、２
つの入力のいずれが′↑チプ′クサ１０にゲートされる
かを決定することを可能悴する。アドレスバスは、プロ
セッサをマルチプレクサ１０に接続し、ＲＡＭメモリ２
０の２５６×４ビツト、ワードの各々へアクセスするこ
とを可能にする。プロセッサが、トリガ事象の出力機能
への割当ての書込みまたは変更を希望すると、プロセッ
サは、アドレスバスを介してアドレスを選択し、ロード
信号をマルチプレクサ１０に伝送する。マルチプレクサ
１０は、アドレスバスをＲＡＭメモリ２０のアドレス入
力（ＡＯ〜Ａ７）ｋ通す。プロセッサはまた、゛書込み
イネーブルリードに信号し、ＲＡＭメモリ２０への書込
みアクセスを選択する。ＲＡＭメモリ２０は、ついで、
プロセッサおよびＲＡＭメモリ２０間に接続されたＤＡ
ＴＡ ＩＮバス（ＤＩＯ〜ＤＩ３）を介してアドレスバ
ス上に含まれる適当なアドレスにて４−ピットデータワ
ードで書き込まれる。
マルチプレクサ１０は、ＲＡＭメモリ２０のアドレス入
力（Ａｎ〜Ａ７）に接続された８ビツトバスな介してＲ
ＡＭメモリ２０に接続される。マルチプレクサ１０の第
２の入力は、上述のように、アドレス照合回路、割込み
ジェネレータまたはタイマのようなトリガ事象を含む他
の８ビツトバスである。
力（Ａｎ〜Ａ７）に接続された８ビツトバスな介してＲ
ＡＭメモリ２０に接続される。マルチプレクサ１０の第
２の入力は、上述のように、アドレス照合回路、割込み
ジェネレータまたはタイマのようなトリガ事象を含む他
の８ビツトバスである。
プ′ロセツサがＲＡＭメモリ２０に書込みを行なってい
ないとき、四−ド信号は、トリガ事象が８ビツトバスを
介しマルチプレクサ１０を経てＲＡＭメモリ２０のアド
レス入力にゲートされるようになる。
ないとき、四−ド信号は、トリガ事象が８ビツトバスを
介しマルチプレクサ１０を経てＲＡＭメモリ２０のアド
レス入力にゲートされるようになる。
マルチプレクサ１０が、トリガ事象を表わすリードをア
ドレス入力ＡＯ〜Ａ７を介してＲＡＭメモリ２０に接続
せしめると、トリガ発生事象の発生の際ＲＡＭメモリ２
０の特定の４ビツトワードがアクセスせしめられる。特
定のアドレスによりアクセスされたワードが特定のデー
タビット位置に論理１でプロセッサによりプリセットさ
れていれば、そのデータビットと関連する機能がトリガ
または許容される。
ドレス入力ＡＯ〜Ａ７を介してＲＡＭメモリ２０に接続
せしめると、トリガ発生事象の発生の際ＲＡＭメモリ２
０の特定の４ビツトワードがアクセスせしめられる。特
定のアドレスによりアクセスされたワードが特定のデー
タビット位置に論理１でプロセッサによりプリセットさ
れていれば、そのデータビットと関連する機能がトリガ
または許容される。
特定のアドレスがアクセスされた結果として、ピットデ
ータワードがメモリから読み取られ、ＲＡＭメモリ２０
のＤＯ〜Ｄ３出力リードから伝送される。プロセッサは
、停止リード、フリップフロッグ３０．事象カウンタ４
０およびタイマ５０を介して、ＲＡＭメモリ装置２０の
ＤＯ〜Ｄ３出力リードにそれぞれ接続されている。ＲＡ
Ｍ装置２０のメモリアクセスに応”答して、適当な４ビ
ットデータワードカミ読み取られ、ＤＯ〜Ｄ５リードを
介して伝送される。これらの出力に接続される装置は、
対応するリードが論理１の値を有すればそれぞれの機能
を許容せしめられる。
ータワードがメモリから読み取られ、ＲＡＭメモリ２０
のＤＯ〜Ｄ３出力リードから伝送される。プロセッサは
、停止リード、フリップフロッグ３０．事象カウンタ４
０およびタイマ５０を介して、ＲＡＭメモリ装置２０の
ＤＯ〜Ｄ３出力リードにそれぞれ接続されている。ＲＡ
Ｍ装置２０のメモリアクセスに応”答して、適当な４ビ
ットデータワードカミ読み取られ、ＤＯ〜Ｄ５リードを
介して伝送される。これらの出力に接続される装置は、
対応するリードが論理１の値を有すればそれぞれの機能
を許容せしめられる。
例えばもしも論理１がＤＯ出力リード上に存在すれば、
信号が停止リードを違ってプロセッサに伝送される。こ
の停止信号は、プロセッサにその現在の動作を停止すべ
きことを命令する。Ｄ１リードカー理１値を有すれば、
フリップフロップ３０がセットされる。フリップフロッ
プ３０はＡＮＤゲー）６０ＩＣ接続されており、照合回
路ＡもＡＮＤグー）６０に接続される。ＡＮＤゲート６
０は、事象４リードを介してマルチプレクサ１００入力
に接続される。その結果、Ｄ１リードの出力機能は、フ
リップフロップ３０を介して、他のトリガ事象をＲＡＭ
メモリ２０に入力事象４としてアクセスせしめる。照合
回路Ａ信号が真でありフリップフロップ３０がセットさ
れていると、事象４信号が発生されてＲＡＭメモリ装置
２０に伝送され、上述と同じ態様で１または複数の他の
出力機能を発生させる。ノ・−ドウエア整合回路Ｂ。
信号が停止リードを違ってプロセッサに伝送される。こ
の停止信号は、プロセッサにその現在の動作を停止すべ
きことを命令する。Ｄ１リードカー理１値を有すれば、
フリップフロップ３０がセットされる。フリップフロッ
プ３０はＡＮＤゲー）６０ＩＣ接続されており、照合回
路ＡもＡＮＤグー）６０に接続される。ＡＮＤゲート６
０は、事象４リードを介してマルチプレクサ１００入力
に接続される。その結果、Ｄ１リードの出力機能は、フ
リップフロップ３０を介して、他のトリガ事象をＲＡＭ
メモリ２０に入力事象４としてアクセスせしめる。照合
回路Ａ信号が真でありフリップフロップ３０がセットさ
れていると、事象４信号が発生されてＲＡＭメモリ装置
２０に伝送され、上述と同じ態様で１または複数の他の
出力機能を発生させる。ノ・−ドウエア整合回路Ｂ。
ＣおよびＤは、それぞれ事象３、事象２および事象１リ
ードを介してマルチプレクサ１０に接続される。
ードを介してマルチプレクサ１０に接続される。
事象カウンタ４０は、トリガ事象として事象５リードを
介してマルチプレクサ１０に接続される。
介してマルチプレクサ１０に接続される。
この結果、ＲＡＭメモリ２０による事象カウンタ４０の
作動は、他のＲＡＭメモリワードのアクセスを惹起せし
め、それにより、出力機能の他の組合せが許容され得る
こととなる。同様に、タイマ５θは、事象６リードを介
してトリガ事象としてマルチプレクサ１０に接続される
。システム割込みまたは外部タイマのような他のトリガ
事象は、事象リード７および８を介してそれぞれマルチ
プレクサ１０に接続され、ＲＡＭメモリ２０の特定のデ
ータワードを選択するように動作する。
作動は、他のＲＡＭメモリワードのアクセスを惹起せし
め、それにより、出力機能の他の組合せが許容され得る
こととなる。同様に、タイマ５θは、事象６リードを介
してトリガ事象としてマルチプレクサ１０に接続される
。システム割込みまたは外部タイマのような他のトリガ
事象は、事象リード７および８を介してそれぞれマルチ
プレクサ１０に接続され、ＲＡＭメモリ２０の特定のデ
ータワードを選択するように動作する。
４以上の入力事象または出力機能が所望される形態の場
合、第２図に示されるように８本はどの複数の入力事象
および８本のアドレスリードを含むプロセッサからのア
ドレスバスが２：１マルチプレクサ２１に接続される。
合、第２図に示されるように８本はどの複数の入力事象
および８本のアドレスリードを含むプロセッサからのア
ドレスバスが２：１マルチプレクサ２１に接続される。
ラムメモリ２２または２３の１つが書き込まれるべきこ
とをコントローラロード信号が指示すると、アドレスバ
スＡＯ〜Ａ７がマルチプレクサ２１を介してゲートされ
、いずれかのＲＡＭ２２または２３が書き込まれる。
とをコントローラロード信号が指示すると、アドレスバ
スＡＯ〜Ａ７がマルチプレクサ２１を介してゲートされ
、いずれかのＲＡＭ２２または２３が書き込まれる。
ＲＡＭ２２および２３の書込みは、プロセッサからの書
込み選択２信号により制御される。すなわち、許容され
る特定の書込み選択信号は、どちらのＲＡＭ２２または
２５にデータワードが書かれるかを決定する。データワ
ードは、特定のアドレスが後で選択されるときＤＯ〜Ｄ
３リードを介して出力される。
込み選択２信号により制御される。すなわち、許容され
る特定の書込み選択信号は、どちらのＲＡＭ２２または
２５にデータワードが書かれるかを決定する。データワ
ードは、特定のアドレスが後で選択されるときＤＯ〜Ｄ
３リードを介して出力される。
コントローラロード信号が反対の論理値にあると、入力
事象がマルチプレクサ２１を介してその動作を許容され
る。ＲＡＭ２２および２３の一方または他方が書込み欅
択信号１または２によりそれぞれ動作を許容されよう。
事象がマルチプレクサ２１を介してその動作を許容され
る。ＲＡＭ２２および２３の一方または他方が書込み欅
択信号１または２によりそれぞれ動作を許容されよう。
動作を許容される１’ＬＡＭは、入力事象１〜８により
選択されるアドレスの内容を読み出され、それがＤＯ〜
Ｄ３１Ｊ−ドに表示される。それゆえ、第２図に示され
る出力機能のように８つ程の出力機能を制御するために
は、両ＲＡＭメモリ２２および２３が同時に動作を許容
され、全８ビツトのデータワードが出力機能リードＡ−
ＨＩＣ表示される。
選択されるアドレスの内容を読み出され、それがＤＯ〜
Ｄ３１Ｊ−ドに表示される。それゆえ、第２図に示され
る出力機能のように８つ程の出力機能を制御するために
は、両ＲＡＭメモリ２２および２３が同時に動作を許容
され、全８ビツトのデータワードが出力機能リードＡ−
ＨＩＣ表示される。
これらの出力機能は、上に論述したものと同様に採用で
き、８つ程の多くの事象を制御し、あるいは、ＲＡＭ２
２および２３内の他のデータワードの他の読取りをトリ
ガするため他の入力事象として選択回路に戻される。こ
のような配置で、全部で８個の入力事壕および８個の出
力機能を実施できる。
き、８つ程の多くの事象を制御し、あるいは、ＲＡＭ２
２および２３内の他のデータワードの他の読取りをトリ
ガするため他の入力事象として選択回路に戻される。こ
のような配置で、全部で８個の入力事壕および８個の出
力機能を実施できる。
最高１６ＶＣ及ぶ１６０入力事象を４つの出力機能に割
り当てるため、次に第３図を参照する。コントローラロ
ード信号が第１の論理値にあるとき、マルチプレクサ３
０１および３０２は、上に論述のようにデータＩＮバス
を介してそれぞれＲＡＭメモリ３１１および３１２の書
込みを許容する。
り当てるため、次に第３図を参照する。コントローラロ
ード信号が第１の論理値にあるとき、マルチプレクサ３
０１および３０２は、上に論述のようにデータＩＮバス
を介してそれぞれＲＡＭメモリ３１１および３１２の書
込みを許容する。
コントローラロード信号が反対の論理状態にあると、マ
ルチプレクサ３０１および３０２は、入力事象１〜８お
よび９〜１６をそれぞれＲＡＭメモリ３１１および３１
２にゲートせしめる。入力事象リード１〜１６上に提示
されたアドレスによりアドレス指定された各ＲＡＭメモ
リ３１１および３１２からの４−ビットデータワードは
、読み出され、ＲＡＭメモリ３１１および３１２のＤＯ
〜Ｄ−３リードを介して伝送される。各ＲＡＭメモリ３
１１および３１２のＤＯ〜Ｄ３リードは、それぞれＯＲ
ゲート５２１および３２４に接続される。
ルチプレクサ３０１および３０２は、入力事象１〜８お
よび９〜１６をそれぞれＲＡＭメモリ３１１および３１
２にゲートせしめる。入力事象リード１〜１６上に提示
されたアドレスによりアドレス指定された各ＲＡＭメモ
リ３１１および３１２からの４−ビットデータワードは
、読み出され、ＲＡＭメモリ３１１および３１２のＤＯ
〜Ｄ−３リードを介して伝送される。各ＲＡＭメモリ３
１１および３１２のＤＯ〜Ｄ３リードは、それぞれＯＲ
ゲート５２１および３２４に接続される。
各ＯＲゲート３２１〜５２４の出力は、それぞれ１つの
出力機能Ａ−Ｄを福供する。すなわち、ＲＡＭメモリ５
１１またはＲＡ Ｍメモリ５１２から読み取られたアド
レスの内容が対応するピット位置で１を有すると、関連
する出力機能が許容される。例えば、ＲＡＭメモリ５１
１のＤＯリードが論理１にあり、）ｔＡＭメモリ３１２
のＤＯリードが論理ＯＶｃあると、出力機能Ａが許容さ
れる。
出力機能Ａ−Ｄを福供する。すなわち、ＲＡＭメモリ５
１１またはＲＡ Ｍメモリ５１２から読み取られたアド
レスの内容が対応するピット位置で１を有すると、関連
する出力機能が許容される。例えば、ＲＡＭメモリ５１
１のＤＯリードが論理１にあり、）ｔＡＭメモリ３１２
のＤＯリードが論理ＯＶｃあると、出力機能Ａが許容さ
れる。
同様に、ＤＯ出力リードの論理値が先行の論理値から逆
転すると、出力機能Ａが許容される。しかしながら、両
ＲＡＭメモリ３１１および３１２の−Ｄ Ｏが論理０に
あると、出力機能Ａは許容されない。
転すると、出力機能Ａが許容される。しかしながら、両
ＲＡＭメモリ３１１および３１２の−Ｄ Ｏが論理０に
あると、出力機能Ａは許容されない。
第４図を参照すると、ＯＲゲート３２１〜３２４がマル
チプレクサ３３１およびＲＡ、Ｍメモリ３３２により置
き代えられた以外第３図と同様な図が示されている。こ
の回路の動作は、ＯＲゲート３２１〜５２４に置き代え
られたマルチプレクサ３３１およびＲＡＭ３３２を除き
、第３図に示される回路の動作と同じである。ＲＡＭメ
モリ３３２は、マルチプレクサ３３１に、また書込み選
択３リードを介してプロセッサに接続される。マルチプ
レクサ３５１は、プロセッサのアドレスバスＡＯ〜Ａ７
に、またコントルーラロード信号リードを介してプロセ
ッサのコントローラレード信号に接続される。マルチプ
レクサ３３１は、・ＤＯ〜Ｄ３出力を介してＲＡＭメモ
リ３１１および３１２に接続される。プロセッサがＲＡ
Ｍメモリ３３２に書き込むためｋは、書込み選択３リー
ドがセットされ、マルチプレクサ３３１がプロセッサか
らのアドレスＡＯ〜Ａ７をＲＡＭメモリ３３２に伝送せ
しめるべきことを制御ｐ−トド信号指示する。加えて、
そのアドレスに書き込まれるべきデータがデータＩＮパ
スを介してＲＡＭメモリ３３２に伝送される。その結果
、ＲＡＭメモリ３５２内の特定のアドレスは、ＲＡＭメ
モリ３３２のＡＯ〜Ａ７リードの特定のアドレス選択に
対してどの出力機能Ａ−Ｄが許容されるべきかの識別情
報を含むことになる。マルチプレクサ３３１がＲＡ Ｍ
３５２に対する入力として入力事象１〜１６の結果を
選択すべきことをコントローラロード信号リードが指示
すると、ＲＡＭメモリ３１１および３１２のＤＯ〜Ｄ３
リードはこへで８ビットバス構成し、これがマルチプレ
クサ３３１を介してＲＡＭメモリ３３２のＡＯ〜Ａ７ア
ドレス入力にゲートされる。ＲＡＭ５１２の機能動作は
、先に論述したＲＡＭ装置のそれと同様である。それゆ
え、ＲＡＭメモリ３１１のデータ出力リードＤＯ〜Ｄ３
およびＲＡＭ５１２の出力リードＤＯ〜Ｄ３により表わ
される８ビツトパターンは、続いてＲＡＭメモリ３３２
に対するアドレスとして使用され、出力機能Ａ−Ｄの１
または複数のものを選択する。この形態が第３図の形態
に優る利点は、４つの出力機能Ａ〜Ｄが入力事象１〜１
６のいずれかまたはすべてから利用できるということで
ある。第３図の形態において、ＲＡＭメモリ３１１およ
び３１２の出力は、４つの出力を提供するため必然的に
ＯＲ接続される。第４図においては、ＲＡＭメモリ３１
１および３１２のＤＯ〜Ｄ３リードの任意の組合せで出
力機能Ａ−Ｄを提供し得る。これは、本動的事象選択回
路網の変幻性を著しく増大させる。
チプレクサ３３１およびＲＡ、Ｍメモリ３３２により置
き代えられた以外第３図と同様な図が示されている。こ
の回路の動作は、ＯＲゲート３２１〜５２４に置き代え
られたマルチプレクサ３３１およびＲＡＭ３３２を除き
、第３図に示される回路の動作と同じである。ＲＡＭメ
モリ３３２は、マルチプレクサ３３１に、また書込み選
択３リードを介してプロセッサに接続される。マルチプ
レクサ３５１は、プロセッサのアドレスバスＡＯ〜Ａ７
に、またコントルーラロード信号リードを介してプロセ
ッサのコントローラレード信号に接続される。マルチプ
レクサ３３１は、・ＤＯ〜Ｄ３出力を介してＲＡＭメモ
リ３１１および３１２に接続される。プロセッサがＲＡ
Ｍメモリ３３２に書き込むためｋは、書込み選択３リー
ドがセットされ、マルチプレクサ３３１がプロセッサか
らのアドレスＡＯ〜Ａ７をＲＡＭメモリ３３２に伝送せ
しめるべきことを制御ｐ−トド信号指示する。加えて、
そのアドレスに書き込まれるべきデータがデータＩＮパ
スを介してＲＡＭメモリ３３２に伝送される。その結果
、ＲＡＭメモリ３５２内の特定のアドレスは、ＲＡＭメ
モリ３３２のＡＯ〜Ａ７リードの特定のアドレス選択に
対してどの出力機能Ａ−Ｄが許容されるべきかの識別情
報を含むことになる。マルチプレクサ３３１がＲＡ Ｍ
３５２に対する入力として入力事象１〜１６の結果を
選択すべきことをコントローラロード信号リードが指示
すると、ＲＡＭメモリ３１１および３１２のＤＯ〜Ｄ３
リードはこへで８ビットバス構成し、これがマルチプレ
クサ３３１を介してＲＡＭメモリ３３２のＡＯ〜Ａ７ア
ドレス入力にゲートされる。ＲＡＭ５１２の機能動作は
、先に論述したＲＡＭ装置のそれと同様である。それゆ
え、ＲＡＭメモリ３１１のデータ出力リードＤＯ〜Ｄ３
およびＲＡＭ５１２の出力リードＤＯ〜Ｄ３により表わ
される８ビツトパターンは、続いてＲＡＭメモリ３３２
に対するアドレスとして使用され、出力機能Ａ−Ｄの１
または複数のものを選択する。この形態が第３図の形態
に優る利点は、４つの出力機能Ａ〜Ｄが入力事象１〜１
６のいずれかまたはすべてから利用できるということで
ある。第３図の形態において、ＲＡＭメモリ３１１およ
び３１２の出力は、４つの出力を提供するため必然的に
ＯＲ接続される。第４図においては、ＲＡＭメモリ３１
１および３１２のＤＯ〜Ｄ３リードの任意の組合せで出
力機能Ａ−Ｄを提供し得る。これは、本動的事象選択回
路網の変幻性を著しく増大させる。
以上、本発明を好ましい具体について図示説明したが、
技術に精通したものであれば、本発明の技術思想から逸
脱することなく種々の変更をなし得ることは明らかであ
る。
技術に精通したものであれば、本発明の技術思想から逸
脱することなく種々の変更をなし得ることは明らかであ
る。
第１図は本発明の動作ｉ埋を具体化した動的事象選択回
路網の概路線図、第２図は拡張された動的事象選択回路
網の概路線図、第３図は拡張された動的事象選択回路網
の概路線図、第４図はマルチレベル動的事象選択回路網
の概路線図である。 １０： マルチプレクサ ２０： ＲＡＭ ３０： フリップフロップ ４０： 事象カウンタ ５０： タイマ
路網の概路線図、第２図は拡張された動的事象選択回路
網の概路線図、第３図は拡張された動的事象選択回路網
の概路線図、第４図はマルチレベル動的事象選択回路網
の概路線図である。 １０： マルチプレクサ ２０： ＲＡＭ ３０： フリップフロップ ４０： 事象カウンタ ５０： タイマ
Claims (1)
- （１）各々動的事象選択回路に接続されトリガ信号を供
給する複数の入力事象源と、各々動的事象選択回路に接
続され制御信号に応答して動作する複数の制御装置と、
動的事象選択回路に接続されたプロセッサ手段と、該プ
ロセッサ手段、前記入力事象源および前記制御装置に接
続され、前記入力事象源の前記トリガ信号の１組の可変
値に応答して作動されて、前記制御信号の複数組の可変
値−の特定の１組を発生し前記制御装ｆｌｃ伝送するた
めの動的変換手段とを備え、該動的変換手段が、前記プ
ロセッサ手段の選択信号に応答して、前記制御信号の前
記複数組の可変値の各々を変更す″ることを特徴とする
動的事象選択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/612,535 US4603235A (en) | 1984-05-21 | 1984-05-21 | Dynamic event selection network |
| US612535 | 1984-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258602A true JPS60258602A (ja) | 1985-12-20 |
Family
ID=24453580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60106224A Pending JPS60258602A (ja) | 1984-05-21 | 1985-05-20 | 動的事象選択回路網 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4603235A (ja) |
| JP (1) | JPS60258602A (ja) |
| BE (1) | BE902455A (ja) |
| CA (1) | CA1234638A (ja) |
| IT (1) | IT1183625B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984235A (en) * | 1987-04-27 | 1991-01-08 | Thinking Machines Corporation | Method and apparatus for routing message packets and recording the roofing sequence |
| US4916444A (en) * | 1988-03-25 | 1990-04-10 | King Fred N | Method and apparatus for mapping communications media |
| US7657384B1 (en) * | 2007-03-28 | 2010-02-02 | Environmental Analytics, Inc. | Management of response to triggering events in connection with monitoring fugitive emissions |
| US8751173B1 (en) | 2007-03-28 | 2014-06-10 | LDARtools, Inc. | Management of response to triggering events in connection with monitoring fugitive emissions |
| US8274402B1 (en) | 2008-01-24 | 2012-09-25 | LDARtools, Inc. | Data collection process for optical leak detection |
| US8587319B1 (en) | 2010-10-08 | 2013-11-19 | LDARtools, Inc. | Battery operated flame ionization detector |
| US10488854B1 (en) | 2014-05-20 | 2019-11-26 | InspectionLogic Corporation | Method and determination for fugitive emissions monitoring time |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50982A (ja) * | 1973-05-09 | 1975-01-08 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4412285A (en) * | 1981-04-01 | 1983-10-25 | Teradata Corporation | Multiprocessor intercommunication system and method |
| US4456954A (en) * | 1981-06-15 | 1984-06-26 | International Business Machines Corporation | Virtual machine system with guest architecture emulation using hardware TLB's for plural level address translations |
| US4475156A (en) * | 1982-09-21 | 1984-10-02 | Xerox Corporation | Virtual machine control |
-
1984
- 1984-05-21 US US06/612,535 patent/US4603235A/en not_active Expired - Fee Related
-
1985
- 1985-04-18 CA CA000479495A patent/CA1234638A/en not_active Expired
- 1985-05-14 IT IT20691/85A patent/IT1183625B/it active
- 1985-05-20 JP JP60106224A patent/JPS60258602A/ja active Pending
- 1985-05-20 BE BE2/60689A patent/BE902455A/fr not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50982A (ja) * | 1973-05-09 | 1975-01-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1234638A (en) | 1988-03-29 |
| US4603235A (en) | 1986-07-29 |
| IT1183625B (it) | 1987-10-22 |
| IT8520691A0 (it) | 1985-05-14 |
| BE902455A (fr) | 1985-09-16 |
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