JPS5916351B2 - 情報制御装置 - Google Patents
情報制御装置Info
- Publication number
- JPS5916351B2 JPS5916351B2 JP50123237A JP12323775A JPS5916351B2 JP S5916351 B2 JPS5916351 B2 JP S5916351B2 JP 50123237 A JP50123237 A JP 50123237A JP 12323775 A JP12323775 A JP 12323775A JP S5916351 B2 JPS5916351 B2 JP S5916351B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- input
- memory
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Dram (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明はデータ制御装置の改良に関するもので特にフア
ースト・イン・フアースト・アウト（ＦｉｒｓｔＩｎＦ
ｉａｓｔＯｕｔＯ以後ＦＩＦＯと略称する。
ースト・イン・フアースト・アウト（ＦｉｒｓｔＩｎＦ
ｉａｓｔＯｕｔＯ以後ＦＩＦＯと略称する。
）構造のメモリを制御する回路に好適する。伺、本願は
特開昭５２−６３０３５号の関連出願である。
特開昭５２−６３０３５号の関連出願である。
フアースト・イン・フアースト・アウト構造のメモリに
あつてはシーケンシャル構成されており即ちそれらのメ
モリ群にデータを蓄積する際には入力側に接続されたメ
モリから出力側に接続されたメモリへと一列にならべら
れている。
あつてはシーケンシャル構成されており即ちそれらのメ
モリ群にデータを蓄積する際には入力側に接続されたメ
モリから出力側に接続されたメモリへと一列にならべら
れている。
従つてデータを入力すると、出力側にもつとも近い空の
メモリから順次蓄積され、データを出力するときには最
初に蓄積された情報を転送することになる。このように
出力側に最も近いメモリから情報が転送され、空になつ
た出力側に近いメモリへは順次データがシフト転送され
ることになる。この種の構造を有するＦＩＦＯを制御す
るには特定のメモリにデータが蓄積されていることを示
す情報の外に、この特定のメモリの前後におけるメモリ
の蓄積状態を示す情報を持ち、これらの状態にによつて
情報転送して次段のメモリに入れるか、前段のメモリよ
り情報を受け取るかを示すゲート回路を設置するのが通
例であつた。このためこの制御回路は複雑にならざるを
得なかつた。本発明は、上記欠点を除去する新規な制御
回路を提供するものであり、１メモリ当り数ゲートの組
合せによつて制御を可能にしたものである。
メモリから順次蓄積され、データを出力するときには最
初に蓄積された情報を転送することになる。このように
出力側に最も近いメモリから情報が転送され、空になつ
た出力側に近いメモリへは順次データがシフト転送され
ることになる。この種の構造を有するＦＩＦＯを制御す
るには特定のメモリにデータが蓄積されていることを示
す情報の外に、この特定のメモリの前後におけるメモリ
の蓄積状態を示す情報を持ち、これらの状態にによつて
情報転送して次段のメモリに入れるか、前段のメモリよ
り情報を受け取るかを示すゲート回路を設置するのが通
例であつた。このためこの制御回路は複雑にならざるを
得なかつた。本発明は、上記欠点を除去する新規な制御
回路を提供するものであり、１メモリ当り数ゲートの組
合せによつて制御を可能にしたものである。
具体的にはフリツプフロツプ（以下Ｆ・Ｆと略記する）
回路を信号入力線及び信号取出線に接続し、又このＦ−
Ｆ回路を構成するＮＯＲ回路の出力にインバータを配置
して情報の蓄積状態と、空の状態を示すようにした。以
下第１図及び第２図に示した実施例により本発明を詳述
する。第１図は本発明の基本的回路を示したもので、前
述のようにＦ−Ｆ回路Ａとインバータ１，２とで構成さ
れている。
回路を信号入力線及び信号取出線に接続し、又このＦ−
Ｆ回路を構成するＮＯＲ回路の出力にインバータを配置
して情報の蓄積状態と、空の状態を示すようにした。以
下第１図及び第２図に示した実施例により本発明を詳述
する。第１図は本発明の基本的回路を示したもので、前
述のようにＦ−Ｆ回路Ａとインバータ１，２とで構成さ
れている。
Ｆ−Ｆ回路ＡはＮＯＲ回路４，５で作られ、これらには
特定のメモリへ情報転送を行う入力信号線６（メモリへ
情報を蓄積することを許可する信号を印加するための入
力信号線）と、このメモリからデータの取出しを許可す
る入力信号線７が接続されている。このＦ−Ｆ回路Ａに
はメモリにデータが蓄積されたことを示す出力インバー
タ１及びそのメモリの情報蓄積が空であることを示すイ
ンバータ２が連結されている。このインバータ１入力に
はＮＯＲ回路４の出力が接続されており、インバータ２
の入力にはＮＯＲ回路５の出力が接続されており、ＮＯ
Ｒ回路４，５によつてＦＦ回路Ａを構成する。又ＮＯＲ
回路４の入力には入力線６及びＮＯＲ回路５の出力が接
続されており、ＮＯＲ回路５の入力には入力線′７及び
ＮＯＲ回路４の出力が接続されている。
特定のメモリへ情報転送を行う入力信号線６（メモリへ
情報を蓄積することを許可する信号を印加するための入
力信号線）と、このメモリからデータの取出しを許可す
る入力信号線７が接続されている。このＦ−Ｆ回路Ａに
はメモリにデータが蓄積されたことを示す出力インバー
タ１及びそのメモリの情報蓄積が空であることを示すイ
ンバータ２が連結されている。このインバータ１入力に
はＮＯＲ回路４の出力が接続されており、インバータ２
の入力にはＮＯＲ回路５の出力が接続されており、ＮＯ
Ｒ回路４，５によつてＦＦ回路Ａを構成する。又ＮＯＲ
回路４の入力には入力線６及びＮＯＲ回路５の出力が接
続されており、ＮＯＲ回路５の入力には入力線′７及び
ＮＯＲ回路４の出力が接続されている。
Ｆ・Ｆ回路Ａによつて情報蓄積状態を示しており、ＮＯ
Ｒ回路５の出力はメモリに情報が蓄積されていることを
、ＮＯＲ回路４の出力はメモリに情報が存在していない
ことを示す。向第１図のＦ−Ｆ回路はＮＯＲ回路で構成
したがＮＡＮＤ回路を適用しても差支えない。第２図は
第１図に示した回路を実際に適用する際の例を示した。
Ｒ回路５の出力はメモリに情報が蓄積されていることを
、ＮＯＲ回路４の出力はメモリに情報が存在していない
ことを示す。向第１図のＦ−Ｆ回路はＮＯＲ回路で構成
したがＮＡＮＤ回路を適用しても差支えない。第２図は
第１図に示した回路を実際に適用する際の例を示した。
メモリ１９，２９，３９，が明示されているが、これは
制御回路を含めたＦＩＦＯにシーケンシャルに構成され
たメモリ単位体を夫々示したものである。この第２図に
示した回路は、第１図に示すような制御回路部とメモリ
部とに大別されるが、夫々を３段構成した回路である。
制御回路を含めたＦＩＦＯにシーケンシャルに構成され
たメモリ単位体を夫々示したものである。この第２図に
示した回路は、第１図に示すような制御回路部とメモリ
部とに大別されるが、夫々を３段構成した回路である。
メモリ回路部の単位体はゲート回路とメモリとで構成さ
れており、これは情報線（データ線）に接続されている
。一方制御回路部も同様に１つのメモリ回路単位体に対
応した単位体より成り、この単位体には第１図と異なり
デレー回路が付設されており、又メモリ回路単位体との
接続はＮＯＲ回路を介して行なわれる。 、
ところで情報転送に当つては、これに要するパルス巾が
必要となるが、これはメモリ回路単位体を構成する各メ
モリに同様の情報がオーバフロするのを防ぐ為である。
れており、これは情報線（データ線）に接続されている
。一方制御回路部も同様に１つのメモリ回路単位体に対
応した単位体より成り、この単位体には第１図と異なり
デレー回路が付設されており、又メモリ回路単位体との
接続はＮＯＲ回路を介して行なわれる。 、
ところで情報転送に当つては、これに要するパルス巾が
必要となるが、これはメモリ回路単位体を構成する各メ
モリに同様の情報がオーバフロするのを防ぐ為である。
なお、第２図に示した制御回路単位体は第１図に示した
基本的回路と同じ構成を持つており、このインバータ１
１，２１及び３１は第１図におけるインバータ２に相当
し、インバータ１４，２４及び３４はインバータ１に相
当する。又ＮＯＲ回路１３，２３及び３３は第１図のＮ
ＯＲ回路５に相当し、ＮＯＲ回路１６，２６及び３６は
第１図のＮＯＲ回路４に相当する。又インバータ１１，
２１及び３１とＮＯＲ回路１３，２３及び３３間はデレ
ー１２，２２及び３２を介して接続されており、又イン
バータ１４，２４及び３４とＮＯＲ回路１６，２６及び
３６間はデレー１５，２５及び３５を介して接続されて
いる。又ＮＯＲ回路２６，３６の一人力端子には夫々の
前段単位体のインバータ１４，２４の出力端子が接続さ
れ、ＮＯＲ回路１３，２３の一人力端子には後段単位体
のインバータ２１，３１の出力端子が接続されている。
更にＮＯＲ回路１３，２３及び３３の別の一人力端子に
は、りセツト信号端子１００が共通に接続されており、
ＮＯＲ回路１６の入力端子にはメモリ単位体のメモリ１
９へのデータ蓄積を許可する信号線１０４が接続される
。ＮＯＲ回路３３の入力端子にはメモリ単位体３９へ取
り出す情報の転送を許可する信号線１０１が接続され、
メモリ１９への情報はデータ線１０９からゲー口８を介
して入力され、ゲート１８の開閉はＮＯＲ回路１７の出
力が使用され制御される。ＮＯＲ回路１７の入力端子に
はＮＯＲ回路１６の出力端子とデレー１２の出力端子が
接続されている。一方メモリ２９への情報はメモリ１９
からゲート２８を介して転送され、メモリ３９へのデー
タはメモリ２９からゲート３８を介して転送され、ゲー
ト２８，３８及びＮＯＲ回路２７，３７の接続はゲート
１８及びＮＯＲ回路１７と同様である。
基本的回路と同じ構成を持つており、このインバータ１
１，２１及び３１は第１図におけるインバータ２に相当
し、インバータ１４，２４及び３４はインバータ１に相
当する。又ＮＯＲ回路１３，２３及び３３は第１図のＮ
ＯＲ回路５に相当し、ＮＯＲ回路１６，２６及び３６は
第１図のＮＯＲ回路４に相当する。又インバータ１１，
２１及び３１とＮＯＲ回路１３，２３及び３３間はデレ
ー１２，２２及び３２を介して接続されており、又イン
バータ１４，２４及び３４とＮＯＲ回路１６，２６及び
３６間はデレー１５，２５及び３５を介して接続されて
いる。又ＮＯＲ回路２６，３６の一人力端子には夫々の
前段単位体のインバータ１４，２４の出力端子が接続さ
れ、ＮＯＲ回路１３，２３の一人力端子には後段単位体
のインバータ２１，３１の出力端子が接続されている。
更にＮＯＲ回路１３，２３及び３３の別の一人力端子に
は、りセツト信号端子１００が共通に接続されており、
ＮＯＲ回路１６の入力端子にはメモリ単位体のメモリ１
９へのデータ蓄積を許可する信号線１０４が接続される
。ＮＯＲ回路３３の入力端子にはメモリ単位体３９へ取
り出す情報の転送を許可する信号線１０１が接続され、
メモリ１９への情報はデータ線１０９からゲー口８を介
して入力され、ゲート１８の開閉はＮＯＲ回路１７の出
力が使用され制御される。ＮＯＲ回路１７の入力端子に
はＮＯＲ回路１６の出力端子とデレー１２の出力端子が
接続されている。一方メモリ２９への情報はメモリ１９
からゲート２８を介して転送され、メモリ３９へのデー
タはメモリ２９からゲート３８を介して転送され、ゲー
ト２８，３８及びＮＯＲ回路２７，３７の接続はゲート
１８及びＮＯＲ回路１７と同様である。
次にこの回路動作を説明する。初期状態で、データ蓄積
信号１０４が論理゛Ｏ″゛レベルで、３個の制御回路単
位体がりセツト信号線１００によつてりセツトされ、す
べてのメモリには情報が蓄積されていないとする。
信号１０４が論理゛Ｏ″゛レベルで、３個の制御回路単
位体がりセツト信号線１００によつてりセツトされ、す
べてのメモリには情報が蓄積されていないとする。
この時ＮＯＲ回路１６，２６および３６とデレー１５，
２５及び３５の出力はすべて論理３゛１゜”レベルであ
り、ＮＯＲ回路１３，２３及び３３とデレー１２，２２
および３２の出力はすべて論理″０″″レベルとなる。
従つてＮＯＲ回路１７，２７及び３７は論理゛０１レベ
ルとなつており、メモリへの情報転送は行われない。こ
こでデータ蓄積信号線１０４に瞬時゛１゛レベルとなる
パルスが入力される場合を考える。
２５及び３５の出力はすべて論理３゛１゜”レベルであ
り、ＮＯＲ回路１３，２３及び３３とデレー１２，２２
および３２の出力はすべて論理″０″″レベルとなる。
従つてＮＯＲ回路１７，２７及び３７は論理゛０１レベ
ルとなつており、メモリへの情報転送は行われない。こ
こでデータ蓄積信号線１０４に瞬時゛１゛レベルとなる
パルスが入力される場合を考える。
ＮＯＲ回路１６の出力ば０゛レベルとなり、このパルス
はデレー１５、インバータ１４の出力へ転送される。イ
ンバータ２１の出力が゛１２”レベルであり、デレー１
２の出力は３ゝ０゛レベルのままである。この為ＮＯＲ
回路１７は、一方の入力であるＮＯＲ回路１６の出力の
瞬時゛Ｏ”レベルとなるパルスを受けて、Ｔ３ｌ２′レ
ベルとなるパルスを出力し、ゲート１８を開けてメモリ
１９内にデータ線１０９より情報を蓄積する。この時イ
ンバータ２１の出力は０１′２レベルであるので、ＮＯ
Ｒ回路１６，１３で構成するＦ・Ｆ回路の状態は変化せ
ず、メモリ内には情報が蓄積されていないことを示す（
インバータ１１の出力ば１”レベルを保持する）。
はデレー１５、インバータ１４の出力へ転送される。イ
ンバータ２１の出力が゛１２”レベルであり、デレー１
２の出力は３ゝ０゛レベルのままである。この為ＮＯＲ
回路１７は、一方の入力であるＮＯＲ回路１６の出力の
瞬時゛Ｏ”レベルとなるパルスを受けて、Ｔ３ｌ２′レ
ベルとなるパルスを出力し、ゲート１８を開けてメモリ
１９内にデータ線１０９より情報を蓄積する。この時イ
ンバータ２１の出力は０１′２レベルであるので、ＮＯ
Ｒ回路１６，１３で構成するＦ・Ｆ回路の状態は変化せ
ず、メモリ内には情報が蓄積されていないことを示す（
インバータ１１の出力ば１”レベルを保持する）。
向、ＮＯＲ回路１６に入力されたパルスと同じパルスが
デレー１５の時間だけ遅れてＮＯＲ回路２６の入カへ転
送される。この結果、次段のフリツプフロツプ（ＮＯＲ
回路２６，２３で構成される）中即ち第２段目の制御回
路中に於いても、初段のフリツプフロツプ（ＮＯＲ回路
１６，１３で構成される）中即ち初段の制御回路中での
動作と同じ動作が起り：メモリ１９に蓄積された情報は
直ちにゲート２８を介し、メモリ２９に伝えられ、ＮＯ
Ｒ回路１６に入力されたパルスと同じパルスが、デレー
１５、デレー２５の時間遅れて最終段のＮＯＲ回路３６
の入カへ転送される。
デレー１５の時間だけ遅れてＮＯＲ回路２６の入カへ転
送される。この結果、次段のフリツプフロツプ（ＮＯＲ
回路２６，２３で構成される）中即ち第２段目の制御回
路中に於いても、初段のフリツプフロツプ（ＮＯＲ回路
１６，１３で構成される）中即ち初段の制御回路中での
動作と同じ動作が起り：メモリ１９に蓄積された情報は
直ちにゲート２８を介し、メモリ２９に伝えられ、ＮＯ
Ｒ回路１６に入力されたパルスと同じパルスが、デレー
１５、デレー２５の時間遅れて最終段のＮＯＲ回路３６
の入カへ転送される。
最終段フリツプフロツプ（ＮＯＲ回路３６，３３で構成
される）中に於いては、メモリ単位体３９へ取り出す情
報の転送を許可する信号線１０１（即ちメモリ単位体３
９に蓄積された情報を読み出すことを許可する信号を印
加するための入力信号線）の出力が゛０″゛レベルであ
るならば、今度は、ＮＯＲ回路３３の出力レベルが０１
′５に反転する。
される）中に於いては、メモリ単位体３９へ取り出す情
報の転送を許可する信号線１０１（即ちメモリ単位体３
９に蓄積された情報を読み出すことを許可する信号を印
加するための入力信号線）の出力が゛０″゛レベルであ
るならば、今度は、ＮＯＲ回路３３の出力レベルが０１
′５に反転する。
この時デレー回路３２があるので、ある期間、ゲート３
８は開き、メモリ単位体３９にはデータ線１０９からの
情報が蓄積される。
８は開き、メモリ単位体３９にはデータ線１０９からの
情報が蓄積される。
然しながら、前記したようにＮＯＲ回路３３出力レベル
が゛１”に反転するので、デレー３２の時間遅れて、メ
モリ単位体の入力側に設けられているゲート３８は閉じ
られる。最終段のフリツプフロツプ（ＮＯＲ回路３６，
３３で構成される）は、前記説明から明らかなように反
転し、メモリ単位体３９に情報が蓄積されたことを示す
。又、この時インバータ３１の出力ばＯ゛レベルに反転
し、メモリ単位体３９には最早新しい情報を蓄積できな
いことを示す。周、インバータ３１の出力ば０１レベル
となるが、デレー回路２２が存在し、又ＮＯＲゲート２
６の出力が″１″５レベルに戻るように、入力信号線１
０９に印加される前記パルスが″Ｏ゛に反転するので、
第２段のフリツプフロツプ（ＮＯＲ回路２６，２３で構
成される）、初段のフリツプフロツプの状態は変化しな
い。
が゛１”に反転するので、デレー３２の時間遅れて、メ
モリ単位体の入力側に設けられているゲート３８は閉じ
られる。最終段のフリツプフロツプ（ＮＯＲ回路３６，
３３で構成される）は、前記説明から明らかなように反
転し、メモリ単位体３９に情報が蓄積されたことを示す
。又、この時インバータ３１の出力ばＯ゛レベルに反転
し、メモリ単位体３９には最早新しい情報を蓄積できな
いことを示す。周、インバータ３１の出力ば０１レベル
となるが、デレー回路２２が存在し、又ＮＯＲゲート２
６の出力が″１″５レベルに戻るように、入力信号線１
０９に印加される前記パルスが″Ｏ゛に反転するので、
第２段のフリツプフロツプ（ＮＯＲ回路２６，２３で構
成される）、初段のフリツプフロツプの状態は変化しな
い。
つまり、入力信号線１０９に１個のパルスが入力される
と、最終段のフリツプフロツプのみの状態が変化し、メ
モリ３９に情報が蓄積される。再び、入力信号線１０４
から１個のパルスが入力されると、同様に第２段のフリ
ツプフロツプの状態が変化し、メモリ２９に情報が蓄積
される。
と、最終段のフリツプフロツプのみの状態が変化し、メ
モリ３９に情報が蓄積される。再び、入力信号線１０４
から１個のパルスが入力されると、同様に第２段のフリ
ツプフロツプの状態が変化し、メモリ２９に情報が蓄積
される。
向、この時、最終段のフリツプフロツプの状態は変化せ
ず、最初のパルスの入力時に変化したままの状態を保つ
ている。つまり、データ蓄積信号１０４に次のパルス（
即ち２個めのパルス）が入力されると、前記動作を２段
目の単位体まで繰返し、Ｆ−Ｆ回路が反転し新しく入力
された情報は単位体中のメモリ２９に蓄積される。更に
３個めのパルスが入力信号線１０４から入力されると、
同様にして初段のフリツプフロツプの状態が変化し、メ
モリ１９に情報が蓄積される二この状態は、全メモリ１
９，２９，３９に情報が蓄積された状態であり、出力信
号線１１の出力が３゛０２２レベルとなつて、最早どの
メモリ単位体１９，２９，３９にも、新しい情報を蓄積
できないことを示す。
ず、最初のパルスの入力時に変化したままの状態を保つ
ている。つまり、データ蓄積信号１０４に次のパルス（
即ち２個めのパルス）が入力されると、前記動作を２段
目の単位体まで繰返し、Ｆ−Ｆ回路が反転し新しく入力
された情報は単位体中のメモリ２９に蓄積される。更に
３個めのパルスが入力信号線１０４から入力されると、
同様にして初段のフリツプフロツプの状態が変化し、メ
モリ１９に情報が蓄積される二この状態は、全メモリ１
９，２９，３９に情報が蓄積された状態であり、出力信
号線１１の出力が３゛０２２レベルとなつて、最早どの
メモリ単位体１９，２９，３９にも、新しい情報を蓄積
できないことを示す。
次いて読み出し信号入力線１０１に瞬時的に３ｔ１５′
レベルとなるパルスが入力されると、デ一 ｃ夕蓄積時
にＮＯＲ回路１６，１３が行つた動作と対称的な動作を
する。
レベルとなるパルスが入力されると、デ一 ｃ夕蓄積時
にＮＯＲ回路１６，１３が行つた動作と対称的な動作を
する。
即ちメモリ３９，２９にはデータが蓄積されており、Ｎ
ＯＲ回路３６の出力ば０″゛レベルとなつているため、
パルスはＮＯＲ回路３３からデレ ）イ３２、インバー
タ３１へと転送され、デレー３２の瞬時゛０′゛レベル
となるパルスを受けてＮＯＲ回路３７の出力は瞬時゛１
”レベルのパルスを出力してゲート３８を開けてメモリ
２９の内容をメモリ３９へ転送する。
ＯＲ回路３６の出力ば０″゛レベルとなつているため、
パルスはＮＯＲ回路３３からデレ ）イ３２、インバー
タ３１へと転送され、デレー３２の瞬時゛０′゛レベル
となるパルスを受けてＮＯＲ回路３７の出力は瞬時゛１
”レベルのパルスを出力してゲート３８を開けてメモリ
２９の内容をメモリ３９へ転送する。
この時インバータ２４の出 ５力ば１゛レベルであるた
め、ＮＯＲ回路３３と３６で構成したＦ−Ｆ回路のＮＯ
Ｒ回路３６の出力状態は不変であり、メモリ３９には周
情報が蓄積されていることを示す。デレー３２の時間遅
れて、パルスがインバータ３１からＮＯＲ回路２３ｊへ
と転送され、更にデレー２２の時間遅れてパルスがイン
バータ２１からＮＯＲ回路１３へと転送されると：デー
タ蓄積を許可する入力信号線１０４が３゛０５゛レベル
であるので、メモリ１９には情報が蓄積されず、又、イ
ンバータ１４は３゛０１レベルとなつて（ＮＯＲ回路１
３，１６で作られたＦ・Ｆ回路は直ちに反転して）メモ
リ２９には情報が存在しないことを示す。伺、メモリに
情報が蓄積される場合と略同様の理由により、第２段、
最終段のＦ−Ｆ回路は反転せず、第１段のＦ−Ｆ回路の
みが反転する。
め、ＮＯＲ回路３３と３６で構成したＦ−Ｆ回路のＮＯ
Ｒ回路３６の出力状態は不変であり、メモリ３９には周
情報が蓄積されていることを示す。デレー３２の時間遅
れて、パルスがインバータ３１からＮＯＲ回路２３ｊへ
と転送され、更にデレー２２の時間遅れてパルスがイン
バータ２１からＮＯＲ回路１３へと転送されると：デー
タ蓄積を許可する入力信号線１０４が３゛０５゛レベル
であるので、メモリ１９には情報が蓄積されず、又、イ
ンバータ１４は３゛０１レベルとなつて（ＮＯＲ回路１
３，１６で作られたＦ・Ｆ回路は直ちに反転して）メモ
リ２９には情報が存在しないことを示す。伺、メモリに
情報が蓄積される場合と略同様の理由により、第２段、
最終段のＦ−Ｆ回路は反転せず、第１段のＦ−Ｆ回路の
みが反転する。
又、ＮＯＲ回路１７はパルスを出力しない。次のパルス
が信号入力線１０１から入力されると、今度は第２段の
Ｆ−Ｆ回路が反転する。
が信号入力線１０１から入力されると、今度は第２段の
Ｆ−Ｆ回路が反転する。
初段のＦ−Ｆ回路は、最初のパルスが信号入力線１０１
から入力された時に反転した状態を保つ。向、この時デ
レー２２の出力が゛３０゛レベルに変わる前にＮＯＲ回
路２６の出力が゛１゛レベルに変つてしまうのでＮＯＲ
回路２７はパルスを出力しない。次の読出し信号が入力
線１０１より入ると、最終段単位体のＦ−Ｆ回路が反転
して、すべてのメモリには情報が存在しないことを示す
。このように、本願は比較的簡単な回路構成でＦＩＦＯ
の制御が可能となつて実用上の効果は大きい。
から入力された時に反転した状態を保つ。向、この時デ
レー２２の出力が゛３０゛レベルに変わる前にＮＯＲ回
路２６の出力が゛１゛レベルに変つてしまうのでＮＯＲ
回路２７はパルスを出力しない。次の読出し信号が入力
線１０１より入ると、最終段単位体のＦ−Ｆ回路が反転
して、すべてのメモリには情報が存在しないことを示す
。このように、本願は比較的簡単な回路構成でＦＩＦＯ
の制御が可能となつて実用上の効果は大きい。
第１図は本願回路の基本的な配置例を示した回路図、第
２図は第１図をＦＩＦＯに適用した時の回路図である。 １９，２９，３９：記憶素子（メモリ）、１１，２１，
３１，１４，２４，３４：インバータ、１３，２３，３
３，１６，２６，３６；Ｆ−Ｆ、１２，１５，２２，２
５，３２，３５：デレイ回路。
２図は第１図をＦＩＦＯに適用した時の回路図である。 １９，２９，３９：記憶素子（メモリ）、１１，２１，
３１，１４，２４，３４：インバータ、１３，２３，３
３，１６，２６，３６；Ｆ−Ｆ、１２，１５，２２，２
５，３２，３５：デレイ回路。
Claims (1)
- 【特許請求の範囲】 １ 下記構成要件を備えた基本単位回路を含み、ファー
スト・イン・ファースト・アウト構造のメモリを制御す
るのに適した情報制御装置。 ａ、第１出力信号線と、第１入力信号線と、メモリに蓄
積された情報を読み出すことを許可する信号を印加する
ための第２入力信号線とを含み且つメモリを制御するた
めの信号を出力する第１ゲート回路と；前記第１入力信
号線に接続された第２出力信号線と、前記第１出力信号
線に接続された第３入力信号線と、メモリへ情報を蓄積
することを許可する信号を印加するための第４入力信号
線とを含み且つメモリを制御するための信号を出力する
第２ゲート回路と；を有したフリップフロップ回路、ｂ
、前記第１出力信号線に、入力端が接続された第１イン
バータ、ｃ、前記第２出力信号線に、入力端が接続され
た第２インバータ。 ２ 下記構成要件を備えた基本単位回路を含みファース
ト・イン・ファースト・アウト構造のメモリを制御する
のに適した情報制御装置。 ａ、第１出力信号線と、第１入力信号線と、メモリに蓄
積された情報を読み出すことを許可する信号を印加する
ための第２入力信号線とを含み且つメモリを制御するた
めの信号を出力する第１ゲート回路と；前記第１入力信
号線に接続された第２出力信号線と、前記第１出力信号
線に接続された第３入力信号線と、メモリへ情報を蓄積
することを許可する信号を印加するための第４入力信号
線とを含み且つメモリを制御するための信号を出力する
第２ゲート回路と；を有したフリップフロップ回路、ｂ
、前記第１出力信号線に、入力端が接続された第１デレ
イ回路、ｃ、前記第１デレイ回路の出力端に入力端が接
続された第１インバータ、ｄ、前記第２出力信号線に、
入力端が接続された第２デレイ回路、ｅ、前記第２デレ
イ回路の出力端に、入力端が接続された第２インバータ
。 ３ 下記構成要件を備えた、ファースト・イン・ファー
スト・アウト構造メモリ制御用の情報制御装置。 ａ、第１出力信号線と、第１入力信号線と、メモリに蓄
積された情報を読み出すことを許可する信号を印加する
ための第２入力信号線とを含み且つメモリを制御するた
めの信号を出力する第１ゲート回路と；前記第１入力信
号線に接続された第２出力信号線と、前記第１出力信号
線に接続された第３入力信号線と、メモリへ情報を蓄積
することを許可する信号を印加するための第４入力信号
線とを含み且つメモリを制御するための信号を出力する
第２ゲート回路と；を有したフリップフロップ回路、ｂ
、第３出力信号線と、第５入力信号線と、メモリに蓄積
された情報を読み出すことを許可する信号を印加するた
めの第６入力信号線とを含み且つメモリを制御するため
の信号を出力する第３ゲート回路と；前記第５入力信号
線に接続された第４出力信号線と、前記第３出力信号線
に接続された第７入力信号線と、メモリへ情報を蓄積す
ることを許可する信号を印加するための第８入力信号線
とを含み且つメモリを制御するための信号を出力する第
４ゲート回路と；を有したフリップフロップ回路、ｃ、
前記第１出力信号線に、入力端が接続された第１デレイ
回路、ｄ、前記第１デレイ回路の出力端に、入力端が接
続された第１インバータ、ｅ、前記第２出力信号線に、
入力端が接続された第２デレイ回路、ｆ、入力端が前記
第２デレイ回路の出力端に接続され、出力端が前記第８
入力信号線に接続された第２インバータ、ｇ、前記第３
出力信号線に、入力端が接続された第３デレイ回路、ｈ
、入力端が前記第３デレイ回路の出力端に接続され、出
力端が前記第２入力信号線に接続された第３インバータ
、ｉ、前記第４出力信号線に、入力端が接続された第４
デレイ回路、ｊ、前記第４デレイ回路の出力端に入力端
が接続された第４インバータ。 ４ 下記構成要件を備えた、ファースト・イン・ファー
スト・アウト構造メモリ制御用の情報制御装置。 ａ、第１出力信号線と、第１入力信号線と、メモリに蓄
積された情報を読み出すことを許可する信号を印加する
ための第２入力信号線とを含む第１ゲート回路と；前記
第１入力信号線に接続された第２出力信号線と、前記第
１出力信号線に接続された第３入力信号線と、メモリへ
情報を蓄積することを許可する信号を印加するための第
４入力信号線とを含む第２ゲート回路と；を有したフリ
ップフロップ回路、ｂ、第３出力信号線と、第５入力信
号線と、メモリに蓄積された情報を読み出すことを許可
する信号を印加するための第６入力信号線とを含む第３
ゲート回路と；前記第５入力信号線に接続された第４出
力信号線と、前記第３出力信号線に接続された第７入力
信号線と、メモリへ情報を蓄積することを許可する信号
を印加するための第８入力信号線とを含む第４ゲート回
路と；を有したフリップフロップ回路、ｃ、前記第１出
力信号線に、入力端が接続された第１デレイ回路、ｄ、
前記第１デレイ回路の出力端に、入力端が接続された第
１インバータ、ｅ、前記第２出力信号線に、入力端が接
続された第２デレイ回路、ｆ、入力端が前記第２デレイ
回路の出力端に接続され、出力端が前記第８入力信号線
に接続された第２インバータ、ｇ、前記第３出力信号線
に、入力端が接続された第３デレイ回路、ｈ、入力端が
前記第３デレイ回路の出力端に接続され、出力端が前記
第２入力信号線に接続された第３インバータ、ｉ、前記
第４出力信号線に、入力端が接続された第４デレイ回路
、ｊ、前記第４デレイ回路の出力端に、入力端が接続さ
れた第４インバータ、ｋ、前記第１デレイ回路の出力端
に接続される入力端と、前記第２ゲート回路の出力端に
接続される入力端と、メモリの入力側に設けられたゲー
トに接続される出力端とを有する第５ゲート回路、ｌ、
前記第３デレイ回路の出力端に接続される入力端と、前
記第４ゲート回路の出力端に接続される入力端と、前記
メモリの出力側に設けられたゲートに接続される出力端
とを有する第６ゲート回路、ｍ、前記第１ゲート回路を
リセットする手段、ｎ、前記第３ゲート回路をリセット
する手段。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123237A JPS5916351B2 (ja) | 1975-10-15 | 1975-10-15 | 情報制御装置 |
| US05/732,965 US4163291A (en) | 1975-10-15 | 1976-10-15 | Input-output control circuit for FIFO memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50123237A JPS5916351B2 (ja) | 1975-10-15 | 1975-10-15 | 情報制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5263033A JPS5263033A (en) | 1977-05-25 |
| JPS5916351B2 true JPS5916351B2 (ja) | 1984-04-14 |
Family
ID=14855585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50123237A Expired JPS5916351B2 (ja) | 1975-10-15 | 1975-10-15 | 情報制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916351B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188395A (ja) * | 1982-04-26 | 1983-11-02 | Nec Corp | 記憶装置 |
| JPS6210729A (ja) * | 1985-07-09 | 1987-01-19 | Mitsubishi Electric Corp | デ−タ伝送装置 |
| JPS6211930A (ja) * | 1985-07-09 | 1987-01-20 | Mitsubishi Electric Corp | デ−タ伝送装置 |
-
1975
- 1975-10-15 JP JP50123237A patent/JPS5916351B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5263033A (en) | 1977-05-25 |
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