JPS58188395A - 記憶装置 - Google Patents
記憶装置Info
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- JPS58188395A JPS58188395A JP57070918A JP7091882A JPS58188395A JP S58188395 A JPS58188395 A JP S58188395A JP 57070918 A JP57070918 A JP 57070918A JP 7091882 A JP7091882 A JP 7091882A JP S58188395 A JPS58188395 A JP S58188395A
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- Japan
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/34—Digital stores in which the information is moved stepwise, e.g. shift registers using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C19/36—Digital stores in which the information is moved stepwise, e.g. shift registers using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using multistable semiconductor elements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C19/38—Digital stores in which the information is moved stepwise, e.g. shift registers two-dimensional, e.g. horizontal and vertical shift registers
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mobile Radio Communication Systems (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の栖する技術分野〕
本発明は、時系列的に入力する信号を記憶する記憶回路
に関し、このような記憶回路は、たとえば番号の異なる
ｎ個の呼出し番号を有するｐａｇｅｒ（個別選択呼出し
無縁受信機、以下一Ｊじ。）の呼出し信号配憶回路など
に適するものである。
に関し、このような記憶回路は、たとえば番号の異なる
ｎ個の呼出し番号を有するｐａｇｅｒ（個別選択呼出し
無縁受信機、以下一Ｊじ。）の呼出し信号配憶回路など
に適するものである。
〔従来技術の８５ｌ明〕
便米、−ｆｆＫ用いられているｐａｇｅｔは、１台の有
する呼出し番号が多くとも２個であるため、ｐａｇｅｒ
の呼出し信号記憶回路は呼出し信号の受信の有無だけを
記憶する構成となっている。ところが近年、１台で５個
以上の呼出し番号を有するｐａｇｅｔシステムが開発さ
れるに至り、ｐａｇ＠ｒｆ）Ｐｆ出し信号に２個回路と
しては、ｐａｇｅｔが受信した烏個（、は２以上の整数
、以下同じ。）の呼出し信号の受信順位をも配憶できる
ものが必要となる。
する呼出し番号が多くとも２個であるため、ｐａｇｅｒ
の呼出し信号記憶回路は呼出し信号の受信の有無だけを
記憶する構成となっている。ところが近年、１台で５個
以上の呼出し番号を有するｐａｇｅｔシステムが開発さ
れるに至り、ｐａｇ＠ｒｆ）Ｐｆ出し信号に２個回路と
しては、ｐａｇｅｔが受信した烏個（、は２以上の整数
、以下同じ。）の呼出し信号の受信順位をも配憶できる
ものが必要となる。
本発明の目的は、入力時刻のそれぞれ異なる第１個目か
ら第ｎ個目までのノクルス入力信号を個別に記憶し、そ
の稜の任意時刻に外部がらの出力要請に従い第１個目か
ら第ｎ個目までの入力信号に対応する出力情報を第１個
目の入力信号に対応する出力情報から１１番に出力する
記憶装置を提供することにある。
ら第ｎ個目までのノクルス入力信号を個別に記憶し、そ
の稜の任意時刻に外部がらの出力要請に従い第１個目か
ら第ｎ個目までの入力信号に対応する出力情報を第１個
目の入力信号に対応する出力情報から１１番に出力する
記憶装置を提供することにある。
本発明のｉｔ；ｔｔ装置は、ｎＸｘ個の記憶セルをｎ行
Ｘ列に配列して、行方向にはシフト・レジスタを、列方
向にはフリップフロップを形成することにより実現する
もので、フリップ・フロップにより１つの列の記憶セル
には１つのみの記憶情報をｒｆ Ｌ、６伺の記憶情報は
シフト・レジスタにより入力端子から出力端子の方向に
送られ、入力された順番に出力されるように構成される
。
Ｘ列に配列して、行方向にはシフト・レジスタを、列方
向にはフリップフロップを形成することにより実現する
もので、フリップ・フロップにより１つの列の記憶セル
には１つのみの記憶情報をｒｆ Ｌ、６伺の記憶情報は
シフト・レジスタにより入力端子から出力端子の方向に
送られ、入力された順番に出力されるように構成される
。
そして、本発明は、ｆｉ個の入力端子より個別に人力し
た信号を前記入力端子に対応するｎ個の出力端子より順
次出力する配憶装置において、それぞれ対応するｎ個の
入力端子とｎ個の出力端子とｎ個の記憶を保持するため
の端子とを有する記憶部をＸ段縦続接続し、前段記憶部
の記憶な稜段配惜部に転送する手段として、それぞれ前
段の出力端子を後段の入力端子に、後段の出力端子を前
段の配−を保持するための端子に接続し、各段の配憶部
は、自分より後段の記憶部の記憶が空のときは自分より
前段の記憶部の記憶を保持し、後段の記憶部の記憶が満
たされているときは前段の記憶部の記憶を保持しないよ
うにして記憶を転送し出力することを％黴とする。
た信号を前記入力端子に対応するｎ個の出力端子より順
次出力する配憶装置において、それぞれ対応するｎ個の
入力端子とｎ個の出力端子とｎ個の記憶を保持するため
の端子とを有する記憶部をＸ段縦続接続し、前段記憶部
の記憶な稜段配惜部に転送する手段として、それぞれ前
段の出力端子を後段の入力端子に、後段の出力端子を前
段の配−を保持するための端子に接続し、各段の配憶部
は、自分より後段の記憶部の記憶が空のときは自分より
前段の記憶部の記憶を保持し、後段の記憶部の記憶が満
たされているときは前段の記憶部の記憶を保持しないよ
うにして記憶を転送し出力することを％黴とする。
第１図は、本発明実施例装置のブロック構成図である。
同図において、記憶装置ＭＤは、Ｘ個（Ｘは２以上の整
ｔｉ＞の記憶部組〜ＭＸをＸ段に縦ｋｉｅ接続したもの
であり、ｍ Ｘ １個の記憶セルをｍ行Ｘ列に配置した
構成からなる。第２図は、記憶部Ｍ１〜Ｍｘ Ｏ） ５
ち１段目の記憶部Ｍｌのブロック構成図であり、この記
憶部Ｍ／は、ｎ個（ｎ４言２以上の整数）の記憶セルｌ
！〜ｔｓｌで構成される。
ｔｉ＞の記憶部組〜ＭＸをＸ段に縦ｋｉｅ接続したもの
であり、ｍ Ｘ １個の記憶セルをｍ行Ｘ列に配置した
構成からなる。第２図は、記憶部Ｍ１〜Ｍｘ Ｏ） ５
ち１段目の記憶部Ｍｌのブロック構成図であり、この記
憶部Ｍ／は、ｎ個（ｎ４言２以上の整数）の記憶セルｌ
！〜ｔｓｌで構成される。
第３図はこのうちの一つの記憶セルｍｌ （このｍ／は
ｍ行ｊ列目の記憶セルを表わす。）を示すものである。
ｍ行ｊ列目の記憶セルを表わす。）を示すものである。
記憶セルｍｌは、第３図に示すようＫ、入カ端子蕗、出
力端子ム、記憶保持端子Ｃ、リセット端子鼠、ｎ個の入
力禁止端子Ｇ１〜Ｇｍとを有する。
力端子ム、記憶保持端子Ｃ、リセット端子鼠、ｎ個の入
力禁止端子Ｇ１〜Ｇｍとを有する。
この記憶セルｍ／は、入方端子ＩＫ人カした信号を、記
憶保持端子Ｃに制御信号を受けたときにはセル内部に取
り込んで記憶保持するとともＫこれを出力端子ムがら送
出し、一方、制御信号がないときにはセル内部での記憶
保持を行わない機能と、入力禁止端子Ｇ１〜Ｇｎのうち
の−っに信号を受けることＫより人力端子Ｂに入力した
信号の内部への入力を禁止する機能とを有する３、 第２図の記憶部Ｍｌ ｆ）構成は、上述した構成のａ％
の記憶セル１１−ｍ１を備えたものである。各記憶セル
１１＝ｎｌは、その各人力端子Ｂ ＩＪ′−記憶部Ｍｌ
の入力端子８１ ＝ Ｉｎに、その各出方端子Ａが記１
瀘部Ｍノの出力端子Ａｌ〜ＡｎおよびＡす〜ムロに、そ
の各記憶保持端子ｃｔＪ′−記憶部Ｍｌの記憶保持端子
Ｃ１〜Ｃｎにそれぞれ対応するように接続し、そのリセ
ット端子Ｒは一括して端子Ｒ／に接続する。
憶保持端子Ｃに制御信号を受けたときにはセル内部に取
り込んで記憶保持するとともＫこれを出力端子ムがら送
出し、一方、制御信号がないときにはセル内部での記憶
保持を行わない機能と、入力禁止端子Ｇ１〜Ｇｎのうち
の−っに信号を受けることＫより人力端子Ｂに入力した
信号の内部への入力を禁止する機能とを有する３、 第２図の記憶部Ｍｌ ｆ）構成は、上述した構成のａ％
の記憶セル１１−ｍ１を備えたものである。各記憶セル
１１＝ｎｌは、その各人力端子Ｂ ＩＪ′−記憶部Ｍｌ
の入力端子８１ ＝ Ｉｎに、その各出方端子Ａが記１
瀘部Ｍノの出力端子Ａｌ〜ＡｎおよびＡす〜ムロに、そ
の各記憶保持端子ｃｔＪ′−記憶部Ｍｌの記憶保持端子
Ｃ１〜Ｃｎにそれぞれ対応するように接続し、そのリセ
ット端子Ｒは一括して端子Ｒ／に接続する。
そして、そわぞわの記憶セル１１＝＊ｌは、その出力が
自分以外の、すなわち他の（ａ−１）個の記憶セルの入
力禁止端子に並列にそれぞれ導かれる。
自分以外の、すなわち他の（ａ−１）個の記憶セルの入
力禁止端子に並列にそれぞれ導かれる。
これＶｒ−より、記憶部Ｍｌの入力端子Ｂ１〜Ｉｎのう
ちの一つに信号が入力してその記憶セルに保持さｔｌだ
ときには、他の（ｎ−１）個の記憶セルにはイｇ号が入
力しないようになる。
ちの一つに信号が入力してその記憶セルに保持さｔｌだ
ときには、他の（ｎ−１）個の記憶セルにはイｇ号が入
力しないようになる。
第１図の記憶装ｆｊＩｔＭＤｆ）構成は、上述の構成を
したＸ個の記憶部Ｍ１〜ＭＸをＸ段に縦続接続したもの
である。これらの記憶部Ｍｌ ％ Ｍｘの前後段間の接
続の仕方は、前段記憶部の一つの記憶セルの出力端子ム
を後段記憶部の幻応する記憶セルの入力端子Ｂに接続し
、その後段の記憶セルの出力端子ム′を前段の記憶セル
の記憶保持端子Ｃに接続し、こわを記憶部のｎ個の記憶
セルすべてについて行うものである。そして、記憶部Ｍ
ｌの入力端子１１〜Ｂｎは記憶装置１０入力端子１１−
Ｉ！Ｉに、また記憶部Ｍ、の出力端子ム１〜ム籠は記憶
装置１１ｉ１の出力端子０１〜Ｏｎにそれぞれ接続し、
記憶部Ｍ、の記憶保持端子Ｃ１〜ＣＯは一括して端子ｃ
ｉｉ ６ｃ接続する。また、各記憶部Ｍ１〜Ｍ（Ｘ−１
）の端子１１〜Ｒ（Ｘ−１）は一括して端子ＲＴに接続
するとともにオアゲートＪの一方の入力に接続し、この
オアゲート・Ｊの他方の入力にリセット端子翼８を、ま
たそのオアゲー）Ｊの出力な記憶部Ｍｘｆ）端子ＲＫＫ
導く。リセット端子８８は外部から記憶装置ＭＤに出力
を要語するための信号が入力する端子であ勾上述のよう
に各段記憶部間が接続されていると、たとえばに段目の
記憶部Ｍｋのｊ行目の記憶セルｌｋは、（ｋ＋１）段目
の記憶セルｌ（ｋ＋１）が空のときＫは、（ｋ−１）段
目の記憶セル／（ｋ−１）の記憶内容を取り込んで記憶
保持し、一方、（ｋ＋１）段目の記憶セルフ（ｋ＋１）
が満たされているときＫは、記憶セルフ（ｋ−１）の記
憶内容を記憶保持しないことになる。
したＸ個の記憶部Ｍ１〜ＭＸをＸ段に縦続接続したもの
である。これらの記憶部Ｍｌ ％ Ｍｘの前後段間の接
続の仕方は、前段記憶部の一つの記憶セルの出力端子ム
を後段記憶部の幻応する記憶セルの入力端子Ｂに接続し
、その後段の記憶セルの出力端子ム′を前段の記憶セル
の記憶保持端子Ｃに接続し、こわを記憶部のｎ個の記憶
セルすべてについて行うものである。そして、記憶部Ｍ
ｌの入力端子１１〜Ｂｎは記憶装置１０入力端子１１−
Ｉ！Ｉに、また記憶部Ｍ、の出力端子ム１〜ム籠は記憶
装置１１ｉ１の出力端子０１〜Ｏｎにそれぞれ接続し、
記憶部Ｍ、の記憶保持端子Ｃ１〜ＣＯは一括して端子ｃ
ｉｉ ６ｃ接続する。また、各記憶部Ｍ１〜Ｍ（Ｘ−１
）の端子１１〜Ｒ（Ｘ−１）は一括して端子ＲＴに接続
するとともにオアゲートＪの一方の入力に接続し、この
オアゲート・Ｊの他方の入力にリセット端子翼８を、ま
たそのオアゲー）Ｊの出力な記憶部Ｍｘｆ）端子ＲＫＫ
導く。リセット端子８８は外部から記憶装置ＭＤに出力
を要語するための信号が入力する端子であ勾上述のよう
に各段記憶部間が接続されていると、たとえばに段目の
記憶部Ｍｋのｊ行目の記憶セルｌｋは、（ｋ＋１）段目
の記憶セルｌ（ｋ＋１）が空のときＫは、（ｋ−１）段
目の記憶セル／（ｋ−１）の記憶内容を取り込んで記憶
保持し、一方、（ｋ＋１）段目の記憶セルフ（ｋ＋１）
が満たされているときＫは、記憶セルフ（ｋ−１）の記
憶内容を記憶保持しないことになる。
次に、上述の記憶装置の動作を説明する。
今、第１図において、記憶装置ＭＤの入力端子１１〜Ｉ
ｎのうちのｍ行目（ｍは１≦Ｅｎ≦ｎの整数）の入力端
子１ｍに、時間的に第１番目の信号が入力するものとす
る。
ｎのうちのｍ行目（ｍは１≦Ｅｎ≦ｎの整数）の入力端
子１ｍに、時間的に第１番目の信号が入力するものとす
る。
ま−５、各記憶部間での信号の転送について説明３−る
と、２段目の記憶部Ｍ２のｍ行目の記憶セルｍ２４ｊ空
であるため、１段目の記憶セルｍ１の記憶保持端子Ｃｍ
には記号が入力せず、したがって記憶セルｍ１は入力端
子Ｉｍに入力した信号を取り込んで保持するとともＫそ
の信号を２段目の記憶セルｎｌ’ｌに送出する。この２
段目の記憶セルｍ２は、３段目の記憶セルｍ３が空であ
るため、上述同様に動作して入力した信号の保持送出を
行う。このような動作が次々と行われると、入力端子１
ｍ に入力した信号は各段記憶部を次々に転送されて
最終的にＸ段目の記憶部Ｍｌの記憶セルｗｒｘまで転送
される。この記憶セルｍＸはその記憶保持端子Ｃｍ、す
なわち端子ＣＭ Ｋ信号が入力し【いないので、転送さ
れた情報はこの記憶セルｍｘ Ｉｃ記憶保持されるとと
もに、出力端子Ｏｍへ出力される。
と、２段目の記憶部Ｍ２のｍ行目の記憶セルｍ２４ｊ空
であるため、１段目の記憶セルｍ１の記憶保持端子Ｃｍ
には記号が入力せず、したがって記憶セルｍ１は入力端
子Ｉｍに入力した信号を取り込んで保持するとともＫそ
の信号を２段目の記憶セルｎｌ’ｌに送出する。この２
段目の記憶セルｍ２は、３段目の記憶セルｍ３が空であ
るため、上述同様に動作して入力した信号の保持送出を
行う。このような動作が次々と行われると、入力端子１
ｍ に入力した信号は各段記憶部を次々に転送されて
最終的にＸ段目の記憶部Ｍｌの記憶セルｗｒｘまで転送
される。この記憶セルｍＸはその記憶保持端子Ｃｍ、す
なわち端子ＣＭ Ｋ信号が入力し【いないので、転送さ
れた情報はこの記憶セルｍｘ Ｉｃ記憶保持されるとと
もに、出力端子Ｏｍへ出力される。
次に、入力端子１ｍに信号が入力しなくなった場合には
、１段目の記憶セルｍｌの配ｕ１保持端子Ｃａには２段
目の記憶セルＥｆＩ２から信号が送出されているので、
記憶セルｍ１は以前の記憶状態を保持することなく空の
状態となる。このような動作が次々と行われて記憶セル
ｍ１〜ｍ（ｘ−１）はすべて空の状態となるが、記憶保
持端子Ｃｍに信号が入力していないＸ段目の記憶セルｍ
！は情報な記憶保持し続ける。
、１段目の記憶セルｍｌの配ｕ１保持端子Ｃａには２段
目の記憶セルＥｆＩ２から信号が送出されているので、
記憶セルｍ１は以前の記憶状態を保持することなく空の
状態となる。このような動作が次々と行われて記憶セル
ｍ１〜ｍ（ｘ−１）はすべて空の状態となるが、記憶保
持端子Ｃｍに信号が入力していないＸ段目の記憶セルｍ
！は情報な記憶保持し続ける。
なお、Ｘ段目の記憶セルｍｘが満された状態となると、
このＸ段目の他の記憶セル１ｘ〜（ｎ−１）ｘ、ａｘは
、ぞの人力鋲止端子に信号を受けることとなり、信号の
人力が禁止される。
このＸ段目の他の記憶セル１ｘ〜（ｎ−１）ｘ、ａｘは
、ぞの人力鋲止端子に信号を受けることとなり、信号の
人力が禁止される。
次に、第２番目の入力信号が入力端子ＩＩ ＝ Ｉｎの
一つに入力すると、上述一様の動作によりその人力４１
１号の情報は（Ｘ−１）段目の記憶部Ｍ（ｘ−１）に記
憶保持される。以下同様にして入力信号が入力する度毎
に（ｘ−２）段目から順番に１段目まで信号情報が記憶
保持されていく。
一つに入力すると、上述一様の動作によりその人力４１
１号の情報は（Ｘ−１）段目の記憶部Ｍ（ｘ−１）に記
憶保持される。以下同様にして入力信号が入力する度毎
に（ｘ−２）段目から順番に１段目まで信号情報が記憶
保持されていく。
記憶装置１から信号情報を順々に読み出すには、リセッ
ト端子Ｒ１Ｋ出力要請信号を次々に与える。
ト端子Ｒ１Ｋ出力要請信号を次々に与える。
これにより、Ｘ段目の記憶が消去されて空になるとその
Ｘ段目の入力禁止が解除され、記憶保持端子の動きによ
り各段記憶部Ｍ１〜Ｍ、は前段の記憶内容が後段にシフ
トされるように動作する。
Ｘ段目の入力禁止が解除され、記憶保持端子の動きによ
り各段記憶部Ｍ１〜Ｍ、は前段の記憶内容が後段にシフ
トされるように動作する。
第４図、第５図は本発明装置のさらに具体的な実施例を
入出力端子が４個、記憶部が４個の場合Ｖ（一ついて示
したものである。このものは、特にランダム・ロジック
を使用したＭｏ１ｌ−Ｌｌ１１回路に有効である。
入出力端子が４個、記憶部が４個の場合Ｖ（一ついて示
したものである。このものは、特にランダム・ロジック
を使用したＭｏ１ｌ−Ｌｌ１１回路に有効である。
第４図において、１〜８は２人力ナンｐ（ＮｈＮＤ）素
子、９〜１２は５人力ナンド素子、１３〜１６けインノ
々−タ素子であり、第５図において８５．８６はインノ
々−タ素子、８７〜９２は２人力ノア（ＮＯＲ）素子、
１００はプリセット端子、９９けリセット端子、９８は
出力Ｉｎ端子である。
子、９〜１２は５人力ナンド素子、１３〜１６けインノ
々−タ素子であり、第５図において８５．８６はインノ
々−タ素子、８７〜９２は２人力ノア（ＮＯＲ）素子、
１００はプリセット端子、９９けリセット端子、９８は
出力Ｉｎ端子である。
このものの動作を第６図のタイムチャートを参照して説
明する。正論理を用いるものとし、端子ＣＨは常時ノ・
イレベルに設定して置く。第６図において、１０〜１７
．は時刻を表わし、添字番号が大きい程、後の時刻であ
ることを示す。Ｐはプリセット端子１０００入力波形で
、ハイレベルのときに回路がアクティブとなる。輩は出
力Ｉｎ端子９８の入力波形で、端子９８がローレベルの
ときのみリセット端子９９および出力端子０１〜０４が
アクティブとなる。８はリセット端子９９０入力波形で
ある。ＩＮＩ〜ＩＮ４は入力端子！１〜１４のパルス信
号入力波形、ＯＵＴ ｌ〜０ＵＴ４は出力端子Ｏ１〜０
４の出力波形である。
明する。正論理を用いるものとし、端子ＣＨは常時ノ・
イレベルに設定して置く。第６図において、１０〜１７
．は時刻を表わし、添字番号が大きい程、後の時刻であ
ることを示す。Ｐはプリセット端子１０００入力波形で
、ハイレベルのときに回路がアクティブとなる。輩は出
力Ｉｎ端子９８の入力波形で、端子９８がローレベルの
ときのみリセット端子９９および出力端子０１〜０４が
アクティブとなる。８はリセット端子９９０入力波形で
ある。ＩＮＩ〜ＩＮ４は入力端子！１〜１４のパルス信
号入力波形、ＯＵＴ ｌ〜０ＵＴ４は出力端子Ｏ１〜０
４の出力波形である。
今、入力端子に■２→！１→！３→Ｉ２→１４の順番で
／４’ルス信号が入力すると、まず、最初にλ力端子Ｉ
２に対応する出力端子０２がローレベルからハイレベル
Ｋｉわる。そして、リセット端子９９からりセットノゼ
ルス信号が人力されると出力端子：”９． ｋＺ Ｐ＋
ひローレベルとなり、２番目に入力端子ＩＩから入力さ
れたパルス信号に対応して出力端子Ｏ１がローレベルか
らノ・イレベルに変わる。さらにリセット端子９９から
リセットノゼルスが入力される度毎に、信号が入力した
ときの順序、すなわち出力端子０３→０２→０４ の順
序で出力されていく。また、出力Ｉｎ端子９８がノ・イ
レペルになると出力端子０１〜０４の出力動作は保留さ
れ、リセット端子９９によるリセット動作は禁止される
。
／４’ルス信号が入力すると、まず、最初にλ力端子Ｉ
２に対応する出力端子０２がローレベルからハイレベル
Ｋｉわる。そして、リセット端子９９からりセットノゼ
ルス信号が人力されると出力端子：”９． ｋＺ Ｐ＋
ひローレベルとなり、２番目に入力端子ＩＩから入力さ
れたパルス信号に対応して出力端子Ｏ１がローレベルか
らノ・イレベルに変わる。さらにリセット端子９９から
リセットノゼルスが入力される度毎に、信号が入力した
ときの順序、すなわち出力端子０３→０２→０４ の順
序で出力されていく。また、出力Ｉｎ端子９８がノ・イ
レペルになると出力端子０１〜０４の出力動作は保留さ
れ、リセット端子９９によるリセット動作は禁止される
。
そして、出力Ｉｎ端子９８が拘びローレベルになること
により出力は再開される。
により出力は再開される。
本発明は上述の構成・作用によるものであるから、１６
号を受信された順番で出力することができる。そして特
にこのような装置によれば３個以上の吐出し番号を有す
るｐａｇｅｒを実用的な価格で製作することが可能にな
る。
号を受信された順番で出力することができる。そして特
にこのような装置によれば３個以上の吐出し番号を有す
るｐａｇｅｒを実用的な価格で製作することが可能にな
る。
第１図は本発明の実施例記憶装−゛のブロック構成図。
第２図は実施例配憶装置中の記憶部のブロック構成図。
第３図は記憶部中の記憶セル構成図。
第４図、第５図は実施例配憶装置の一層具体的な回路構
成図で、第４図は記憶部の、第５図は記憶装置全体の構
成図。 第６図は実施例装着の動作を説明するタイムチャート。 ＭＤ・・・記憶装置、Ｍ１〜町・・配憶部、ｍｌ・・１
惜セル、Ａ１〜Ａｎ、Ａ’ｌ〜ＡＬｏ、・、出力端子、
Ｂ１〜Ｂｆ１・・・入力端子、０１〜Ｃｎ・・・記憶保
持端子、Ｇｌ〜Ｇｎ・・入力禁止端子。 「 ！１、Ｉ ■ ！（ ！ Ｉλ１ ；１ −Ｊ ・１ １諷１ ： Ｈ 第１ 図
成図で、第４図は記憶部の、第５図は記憶装置全体の構
成図。 第６図は実施例装着の動作を説明するタイムチャート。 ＭＤ・・・記憶装置、Ｍ１〜町・・配憶部、ｍｌ・・１
惜セル、Ａ１〜Ａｎ、Ａ’ｌ〜ＡＬｏ、・、出力端子、
Ｂ１〜Ｂｆ１・・・入力端子、０１〜Ｃｎ・・・記憶保
持端子、Ｇｌ〜Ｇｎ・・入力禁止端子。 「 ！１、Ｉ ■ ！（ ！ Ｉλ１ ；１ −Ｊ ・１ １諷１ ： Ｈ 第１ 図
Claims (2)
- （１） 入力端子、出力端子および記憶保持端子を有
するｎ個（ｎは２以上の整数）の記憶セルな含む記憶部
をＸ個（Ｘは２以上の整数）備え、上記記憶セルは、上
記入力端子に与えら才また入力信号をそのセルの内部に
導いて上記出力端子から送出するとともＫ、上記記憶保
持端子に与えられる制御信号により上記入力信号をその
セルの内部に記憶保持する回路を有し、 上記Ｘ個の記憶部をま、各段記憶部のｎ個の記憶セルが
それぞれ対応するよ５ Ｋ ｘ段に直タリに！ｉｔｈ接
続され、 各段記憶部の配憶セル相互間の接続は、前段記憶部の記
憶セルの出力端子が後段記憶部の記憶セルの入力−子に
接続されるとともにこの後段記憶部の記憶セルの出力端
子が上記前段記憶部の１悼セルの記憶保持端子に接続さ
第１るように構成さゎた配憶装着。 - （２）上記配憶セルは、入力禁止端子と、このλカＭ止
端子に信号が与えられることによって入力端子からの入
力信号の入力を禁止する回路とを有し、上記各段紀憶部
におけるｎ個の記憶セルは、各記憶セルの出力端子が他
の（ｎ−１）個の記憶セルの上記入力禁止端子にそれぞ
れ接続さねたことを特徴とする請求 装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070918A JPS58188395A (ja) | 1982-04-26 | 1982-04-26 | 記憶装置 |
| CA000426607A CA1215125A (en) | 1982-04-26 | 1983-04-25 | Radio paging receiver |
| GB08311133A GB2119546B (en) | 1982-04-26 | 1983-04-25 | Radio paging receiver memory |
| AU13929/83A AU561200B2 (en) | 1982-04-26 | 1983-04-26 | Radio pager memory |
| US06/488,875 US4653028A (en) | 1982-04-26 | 1983-04-26 | Radio paging receiver |
| HK1071/90A HK107190A (en) | 1982-04-26 | 1990-12-18 | Radio paging receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070918A JPS58188395A (ja) | 1982-04-26 | 1982-04-26 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58188395A true JPS58188395A (ja) | 1983-11-02 |
| JPS6237473B2 JPS6237473B2 (ja) | 1987-08-12 |
Family
ID=13445357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57070918A Granted JPS58188395A (ja) | 1982-04-26 | 1982-04-26 | 記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4653028A (ja) |
| JP (1) | JPS58188395A (ja) |
| AU (1) | AU561200B2 (ja) |
| CA (1) | CA1215125A (ja) |
| GB (1) | GB2119546B (ja) |
| HK (1) | HK107190A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263033A (en) * | 1975-10-15 | 1977-05-25 | Toshiba Corp | Information control device |
| JPS5489440A (en) * | 1977-12-12 | 1979-07-16 | Philips Nv | Pushup data buffer memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57204645A (en) * | 1981-06-10 | 1982-12-15 | Nec Corp | Receiver for individual selective call |
-
1982
- 1982-04-26 JP JP57070918A patent/JPS58188395A/ja active Granted
-
1983
- 1983-04-25 GB GB08311133A patent/GB2119546B/en not_active Expired
- 1983-04-25 CA CA000426607A patent/CA1215125A/en not_active Expired
- 1983-04-26 AU AU13929/83A patent/AU561200B2/en not_active Ceased
- 1983-04-26 US US06/488,875 patent/US4653028A/en not_active Expired - Lifetime
-
1990
- 1990-12-18 HK HK1071/90A patent/HK107190A/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263033A (en) * | 1975-10-15 | 1977-05-25 | Toshiba Corp | Information control device |
| JPS5489440A (en) * | 1977-12-12 | 1979-07-16 | Philips Nv | Pushup data buffer memory |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8311133D0 (en) | 1983-06-02 |
| AU561200B2 (en) | 1987-04-30 |
| CA1215125A (en) | 1986-12-09 |
| GB2119546B (en) | 1985-12-04 |
| GB2119546A (en) | 1983-11-16 |
| US4653028A (en) | 1987-03-24 |
| HK107190A (en) | 1990-12-28 |
| AU1392983A (en) | 1983-11-03 |
| JPS6237473B2 (ja) | 1987-08-12 |
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