JPS6211930A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS6211930A JPS6211930A JP15198585A JP15198585A JPS6211930A JP S6211930 A JPS6211930 A JP S6211930A JP 15198585 A JP15198585 A JP 15198585A JP 15198585 A JP15198585 A JP 15198585A JP S6211930 A JPS6211930 A JP S6211930A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、王として非同期動作するシステム間でデー
タ伝送を行なうデータ伝送装置に関するものである。
タ伝送を行なうデータ伝送装置に関するものである。
従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバッファとして用いる方法が一般
的であった（インタフェイス１９８４年８月号 第２６
８頁〜第２７０頁参照）。例えば、非同期に動作するＡ
システムとＢシステム間でデータ伝送を行なう場合には
、減３図に示されるように、Ａシステム１の出力とＢシ
ステム２０入力との間にＦＩＦＯメモリ３を接続し、Ａ
システム１の出力をバッファする構成がとられるＯｔた
複数の非同期システム間でデータ伝送を行なう場合には
、第４図に示されるように、各非同期システム４〜７間
にＦＩＦＯメモリ８〜１０を接続する構成がとられる。
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバッファとして用いる方法が一般
的であった（インタフェイス１９８４年８月号 第２６
８頁〜第２７０頁参照）。例えば、非同期に動作するＡ
システムとＢシステム間でデータ伝送を行なう場合には
、減３図に示されるように、Ａシステム１の出力とＢシ
ステム２０入力との間にＦＩＦＯメモリ３を接続し、Ａ
システム１の出力をバッファする構成がとられるＯｔた
複数の非同期システム間でデータ伝送を行なう場合には
、第４図に示されるように、各非同期システム４〜７間
にＦＩＦＯメモリ８〜１０を接続する構成がとられる。
ところで従来のデータ伝送装置では、ＦＩＦＯメモリは
早にデータのバッファ機能を有するだけであるので、こ
のようなＦ、ＩＦＯメモリを非同期システム間のデータ
伝送に用いるようにすると複数の非同期システムを直列
的にしか接続することができず、そのためＦＩＦＯメモ
リによって接続された全体システムは嘔純なカスケード
接続によるパイプライン処理機構を構築するにすぎず、
その自由度が極めて低いという問題があった。
早にデータのバッファ機能を有するだけであるので、こ
のようなＦ、ＩＦＯメモリを非同期システム間のデータ
伝送に用いるようにすると複数の非同期システムを直列
的にしか接続することができず、そのためＦＩＦＯメモ
リによって接続された全体システムは嘔純なカスケード
接続によるパイプライン処理機構を構築するにすぎず、
その自由度が極めて低いという問題があった。
これに対し、本件出願人は、非同期システム間を接続し
て全体システムを構築する際に大きな自由度を与えるこ
とのできるデータ伝送装置を開発し、出願している（特
願昭６０−３３０３δ月、特願昭６０−３３０３６号参
照）。これは非同期自走式シフトレジスタを用いて入力
データ伝送路、出力データ伝送路９公岐データ伝送路１
合流データ伝送路を構成し、入力データ伝送路上のデー
タが分岐すべきデータであるか否かを分岐判定手段で判
定し、分岐すべきデータであるときはこのデータを入力
データ伝送路から分岐データ伝送路に与え、それ以外の
ときは入力データ伝送路上のデータを出力データ伝送路
に与えるようにし、一方、入力及び出力データ伝送路上
に空きバッファがあるときは合流データ伝送路上のデー
タを出力データ伝送路に与えるようにし、これらにより
非同期システムを直列的のみならず並列的にも接続でき
るようにしたものである。
て全体システムを構築する際に大きな自由度を与えるこ
とのできるデータ伝送装置を開発し、出願している（特
願昭６０−３３０３δ月、特願昭６０−３３０３６号参
照）。これは非同期自走式シフトレジスタを用いて入力
データ伝送路、出力データ伝送路９公岐データ伝送路１
合流データ伝送路を構成し、入力データ伝送路上のデー
タが分岐すべきデータであるか否かを分岐判定手段で判
定し、分岐すべきデータであるときはこのデータを入力
データ伝送路から分岐データ伝送路に与え、それ以外の
ときは入力データ伝送路上のデータを出力データ伝送路
に与えるようにし、一方、入力及び出力データ伝送路上
に空きバッファがあるときは合流データ伝送路上のデー
タを出力データ伝送路に与えるようにし、これらにより
非同期システムを直列的のみならず並列的にも接続でき
るようにしたものである。
ここで第５図及び第６図は入力データ伝送路。
出力データ伝送路及び分岐データ伝送路に用いられる非
同期自走式シフトレジスタの一例を示す。
同期自走式シフトレジスタの一例を示す。
第５図において、１１は並列データラッチ、１２は３人
力ＮＡＮＤ １３．２人力ＮＡＮＤ １４．１５によッ
テ構成され、並列データラッチ１１に立上りエツジトリ
ガを与える転送制御回路（以下Ｃ素子と記す）である０
非同期自走式シフトレジスタとは、入力されたデータを
次段のレジスタが空いていることを条件としてシフトク
ロックを用いずに自動的に出力方向にシフトしていくよ
うなレジスタをいい、データのバッファ機能を有するも
のである。
力ＮＡＮＤ １３．２人力ＮＡＮＤ １４．１５によッ
テ構成され、並列データラッチ１１に立上りエツジトリ
ガを与える転送制御回路（以下Ｃ素子と記す）である０
非同期自走式シフトレジスタとは、入力されたデータを
次段のレジスタが空いていることを条件としてシフトク
ロックを用いずに自動的に出力方向にシフトしていくよ
うなレジスタをいい、データのバッファ機能を有するも
のである。
そしてこの非同期自走式シフトレジスタは並列データラ
ッチ１１とＣ素子１２とから構成され、（］素子１２は
ＰＯ，Ｐ３の２つの入力を受け、Ｐｌ、Ｐ２の２つの出
力を出すものであり、Ｃ素子１２の内部状態はこの４つ
の信号ＰＯ〜Ｐ３の状態によって決定され、下表に示す
ようにＳＯ〜Ｓ８の９つの状態をとる０なお以下の説明
では、論理値の０．１は各々信号値のローレベル、ハイ
レベルに相当するものとする。
ッチ１１とＣ素子１２とから構成され、（］素子１２は
ＰＯ，Ｐ３の２つの入力を受け、Ｐｌ、Ｐ２の２つの出
力を出すものであり、Ｃ素子１２の内部状態はこの４つ
の信号ＰＯ〜Ｐ３の状態によって決定され、下表に示す
ようにＳＯ〜Ｓ８の９つの状態をとる０なお以下の説明
では、論理値の０．１は各々信号値のローレベル、ハイ
レベルに相当するものとする。
表 １
次にＣ素子１２の上述の９状態ｓ□−８９の遷移図を第
７図に示す。図において、呻は条件付きの状態遷移、→
は無条件の状態遷移、Ｐ１↑、ＰＩ↓等は各々信号値の
０から１．１から０への変化を示す。第７図に示したサ
イクルＡを回るか、サイクルＢを回るかはシフトレジス
タの次段が受は入れ可能になる時刻と、前段が出力可能
になる時刻の早遅によるものであり、いずれにせよりイ
クルＡ又はサイクルＢを回ることによって前段のデータ
を次段に伝播させると七が可能である。
７図に示す。図において、呻は条件付きの状態遷移、→
は無条件の状態遷移、Ｐ１↑、ＰＩ↓等は各々信号値の
０から１．１から０への変化を示す。第７図に示したサ
イクルＡを回るか、サイクルＢを回るかはシフトレジス
タの次段が受は入れ可能になる時刻と、前段が出力可能
になる時刻の早遅によるものであり、いずれにせよりイ
クルＡ又はサイクルＢを回ることによって前段のデータ
を次段に伝播させると七が可能である。
このような非同期自走式シフトレジスタを第６図に示す
ように多段に接続することによって０素子１２が第７図
に示す状態遷移を行なって廉列データラッチ１１間でデ
ータの自律的な伝播が行表われる。
ように多段に接続することによって０素子１２が第７図
に示す状態遷移を行なって廉列データラッチ１１間でデ
ータの自律的な伝播が行表われる。
また上述の非同期自走式シフトレジスタに用いるＣ素子
としては、第５図に示すＣ素子（以下、第１形Ｏ素子と
記す） １２の他に、笛８図に示す第２形Ｃ素子１６．
あるいは第９図に示す第３形Ｃ素子１ｒ７等が考えられ
る。第８図において、第２形０素子１６は第１形Ｃ素子
１２を２段構成したものであり、又第９図において、第
３形Ｃ素子１７は３人力ＮＡＮＤゲート１８ａ、 、
１８ｂ 、 １８ｃ 、負論理３人力ＯＲゲート１９．
インバータ２０及び非反転型バッファ２１によって構成
されている。ここで第１゜第２形Ｏ素子１２ 、１６は
速度依存型（非速度独立型）のものであり、第３形Ｃ素
子１７は速度独立型のものである。
としては、第５図に示すＣ素子（以下、第１形Ｏ素子と
記す） １２の他に、笛８図に示す第２形Ｃ素子１６．
あるいは第９図に示す第３形Ｃ素子１ｒ７等が考えられ
る。第８図において、第２形０素子１６は第１形Ｃ素子
１２を２段構成したものであり、又第９図において、第
３形Ｃ素子１７は３人力ＮＡＮＤゲート１８ａ、 、
１８ｂ 、 １８ｃ 、負論理３人力ＯＲゲート１９．
インバータ２０及び非反転型バッファ２１によって構成
されている。ここで第１゜第２形Ｏ素子１２ 、１６は
速度依存型（非速度独立型）のものであり、第３形Ｃ素
子１７は速度独立型のものである。
ところで非同期自走式シフトレジスタを用いてデータ伝
送路を構成する場合、Ｃ素子として第１〜第３形の種類
の異なるＣ素子１２ 、１６ 、１７を使用したい場合
があるが、この場合第１．第２形のＣ素子については制
御信号、例えばＰ３信号が設定外のタイミングに入力さ
れると誤動作を起こすことがあり、種類の異なるＣ素子
１２ 、１６ 、１ワをそのまま接続できないという問
題があった。また同じ種類の０素子であっても動作速度
が異なる場合があり、かかる場合にも上記と同様の問題
が懸念される。
送路を構成する場合、Ｃ素子として第１〜第３形の種類
の異なるＣ素子１２ 、１６ 、１７を使用したい場合
があるが、この場合第１．第２形のＣ素子については制
御信号、例えばＰ３信号が設定外のタイミングに入力さ
れると誤動作を起こすことがあり、種類の異なるＣ素子
１２ 、１６ 、１ワをそのまま接続できないという問
題があった。また同じ種類の０素子であっても動作速度
が異なる場合があり、かかる場合にも上記と同様の問題
が懸念される。
この発明は以上のような問題点に鑑みてなされたもので
、種類や速度の異なるＣ素子を用いても誤動作を起とす
ことのないデータ伝送装置を提供することを目的として
いる。
、種類や速度の異なるＣ素子を用いても誤動作を起とす
ことのないデータ伝送装置を提供することを目的として
いる。
この発明に係るデータ伝送装置は、少なくとも片側が非
速度独立型のものである隣接する２つのＣ素子間に、前
段、後段のＣ素子の制御信号を後段、前段のＣ素子に各
々所定のタイミングで与えるインタフェースを設けたも
のである。
速度独立型のものである隣接する２つのＣ素子間に、前
段、後段のＣ素子の制御信号を後段、前段のＣ素子に各
々所定のタイミングで与えるインタフェースを設けたも
のである。
この発明においては、種類や速度の異なるＣ素子間にイ
ンタフェースを設けたことから、０素子には所定のタイ
ミングで制御信号が入力され、Ｃ素子は正確な動作を行
なうものである。
ンタフェースを設けたことから、０素子には所定のタイ
ミングで制御信号が入力され、Ｃ素子は正確な動作を行
なうものである。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるデータ伝送装置を示す
。図において、第５図、第８図、第９図と同一符号は同
図と同一のものを示し、２２は第１、第５形のＣ素子１
２ 、 ｌ’ｉ’間に設けられたインタフェースで、該
インタフェース２２はフリップフロップ２３ 、２４及
び負論理ＯＲゲート２５によって構成されている。
。図において、第５図、第８図、第９図と同一符号は同
図と同一のものを示し、２２は第１、第５形のＣ素子１
２ 、 ｌ’ｉ’間に設けられたインタフェースで、該
インタフェース２２はフリップフロップ２３ 、２４及
び負論理ＯＲゲート２５によって構成されている。
次に動作について説明する。
あらかじめＣ素子１２ 、１’７ａ 、 １７及びフリ
ップフロップ２３．２４はリセットされているものとす
る。データ伝送路に入力されたデータがＣ素子１２の段
まで来ると、このＣ素子１２のＰ２出力は０から１にな
り、フリップフロップ２３のクロック入カバ１、そのＱ
出力もｌになシ、これがｐｏ大入力して次段のＣ素子１
’７ａに与えられ、データは０素子１’７ａの段にラッ
チされる。０素子１７ａのＰ２出力が１となり、Ｐ１出
力がＯとなることによって、フリップフロップ２３はリ
セットされ、Ｑ出力が０となる。０素子１’ｉ’ａのＰ
２出力が１となることにより、Ｃ素子１７のＰＯ入カが
１となり、Ｐ２出力１ 、ＰＩ小出力Ｏとなる。この０
素子１ｒ′／のＰＩ出力Ｏにより、即ちＣ素子１７ａの
２３人力０となり、これを受けてＣ素子１’７ａのＰ１
出カが１となる。このＣ素子１７ａのＰＩ小出力１にな
ることにる。このフリップフロップ２４の回出カが、Ｃ
素子１２の２３人力に入ることによって、０素子１２の
Ｐ２出力が０となり、Ｐ１出力が１となる。Ｃ素子１２
のＰ２出力がＯになると、フリップフロップ２４はリセ
ットされ、フリップフロップ２４の回出力はｌとなる。
ップフロップ２３．２４はリセットされているものとす
る。データ伝送路に入力されたデータがＣ素子１２の段
まで来ると、このＣ素子１２のＰ２出力は０から１にな
り、フリップフロップ２３のクロック入カバ１、そのＱ
出力もｌになシ、これがｐｏ大入力して次段のＣ素子１
’７ａに与えられ、データは０素子１’７ａの段にラッ
チされる。０素子１７ａのＰ２出力が１となり、Ｐ１出
力がＯとなることによって、フリップフロップ２３はリ
セットされ、Ｑ出力が０となる。０素子１’ｉ’ａのＰ
２出力が１となることにより、Ｃ素子１７のＰＯ入カが
１となり、Ｐ２出力１ 、ＰＩ小出力Ｏとなる。この０
素子１ｒ′／のＰＩ出力Ｏにより、即ちＣ素子１７ａの
２３人力０となり、これを受けてＣ素子１’７ａのＰ１
出カが１となる。このＣ素子１７ａのＰＩ小出力１にな
ることにる。このフリップフロップ２４の回出カが、Ｃ
素子１２の２３人力に入ることによって、０素子１２の
Ｐ２出力が０となり、Ｐ１出力が１となる。Ｃ素子１２
のＰ２出力がＯになると、フリップフロップ２４はリセ
ットされ、フリップフロップ２４の回出力はｌとなる。
以上のような本実施例の装置では、速度依存型の第１形
Ｃ素子と速度独立型の第３形Ｃ素子の間にフリップフロ
ップからなるインタフェースを設け、第１又は第３形Ｃ
素子の制御信号を所定のタイミングで第３又は第１形Ｃ
素子に与えるようにしたので、第１形Ｏ素子と第３形Ｏ
素子間で所定のタイミングで制御信号のやり取りを行な
うことができ、正確なデータ伝送が可能である。
Ｃ素子と速度独立型の第３形Ｃ素子の間にフリップフロ
ップからなるインタフェースを設け、第１又は第３形Ｃ
素子の制御信号を所定のタイミングで第３又は第１形Ｃ
素子に与えるようにしたので、第１形Ｏ素子と第３形Ｏ
素子間で所定のタイミングで制御信号のやり取りを行な
うことができ、正確なデータ伝送が可能である。
また第２図は本発明の他の実施例を示し、この実施例で
は前段の第３形０素子１７と次段の第１形Ｏ素子１２と
の間にインタフェース２２を設けるようにしている。
は前段の第３形０素子１７と次段の第１形Ｏ素子１２と
の間にインタフェース２２を設けるようにしている。
なお上記実施例では第１形Ｃ素子及び第３形Ｃ素子を接
続する場合について説明したが、本発明は第１形Ｃ素子
と槙２形Ｏ素子、第２形０素子と第３形Ｏ素子とを接続
する場合についても同様に適用でき、又第１形０素子同
志あるいは第２形Ｃ素子同志を接続する場合において素
子の動作速度が異なる場合にも同様に適用できる。
続する場合について説明したが、本発明は第１形Ｃ素子
と槙２形Ｏ素子、第２形０素子と第３形Ｏ素子とを接続
する場合についても同様に適用でき、又第１形０素子同
志あるいは第２形Ｃ素子同志を接続する場合において素
子の動作速度が異なる場合にも同様に適用できる。
以上のように、本発明に係るデータ伝送装置によれば、
少なくとも片側が非速度独立型のものである隣接する２
つのＣ素子間に、前段、後段のＣ素子の制御信号を後段
、前段のＣ素子に各々所定のタイミングで与えるインタ
フェースを設けるようにしたので、正確かつ確実なデー
タ伝送を保証できる効果がある。
少なくとも片側が非速度独立型のものである隣接する２
つのＣ素子間に、前段、後段のＣ素子の制御信号を後段
、前段のＣ素子に各々所定のタイミングで与えるインタ
フェースを設けるようにしたので、正確かつ確実なデー
タ伝送を保証できる効果がある。
第１図は本発明の一実施例によるデータ伝送装置の回路
構成図、第２図は本発明の他の実施例の回路構成図、第
３図及び第４図は各々従来のデータ伝送装置を示す図、
第５図及び第６図は本発明のデータ伝送装置で用いられ
る非同期自走式シフトレジスタの１例を示す回路構成図
、第７図はこの非同期自走式シフトレジスタの機能を説
明するだめの図、第８図及び第９図は各々第２形、第３
形Ｃ素子の回路構成図である。 １２ 、１６・・・第１．第２形Ｃ素子（非速度独立型
０素子）、１７・・・第３形Ｏ素子（速度独立型Ｃ素子
）、２２・・・インタフェース。 なお図中、同一符号は同−又は相当部分を示す。
構成図、第２図は本発明の他の実施例の回路構成図、第
３図及び第４図は各々従来のデータ伝送装置を示す図、
第５図及び第６図は本発明のデータ伝送装置で用いられ
る非同期自走式シフトレジスタの１例を示す回路構成図
、第７図はこの非同期自走式シフトレジスタの機能を説
明するだめの図、第８図及び第９図は各々第２形、第３
形Ｃ素子の回路構成図である。 １２ 、１６・・・第１．第２形Ｃ素子（非速度独立型
０素子）、１７・・・第３形Ｏ素子（速度独立型Ｃ素子
）、２２・・・インタフェース。 なお図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数のデータ記憶手段及び隣接段の転送制御回路
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御回路からなるシフトレジスタを用いて
構成されたデータ伝送路を備え、該データ伝送路により
システム間のデータ伝送を行なうデータ伝送装置であつ
て、少なくとも片側が非速度独立型のものである隣接す
る２つの転送制御回路間に、前段、後段の転送制御回路
の制御信号を後段、前段の転送制御回路に各々所定のタ
イミングで与えるインタフェースが設けられていること
を特徴とするデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198585A JPS6211930A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
| US07/432,355 US4972445A (en) | 1985-07-09 | 1989-11-06 | Data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198585A JPS6211930A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211930A true JPS6211930A (ja) | 1987-01-20 |
| JPH0444968B2 JPH0444968B2 (ja) | 1992-07-23 |
Family
ID=15530536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198585A Granted JPS6211930A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326449A (ja) * | 1991-04-26 | 1992-11-16 | Sharp Corp | インタフェース装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263033A (en) * | 1975-10-15 | 1977-05-25 | Toshiba Corp | Information control device |
| JPS5489440A (en) * | 1977-12-12 | 1979-07-16 | Philips Nv | Pushup data buffer memory |
| JPS54124943A (en) * | 1978-03-22 | 1979-09-28 | Nec Corp | Data transfer unit |
-
1985
- 1985-07-09 JP JP15198585A patent/JPS6211930A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5263033A (en) * | 1975-10-15 | 1977-05-25 | Toshiba Corp | Information control device |
| JPS5489440A (en) * | 1977-12-12 | 1979-07-16 | Philips Nv | Pushup data buffer memory |
| JPS54124943A (en) * | 1978-03-22 | 1979-09-28 | Nec Corp | Data transfer unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326449A (ja) * | 1991-04-26 | 1992-11-16 | Sharp Corp | インタフェース装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444968B2 (ja) | 1992-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |