JPH0364900B2 - - Google Patents
Info
- Publication number
- JPH0364900B2 JPH0364900B2 JP15198285A JP15198285A JPH0364900B2 JP H0364900 B2 JPH0364900 B2 JP H0364900B2 JP 15198285 A JP15198285 A JP 15198285A JP 15198285 A JP15198285 A JP 15198285A JP H0364900 B2 JPH0364900 B2 JP H0364900B2
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- data
- transmission path
- loop
- asynchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 71
- 238000000605 extraction Methods 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims 2
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
〔産業上の利用分野〕
この発明は、主として非同期動作するシステム
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第８図に示されるよ
うに、Ａシステム１の出力とＢシステム２の入力
との間にFIFOメモリ３を接続し、Ａシステム１
の出力をバツフアする構成がとられる。また複数
の非同期システム間でデータ伝送を行なう場合に
は、第９図に示されるように、各非同期システム
４〜７間にFIFOメモリ８〜10を接続する構成が
とられる。 ところで従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送を用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリによつて接続された
全体システムは単純なカスケード接続によるパイ
プライン処理機構を構築するにすぎず、その自由
度が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体システムを構築する際に大きな自
由度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。これは非同期自走式シフトレ
ジスタを用いて入力データ伝送路、出力データ伝
送路、分岐データ伝送路、合流データ伝送路を構
成し、入力データ伝送路上のデータが分岐すべき
データであるか否かを分岐判定手段で判定し、分
岐すべきデータであるときはこのデータを入力デ
ータ伝送路から分岐データ伝送路に与え、それ以
外のときは入力データ伝送路上のデータを出力デ
ータ伝送路に与えるようにし、一方、入力及び出
力データ伝送路上に空きバツフアがあるときは合
流データ伝送路上のデータを出力データ伝送路に
与えるようにし、これらにより非同期システムを
直列的のみならず並列的にも接続できるようにし
たものである。 〔発明が解決しようとする問題点〕 しかるに上述のようなデータ伝送装置では、自
走式シフトレジスタを用いてデータ伝送路を構成
しているので、電源を投入して装置を起動した時
にデータ伝送路上にデータが残つているおそれが
あり、信頼性の面で好ましくないという問題があ
る。 このような問題を解消する方法としては、装置
の起動時にデータ伝送路の自走的シフトレジスタ
を各々リセツトしてデータ伝送路を初期化するこ
とが考えられるが、この方法ではデータ伝送路全
体にわたつてリセツトする必要があり、回路規模
が大きくなつてしまう。 この発明は以上のような問題点に鑑みてなされ
たもので、回路規模を大きくすることなく、デー
タ伝送路の初期化を行なうことのできるデータ伝
送装置を提供することを目的としている。 ところで、上述のデータ伝送装置では、データ
伝送路をループ状に構成し、このループ伝送路か
らデータを分岐し、あるいはループ伝送路にデー
タを合流させて、非同期システム間でデータ伝送
を行なうことが考えられるが、このようなデータ
伝送装置では、データ伝送路上のデータは必ずル
ープ伝送路に至ることからループ伝送路の途中で
データの吸い出しを行なうようにすればデータ伝
送路に残つているデータを全て吸い出すことがで
き、データ伝送路全体にリセツト回路を設けるこ
となく、伝送路の初期化を行なうことが可能であ
る。 〔問題点を解決するための手段〕 そこでこの発明は、少なくとも１つのループ伝
送路を有するデータ伝送路を備えたデータ伝送装
置において、各ループ伝送路の途中にデータの吸
い出し回路を設けたものである。 〔作 用〕 この発明においては、装置が起動されると、吸
い出し回路が作動してループ伝送路を伝播するデ
ータを全て吸い出し、データ伝送路の初期化が完
了すると吸い出し回路の動作が停止し、データ伝
送路上を通常の如くデータが伝播されるものであ
る。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図ないし第７図は本発明の一実施例による
データ伝送装置を示す。第１図は本実施例の全体
構成図を示し、図において、１１は非同期自走式
シフトレジスタを用いて構成され、主ループ伝送
路１１ａ及び分岐ループ伝送路１１ｂを有するデ
ータ伝送路、１２はデータ伝送路１１上のデータ
を有する条件と分岐条件とを比較してデータの分
岐を行なう分岐部、１３は合流を行なうべきデー
タ伝送路１１上の空き状態を検知してデータの合
流を行なう合流部、１４は各種処理を行なう非同
期システム、１５はループ伝送路１１ａ，１１ｂ
の途中に設けられ、装置の起動時に作動してデー
タ伝送路１１上のデータを吸い出す吸い出し回路
である。 また第２図及び第３図はデータ伝送路１１に用
いられる非同期自走式シフトレジスタの一例を示
す。第２図において、１６は並列データラツチ、
１７は３入力NAND１８、２入力NAND１９，
２０によつて構成され、並列データラツチ１６に
立上りエツジトリガを与える転送制御回路（以下
Ｃ素子と記す）である。非同期自走式シフトレジ
スタとは、入力されたデータを次段のレジスタが
空いていることを条件としてシフトクロツクを用
いずに自動的に出力方向にシフトしていくような
レジスタをいい、データのバツフア機能を有する
ものである。そしてこの非同期自走式シフトレジ
スタは並列データラツチ１６とＣ素子１７とから
構成され、Ｃ素子１７はＰ０，Ｐ３の２つの入力
を受け、Ｐ１，Ｐ２の２つの出力を出すものであ
り、Ｃ素子１７の内部状態はこの４つの信号Ｐ０
〜Ｐ３の状態によつて決定され、下表に示すよう
にＳ０〜Ｓ８の９つの状態をとる。なお以下の説
明では、論理値の０，１は各々信号値のローレベ
ル、ハイレベルに相当するものとする。
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第８図に示されるよ
うに、Ａシステム１の出力とＢシステム２の入力
との間にFIFOメモリ３を接続し、Ａシステム１
の出力をバツフアする構成がとられる。また複数
の非同期システム間でデータ伝送を行なう場合に
は、第９図に示されるように、各非同期システム
４〜７間にFIFOメモリ８〜10を接続する構成が
とられる。 ところで従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送を用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリによつて接続された
全体システムは単純なカスケード接続によるパイ
プライン処理機構を構築するにすぎず、その自由
度が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体システムを構築する際に大きな自
由度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。これは非同期自走式シフトレ
ジスタを用いて入力データ伝送路、出力データ伝
送路、分岐データ伝送路、合流データ伝送路を構
成し、入力データ伝送路上のデータが分岐すべき
データであるか否かを分岐判定手段で判定し、分
岐すべきデータであるときはこのデータを入力デ
ータ伝送路から分岐データ伝送路に与え、それ以
外のときは入力データ伝送路上のデータを出力デ
ータ伝送路に与えるようにし、一方、入力及び出
力データ伝送路上に空きバツフアがあるときは合
流データ伝送路上のデータを出力データ伝送路に
与えるようにし、これらにより非同期システムを
直列的のみならず並列的にも接続できるようにし
たものである。 〔発明が解決しようとする問題点〕 しかるに上述のようなデータ伝送装置では、自
走式シフトレジスタを用いてデータ伝送路を構成
しているので、電源を投入して装置を起動した時
にデータ伝送路上にデータが残つているおそれが
あり、信頼性の面で好ましくないという問題があ
る。 このような問題を解消する方法としては、装置
の起動時にデータ伝送路の自走的シフトレジスタ
を各々リセツトしてデータ伝送路を初期化するこ
とが考えられるが、この方法ではデータ伝送路全
体にわたつてリセツトする必要があり、回路規模
が大きくなつてしまう。 この発明は以上のような問題点に鑑みてなされ
たもので、回路規模を大きくすることなく、デー
タ伝送路の初期化を行なうことのできるデータ伝
送装置を提供することを目的としている。 ところで、上述のデータ伝送装置では、データ
伝送路をループ状に構成し、このループ伝送路か
らデータを分岐し、あるいはループ伝送路にデー
タを合流させて、非同期システム間でデータ伝送
を行なうことが考えられるが、このようなデータ
伝送装置では、データ伝送路上のデータは必ずル
ープ伝送路に至ることからループ伝送路の途中で
データの吸い出しを行なうようにすればデータ伝
送路に残つているデータを全て吸い出すことがで
き、データ伝送路全体にリセツト回路を設けるこ
となく、伝送路の初期化を行なうことが可能であ
る。 〔問題点を解決するための手段〕 そこでこの発明は、少なくとも１つのループ伝
送路を有するデータ伝送路を備えたデータ伝送装
置において、各ループ伝送路の途中にデータの吸
い出し回路を設けたものである。 〔作 用〕 この発明においては、装置が起動されると、吸
い出し回路が作動してループ伝送路を伝播するデ
ータを全て吸い出し、データ伝送路の初期化が完
了すると吸い出し回路の動作が停止し、データ伝
送路上を通常の如くデータが伝播されるものであ
る。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図ないし第７図は本発明の一実施例による
データ伝送装置を示す。第１図は本実施例の全体
構成図を示し、図において、１１は非同期自走式
シフトレジスタを用いて構成され、主ループ伝送
路１１ａ及び分岐ループ伝送路１１ｂを有するデ
ータ伝送路、１２はデータ伝送路１１上のデータ
を有する条件と分岐条件とを比較してデータの分
岐を行なう分岐部、１３は合流を行なうべきデー
タ伝送路１１上の空き状態を検知してデータの合
流を行なう合流部、１４は各種処理を行なう非同
期システム、１５はループ伝送路１１ａ，１１ｂ
の途中に設けられ、装置の起動時に作動してデー
タ伝送路１１上のデータを吸い出す吸い出し回路
である。 また第２図及び第３図はデータ伝送路１１に用
いられる非同期自走式シフトレジスタの一例を示
す。第２図において、１６は並列データラツチ、
１７は３入力NAND１８、２入力NAND１９，
２０によつて構成され、並列データラツチ１６に
立上りエツジトリガを与える転送制御回路（以下
Ｃ素子と記す）である。非同期自走式シフトレジ
スタとは、入力されたデータを次段のレジスタが
空いていることを条件としてシフトクロツクを用
いずに自動的に出力方向にシフトしていくような
レジスタをいい、データのバツフア機能を有する
ものである。そしてこの非同期自走式シフトレジ
スタは並列データラツチ１６とＣ素子１７とから
構成され、Ｃ素子１７はＰ０，Ｐ３の２つの入力
を受け、Ｐ１，Ｐ２の２つの出力を出すものであ
り、Ｃ素子１７の内部状態はこの４つの信号Ｐ０
〜Ｐ３の状態によつて決定され、下表に示すよう
にＳ０〜Ｓ８の９つの状態をとる。なお以下の説
明では、論理値の０，１は各々信号値のローレベ
ル、ハイレベルに相当するものとする。
以上のように本発明によれば、少なくとも１つ
のループ伝送路を有するデータ伝送路を備えたデ
ータ伝送装置において、各ループ伝送路の途中に
てデータの吸い出しを行なうようにしたので、回
路規模を大きくすることなく、データ伝送路の初
期化を行なうことができる効果がある。
のループ伝送路を有するデータ伝送路を備えたデ
ータ伝送装置において、各ループ伝送路の途中に
てデータの吸い出しを行なうようにしたので、回
路規模を大きくすることなく、データ伝送路の初
期化を行なうことができる効果がある。
第１図は本発明の一実施例によるデータ伝送装
置の全体構成図、第２図及び第３図はともに上記
装置において用いられる非同期自走式シフトレジ
スタの１例を示す回路構成図、第４図はこの非同
期自走式シフトレジスタの機能を説明するための
図、第５図、第６図、第７図は各々上記装置の分
岐部、合流部及び吸い出し回路の具体的な回路構
成図、第８図及び第９図は従来のデータ伝送装置
を示す図、第１０図ａ，ｂは本発明で使用され得
る他のＣ素子の例を示す図である。 １１…データ伝送路、１１ａ，１１ｂ…ループ
伝送路、１５…吸い出し回路。なお図中同一符号
は同一又は相当部分を示す。
置の全体構成図、第２図及び第３図はともに上記
装置において用いられる非同期自走式シフトレジ
スタの１例を示す回路構成図、第４図はこの非同
期自走式シフトレジスタの機能を説明するための
図、第５図、第６図、第７図は各々上記装置の分
岐部、合流部及び吸い出し回路の具体的な回路構
成図、第８図及び第９図は従来のデータ伝送装置
を示す図、第１０図ａ，ｂは本発明で使用され得
る他のＣ素子の例を示す図である。 １１…データ伝送路、１１ａ，１１ｂ…ループ
伝送路、１５…吸い出し回路。なお図中同一符号
は同一又は相当部分を示す。
Claims (1)
- １ 複数のデータ記憶手段及び隣接段の転送制御
回路からの制御信号に応じて自段のデータ記憶手
段を制御する各段の転送制御回路からなるシフト
レジスタを用いて構成され、かつ少なくとも１つ
のループ伝送路を有するデータ伝送路を備え、該
データ伝送路によりシステム間のデータ伝送を行
なうデータ伝送装置であつて、上記データ伝送路
の各ループ伝送路に設けられ装置を初期化すべき
時にデータ伝送路上のデータを吸い出す吸い出し
回路を備えたことを特徴とするデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198285A JPS6210754A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
| US07/432,355 US4972445A (en) | 1985-07-09 | 1989-11-06 | Data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15198285A JPS6210754A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6210754A JPS6210754A (ja) | 1987-01-19 |
| JPH0364900B2 true JPH0364900B2 (ja) | 1991-10-08 |
Family
ID=15530473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15198285A Granted JPS6210754A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210754A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669620B2 (ja) * | 1988-11-04 | 1994-09-07 | 住友建設株式会社 | 移動溶接車 |
-
1985
- 1985-07-09 JP JP15198285A patent/JPS6210754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6210754A (ja) | 1987-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0172038B1 (en) | Information processor | |
| KR100288038B1 (ko) | 초대규모집적에 적합한 파이프라인 반도체장치 | |
| US4236225A (en) | Data buffer memory of the first-in, first-out type, having a variable input and a fixed output | |
| US4482996A (en) | Five port module as a node in an asynchronous speed independent network of concurrent processors | |
| JPH0642186B2 (ja) | データ処理システム | |
| US5357613A (en) | Time-domain boundary buffer method and apparatus | |
| EP0104801B1 (en) | Four way arbiter switch for a five port module as a node in an asynchronous speed independent network of concurrent processors | |
| JPS58502073A (ja) | プロセッサの並行ネットワ−クにおけるア−ビタ・スイッチ | |
| US4679213A (en) | Asynchronous queue system | |
| US5663994A (en) | Two cycle asynchronous FIFO queue | |
| EP0104796B1 (en) | Four way selector switch for a five port module as a node in an asynchronous speed independent network of concurrent processors | |
| JPH0364900B2 (ja) | ||
| US20030056039A1 (en) | Data buffer | |
| JPH0424737B2 (ja) | ||
| JPH0444968B2 (ja) | ||
| JPH0424738B2 (ja) | ||
| JPH0424739B2 (ja) | ||
| JPH0527899B2 (ja) | ||
| JPH0997231A (ja) | バス間の変換を有する情報処理システム | |
| JPH0424735B2 (ja) | ||
| JPH0713956A (ja) | Ｓｉｍｄ型並列計算機データ転送装置 | |
| JPH04243460A (ja) | データ伝送装置 | |
| JPH0424736B2 (ja) | ||
| JPH0535458B2 (ja) | ||
| JP2579696B2 (ja) | バッファ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |