JPH0642186B2 - データ処理システム - Google Patents
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- JPH0642186B2 JPH0642186B2 JP1192792A JP19279289A JPH0642186B2 JP H0642186 B2 JPH0642186 B2 JP H0642186B2 JP 1192792 A JP1192792 A JP 1192792A JP 19279289 A JP19279289 A JP 19279289A JP H0642186 B2 JPH0642186 B2 JP H0642186B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、（自己保護性）データ処理システムにおける
システムの初期化及びリセット用の構成に関する。
システムの初期化及びリセット用の構成に関する。
Ｂ．従来技術 データ処理システムでは、後続動作、たとえば、エラー
・データの記録または処理、エラー訂正、断続的なエラ
ーの場合の割込み動作の繰返し、保守の動作に必要のな
い情報だけを消去またはクリアするために、慎重なシス
テム初期化とリセットが必要である。
・データの記録または処理、エラー訂正、断続的なエラ
ーの場合の割込み動作の繰返し、保守の動作に必要のな
い情報だけを消去またはクリアするために、慎重なシス
テム初期化とリセットが必要である。
専用サービス・プロセッサをもつ現在のデータ処理シス
テムでは、システム初期化及びリセットは、各サービス
・インターフェースを介して専用サービス・プロセッサ
に常駐するマイクロ・プログラムにより、特定のマシン
状態（たとえば、電源投入、障害、ローディングなど）
に応じて中央演算処理装置（ＣＰＵ）の部分領域で実行
できる。
テムでは、システム初期化及びリセットは、各サービス
・インターフェースを介して専用サービス・プロセッサ
に常駐するマイクロ・プログラムにより、特定のマシン
状態（たとえば、電源投入、障害、ローディングなど）
に応じて中央演算処理装置（ＣＰＵ）の部分領域で実行
できる。
上述のように、これらのマシン状況に依存する選択的な
初期化／リセットは、その後の動作に必要でない情報
や、後の処理のための基礎として既知の定義された初期
状態になければならない情報をクリアまたは消去するた
めにだけ必要である。
初期化／リセットは、その後の動作に必要でない情報
や、後の処理のための基礎として既知の定義された初期
状態になければならない情報をクリアまたは消去するた
めにだけ必要である。
専用サービス・プロセッサのないデータ処理システム
や、システム初期化及びリセットが主スイッチのオン・
オフによって行なわれ、全体的リセットを引き起こす低
コスト・システム以外のシステムでは、特殊な処置を講
じなければならない。
や、システム初期化及びリセットが主スイッチのオン・
オフによって行なわれ、全体的リセットを引き起こす低
コスト・システム以外のシステムでは、特殊な処置を講
じなければならない。
Ｃ．発明が解決しようとする問題点 したがって、データ処理システム内の選択的な（状況に
依存する）システム初期化及びリセット動作に対する解
決策を提供することが本発明の目的である。
依存する）システム初期化及びリセット動作に対する解
決策を提供することが本発明の目的である。
Ｄ．問題点を解決するための手段 したがって、自己保護性データ処理システムにおいて、
内部プロセッサ状態を表すプロセッサ・ラッチを初期状
態（「１」または「０」）に設定することによって、シ
ステム初期化及びリセットを行なうための構成が開示さ
れる。この構成は、リセット領域（Ｓ、Ｉ、Ｆ）に配置
されたプロセッサ・ラッチ（ＳＲＬ１．．．ＳＲＬｖ）
のスタガー式初期化またはリセットを特徴とする。各リ
セット領域に、こうしたシステム初期化またはリセット
の原因（たとえば、電源投入）に応じて、システムの再
起動前に初期化またはリセットしなければならない１群
のラッチが集められ、リセット領域は直列接続される。
内部プロセッサ状態を表すプロセッサ・ラッチを初期状
態（「１」または「０」）に設定することによって、シ
ステム初期化及びリセットを行なうための構成が開示さ
れる。この構成は、リセット領域（Ｓ、Ｉ、Ｆ）に配置
されたプロセッサ・ラッチ（ＳＲＬ１．．．ＳＲＬｖ）
のスタガー式初期化またはリセットを特徴とする。各リ
セット領域に、こうしたシステム初期化またはリセット
の原因（たとえば、電源投入）に応じて、システムの再
起動前に初期化またはリセットしなければならない１群
のラッチが集められ、リセット領域は直列接続される。
Ｅ．実施例 第１図に、バスで相互接続された種々の複雑な構成要素
をもつ従来のデータ処理システムの構成図を示す。図の
ように、電源投入手順の処理、プログラムのローディン
グ、またはエラーの記録、分析と回復のために処理装置
（ＰＵ）１を支援できる専用サービス・プロセッサはな
い。プロセッサ・バス１０は、中央制御構成要素、処理
装置１をキャッシュ／主記憶制御装置（キャッシュＣＴ
Ｌ／ＳＴ−ＣＴＬ）３／５と主メモリ・バス（ＭＭバ
ス）１３を介して主メモリ（ＭＭ）４に接続する。プロ
セッサ・バス１０はまた、プロセッサを任意選択の浮動
小数点プロセッサ８に接続し、少なくとも１つの入出力
バス・アダプタ７に接続する。入出力バス・アダプタ
は、プロセッサ・バス１０を入出力バス９を介して様々
な入出力装置に接続し、通信アダプタ（ＣＯＭＭ）など
その他の構成要素に接続する。入出力バス・アダプタ７
は、さらに様々な制御構成要素及び監視構成要素を、カ
スタマ・エンジニアリング・パネル（ＣＥ−Ｐ）、バッ
テリ動作式時刻クロック（ＴＯＤ）、読取り専用記憶装
置（ＲＯＭ）、操作パネル（ＰＡＮ）、電力制御装置
（ＰＷＲ−ＣＴＬ）、２つの補足装置（ＳＵＰＰＬ）な
どのシステムに接続するように設計されている。制御プ
ログラムを含む制御記憶装置（ＣＮＴＬ−ＳＴ）２は、
別の制御記憶バス１１を介して処理装置１に接続されて
いる。
をもつ従来のデータ処理システムの構成図を示す。図の
ように、電源投入手順の処理、プログラムのローディン
グ、またはエラーの記録、分析と回復のために処理装置
（ＰＵ）１を支援できる専用サービス・プロセッサはな
い。プロセッサ・バス１０は、中央制御構成要素、処理
装置１をキャッシュ／主記憶制御装置（キャッシュＣＴ
Ｌ／ＳＴ−ＣＴＬ）３／５と主メモリ・バス（ＭＭバ
ス）１３を介して主メモリ（ＭＭ）４に接続する。プロ
セッサ・バス１０はまた、プロセッサを任意選択の浮動
小数点プロセッサ８に接続し、少なくとも１つの入出力
バス・アダプタ７に接続する。入出力バス・アダプタ
は、プロセッサ・バス１０を入出力バス９を介して様々
な入出力装置に接続し、通信アダプタ（ＣＯＭＭ）など
その他の構成要素に接続する。入出力バス・アダプタ７
は、さらに様々な制御構成要素及び監視構成要素を、カ
スタマ・エンジニアリング・パネル（ＣＥ−Ｐ）、バッ
テリ動作式時刻クロック（ＴＯＤ）、読取り専用記憶装
置（ＲＯＭ）、操作パネル（ＰＡＮ）、電力制御装置
（ＰＷＲ−ＣＴＬ）、２つの補足装置（ＳＵＰＰＬ）な
どのシステムに接続するように設計されている。制御プ
ログラムを含む制御記憶装置（ＣＮＴＬ−ＳＴ）２は、
別の制御記憶バス１１を介して処理装置１に接続されて
いる。
システム・クロックの生成及び分配は、ほとんどすべて
システム構成要素への複数ワイヤ接続１４をもつクロッ
ク・チップ（ＣＬＣＫ）６上に集中されている。一例と
して、以下の説明では、３つの初期化／リセット領域が
処理装置１に対して定義されているものとする。ただ
し、リセット領域の数としては妥当なものなら他のどん
な数を使ってもよい。以下に示すリセット概念では、レ
ベル感知走査設計規則（ＬＳＳＤ規則）に従って連鎖シ
フト・レジスタ・ラッチ（記憶要素）の３つの領域を使
ってシステム設計を実施するものと仮定するが、これら
のシフト・レジスタ・ラッチは、フラッシュまたはリプ
ルによってリセットされる。レベル感知走査設計規則
は、Ｅ．Ｂ．アイケルバーガー（Aichelberger）の論文
「ＬＳＩ検査可能性のための論理設計構造（A Logic de
sign structure for LSI testability）」、第１４回設
計自動化会議発表要旨集、１９７７年６月２０−２２
日、ルイジアナ州ニューオリンズ、ｐｐ．４６２−４６
８に記載されている。
システム構成要素への複数ワイヤ接続１４をもつクロッ
ク・チップ（ＣＬＣＫ）６上に集中されている。一例と
して、以下の説明では、３つの初期化／リセット領域が
処理装置１に対して定義されているものとする。ただ
し、リセット領域の数としては妥当なものなら他のどん
な数を使ってもよい。以下に示すリセット概念では、レ
ベル感知走査設計規則（ＬＳＳＤ規則）に従って連鎖シ
フト・レジスタ・ラッチ（記憶要素）の３つの領域を使
ってシステム設計を実施するものと仮定するが、これら
のシフト・レジスタ・ラッチは、フラッシュまたはリプ
ルによってリセットされる。レベル感知走査設計規則
は、Ｅ．Ｂ．アイケルバーガー（Aichelberger）の論文
「ＬＳＩ検査可能性のための論理設計構造（A Logic de
sign structure for LSI testability）」、第１４回設
計自動化会議発表要旨集、１９７７年６月２０−２２
日、ルイジアナ州ニューオリンズ、ｐｐ．４６２−４６
８に記載されている。
３つのリセット領域は次のように定義される。
−Ｓ領域（電源投入リセット領域）は、システムのすべ
てのシフト・レジスタ・ラッチ（ＳＲＬ）を含む。ただ
し記憶アレイを形成するものは除く。
てのシフト・レジスタ・ラッチ（ＳＲＬ）を含む。ただ
し記憶アレイを形成するものは除く。
−Ｉ領域（システム・リセット領域）は、（検査標識）
表示ラッチとして使用されるすべてのＳＲＬを含む。た
だし、保守回路またはサービス回路の一部であるラッチ
は含まれない。一例を挙げると、マイクロ命令アドレス
比較レジスタ及びＰＵチップ１の各停止回路はリセット
されない。そのため、これらのレジスタにセットされる
条件下でシステム・リセット機能を検査して試験する機
会が与えられる。
表示ラッチとして使用されるすべてのＳＲＬを含む。た
だし、保守回路またはサービス回路の一部であるラッチ
は含まれない。一例を挙げると、マイクロ命令アドレス
比較レジスタ及びＰＵチップ１の各停止回路はリセット
されない。そのため、これらのレジスタにセットされる
条件下でシステム・リセット機能を検査して試験する機
会が与えられる。
以下に列挙した、ユーザが手動で呼び出す機能は、強制
的にシステム・リセット動作を行なわせる。
的にシステム・リセット動作を行なわせる。
初期マイクロコード・ロード（ＩＭＬ）、 （メモリのクリアを伴うまたは伴わない）システム・リ
セット、 （メモリのクリアを伴うまたは伴わない）システム・プ
ログラムのロード・オフ（ＩＰＬ）。
セット、 （メモリのクリアを伴うまたは伴わない）システム・プ
ログラムのロード・オフ（ＩＰＬ）。
−Ｆ領域（検査リセット領域）は機能ラッチを集める。
この領域だけが、ＰＵのＳＲＬを含む。それらのＳＲＬ
は、エラー処理マイクロプログラムを実行するためにＰ
Ｕを再起動する前にエラーのない状態にリセットしなけ
ればならない。ＰＵの制御外の処理または予定外の動作
を回避するために、検査回路またはチェッカに含まれる
検査情報に基づく自己保護動作は決して抑制されない
（検査停止オーバーライドなし）。これが、「常にホッ
ト・チェッカ」という考え方の原理である。特殊なマイ
クロプログラムの新規起動に必要なプロセッサ要素の選
択的リセットにより、「エラー・イメージ」を形成する
エラー標識及び誤り統計はリセット動作後も活動状態に
あり、やはり検査手段によって保護される後続のマイク
ロプログラムがそれにアクセスして処理することができ
る。
この領域だけが、ＰＵのＳＲＬを含む。それらのＳＲＬ
は、エラー処理マイクロプログラムを実行するためにＰ
Ｕを再起動する前にエラーのない状態にリセットしなけ
ればならない。ＰＵの制御外の処理または予定外の動作
を回避するために、検査回路またはチェッカに含まれる
検査情報に基づく自己保護動作は決して抑制されない
（検査停止オーバーライドなし）。これが、「常にホッ
ト・チェッカ」という考え方の原理である。特殊なマイ
クロプログラムの新規起動に必要なプロセッサ要素の選
択的リセットにより、「エラー・イメージ」を形成する
エラー標識及び誤り統計はリセット動作後も活動状態に
あり、やはり検査手段によって保護される後続のマイク
ロプログラムがそれにアクセスして処理することができ
る。
第３図に示すリセット制御（ＲＳ）装置２０が、クロッ
ク・チップ６上にある。リセット制御装置２０にはすべ
てのリセット要求線ＲＲＬが接続され、その線を介し
て、信号が全体システムまたは部分システムの初期化ま
たはリセットを行なうことができる。第３図の左側の信
号は、上から順に「電源投入リセット」信号（ＰＯ
Ｒ）、「初期マイクロプログラム・ロード」信号（ＩＭ
Ｌ）、「システム・リセット・クリア」信号（ＳＲ
Ｃ）、「正常システム・リセット」信号（ＳＲＮ）、
「ロード・クリア」信号（ＬＣ）及び「正常ロード」信
号（ＬＮ）である。これらの信号については、後でより
詳細に説明する。
ク・チップ６上にある。リセット制御装置２０にはすべ
てのリセット要求線ＲＲＬが接続され、その線を介し
て、信号が全体システムまたは部分システムの初期化ま
たはリセットを行なうことができる。第３図の左側の信
号は、上から順に「電源投入リセット」信号（ＰＯ
Ｒ）、「初期マイクロプログラム・ロード」信号（ＩＭ
Ｌ）、「システム・リセット・クリア」信号（ＳＲ
Ｃ）、「正常システム・リセット」信号（ＳＲＮ）、
「ロード・クリア」信号（ＬＣ）及び「正常ロード」信
号（ＬＮ）である。これらの信号については、後でより
詳細に説明する。
第２図に示すリセット動作はシステム固有であり、ハー
ドウェア設計とアーキテクチャ要件に基づく。
ドウェア設計とアーキテクチャ要件に基づく。
こうしたリセット動作は、データ処理システム内のハー
ドウェア領域及び論理領域でのそのクリア効果の深さに
応じた順序で配列することができる。最上位のクリア動
作（電源投入リセット）は、一連の単一リセット動作に
よって支援をれる全体的動作と考えることができる。他
のリセット動作は、それに含まれる論理量がより少な
く、すなわち、より多くの情報が元の状態に維持され
る。
ドウェア領域及び論理領域でのそのクリア効果の深さに
応じた順序で配列することができる。最上位のクリア動
作（電源投入リセット）は、一連の単一リセット動作に
よって支援をれる全体的動作と考えることができる。他
のリセット動作は、それに含まれる論理量がより少な
く、すなわち、より多くの情報が元の状態に維持され
る。
システム・リセット・クリア信号（ＳＲＣ）、正常シス
テム・リセット信号（ＳＲＮ）、ロード・クリア信号
（ＬＣ）及び正常ロード信号（ＬＮ）の結果、Ｉ領域及
びＦ領域のラッチがリセットされる。
テム・リセット信号（ＳＲＮ）、ロード・クリア信号
（ＬＣ）及び正常ロード信号（ＬＮ）の結果、Ｉ領域及
びＦ領域のラッチがリセットされる。
検査リセット（ＣＨＲ）は、Ｆ領域のラッチをリセット
させる。
させる。
これらのリセット機能は、遠隔制御のために装置支援イ
ンターフェース（ＵＳＩ）を介して交互に活動化させる
ことができる。
ンターフェース（ＵＳＩ）を介して交互に活動化させる
ことができる。
リセット制御装置２０は、様々な制御信号をプロセッサ
・チップ１、浮動小数点プロセッサ８、記憶制御装置５
及びコンピュータ・システムに含まれる他のチップに転
送するための１組の出力線２１ないし２４をもつ。その
例を第１図に示す。
・チップ１、浮動小数点プロセッサ８、記憶制御装置５
及びコンピュータ・システムに含まれる他のチップに転
送するための１組の出力線２１ないし２４をもつ。その
例を第１図に示す。
出力線２１は、並列な３ピットのリセット状態情報をプ
ロセッサ・チップ１に転送するのに使用される。出力線
２２及び２３は、共通クロック信号であるシフト・クロ
ックＡ（ＳＣＬ Ａ）及びシフト・クロックＢ（ＳＣＬ
Ｂ）を様々なチップに分配する。シフト・クロックＡ
が連鎖シフト・レジスタ・ラッチＳＲＬのマスタ・ラッ
チを制御し、シフト・クロックＢがスレーブ・ラッチを
制御する。
ロセッサ・チップ１に転送するのに使用される。出力線
２２及び２３は、共通クロック信号であるシフト・クロ
ックＡ（ＳＣＬ Ａ）及びシフト・クロックＢ（ＳＣＬ
Ｂ）を様々なチップに分配する。シフト・クロックＡ
が連鎖シフト・レジスタ・ラッチＳＲＬのマスタ・ラッ
チを制御し、シフト・クロックＢがスレーブ・ラッチを
制御する。
リセット領域は、さらにリセット制御装置２０をプロセ
ッサ・チップ１以外の様々なチップに接続する２ワイヤ
線２４によって制御される。これら２本の線の異なる４
つの状態で、３つのリセット領域（Ｓ、Ｉ、Ｆ；Ｉ、
Ｆ；及びＦだけ）を選択し、「非リセット」状態を示す
のに十分である。出力線２１は、３本のワイヤから構成
され、したがって異なる７つのリセット原因と１つの
「非リセット状態」という、異なる８つの状態を表すこ
とができる。７つのリセット状態は、次のように２重の
目的に使用される。１）それらは３つのリセット領域を
指定し、２ワイヤ出力線２４とあいまって、２）繊細な
リセット原因を示す。リセット原因は、いわゆるリセッ
ト標識ラッチ中で明示される。これらの標識ラッチは、
エラー処理ルーチンのマイクロ命令により感知され（読
み取られ）リセットされるだけである。すべてのリセッ
ト標識ラッチに記憶された情報を用いると、システム・
リセットの理由または原因の詳細な分析が可能になり、
後でコンピュータ・システムの再起動後にマイクロプロ
グラムを制御するためにそれらの情報が使用できる。
ッサ・チップ１以外の様々なチップに接続する２ワイヤ
線２４によって制御される。これら２本の線の異なる４
つの状態で、３つのリセット領域（Ｓ、Ｉ、Ｆ；Ｉ、
Ｆ；及びＦだけ）を選択し、「非リセット」状態を示す
のに十分である。出力線２１は、３本のワイヤから構成
され、したがって異なる７つのリセット原因と１つの
「非リセット状態」という、異なる８つの状態を表すこ
とができる。７つのリセット状態は、次のように２重の
目的に使用される。１）それらは３つのリセット領域を
指定し、２ワイヤ出力線２４とあいまって、２）繊細な
リセット原因を示す。リセット原因は、いわゆるリセッ
ト標識ラッチ中で明示される。これらの標識ラッチは、
エラー処理ルーチンのマイクロ命令により感知され（読
み取られ）リセットされるだけである。すべてのリセッ
ト標識ラッチに記憶された情報を用いると、システム・
リセットの理由または原因の詳細な分析が可能になり、
後でコンピュータ・システムの再起動後にマイクロプロ
グラムを制御するためにそれらの情報が使用できる。
出力線２１は、マイクロ命令がリセット情報にアクセス
するのに必要とする論理を備えるチップ、この特定の場
合にはＰＵチップだけに接続される。
するのに必要とする論理を備えるチップ、この特定の場
合にはＰＵチップだけに接続される。
クロック・チップ６内のリセット制御装置２０は、さら
に誤ったチップによって活動化される検査リセット信号
によって制御される。検査リセット信号は、いわゆる停
止線１４を介して伝送される。停止線については、欧州
特許出願８８１０８１３８．４号により詳細に説明され
ている。
に誤ったチップによって活動化される検査リセット信号
によって制御される。検査リセット信号は、いわゆる停
止線１４を介して伝送される。停止線については、欧州
特許出願８８１０８１３８．４号により詳細に説明され
ている。
上記の表は、線２１を介して転送される３ビットのリセ
ット状態コードを形成するビットの組合せ、線２４を介
して伝送される２ビットの領域リセット・コードのビッ
トの組合せ、及びＲＲＬ線を介してリセット制御装置２
０に供給される様々な入力信号に応じてリセットされる
領域に関する概要を示す。
ット状態コードを形成するビットの組合せ、線２４を介
して伝送される２ビットの領域リセット・コードのビッ
トの組合せ、及びＲＲＬ線を介してリセット制御装置２
０に供給される様々な入力信号に応じてリセットされる
領域に関する概要を示す。
第４図に示すように、線２４上の信号の直線復号を受信
側で使用してシフト・クロックＡ（ＳＣＬ Ａ）が各リ
セット領域Ｆ、Ｉ、Ｓのシフト・レジスタ・ラッチＳＲ
Ｌ１．．．ＳＲＬｎ、ＳＲＬ１．．．ＳＲＬｔ、ＳＲＬ
１．．．ＳＲＬｖのマスタ・ラッチに接続される。シフ
ト・クロックＢ（ＳＣＬ Ｂ）はシフト・レジスタ・ラ
ッチのスレーブ・ラッチに永久的に接続されている。線
２４上のＳＩＦリセット・ビットの復号は、ＡＮＤゲー
ト３１ないし３４とＯＲゲート３２によって実行され
る。たとえば、リセット領域Ｆだけをリセットしなけれ
ばならないときは、ＳＩＦリセット・ビットの組合せ
「０１」が線２４に供給されなければならない。線２４
上の反転ビットの組合せが、連続データ入力と共に、Ａ
ＮＤゲート３０にも送られる。ＡＮＤゲート３０の出力
信号はどの場合も２進ゼロである。ただし、表に示され
ているように、リセットなし条件を表すコード組合せ
「００」を除く。ＳＲＬ鎖３５の入力端に２進ゼロがあ
りシフト・クロックＡとＢのパルスがある場合、２進ゼ
ロは、シフト・レジスタ鎖３５のリセット領域Ｆのすべ
ての段を介して伝播され、したがってすべての段がゼロ
にリセットされる。
側で使用してシフト・クロックＡ（ＳＣＬ Ａ）が各リ
セット領域Ｆ、Ｉ、Ｓのシフト・レジスタ・ラッチＳＲ
Ｌ１．．．ＳＲＬｎ、ＳＲＬ１．．．ＳＲＬｔ、ＳＲＬ
１．．．ＳＲＬｖのマスタ・ラッチに接続される。シフ
ト・クロックＢ（ＳＣＬ Ｂ）はシフト・レジスタ・ラ
ッチのスレーブ・ラッチに永久的に接続されている。線
２４上のＳＩＦリセット・ビットの復号は、ＡＮＤゲー
ト３１ないし３４とＯＲゲート３２によって実行され
る。たとえば、リセット領域Ｆだけをリセットしなけれ
ばならないときは、ＳＩＦリセット・ビットの組合せ
「０１」が線２４に供給されなければならない。線２４
上の反転ビットの組合せが、連続データ入力と共に、Ａ
ＮＤゲート３０にも送られる。ＡＮＤゲート３０の出力
信号はどの場合も２進ゼロである。ただし、表に示され
ているように、リセットなし条件を表すコード組合せ
「００」を除く。ＳＲＬ鎖３５の入力端に２進ゼロがあ
りシフト・クロックＡとＢのパルスがある場合、２進ゼ
ロは、シフト・レジスタ鎖３５のリセット領域Ｆのすべ
ての段を介して伝播され、したがってすべての段がゼロ
にリセットされる。
ＡＮＤゲート３１に対する符号条件が満たされるだけで
あり、シフト・クロックＡは線２２ａを介してＦ領域の
マスタ・ラッチだけに転送されるので、Ｆ領域を越えた
伝播は不可能である。
あり、シフト・クロックＡは線２２ａを介してＦ領域の
マスタ・ラッチだけに転送されるので、Ｆ領域を越えた
伝播は不可能である。
リセット領域ＦとＩがリセットされるとき、たとえば、
「正常ロード」（ＳＩＦリセット・コード「１０」）の
場合、さらにＡＮＤゲート３３が使用可能となり、した
がってシフト・クロックＡのパルスが線２２ｂを介して
Ｉ領域のマスタ・ラッチに転送される。Ｆ領域を既に通
って伝播した２進ゼロは、引き続きＩ領域ラッチを通過
する。
「正常ロード」（ＳＩＦリセット・コード「１０」）の
場合、さらにＡＮＤゲート３３が使用可能となり、した
がってシフト・クロックＡのパルスが線２２ｂを介して
Ｉ領域のマスタ・ラッチに転送される。Ｆ領域を既に通
って伝播した２進ゼロは、引き続きＩ領域ラッチを通過
する。
「電源投入リセット」（ＳＩＦリセット・コード「１
１」）の場合、３つのＡＮＤゲート３１、３３、３４が
すべて活動化され、したがってシフト・クロックＡパル
スが、線２２ａ、２２ｂ、２２ｃを介してシフト・レジ
スタ鎖３５のすべてのマスタ・ラッチにゲートされる。
１」）の場合、３つのＡＮＤゲート３１、３３、３４が
すべて活動化され、したがってシフト・クロックＡパル
スが、線２２ａ、２２ｂ、２２ｃを介してシフト・レジ
スタ鎖３５のすべてのマスタ・ラッチにゲートされる。
ここで、２進のゼロはレジスタ鎖中をその端末まで伝播
する。
する。
第５図に示したパルス図とシフト・レジスタ鎖３５のラ
ッチをリセットする方式は、このシステムがどのように
動作するかをより詳細に示している。第５図の上端の最
初の２本の線は、シフト・レジスタ鎖３５のシフト・レ
ジスタ・ラッチのマスタ・ラッチに入るシフト・クロッ
クＡのパルスと、スレーブ・ラッチ用のシフト・クロッ
クＢのパルスを示す。
ッチをリセットする方式は、このシステムがどのように
動作するかをより詳細に示している。第５図の上端の最
初の２本の線は、シフト・レジスタ鎖３５のシフト・レ
ジスタ・ラッチのマスタ・ラッチに入るシフト・クロッ
クＡのパルスと、スレーブ・ラッチ用のシフト・クロッ
クＢのパルスを示す。
第３の線は、リセット要求、たとえば、「システム・リ
セット・クリア」（ＳＲＣ）が線ＲＲＬ上に来た状況を
示す。線４に示すように、次のシフト・クロックＡの立
ち上りで、リセット標識ラッチがオンになる。やはりシ
フト・レジスタ・ラッチに入力される機能クロック（図
示せず）は、次のシフト・クロックＢ（線５）の立ち上
りで停止する。
セット・クリア」（ＳＲＣ）が線ＲＲＬ上に来た状況を
示す。線４に示すように、次のシフト・クロックＡの立
ち上りで、リセット標識ラッチがオンになる。やはりシ
フト・レジスタ・ラッチに入力される機能クロック（図
示せず）は、次のシフト・クロックＢ（線５）の立ち上
りで停止する。
線２１上のリセット状態コードと線２４上のＳＩＦリセ
ット・コードは、次のシフト・クロックＢの立ち上りで
利用できる（線６と７）。回路遅延によって起こる自然
な遅延の後、第５図の線８と９に示されているように、
リセット領域ＩとＦの選択信号が使用可能になり、「シ
フト・レジスタ鎖３５の入力端で強制ゼロ」（線１０）
も使用可能になる。
ット・コードは、次のシフト・クロックＢの立ち上りで
利用できる（線６と７）。回路遅延によって起こる自然
な遅延の後、第５図の線８と９に示されているように、
リセット領域ＩとＦの選択信号が使用可能になり、「シ
フト・レジスタ鎖３５の入力端で強制ゼロ」（線１０）
も使用可能になる。
線１１は、線２２ａと２２ｂで利用できるゲートされた
シフト・クロック（ＳＣＬ）Ａのパルスを示す。
シフト・クロック（ＳＣＬ）Ａのパルスを示す。
第５図の下部は、この例のシフト・レジスタ鎖を形成す
るラッチＬＴ１ないしＬＴ２０４８を通過するゼロの伝
播を示す。各シフト・レジスタ段で、ゼロがそのマスタ
・ラッチＭからスレーブ・ラッチＳに転送される。伝播
の終端で、すべてのラッチまたは段がゼロにリセットさ
れる。
るラッチＬＴ１ないしＬＴ２０４８を通過するゼロの伝
播を示す。各シフト・レジスタ段で、ゼロがそのマスタ
・ラッチＭからスレーブ・ラッチＳに転送される。伝播
の終端で、すべてのラッチまたは段がゼロにリセットさ
れる。
あるシステムのリセット鎖の最大長さによって、リセッ
ト制御装置２０内にあるカウンタ４０の最大カウントが
決まる。このカウンタは、シフト・クロック・パルスと
緊密な関係で増分され、そのカウントが比較機構３８に
転送される。レジスタ３９は、鎖を形成するシフト・レ
ジスタ段の好ましいまたは選択された数に等しい値を記
憶するのに使用される。この例では、その数は番号２０
４８に等しい。比較機構３８は、カウンタ４０の実際カ
ウントが、鎖の好ましい最大長さに等しい状況を検出す
る。その最高長の値は、レジスタ３９に記憶されてい
る。この場合、比較機構３８の出力信号は２進１からゼ
ロに変化し、したがって伝送ゲート３６ａとｂはもはや
線２２ｘ及び２２ｙ上でＳＩＦ復号を転送しない（復号
０＝リセットなし）。これでゼロの伝播が終了する。最
大カウントが鎖中のラッチの数より小さい場合は、２進
ゼロの伝播は、鎖の終端に達する前に停止して、一部の
ラッチが不定状態のままになる。カウントが最大値より
大きくても、ゼロ伝播が鎖の終端で停止するので、有害
な影響を与えない。
ト制御装置２０内にあるカウンタ４０の最大カウントが
決まる。このカウンタは、シフト・クロック・パルスと
緊密な関係で増分され、そのカウントが比較機構３８に
転送される。レジスタ３９は、鎖を形成するシフト・レ
ジスタ段の好ましいまたは選択された数に等しい値を記
憶するのに使用される。この例では、その数は番号２０
４８に等しい。比較機構３８は、カウンタ４０の実際カ
ウントが、鎖の好ましい最大長さに等しい状況を検出す
る。その最高長の値は、レジスタ３９に記憶されてい
る。この場合、比較機構３８の出力信号は２進１からゼ
ロに変化し、したがって伝送ゲート３６ａとｂはもはや
線２２ｘ及び２２ｙ上でＳＩＦ復号を転送しない（復号
０＝リセットなし）。これでゼロの伝播が終了する。最
大カウントが鎖中のラッチの数より小さい場合は、２進
ゼロの伝播は、鎖の終端に達する前に停止して、一部の
ラッチが不定状態のままになる。カウントが最大値より
大きくても、ゼロ伝播が鎖の終端で停止するので、有害
な影響を与えない。
プロセッサ回路の論理設計に応じて、鎖内の個々のラッ
チのリセット状態は、逆の形すなわち２進１を取らなけ
ればならない。こうした特定の個々のラッチは、その入
力端と出力端に反転段が必要である（２重反転）。別の
より経済的な解決策は、単に先行するラッチの「非Ｑ」
出力を、また次のシフト・レジスタ段でゼロ・リセット
状態を必要とするときは個々のラッチの「非Ｑ」出力を
使用するものである。
チのリセット状態は、逆の形すなわち２進１を取らなけ
ればならない。こうした特定の個々のラッチは、その入
力端と出力端に反転段が必要である（２重反転）。別の
より経済的な解決策は、単に先行するラッチの「非Ｑ」
出力を、また次のシフト・レジスタ段でゼロ・リセット
状態を必要とするときは個々のラッチの「非Ｑ」出力を
使用するものである。
第４図に示すように、ＡＮＤゲート３０が、伝播すべき
２進ゼロを生成する。線２４上のＳＩＦリセット・コー
ドのビットがゼロとは異なるときは、（非リセット状態
のとき鎖の入力端Ｄ１に直列入力データを供給する）直
列データ入力線２２ｚ上にどのレベルが供給されるかに
かかわらず、鎖３５の入力端Ｄ１で強制的に２進ゼロに
なる。
２進ゼロを生成する。線２４上のＳＩＦリセット・コー
ドのビットがゼロとは異なるときは、（非リセット状態
のとき鎖の入力端Ｄ１に直列入力データを供給する）直
列データ入力線２２ｚ上にどのレベルが供給されるかに
かかわらず、鎖３５の入力端Ｄ１で強制的に２進ゼロに
なる。
Ｆ．発明の効果 以上説明したようにこの発明によれば初期化条件に種類
ごとに必要な部分のみ初期化を行なうことができる。し
かも縦続接続したラッチ・シフトレジスタという簡易な
構成をとることができる。
ごとに必要な部分のみ初期化を行なうことができる。し
かも縦続接続したラッチ・シフトレジスタという簡易な
構成をとることができる。
第１図は、本発明の環境を形成するデータ処理システム
の全体構造を示す概略構成図である。 第２図は、リセット構造の構成図である。 第３図と第４図は、本発明によるシステム初期化及びリ
セットに必要な回路を示す構成図である。 第５図は、システム初期化及びリセットを実行するため
に第３図と第４図の構成を制御する信号のパルス図であ
る。 １……プロセッサ・ユニット、４……主メモリ、１０…
…プロセッサ・バス、１３……主メモリ・バス。
の全体構造を示す概略構成図である。 第２図は、リセット構造の構成図である。 第３図と第４図は、本発明によるシステム初期化及びリ
セットに必要な回路を示す構成図である。 第５図は、システム初期化及びリセットを実行するため
に第３図と第４図の構成を制御する信号のパルス図であ
る。 １……プロセッサ・ユニット、４……主メモリ、１０…
…プロセッサ・バス、１３……主メモリ・バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルマン・シユルツエ・シエリング ドイツ連邦共和国7034ゲルトリンゲン、ロ ーヴエーク６シイー番地 (56)参考文献 特開 昭61−267110（ＪＰ，Ａ) 特開 昭58−54418（ＪＰ，Ａ) 特公 昭55−43691（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】内部プロセッサ状態を表わす複数のプロセ
ッサ・ラッチと、 複数のリセット要求信号に応答して上記プロセッサ・ラ
ッチのリセット動作を制御するためのリセット制御手段
とを有し、 上記プロセッサ・ラッチは、複数のリセット領域と対応
して複数のプロセッサ・ラッチ・グループに分割され、
かつリセット動作が上流のプロセッサ・ラッチ・グルー
プから下流のプロセッサ・ラッチ・グループへ伝播する
ように縦続接続されており、 上記リセット制御手段は、上記複数のリセット要求信号
に応答して、リセット動作が伝播すべきプロセッサ・ラ
ッチ・グループの数を指定するリセット領域選択信号を
発生する手段と、このリセット領域選択信号に応答して
上記プロセッサ・ラッチ・グループにおけるリセット動
作の伝播を制御する手段とを含むことを特徴とするデー
タ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88114023.0 | 1988-08-27 | ||
| EP88114023A EP0356538B1 (en) | 1988-08-27 | 1988-08-27 | Arrangement in data processing system for system initialization and reset |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281216A JPH0281216A (ja) | 1990-03-22 |
| JPH0642186B2 true JPH0642186B2 (ja) | 1994-06-01 |
Family
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0356538B1 (ja) |
| JP (1) | JPH0642186B2 (ja) |
| KR (1) | KR920004277B1 (ja) |
| CN (1) | CN1015134B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0548077B1 (en) * | 1990-01-05 | 2002-04-24 | Sun Microsystems, Inc. | High speed active bus |
| EP0477385B1 (en) * | 1990-04-13 | 1997-12-10 | Fujitsu Limited | Method of resetting adapter module at failing time and computer system executing said method |
| US5271019A (en) * | 1991-03-15 | 1993-12-14 | Amdahl Corporation | Scannable system with addressable scan reset groups |
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
| US5390324A (en) * | 1992-10-02 | 1995-02-14 | Compaq Computer Corporation | Computer failure recovery and alert system |
| US5568380A (en) * | 1993-08-30 | 1996-10-22 | International Business Machines Corporation | Shadow register file for instruction rollback |
| GB2281986B (en) * | 1993-09-15 | 1997-08-06 | Advanced Risc Mach Ltd | Data processing reset |
| WO1995012848A1 (en) * | 1993-11-03 | 1995-05-11 | Eo, Inc. | Recovery boot process |
| US5652844A (en) * | 1995-06-26 | 1997-07-29 | Motorola, Inc. | Flexible pin configuration for use in a data processing system during a reset operation and method therefor |
| DE19541651C1 (de) | 1995-11-08 | 1997-01-30 | Siemens Nixdorf Inf Syst | Schnelleinschaltungsverfahren |
| US5898232A (en) * | 1995-11-08 | 1999-04-27 | Advanced Micro Devices, Inc. | Input/output section of an integrated circuit having separate power down capability |
| US5860125A (en) * | 1995-11-08 | 1999-01-12 | Advanced Micro Devices, Inc. | Integrated circuit including a real time clock, configuration RAM, and memory controller in a core section which receives an asynchronous partial reset and an asynchronous master reset |
| CN1077988C (zh) * | 1995-12-15 | 2002-01-16 | 盛群半导体股份有限公司 | 系统重置状态的设定装置 |
| DE19612440C1 (de) * | 1996-03-28 | 1997-05-07 | Siemens Ag | Schaltungsanordnung mit einer Anzahl von elektronischen Schaltungskomponenten |
| KR100209762B1 (ko) * | 1996-10-28 | 1999-07-15 | 구본준 | 리셋 장치 및 그를 이용한 동작 모드 설정 방법 |
| DE59813158D1 (de) | 1997-09-18 | 2005-12-08 | Infineon Technologies Ag | Verfahren zum Testen einer elektronischen Schaltung |
| US6625727B1 (en) * | 1999-11-23 | 2003-09-23 | Motorola, Inc. | Apparatus and method for configuring a data processing system by retrieving a configuration value from storage device using reset vector and configuring parameters after reset |
| CA2402389A1 (en) | 2000-03-08 | 2002-09-19 | Shuffle Master, Inc. | Computerized gaming system, method and apparatus |
| US7043641B1 (en) | 2000-03-08 | 2006-05-09 | Igt | Encryption in a secure computerized gaming system |
| US7988559B2 (en) | 2001-03-08 | 2011-08-02 | Igt | Computerized gaming system, method and apparatus |
| US6792527B1 (en) * | 2000-12-22 | 2004-09-14 | Xilinx, Inc. | Method to provide hierarchical reset capabilities for a configurable system on a chip |
| US7203841B2 (en) * | 2001-03-08 | 2007-04-10 | Igt | Encryption in a secure computerized gaming system |
| JP4443067B2 (ja) * | 2001-04-26 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | プロセッサおよびそのリセット制御方法 |
| US7618317B2 (en) | 2001-09-10 | 2009-11-17 | Jackson Mark D | Method for developing gaming programs compatible with a computerized gaming operating system and apparatus |
| US6902481B2 (en) | 2001-09-28 | 2005-06-07 | Igt | Decoupling of the graphical presentation of a game from the presentation logic |
| US7931533B2 (en) | 2001-09-28 | 2011-04-26 | Igt | Game development architecture that decouples the game logic from the graphics logics |
| US8708828B2 (en) | 2001-09-28 | 2014-04-29 | Igt | Pluggable modular gaming modifiers and configuration templates for gaming environments |
| EP1463569A4 (en) | 2001-11-26 | 2010-06-02 | Igt Reno Nev | DEVICE AND METHOD FOR ACTIVE INTERCONNECTION VALIDATION |
| US7194671B2 (en) * | 2001-12-31 | 2007-03-20 | Intel Corporation | Mechanism handling race conditions in FRC-enabled processors |
| US6954886B2 (en) * | 2001-12-31 | 2005-10-11 | Intel Corporation | Deterministic hardware reset for FRC machine |
| US7055060B2 (en) * | 2002-12-19 | 2006-05-30 | Intel Corporation | On-die mechanism for high-reliability processor |
| JP4294503B2 (ja) * | 2003-07-31 | 2009-07-15 | 富士通マイクロエレクトロニクス株式会社 | 動作モード制御回路、動作モード制御回路を含むマイクロコンピュータ及びそのマイクロコンピュータを利用した制御システム |
| CN101840259B (zh) * | 2010-04-30 | 2013-03-13 | 北京星网锐捷网络技术有限公司 | 复位方法及复位控制装置 |
| CN109361368A (zh) * | 2018-12-14 | 2019-02-19 | 无锡思泰迪半导体有限公司 | 一种带复位功能的集成比较器的滤波器及其控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2432175A1 (fr) * | 1978-07-27 | 1980-02-22 | Cii Honeywell Bull | Procede pour tester un systeme logique et systeme logique pour la mise en oeuvre de ce procede |
| JPS5935072B2 (ja) * | 1978-09-22 | 1984-08-27 | 松下電器産業株式会社 | バス運行デ−タ収集装置 |
| DE2842750A1 (de) * | 1978-09-30 | 1980-04-10 | Ibm Deutschland | Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen |
| JPS5854418A (ja) * | 1981-09-28 | 1983-03-31 | Hitachi Ltd | 割込み処理方式 |
| US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
| JPS5920025A (ja) * | 1982-07-27 | 1984-02-01 | Toshiba Corp | 半導体集積回路の初期化装置 |
| US4752907A (en) * | 1983-08-31 | 1988-06-21 | Amdahl Corporation | Integrated circuit scanning apparatus having scanning data lines for connecting selected data locations to an I/O terminal |
| US4625312A (en) * | 1983-10-06 | 1986-11-25 | Honeywell Information Systems Inc. | Test and maintenance method and apparatus for investigation of intermittent faults in a data processing system |
| JPS61267110A (ja) * | 1985-05-21 | 1986-11-26 | Mitsubishi Electric Corp | 情報処理装置のレジスタ初期化方式 |
| DE3603751A1 (de) * | 1986-02-06 | 1987-08-13 | Siemens Ag | Informationsuebergabesystem zur uebergabe von binaeren informationen |
| US4958274A (en) * | 1988-06-01 | 1990-09-18 | Digital Equipment Corporation | System with a N stages timing silo and P stages information silo for soloing information |
-
1988
- 1988-08-27 DE DE3886529T patent/DE3886529T2/de not_active Expired - Fee Related
- 1988-08-27 EP EP88114023A patent/EP0356538B1/en not_active Expired - Lifetime
-
1989
- 1989-07-27 JP JP1192792A patent/JPH0642186B2/ja not_active Expired - Fee Related
- 1989-08-24 KR KR1019890012045A patent/KR920004277B1/ko not_active IP Right Cessation
- 1989-08-26 CN CN89106663A patent/CN1015134B/zh not_active Expired
- 1989-08-31 US US07/401,332 patent/US5155856A/en not_active Expired - Fee Related
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