JPS61267110A - 情報処理装置のレジスタ初期化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理装置内部のレジスタ初期化方式に
関するものである。

〔従来の技術〕

情報処理装置は、一般に通常の動作ｔ−開始する前に内
部レジスタの初期化を行う。第５図は従来の情報処理装
置の初期化構成を示すブロック図である。図において、
（ハはマイクロプログラムにより制倒されるマイクロプ
ロセッサ、（，２１はデータバス、　（，７１はレジス
タアドレスバス、（＜’）Ｈクロック制−回路、（＆ａ
）〜（＆１）ｔ＝ｔクロック制御回路から出力されるク
ロック１．！１ｌｔｊ：発振器、（／７ａ）〜（／ｚｉ
）はレジスタである。

Ｋ６図は、従来の情報処理装置において行われる。マイ
クロプロセッサ（／］による初期化処理のマイクロプロ
グラム・フローチャートを示す。

次に、第３図及び第６図を用いて、動作について説明す
る。情報処理装置のレジスタ初期化処理においては、マ
イクロプロセッサ（１）は、レジスタ（／りａ）にセッ
トすべき初期データをデータパス（，２）に向って流す
とともに、レジスタ（／りａ）のレジスタアドレスをレ
ジスタアドレスバス（３）に流す。

クロック制御回路（りは、Ｖジスタアドレスハスニ流さ
れたデータを受取って解読し、レジスタ（／７ａ）に対
するクロック（（Ｉａ）のみを活性化する。このクロッ
ク（μａ）によりデータバス（２）の内容が、レジスタ
（／７ａ）に曹き込まれレジスタ（／りａ）の初期化が
完了する（第６図ステップＳ／）。次いでマイクロプロ
セッサ（１）は、レジスタ（／７１：＋）に七ッ卜すべ
き初期データをデータバスに流すとともに、レジスタ（
／７ｂ）のレジスタアドレスをレジスタアドレスバス（
３）に流し、上記と同じ手順でレジスタ（／りｂ）の初
期化を行う（同ＳＪ）。以下同様にして全レジスタの初
期化を行う。

以上のように、７個のレジスタを初期化するのに必要な
マイクロプログラムのステップ数は、ノへ−ドウェア構
成にも依存するが、少くとも／ステップは必要である。

〔発明が解決しようとする問題点〕

従来のレジスタ初期化方式では１以上のように。

レジスタ毎にマイクロプログラムで初期化処理を行うの
で、レジスタ数が多い情報処理装置においては、初期化
処理に要する讐イクロプログラムのステップ数が多くな
り、また、初期化に長時間を必要とするなどの問題点が
あった。

この発明は上記のような問題点を解消するためになされ
たもので、レジスタ初期化に要するマイクロプログラム
のステップ数を象らし、実行時間を短縮できる情報処理
装置のレジスタ初期化方式を提供することを目的とする
。

〔問題点を解決するための手段〕

この発明に係る情報処理装置のレジスタ初期化方式は、
複数のレジスタにより、構成されたシフトレジスタを採
用し、これらのシフトデータ入力とシフトデータ出力を
全て直列に接続し、初期化時には全てのレジスタをシフ
トモード信号によりフトデータにするとともに、クロッ
クにより。

同時に設定すべき初期饋をシフトデータとして先頭のレ
ジスタの先頭のラッチに与えるようにしたものである。

〔作　用〕

この発明においては、直列に接続された。各レジスタが
全て伝搬状態にされ、先頭のラッチのシフトデータ入力
に与えられたシフトデータが全レジスタへの伝搬時間を
必要時間として、順次伝搬され、各ラッチに初期値を設
定していく。

〔実施例〕

以下、この発明の一実施例を図にといて説明する。、第
１図において、（ハ〜（よ）は上記従来装置と全く同一
のものである。（６ａ）〜（６１）はレジスタ。

（７）はマイクロプロセッサ（ハから出力されるシフト
ｆ−１１ｍ、（ＩＩはマイクロプロセッサ（１）から出
力されるシフトモード信号線、（デ）はクロック制御ゲ
ート、（１０）はマイクロプロセッサ（ハから出力され
るクロック制菌信号線である。

ここで、ｒＡａ）〜（Ａｉ）　Ｆｉレジスタであシ以下
の三条性を満たすラッチにより構成されるものである。

すなわち、■クロック入力がオフ論理値”／”の時、い
かなる入力信号が変化しても出力は変化しない。■クロ
ック入力がオン（論理値″／″）の時、出力は入力の直
である。■入力信号が安定な時、クロック入力オン（論
理値“／”）からオフ（論理値′Ｏ″）に変化しても出
力は変化しない。

第２図に、上記条件を満足するラッチの回路例を、第３
図にその真理値表を示す。第２図において、（／／）は
シフトデータ入力線でレジスタ（６ａ）の先頭ビットの
みシフトデータ線（７）と接続される。　　　□（／コ
）はデータ入力でるシデータバス（コ）の該当する／ビ
ットに接続される。（／３）はクロック入力線、（ハ・
はデータ出力線、（ｉ！ｒ）は反転データ出力１ｇ、（
／Ａ）はシフトデータ出力線である。以下１便宜上、信
号と信号線を同一符号で呼称する。

レジスタ（６ａ）〜（６１）の各ビットは、例えば第２
図に示したラッチにより構成され、各ビットのシフトデ
ータ出力（／６）は次のビラトラ構成するラッチのシフ
トデータ入力（／／）に内部接続される。即ち、レジス
タ（Ａａ）の最終ビットのシフトデータ出力（／６）は
次のレジスタ（Ａｂ）の先［ビットのシフトデータ入力
（／／）に接続され、レジスタ（６ｂ）の最終ビットの
シフトデータ出力（／Ａ）は次のレジスタのシフトデー
タ入力（／／）に接続されるといてた方法で・すべての
′シフ′の全ビットがシフトデータ入力（／／）及びシ
フトデータ出力を介して接続されている。

第二図において、シフトモード信号（ｆｌはインバータ
（：１Ｏ）ｔ−介してＮＡＮＤゲートＣコ／）に入力さ
れておう、シフトデータ入力（／／）もＮＡＮＤゲート
（２／）に入力されている。ＮＡＮＤゲー）（２２）に
は、データ入力（／２）、シフトモード信号（ざ）。

及びＮＯＲゲート（２３）の出力、が入力されている。

ＮＯＲゲート（２３）の出力はＮＡＮＤゲート（コ／）
にも入力されている。ＮＯＲゲー）　（２，１）には、
クロック入゛力（／３）と反転データ出力（／りとが入
力されておシ、クロック人力（／３）及びデータ出力（
ハ・はＮＡＮＤ（コ弘）に入力されている。ＮＡＮＤゲ
ート（２ｉ）、（、ｔ２）及び（２グ）の各出力はＯＲ
ゲート（コｌに入力されておシフデータ出力（ハ・□ （シフトデータ出力（／６）及び反転データ出力（／３
）を発生している。

次に、初期化時の動作について、第９図を用いて説明す
る。マイクロプロセッサ（１）はシフトデータ（７）全
論理値１０”にしく第ダ図ステップ’Ｉ’／）。

シフトモード信号（ｆｆ）を論理値“／”（同Ｔコ）、
クロック制御信号（１０）を論理値＠／”（同Ｔ、７）
にする。クロック制御信号（１０）が論理値１／″にな
ると、クロック制御ゲート（？）ｅ介してすべてのレジ
スタ（６ａ）〜（６１）のクロック入力（／３）が論理
値”／”となる。この状態では、第３図の真理値表に示
す如く、レジスタ（６ａ）〜（６１）の各ビットのシフ
トデータ入力（／／）がそのままデータ出力（／ｊ）と
シフトデータ出力（／６）に伝わる。このシフトデータ
出力（／ｌ）は次のビットのシフトデータ入力（／／）
となる。以下同様にして、全てのレジスタ（６ａ）〜（
６１）の全てのビットにマイクロプロセッサが出力した
シフトデータ（り）が伝わる。マイクロプロセッサ（／
）は、全てのレジスタ（４ａ）〜（６１）の全てのビッ
トにシフトデータ（り）が伝わるまで一定時間待つ（同
Ｔダ）。この実施例では、マイクロプロセッサ（１）が
出力するシフトデータ（り）ｔ−論理値”０”としたの
で、全レジスタが論理値ｗ　Ｏ＃に初期化される。次に
、クロック制御信号（１０）を論理値“Ｏ”に戻しく同
Ｔり。

シフトモード信号け）を論理値”ｏ”に戻しく同Ｔａ）
で初期化を完了する。なお、各レジスタ（Ａａ）〜（６
１）の内容は、クロック入力（／３）が論理値“／”か
ら”θ″に変化せず、また、クロック入力（／、７）が
論理ｉｔ＠♂“にある間は、データ出力（１５）は前の
状態、すなわち論理値”Ｏ′″を保持している。

上記実施例では、全てのビラトラ初期化時に論理値”ｏ
”にする場合について説明したが、初期値として論理値
＠／”を設定したいビットは、前段のラッチの反転デー
タ出力（／ｓ）ｋシフトデータ入力（／／）とし、シフ
トデータ出力Ｃ／６）にも反転データ出力（ｌｚ　）′
ｆ：用いればよい。

なお、第グ図のステップＴｅにおける待ち時間は次のよ
うにして求められる。すなわち、シフトデータが各レジ
スタを伝わる時間は／ビット当たシゲート一段分の遅延
時間を必要とする。仮に。

ゲート／段当り／＋／秒の遅延時間が必要なゲートで構
成されるｊビットのレジスタが、３ｏ個存在し、クロッ
ク周期が７００＋／秒で動作する情報処理装置を想定す
ると、待ち時間は少くとも’ＩＩＯ＋／秒を必要とする
。したがって、マイクロプロセッサ（１）が！クロック
（ｊ−００＋　／秒）待てば全レジスタの初期化が完了
する。シフトデータのセット（第ダ図ステップＴ／　）
　、シフトモード信号のセット（同ＴＪ）及びリセット
（同Ｔ番）、及び。

クロック側脚信号のセット（同Ｔｊ）及びリセット（同
Ｔｓ）に各々／ステップ（／クロック）必要トしても、
１０ステツプ（１０クロツク）、すなわち、／マイクロ
秒で初期化を完了する。一方、従来の初期化方式では、
／レジスタの初期化ｔ−７ステツプで行なえるハードウ
ェアを備えた情報処理装置であっても、３０ステツプ（
３０クロツク）。

すなわち、３マイクロ秒の時間を必要とする。

なお、上記実施例では、マイクロプロセッサにより、シ
フトデータ、クロック等を制御して初期化を行っている
が、シフトレジスタとスキャンイン、スキャンアウト機
能を有する回路によってレジスタ内容の読み出し、書き
込みのできる情報処理装置においては、そのスキャンイ
ン、スキャンアウト機能を有する回路に、初期化時にシ
フトテータ、クロック等を開開する機能を付加せしめる
ことによって、上記初期化方式を適用することができ、
上記実施例と同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、初期化時に。

情報処理装置に備えられた全レジスタをシフトモードに
し、クロックをイネーブルにしてシフトデータをセット
した後はシフトデータの伝搬時間を待つだけで初期化が
完了できるようにしたので。

マイクロプログラムのステップ数を削減することができ
、また、初期化に要する時間を短縮できるという効果が
ある。

【図面の簡単な説明】

第１図は、この発明の一実施例による情報処理装置のレ
ジスタ初期化方式の構成を示すブロック図、ｔＸコ図は
レジスタを構成するラッチの回路例を示す図、第３図は
第一図のラッチの真理値を表わす図、ｇｐ図はこの発明
の初期化方式を実行するマイクロプログラム−フローチ
ャート図、第３図は従来の情報処理装置のレジスタ初期
化方式の構成を示すブロック図、＄１図は従来の初期化
方式を実行するマイクロプログラム１１７０−チヤート
図、である。 〔６ａ）〜（４ｉ）ｆ’！ノジ及夕、（り）はシフトデ
ータ（信号線）ｌｆｌＦｉシフトモード信号線、（／／
）はシフトデータ入力線、　　（／：Ｌ）はデータ人力
ｉ、（／Ｊ）はクロック入力線、（ハ・はデータ出力線
、（／Ａ）はシフトデータ出力線、である。 図中、同一符号は同一、又は相当部分を示す。 第１図 ７　　：　　＞−Ｈ−ｙ−タ ８　、　ジつトｔ−ド信号 １３；　　りＯ−、りλカ 革２図 革３図 帛５図 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. 共通のシフトモード信号によつてデータ入力信号若しく
   はシフトデータ入力信号を選択することができ、クロッ
   ク入力信号があれば上記入名信号をデータ出力信号及び
   シフトデータ出力信号として発生し、上記クロック入力
   信号がなければ前の出力状態をラッチするレジスタを複
   数個含み互いに隣接するレジスタ同士の上記シフトデー
   タ入力信号とシフトデータ出力信号とを結合してシフト
   レジスタ構成した情報処理装置のレジスタ初期化方式で
   あつて、上記シフトモード信号により上記シフトデータ
   入力を選択するとともに全ての上記レジスタにクロック
   入力信号を与えた状態で先頭の上記レジスタのシフトデ
   ータ入力に初期設定されるべきシフトデータを与えるこ
   とを特徴とする情報処理装置のレジスタ初期化方式。