JPH01109914A - マスタスレーブ・ラッチ制御回路 - Google Patents
マスタスレーブ・ラッチ制御回路Info
- Publication number
- JPH01109914A JPH01109914A JP62267394A JP26739487A JPH01109914A JP H01109914 A JPH01109914 A JP H01109914A JP 62267394 A JP62267394 A JP 62267394A JP 26739487 A JP26739487 A JP 26739487A JP H01109914 A JPH01109914 A JP H01109914A
- Authority
- JP
- Japan
- Prior art keywords
- master
- slave
- input
- slave latch
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 9
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
１既要
産業上の利用分野
従来の技術（第５図、第６図）
発明が解決しようとする問題点
問題点を解決するための手段（第１図）作用
実施例（第２図〜第４図）
発明の効果
〔概要〕
マスタスレーブ・ラッチ制御回路に関し、マスタスレー
ブ・ラッチにクロックを印加することなくスルーで入力
データが出力するように制御可能に構成することを目的
とし、 マスタ部とスレーブ部とスイッチ部を有するマスタスレ
ープ・ラッチに対しクロックを供給するクロック発生部
を具備するマスタスレーブ・制御回路において、クロッ
ク発生部にモード選択信号ＬＴＭが入力されるゲートと
、クロックが入力される入力手段を設け、前記入力手段
の出力をゲートにも印加し、前記モード選択信号ＬＴＭ
にもとづき、マスタスレーブ・ラッチを通常のマスタス
レーブ・モードまたはデータスルーモードで動作させ、
マスタスレーブ・モード時にはマスタ部とスレーブ部の
入力側のスイッチ部に逆相クロックを入力し、データス
ルーモード時には同相のクロックを入力するように構成
する。
ブ・ラッチにクロックを印加することなくスルーで入力
データが出力するように制御可能に構成することを目的
とし、 マスタ部とスレーブ部とスイッチ部を有するマスタスレ
ープ・ラッチに対しクロックを供給するクロック発生部
を具備するマスタスレーブ・制御回路において、クロッ
ク発生部にモード選択信号ＬＴＭが入力されるゲートと
、クロックが入力される入力手段を設け、前記入力手段
の出力をゲートにも印加し、前記モード選択信号ＬＴＭ
にもとづき、マスタスレーブ・ラッチを通常のマスタス
レーブ・モードまたはデータスルーモードで動作させ、
マスタスレーブ・モード時にはマスタ部とスレーブ部の
入力側のスイッチ部に逆相クロックを入力し、データス
ルーモード時には同相のクロックを入力するように構成
する。
本発明は、マスタスレーブ・ラッチ制御回路に係り、特
にマスタスレーブ・ラッチを従来と同様のマスタスレー
ブ動作させることあるいはスルー動作させることを選択
的に′＃ｌ制御できるようにしたものに関する。
にマスタスレーブ・ラッチを従来と同様のマスタスレー
ブ動作させることあるいはスルー動作させることを選択
的に′＃ｌ制御できるようにしたものに関する。
データ処理装置では、第５図に示す如く、記憶装置とし
て、ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ） ２ ’０が使用されている。このＲＡ
Ｍ２０をアクセスするため、アドレスを保持したり、入
出力データを保持するため複数のマスタスレーブ・ラン
チ１５〜１９が使用される。
て、ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ） ２ ’０が使用されている。このＲＡ
Ｍ２０をアクセスするため、アドレスを保持したり、入
出力データを保持するため複数のマスタスレーブ・ラン
チ１５〜１９が使用される。
ここでマスタスレーブ・ラッチについて第６図に説明す
る。
る。
マスタスレーブ・ラッチは、例えば第６図（Ｂ）に示す
如く構成され、マスタ部ＭＬとスレーブ部ＳＬ、スイッ
チング回路２６．２７及びインバータ２３．２４．２５
等により構成され、後述するようにスイッチング回路２
６及び２７に印加するクロックの前縁で入力データ［）
ｔｓがマスタ部ＭＬに保持され、クロックの後縁でスレ
ーブ部ＳＬに保持されるものである。このクロックは、
第６図（Ａ）に示す如きインバータ２１．２２により構
成されるクロック回路より得られるものであり、入力ク
ロックＣＫｉをインバータ２１に印加することにより、
第６図（Ｄ）に示す如きクロックＣＫＯ１ＣＫＯがそれ
ぞれインバータ２１．２２より出力される。そしてこれ
らのクロックＣＫＯ１５ＫＯは、第６図（Ｂ）に示す如
く、スイッチング回路２６．２７に入力される。これら
スイッチング回路２６．２７は、スイッチング回路２６
がオンのとき２７はオフとなり、逆にスイッチング回路
２６がオフのとき２７がオンとなるように制御される。
如く構成され、マスタ部ＭＬとスレーブ部ＳＬ、スイッ
チング回路２６．２７及びインバータ２３．２４．２５
等により構成され、後述するようにスイッチング回路２
６及び２７に印加するクロックの前縁で入力データ［）
ｔｓがマスタ部ＭＬに保持され、クロックの後縁でスレ
ーブ部ＳＬに保持されるものである。このクロックは、
第６図（Ａ）に示す如きインバータ２１．２２により構
成されるクロック回路より得られるものであり、入力ク
ロックＣＫｉをインバータ２１に印加することにより、
第６図（Ｄ）に示す如きクロックＣＫＯ１ＣＫＯがそれ
ぞれインバータ２１．２２より出力される。そしてこれ
らのクロックＣＫＯ１５ＫＯは、第６図（Ｂ）に示す如
く、スイッチング回路２６．２７に入力される。これら
スイッチング回路２６．２７は、スイッチング回路２６
がオンのとき２７はオフとなり、逆にスイッチング回路
２６がオフのとき２７がオンとなるように制御される。
ここでスイッチング回路２６．２７は、トランスファゲ
ートで構成される。トランスファゲートは、Ｐチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タの並列接続構成であり、第６図（Ｂ）に示すスイッチ
ング回路２６では、クロックＣＫＯ側がＰチャンネルＭ
Ｏ３）ランジスタ、クロックＣＫＯ側がＮチャンネルＭ
ＯＳトランジスタであり、ＣＫＯ＝ ｒＯＪ 、ＣＫＯ
＝ｒｌＪのときがオフ、ＣＫＯ＝ ｒｌＪ 、ＣＫＯ＝
「０」のときがオンとなる。
ートで構成される。トランスファゲートは、Ｐチャンネ
ルＭＯＳトランジスタとＮチャンネルＭＯＳトランジス
タの並列接続構成であり、第６図（Ｂ）に示すスイッチ
ング回路２６では、クロックＣＫＯ側がＰチャンネルＭ
Ｏ３）ランジスタ、クロックＣＫＯ側がＮチャンネルＭ
ＯＳトランジスタであり、ＣＫＯ＝ ｒＯＪ 、ＣＫＯ
＝ｒｌＪのときがオフ、ＣＫＯ＝ ｒｌＪ 、ＣＫＯ＝
「０」のときがオンとなる。
従って、第６図（Ｃ）■に示す如く、データＤｉが入力
されるとき、入力クロックＣＫｉがＨレベルのまま変化
なければマスタ部ＭＬの出力は１クロツタ前にセットさ
れた状［ＭＤｏｕｔ、が保持され、スレーブ部ＳＬの出
力もこれまた１クロツク前にセットされた状ｆｍ Ｓ
Ｄ ｏｕ ｔｏが保持されるステーブル状態にある。
されるとき、入力クロックＣＫｉがＨレベルのまま変化
なければマスタ部ＭＬの出力は１クロツタ前にセットさ
れた状［ＭＤｏｕｔ、が保持され、スレーブ部ＳＬの出
力もこれまた１クロツク前にセットされた状ｆｍ Ｓ
Ｄ ｏｕ ｔｏが保持されるステーブル状態にある。
しかし入力クロックＣＫｉがＨ−Ｌに変化すればインバ
ータ２１の出力ＣＫＯがＨレベルになり、インバータ２
２の出力ＣＫＯがＬレベルになるので、スイッチング回
路２６がオン、スイッチング回路２７はオフの状態とな
り、第６図（Ｃ）■に示す如く、マスタ部ＭＬの出力Ｍ
Ｄｏｕｔは入力データＤｉとなるがスレーブ部ＳＬの出
力は■の状態と変わらない。そして第６図（Ｃ）■に示
す如く、この状態は入力クロックＣＫｉがＬレベルを保
持する間保持される。
ータ２１の出力ＣＫＯがＨレベルになり、インバータ２
２の出力ＣＫＯがＬレベルになるので、スイッチング回
路２６がオン、スイッチング回路２７はオフの状態とな
り、第６図（Ｃ）■に示す如く、マスタ部ＭＬの出力Ｍ
Ｄｏｕｔは入力データＤｉとなるがスレーブ部ＳＬの出
力は■の状態と変わらない。そして第６図（Ｃ）■に示
す如く、この状態は入力クロックＣＫｉがＬレベルを保
持する間保持される。
そして第６図（Ｃ）■に示す如く、入力クロックＣＫｉ
がＬ−Ｈに変化すれば、今度はスイッチング回路２６が
オフとなり、スイッチング回路２７がオンになるので、
マスタ部ＭＬのデータＤｉがスレーブ部ＳＬを経由して
出力されるので、マスタ部ＭＬの出力データＭＤｏｕｔ
及びスレーブ部ＳＬの出力データ５ＤｏｕｔはともにＤ
ｉとなり、かくしてインバータ２３への入力データＤｉ
がマスタ部ＭＬ及びスレーブ部ＳＬよりともに出力され
る。
がＬ−Ｈに変化すれば、今度はスイッチング回路２６が
オフとなり、スイッチング回路２７がオンになるので、
マスタ部ＭＬのデータＤｉがスレーブ部ＳＬを経由して
出力されるので、マスタ部ＭＬの出力データＭＤｏｕｔ
及びスレーブ部ＳＬの出力データ５ＤｏｕｔはともにＤ
ｉとなり、かくしてインバータ２３への入力データＤｉ
がマスタ部ＭＬ及びスレーブ部ＳＬよりともに出力され
る。
第６図（Ｄ）はこの入力データＤいと入力クロックＣＫ
ｉとマスタ部出力ＭＤｏｕｔ、スレーブ部出力５Ｄｏｕ
ｔの状態を示すタイムチャートである。
ｉとマスタ部出力ＭＤｏｕｔ、スレーブ部出力５Ｄｏｕ
ｔの状態を示すタイムチャートである。
前記の如く、マスタスレーブ・ラッチはクロックを入力
しないと信号が出力されない。そのため、例えば第５図
に示す如く、複数のマスタスレーブ・ランチ１５〜１９
とＲＡＭ２０等をＬＳＩで構成し、このうちＲＡＭ２０
をテストする場合、ＬＳＩのピンＰ４ 、Ｐｓよりそれ
ぞれクロックＣＬＫ１、ＣＬＫ２を入力しなければなら
ない。
しないと信号が出力されない。そのため、例えば第５図
に示す如く、複数のマスタスレーブ・ランチ１５〜１９
とＲＡＭ２０等をＬＳＩで構成し、このうちＲＡＭ２０
をテストする場合、ＬＳＩのピンＰ４ 、Ｐｓよりそれ
ぞれクロックＣＬＫ１、ＣＬＫ２を入力しなければなら
ない。
それ故、ＲＡＭ２０をテストする場合、クロックを複数
個人力しないと信号がＲＡＭ２０に伝達されないため、
このマスタスレーブ・ランチが複数段存在することによ
るわずられしさの外に、ピンＰｌからＲＡＭ２０へのア
ドレス部分へのＭ−Ｓランチの段数と、ピンＰ２からＲ
ＡＭ２０への入力データ部分へのＭ−Ｓラッチの段数が
異なることもあり、アドレス、入力データ等の同期状態
を判断してテストを行うことが必要など、これら入力ピ
ンＰ、〜Ｐ３あるいは出力ピンＰ５と、ＲＡＭ２０との
間におけるマスタスレーブ・ラッチの存在にもとづきＲ
ＡＭ２０のテストを行うときに問題があった。
個人力しないと信号がＲＡＭ２０に伝達されないため、
このマスタスレーブ・ランチが複数段存在することによ
るわずられしさの外に、ピンＰｌからＲＡＭ２０へのア
ドレス部分へのＭ−Ｓランチの段数と、ピンＰ２からＲ
ＡＭ２０への入力データ部分へのＭ−Ｓラッチの段数が
異なることもあり、アドレス、入力データ等の同期状態
を判断してテストを行うことが必要など、これら入力ピ
ンＰ、〜Ｐ３あるいは出力ピンＰ５と、ＲＡＭ２０との
間におけるマスタスレーブ・ラッチの存在にもとづきＲ
ＡＭ２０のテストを行うときに問題があった。
従って、これらのマスタスレーブ・ラッチをクロックで
同期的に制御せずにオン状態に保持しておけば、各入力
ピンＰ＋−Ｐｘ、出力ピンＰ、とＲＡＭ２０との間に直
接信号伝達が可能となるので、このようなラッチの制御
回路の提供が要求されている。
同期的に制御せずにオン状態に保持しておけば、各入力
ピンＰ＋−Ｐｘ、出力ピンＰ、とＲＡＭ２０との間に直
接信号伝達が可能となるので、このようなラッチの制御
回路の提供が要求されている。
本発明の目的は、このようなラッチの制御回路を提供す
ることである。
ることである。
Ｃ問題点を解決するための手段〕
前記目的を達成するため、本発明では、第１図に示す如
く、インバータｌとノア回路２によりクロック発生部３
を構成し、モード選択信号ＬＴＭが「０」のときは、第
６図に示す従来の場合と同様の、入力クロックＣＫｉに
よるＣＫＯ１ＣＫ万を得、これをマスタスレーブ・ラッ
チ４に印加する。なおマスタスレーブ・ラッチ４は従来
のものとは同一構成である。
く、インバータｌとノア回路２によりクロック発生部３
を構成し、モード選択信号ＬＴＭが「０」のときは、第
６図に示す従来の場合と同様の、入力クロックＣＫｉに
よるＣＫＯ１ＣＫ万を得、これをマスタスレーブ・ラッ
チ４に印加する。なおマスタスレーブ・ラッチ４は従来
のものとは同一構成である。
しかしモード選択信号ＬＴＭを「１」にすればノア回路
２より出力されるＣＫＯは常時Ｌレベルとなる。
２より出力されるＣＫＯは常時Ｌレベルとなる。
これによりモード選択ＬＴＭが「１」のときＣＫＯがＬ
になるため、マスタスレーブ・ラッチ４のスイッチング
回路（第６図のスイッチング回路２６．２７と同一構成
）はオンとなるので、マスタスレーブ・ラッチ４を入力
データＤＬＮがスルーで、それぞれマスタ部出力ＭＤｏ
ｕｔ、スレーブ部出力５Ｄｏｕｔとして出力される。
になるため、マスタスレーブ・ラッチ４のスイッチング
回路（第６図のスイッチング回路２６．２７と同一構成
）はオンとなるので、マスタスレーブ・ラッチ４を入力
データＤＬＮがスルーで、それぞれマスタ部出力ＭＤｏ
ｕｔ、スレーブ部出力５Ｄｏｕｔとして出力される。
モード選択信号ＬＴＭを「０」または「１」にすること
により、マスタスレーブ・ラッチを従来と同様に制御し
たり、スルー動作するように制御することが可能となる
。
により、マスタスレーブ・ラッチを従来と同様に制御し
たり、スルー動作するように制御することが可能となる
。
本発明の一実施例を第２図〜第４図にもとづき説明する
。
。
第２図は本発明の一実施例構成図、第３図は本発明の動
作説明図、第４図は本発明にもとづくＲＡＭテスト時の
概念図である。
作説明図、第４図は本発明にもとづくＲＡＭテスト時の
概念図である。
第２図において、第１図と同一記号は同一部分を示す。
第２図において、４はマスタスレーブ・ラッチであり、
第６図（Ｂ）で示すマスタスレーブ・ラッチと同一構造
である。５．６．７はインバータ、８．９はスイッチン
グ回路、ＭＬはマスタ部、ＳＬはスレーブ部である。こ
こでスイッチング回路８はその上の方に印加されるクロ
ックＣＫＯがＬレベルのときオンとなり、またスイッチ
ング回路９はこれまたその上方に印加されるクロックＣ
ＫＯがＬレベルのときオンとなる。
第６図（Ｂ）で示すマスタスレーブ・ラッチと同一構造
である。５．６．７はインバータ、８．９はスイッチン
グ回路、ＭＬはマスタ部、ＳＬはスレーブ部である。こ
こでスイッチング回路８はその上の方に印加されるクロ
ックＣＫＯがＬレベルのときオンとなり、またスイッチ
ング回路９はこれまたその上方に印加されるクロックＣ
ＫＯがＬレベルのときオンとなる。
ところで、第２図においてモード選択信号ＬＴＭを「０
」にすれば、クロック発生部３は、入力クロックＣＫｉ
のＨ，Ｌによりインバータｌの出力ＣＫＯとノア回路の
出力ＣＫＯは、第６図（Ａ）に示す従来のクロック発生
部の出力ＣＫＯ。
」にすれば、クロック発生部３は、入力クロックＣＫｉ
のＨ，Ｌによりインバータｌの出力ＣＫＯとノア回路の
出力ＣＫＯは、第６図（Ａ）に示す従来のクロック発生
部の出力ＣＫＯ。
ＣＫＯと同一になる。それ故、第３図（Ａ）の■〜■に
示す如く、モード選択信号ＬＴＭ＝ ｒＯＪのとき、第
６図（Ｂ）に示す従来のマスタスレーブ・ランチと同一
の動作を行う。
示す如く、モード選択信号ＬＴＭ＝ ｒＯＪのとき、第
６図（Ｂ）に示す従来のマスタスレーブ・ランチと同一
の動作を行う。
しかしモード選択信号ＬＴＭ＝ｒｌＪにすれば、ノア回
路２の出力ＣＫＯはＬとなりＣＫｉ＝Ｈにすることで、
スイッチング回路８．９は共にオンとなる。従って、イ
ンバータ５に入力されるデータＤｉはスイッチング回路
８をスルーしてマスタ部ＭＬにラッチされ、インパーク
７を経由してマスタ部出力ＭＤｏｕｔとして出力され、
またスイッチング回路９をスルーしてスレーブ部出力５
ＤｏｕＬとして出力されることになる。
路２の出力ＣＫＯはＬとなりＣＫｉ＝Ｈにすることで、
スイッチング回路８．９は共にオンとなる。従って、イ
ンバータ５に入力されるデータＤｉはスイッチング回路
８をスルーしてマスタ部ＭＬにラッチされ、インパーク
７を経由してマスタ部出力ＭＤｏｕｔとして出力され、
またスイッチング回路９をスルーしてスレーブ部出力５
ＤｏｕＬとして出力されることになる。
第３図（Ｂ）は上記の状態を示すものである。
従ってマスタスレーブ・ランチをスルー・モードで動作
させることができるので、第４図に示す如く、ＲＡＭｌ
０とピンＰ、〜Ｐ３の間に存在するマスタスレーブ・ラ
ッチをスルー動作させることができるためピンＰ、−Ｐ
３の入出力をマスタスレーブ・ラッチの存在を意識する
ことなくＲＡＭｌ０を動作させることができる。そのた
め、ピンＰＩ 、Ｐ、からＲＡＭｌ０に直接的に信号を
伝達することができ、ピンＰ３からＲＡＭｌ０の出力を
直接的に信号を取出すことができるので、ＲＡＭｌ０の
テストをマスタスレーブ・ラッチの存在によるも、これ
らにわずられされることなく容易に行うことができる。
させることができるので、第４図に示す如く、ＲＡＭｌ
０とピンＰ、〜Ｐ３の間に存在するマスタスレーブ・ラ
ッチをスルー動作させることができるためピンＰ、−Ｐ
３の入出力をマスタスレーブ・ラッチの存在を意識する
ことなくＲＡＭｌ０を動作させることができる。そのた
め、ピンＰＩ 、Ｐ、からＲＡＭｌ０に直接的に信号を
伝達することができ、ピンＰ３からＲＡＭｌ０の出力を
直接的に信号を取出すことができるので、ＲＡＭｌ０の
テストをマスタスレーブ・ラッチの存在によるも、これ
らにわずられされることなく容易に行うことができる。
なお上記説明ではＲＡＭの診断の例について説明したが
、本発明は勿論これのみに限定されるものではなく、Ｒ
ＯＭでも、他の論理回路の動作チエツク等にも適用でき
る。
、本発明は勿論これのみに限定されるものではなく、Ｒ
ＯＭでも、他の論理回路の動作チエツク等にも適用でき
る。
本発明によればＬＳＩにＲＡＭやマスタスレーブ・ラッ
チを形成しても、マスタスレーブ・ラッチを通常動作さ
せる場合のようにデータ出力用のクロックを必要としな
いので、ＬＳＩ内部のＲＡＭや論理回路等の故障検出を
容易とすることができる。
チを形成しても、マスタスレーブ・ラッチを通常動作さ
せる場合のようにデータ出力用のクロックを必要としな
いので、ＬＳＩ内部のＲＡＭや論理回路等の故障検出を
容易とすることができる。
またＬＳＩ内部のＲＡＭやＲＯＭ回路をＬＳＩの入出力
ピンからの信号のみで試験が可能となる。
ピンからの信号のみで試験が可能となる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例構成図、
第３図は本発明の動作説明図、
第４図は本発明にもとづくテスト概念図、第５図は従来
のＲＡＭテスト図、 第６図は従来のマスタスレーブ・ラッチ説明図である。 １・−インバータ ２・−ノア回路３− クロ
ック発生部 ４・−マスタスレーブ・ラッチ
のＲＡＭテスト図、 第６図は従来のマスタスレーブ・ラッチ説明図である。 １・−インバータ ２・−ノア回路３− クロ
ック発生部 ４・−マスタスレーブ・ラッチ
Claims (1)
- 【特許請求の範囲】 マスタ部とスレーブ部とスイッチ部を有するマスタスレ
ーブ・ラッチ（４）に対しクロックを供給するクロック
発生部を具備するマスタスレーブ・制御回路において、 クロック発生部（３）にモード選択信号ＬＴＭが入力さ
れるゲート（２）と、クロックが入力される入力手段（
１）を設け、 前記入力手段（１）の出力をゲート（２）にも印加し、 前記モード選択信号ＬＴＭにもとづき、マスタスレーブ
・ラッチを通常のマスタスレーブ・モードまたはデータ
スルーモードで動作させ、 マスタスレーブ・モード時にはマスタ部とスレーブ部の
入力側のスイッチ部に逆相クロックを入力し、データス
ルーモード時には同相のクロックを入力するようにした
ことを特徴とするマスタスレーブ・ラッチ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267394A JPH01109914A (ja) | 1987-10-23 | 1987-10-23 | マスタスレーブ・ラッチ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62267394A JPH01109914A (ja) | 1987-10-23 | 1987-10-23 | マスタスレーブ・ラッチ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109914A true JPH01109914A (ja) | 1989-04-26 |
Family
ID=17444236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62267394A Pending JPH01109914A (ja) | 1987-10-23 | 1987-10-23 | マスタスレーブ・ラッチ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999030A (en) * | 1996-12-30 | 1999-12-07 | Sony Corporation | Flip-flop circuit |
-
1987
- 1987-10-23 JP JP62267394A patent/JPH01109914A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999030A (en) * | 1996-12-30 | 1999-12-07 | Sony Corporation | Flip-flop circuit |
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