JPH0426509B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は、データ伝送装置に関し、特にたと
えば複数の非同期システム間のデータ伝送を可能
にするネツトワークの構成要素として用いられる
データ伝送装置に関する。 ［従来の技術］ 従来、非同期システム間のデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号 pp.268〜270）。たとえば、第８図
に示すように、非同期に動作するＡシステム７１
の出力とＢシステム７２の入力とに間にFIFOメ
モリ７３を接続し、Ａシステム７１の出力をバツ
フアする構成がとられる。 また、複数の非同期システム８１〜８４を接続
する場合には、第９図に示すように、各非同期シ
ステム間をFIFOメモリ８５〜８７で接続する。 ［発明が解決しようとする問題点］ ところで、従来のFIFOメモリは、単にデータ
のバツフア機能を有するだけであつた。そのた
め、このようなFIFOメモリで非同期システム間
を接続すると、第８図あるいは第９図に示すごと
く各非同期システムを直列的にしか接続すること
ができなかつた。したがつて、FIFOメモリによ
つて接続された全体システムは第９図に示すよう
な単純なカスケード接続によるパイプライン処理
機構を構築するにすぎず、その自由度が極めて低
いという問題点があつた。 この発明は、上記のような問題点を解決するた
めになされたもので、非同期システム間を接続し
て全体システムを構築する際にシステムの構築に
大きな自由度を与えることができるようなデータ
伝送装置を提供することを目的とする。 ［問題点を解決するための手段］ この発明は、非同期自走式シフトレジスタを用
いて入力データ伝送路と出力データ伝送路と分岐
データ伝送路とを構成し、入力データ伝送路上の
データが分岐すべきデータであるか否かを判定
し、分岐すべきデータであるときは入力データ伝
送路上のデータを分岐データ伝送路に与え、それ
以外のときは入力データ伝送路上のデータを出力
データ伝送路に与えるようにしたものである。 ［作用］ この発明では、従来のFIFOメモリが有するデ
ータのバツフア機能以外にデータの分岐機能を有
する。そのため、非同期システムを直列的のみな
らず並列的にも接続することができる。 ［実施例］ 第１図はこの発明の一実施例を示す概略ブロツ
ク図である。図において、入力データ伝送路１０
１に入力されたデータはこの入力データ伝送路１
０１を通つて選択的分岐制御部１０４に与えられ
る。選択的分岐制御部１０４は通常は入力データ
伝送路１０１から出力されたデータを出力データ
伝送路１０２に与える。分岐判定部１０５には予
め分岐条件が設定されており、その分岐条件と入
力データ伝送路１０１に入力されたデータが有す
る条件とを比較する。もし、２つの条件が一致し
た場合は、入力データ伝送路１０１に入力された
データが分岐すべきデータであると判定し、その
旨を選択的分岐制御部１０４に伝える。これに応
答して、選択的分岐制御部１０４は入力データ伝
送路１０１から出力されるデータを分岐データ伝
送路１０３に与えるように制御する。なお、入力
データ伝送路１０１、出力データ伝送路１０２お
よび分岐データ伝送路１０３は後述するような非
同期自走式シフトレジスタを用いて構成されてお
り、データのバツフア機能を有している。 第２Ａ図は第１図に示す入力データ伝送路１０
１、出力データ伝送路１０２および分岐データ伝
送路１０３に用いられる非同期自走式シフトレジ
スタの一例を示す概略ブロツク図である。この非
同期自走式シフトレジスタとは、入力されたデー
タが次段のレジスタの空いていることを条件とし
てシフトクロツクを用いずに自動的に出力方向へ
シフトされていくようなレジスタをいい、データ
のバツフア機能を有するものである。図におい
て、このシフトレジスタの各段は、並列データラ
ツチと、この並列データラツチに立上がりエツジ
トリガを与える転送制御回路（以下、Ｃ素子と称
する）から構成されている。各Ｃ素子３０１〜３
０３は、Ｐ０，Ｐ３の２つの入力を受け、Ｐ１，
Ｐ２の２つの出力を出す。Ｃ素子の内部状態はこ
の４つの信号の状態によつて決定され、下記の表
１に示すように、S₀〜S₈の９状態をとる。なお、
以下の説明では、論理値の「０」，「１」は、それ
ぞれ、信号値のローレベル、ハイレベルに相当す
る。

【表】

【表】 次に、上記S₀〜S₈の９状態の遷移図を第２Ｂ図
に示す。なお、第２Ｂ図において、＝は条件付き
の状態遷移を示し、→は無条件の状態遷移を表わ
す。また、Ｐ１↑，Ｐ１↓などは、それぞれ、信
号値の０から１、１から０への変化を示す。この
第２Ｂ図に示したサイクルＡを回るか、サイクル
Ｂを回るかはシフトレジスタの次段が受入れ可能
になる時刻と、前段が出力可能になる時刻の早遅
によるものであり、どちらにせよサイクルＡもし
くはＢを回ることによつて、前段のデータを次段
に伝搬させることが可能である。 第３図は第２Ａ図に示す非同期自走式シフトレ
ジスタを構成するＣ素子の回路の一例を示す図で
ある。このようなＣ素子を多段接続することによ
り、Ｃ素子は第２Ｂ図に示したような状態遷移を
行なつてデータの自律的な伝搬を行なう。 第４図は第１図に示す実施例の具体的な回路構
成の一例を示す図である。図において、入力デー
タ伝送路１０１は並列データラツチ５４０〜５４
５と、Ｃ素子５２０〜５２５とを含む非同期自走
式シフトレジスタによつて構成される。出力デー
タ伝送路１０２は並列データラツチ５４６および
５４７と、Ｃ素子５２６および５２７とを含む非
同期自走式レジスタによつて構成される。分岐デ
ータ伝送路１０３は並列データラツチ５４８およ
び５４９と、Ｃ素子５２８および５２９とを含む
非同期自走式レジスタによつて構成される。選択
的分岐制御部１０４は並列データラツチ５５０お
よび５５１と、４入力NANDゲート５８２〜５
８５と、２入力NANDゲート５８６〜５８９と、
２入力ORゲート５８１と、Ｄ型ラツチ５５６と
によつて構成される。分岐判定部１０５はＤ型フ
リツプフロツプ５５２と、比較データレジスタ５
５３と、マスクデータレジスタ５５４と、排他的
論理和回路５１０と、オープンコレクタ２入力
NANDゲート回路５１１と、Ｄ型フリツプフロ
ツプ５５５とによつて構成される。 次に、第４図の実施例の動作を説明するが、こ
の実施例では、データは複数のワーードからなる
パケツトの形態をとつており、かつ、各ワードは
データ値とは別に先頭ワードであることを示すた
めのBOPと、末尾ワードであることを示すため
のの２ビツトのタグビツトを持ち、また、
先頭ワードは分岐条件となる先行情報を有するも
のとする。 まず、パケツトの先頭が入力データ伝送路１０
１に入力され、Ｃ素子５２１の段まで達するとＣ
素子５２１のＰ２出力は０から１に変化し、前段
の並列データラツチ５４０の記憶している先頭ワ
ードのデータ値を、並列データラツチ５４１に記
憶する。このとき、ノードＡ（BOPビツト）は０
から１に変化するので、Ｄ型フリツプフロツプ５
５２は並列データラツチ５４１と同様にパケツト
の先頭ワードのデータ値をラツチする。ラツチさ
れた先頭ワードは、排他的論理和回路５１０で比
較データレジスタ５５３の値と比較され、
NANDゲート回路５１１で比較不要ビツトがマ
スクされて、比較結果すなわち、分岐の判定がＤ
型フリツプフロツプ５５５に対して出力される。
この間、パケツトは入力データ伝送路５０１上を
伝搬して、先頭ワードがＣ素子５２３の段まで達
するとノードＢ（BOPビツト）が０から１に変化
して、Ｄ型フリツプフロツプ５５５は分岐判定結
果をラツチし、この結果をＤ型ラツチ５５６に対
して出力する。 一方、Ｄ型ラツチ５５６は、このパケツトに先
行するパケツトの通過後にノードＣ（ビツ
ト）とノードＤ（Ｃ素子５２５のＰ２出力）が０
になつた時点ででＤ型フリツプフロツプ５５５か
らの入力をラツチして、４入力NANDゲート５
８２〜５８５の入力を制御する。分岐条件が０の
ときは、分岐をさせないためにNANDゲート５
８４，５８５に対しては０を出力し、NANDゲ
ート５８２，５８３に対しては１を出力してパケ
ツトが出力データ伝送路１０２に伝搬するように
制御する。分岐条件が１のときは、逆の制御を行
ないパケツトが分岐データ伝送路１０３に伝搬す
るように制御する。なお、このとき、どちらに伝
搬してもＣ素子５２５のP3入力に応答が返るよ
うにするために、NANDゲート５８２，５８４
と同様の動作を行なうオープンコレクタNAND
ゲート５８３，５８５を設けてこれらの出力を負
論理ワイヤードORしてＣ素子５２５のＰ３入力
に送るように構成されている。 上記のような回路構成とすることによつて、デ
ータの自然な流れを乱すことなくデータの分岐が
実現できる。これは、分岐部におけるデータの伝
搬遅延が伝送路の他の部分と同じになるように回
路を構成した結果であり、もし分岐部の伝搬遅延
が他の部分より大きいと、分岐部での伝搬遅延が
全体のデータの流れを規制することになる。ま
た、パケツトの先頭ワードの流れに沿つて分岐判
定がなされるようにし、分岐判定および制御部を
パイプライン処理構成としたことによつてデータ
の自然な流れを乱さずにデータ分岐を実現するこ
とができる。 第５図は第１図に示す実施例がデータの分岐機
能を備えるのに対して、データの合流機能を備え
たデータ伝送装置の一例を示す概略ブロツク図で
ある。図において、入力データ伝送路１１１およ
び合流データ伝送路１１３には、それぞれ別系統
のデータが与えられる。これら入力データ伝送路
１１１および合流データ伝送路１１３の出力は合
流制御部１１５に与えられる。合流制御部１１５
は通常は入力データ伝送路１１１からのデータを
出力データ伝送路１１２に出力する。空きバツフ
ア監視部１１４は入力データ伝送路１１１および
出力データ伝送路１１２の空き状態を常時監視し
ており、両方の伝送路に空きバツフアが存在する
ときはその旨を合流制御部１１５に伝える。合流
制御部１１５は空きバツフア監視部１１４が入力
データ伝送路１１１および出力データ伝送路１１
２の両方に空きバツフアが存在することを検出し
たことに応答して、合流データ伝送路１１３から
のデータを出力データ伝送路１１２に与える。な
お、空きバツフア監視部１１４が入力データ伝送
路１１１および出力データ伝送路１１２の両方の
空き状態を監視するのは、入力データ伝送路１１
１上のデータの伝搬を妨げないようにするため
と、合流データを格納するバツフアを出力データ
伝送路１１２で確保するためである。入力データ
伝送路１１１、出力データ伝送路１１２および合
流データ伝送路１１３には、前述のような非同期
自走式のシフトレジスタが用いられる。 第６図は第５図に示すデータ伝送装置の具体的
な回路構成の一例を示す図である。図において、
入力データ伝送路１１１は並列データラツチ６４
０〜６４２と、Ｃ素子６２０〜６２２とを含む非
同期自走式シフトレジスタによつて構成される。
出力データ伝送路１１２は並列データラツチ６４
５〜６４７と、Ｃ素子６５２〜６２７とを含む非
同期自走式シフトレジスタによつて構成される。
合流データ伝送路１１３は並列データラツチ６４
８および６４９と、Ｃ素子６２８および６２９と
を含む非同期自走式シフトレジスタよつて構成さ
れる。空きバツフア監視部１１４はインバータ６
６０〜６６７によつて構成される。合流制御部１
１５は並列データラツチ６４３，６４４および６
５０と、Ｃ素子６２３，６２４および６３０と、
２入力ANDゲート６７１と、SRフリツプフロツ
プ６７２および６７３と、２入力NORゲート６
８２とによつて構成される。 次に、第６図に示すデータ伝送装置の動作を説
明する。このデータ伝送装置は、入力データ伝送
路１１１と出力データ伝送路１１２とからなる本
線に、合流データ伝送路１１３上のデータを合流
させるものであるが、データの流れは、本線上の
流れを優先し、本線上に空きバツフアが存在する
ときのみ合流を許す構成となつている。すなわ
ち、本線上にデータが存在しないときには、オー
プンコレクタインバータ６６０〜６６７の出力の
負論理ワイヤードOR出力が１となるので、合流
データ伝送路１１３にデータが到着してノードＡ
（BOPビツト）が１となると２入力ANDゲート
６７１の２入力がともに１となつて２入力AND
ゲート６７１の出力が１となり、SRフリツプフ
ロツプ６７２をセツトし、逆にSRフリツプフロ
ツプ６７３をリセツトする。これによつて、合流
データ伝送路１１３に対しては、SRフリツプフ
ロツプ６７２から４入力NANDゲート６７８へ
の入力が１となるので、Ｃ素子６３０が他のＣ素
子と同様の動作を行なうようになり、またこれと
同時に並列データラツチ６５０が出力可能になる
ので合流データ伝送路上のデータが本線に合流す
る。一方、入力データ伝送路１１１に対しては
SRフリツプフロツプ６７３から４入力NANDゲ
ート６７４への入力が０となるのでＣ素子６２３
は前段のデータを伝搬しない。なお、このとき並
列データラツチ６４３の出力がハイインピーダン
ス状態になるため合流動作中に入力データ伝送路
１１１にデータが到着したとしても合流を妨げる
ことはない。 一方、１パケツトのデータの合流が完了すると
再び本線上のデータが流れるように制御する。す
なわち、Ｃ素子６２９がパケツトの末尾ワードを
送出するとノードＢ（ビツト）が０になり、
さらに、Ｃ素子６３０がこれを受取るとノードＣ
が０になる。したがつて、ノードＢ，Ｃの信号を
入力とする２入力NORゲート６８１の出力が１
になり、SRフリツプフロツプ６７２がリセツト
され、次のパケツトの伝搬がＣ素子６２９と６３
０との間で起こらないようになる。また、合流し
たパケツトの末尾ワードが出力データ伝送路１１
２の初段に受取られたとき、すなわちノードＤ
（ビツト）とノードＥがともに０になつたと
き、２入力NORゲート６８２の入力信号がとも
に０となるため、SRフリツプフロツプ６７３が
セツトされてＣ素子６２３は前段のデータを伝搬
するようになり本線上をデータが流れ得るように
なる。 合流点のＣ素子６２４にはオープンコレクタ
NANDゲートを用いたので、Ｃ素子の遅延段数
は他のＣ素子と同じゲート２段分であり、他のＣ
素子とほとんどど同じ速度で動作するため、合流
データのないときには本線上のデータの自然な流
れを妨げない。 以上のように、本線上のデータの流れを優先し
つつ、合流のための空きバツフアが確保されてい
るときのみ合流データ伝送路１１３のパケツトが
出力データ伝送路１１２に合流できるようにした
ことにより、効率的な合流機構が実現できた。 第１図あるいは第４図に示すデータ伝送装置
と、第５図あるいは第６図に示すデータ伝送装置
をネツトワーク要素として用いることにより、機
能分散システムの構築が可能である。機能分散ネ
ツトワークを用いて構成した演算器の一例を第７
図に示す。 第７図において、外部系からインタフエイス２
００を介して流入するパケツトは、図示のように
オペコードとデータからなる２ワードのパケツト
である。一方、演算処理部は機能別に加算器２０
７、減算器２０８、乗算器２０９に分かれてい
る。選択的分岐部２０４〜２０６では、入力パケ
ツトの１ワード目すなわちオペコードを比較デー
タと比べて一致した場合のみ対応する演算処理部
にパケツトを分岐させる。各演算処理部では、入
力パケツトのデータ１（Ｄ１）とデータ２（Ｄ２）
の間の演算を行ない、図示のように結果フラグと
結果データからなるパケツトを出力する。出力パ
ケツトは合流部２０１〜２０３を用いて収集され
てインタフエイス２００に送られる。なお、各処
理部の前後には、各機能間で動的な負荷のバラン
スを保つために、非同期自走式シフトレジスタを
用いたキユーバツフアを設けるものとする。 ［発明の効果］ 以上のように、この発明によれば、従来のよう
なFIFOメモリのデータバツフア機能とともに、
データの分岐機能を備えているので、このような
データ伝送装置を用いて非同期ネツトワークを構
成すれば、非常に自由度の高いネツトワークを実
現することができる。そして、このようなデータ
伝送装置を用いて機能分散ネツトワークシステム
を構成した場合は、各処理要素が個別に有するべ
きデータバツフアをデータ伝送装置上に統合する
ことができるため、システム全体としてのバツフ
アサイズを低減することができる。 また、この発明によれば、各伝送路に非同期自
走式シフトレジスタを用いているので、RAMの
ようなメモリを用いてバツフア手段とする場合に
比べて、素子遅延だけの伝搬遅延でデータが高速
に伝送できる。そしてこのような非同期自走式シ
フトレジスタは従来のFIFOメモリに対するプツ
シユ動作、ポツプ動作と同様に簡単な方法でデー
タの転送制御を行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロツ
ク図である。第２Ａ図は第１図に示す入力データ
伝送路１０１、出力データ伝送路１０２および分
岐データ伝送路１０３に用いられる非同期自走式
のシフトレジスタの構成の一例を示す概略ブロツ
ク図である。第２Ｂ図は第２Ａ図に示すＣ素子３
０１〜３０３の状態遷移を示す図である。第３図
は第２Ａ図に示すＣ素子の具体的な回路構成の一
例を示す図である。第４図は第１図に示す実施例
の具体的な回路構成の一例を示す図である。第５
図はデータの合流機能を有するデータ伝送装置の
一例を示す概略ブロツク図である。第６図は第５
図に示すデータ伝送装置の具体的な回路構成の一
例を示す図である。第７図は第１図および第５図
に示すデータ伝送装置によつて構成された機能分
散ネツトワークシステムの一例を示す図である。
第８図および第９図は従来の非同期システムの構
成を示すブロツク図である。 図において、１０１は入力データ伝送路、１０
２は出力データ伝送路、１０３は分岐データ伝送
路、１０４は選択的分岐制御部、１０５は分岐判
定部を示す。

Claims (1)

1. 【特許請求の範囲】 １ 非同期システム間のデータ伝送を行なうデー
   タ伝送装置であつて、 入力データ伝送路と、 出力データ伝送路と、 分岐データ伝送路と、 前記入力データ伝送路上のデータが分岐すべき
   データであるか否かを判定する分岐判定手段と、
   通常は前記入力データ伝送路上のデータを前記出
   力データ伝送路に与え、前記分岐データ判定手段
   が前記入力データ伝送路上のデータが分岐すべき
   データであることを判定したことに応答して、入
   力データ伝送路上のデータを前記分岐データ伝送
   路に与えるように制御する分岐制御手段とを備
   え、 前記入力データ伝送路、出力データ伝送路およ
   び分岐データ伝送路は、入力されたデータが次段
   のレジスタの空いていることを条件としてシフト
   クロツクを用いずに自動的に出力方向へシフトさ
   れていくような非同期自走式シフトレジスタを用
   いて構成されている、データ伝送装置。 ２ 前記分岐判定手段は、予め設定されている分
   岐条件と前記入力データ伝送路上のデータが含む
   条件とが一致したか否かによつて該データが分岐
   すべきデータであるか否かを判定することを特徴
   とする、特許請求の範囲第１項記載のデータ伝送
   装置。