JPS629449A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主として非同期で動作するシステム間でデ
ータ伝送を行なうデータ伝送装置に関し、特にその合流
部の構成に関するものである。

〔従来の技術〕

従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバッファとして用いる方法が一般
的であった。ところがこのＦＩＦＯメそりは単にデータ
のバッファ機能を有するだけであるので、このようなＦ
ＩＦＯメモリを非同期システム間のデータ伝送に用いる
ようにすると複数の非同期システムを直列的にしか接続
することができず、そのためＦＩＦＯメそりに接続され
た全体システムは単純なカスケード接続によるパイプラ
イン処理機構を構築するにすぎず、その自由度が極めて
低いという問題があった。

これに対し、本件出願人は非同期システム間を接続して
全体システムを構築する際に、大きな自由度を与えるこ
とのできるデータ伝送装置を開発し出願している（特願
昭６０−３３０３５号、特願昭６０−３３０３６号参照
）。以下、このデータ伝送装置について説明する。

第１図は上記データ伝送装置のシステムを示す図であり
、図において、５はデータ伝送路、２ａ〜２Ｃは分岐部
、３ａ〜３Ｃは合流部、１ａ〜ＩＣは処理要素、４はイ
ンタフェースである。

このような装置において、外部系からインタフェース４
を介して流入するパケットデータはネットワーク要素３
ａ及び２ａ〜２ｃの間を巡回しながら処理要素１ａ〜Ｉ
Ｃのいずれかに到達し、該処理要素１ａ〜ＩＣで分散処
理された後、ネットワーク要素３ｂ及び３Ｃによって処
理結果が収集され、インタフェース４を介しセ再び外部
系へ送出される。

ここで、第６図に上記データ伝送路に用いられる非同期
自走式シフトレジスタの一例を示す。この非同期自走式
シフトレジスタとは、入力されたデータが次段のレジス
タの空いていることを条件としてシフトクロックを用い
ずに自動的に出力方向ヘシフトされていくようなレジス
タをいい、データのバッファ機能を有するものである。

そしてこの非同期自走式シフトレジスタの各段は、並列
データラッチしとこの並列データランチに立上りエツジ
トリガを与える転送制御回路Ｃ（以下、Ｃ素子と称す）
とから構成されている。また上記Ｃ素子は例えば第７図
に示すように、３人力ＮＡＮＤ回路Ｃ１ｌ及び２人力Ｎ
ＡＮＤ回路Ｃ１２，Ｃ１３により構成されている。なお
図では初期化のためのｆＮＩＴ信号は省略している。

ここで、上記Ｃ素子は、ＰＯ，Ｐ３の２つの入力を受け
、Ｐｉ、Ｐ２に２つの出力を出すものであり、Ｃ素子の
内部状態はこの４つの信号の状態によって決定され、下
記の表１に示すように、５Ｏ−３８の９状態をとる。な
お、以下の説明では、論理値のｒＯＪ、ｒｌＪは、それ
ぞれ信号値のローレベル、ハイレベルに相当スる。

表１ 次に、上記ＳＯ〜Ｓ８の９状態の遷移図を第８図に示す
。なお、第８図において、→は条件付きの状態遷移を示
し、−は無条件の状態遷移を表わす、また、Ｐ１↑、Ｐ
１↓などは、それぞれ信号値の「０」からｒｌＪ、ｒｌ
Ｊから「０」への変化を示す。この第８図に示したサイ
クルＡを回るか、サイクルＢを回るかはシフトレジスタ
の次段が受入れ可能になる時刻と、前段が出力可能にな
る時刻の早遅によるものであり、どちらにせよりイクル
ＡもしくはＢを回ることによって、前段のデータを次段
に伝播させることが可能である。

第９図は分岐部の具体的な回路構成の一例を示す図であ
る。ここでこの例では、データは複数のワードからなる
パケットの形態をとっており、かつ、各ワードはデータ
値とは別に先頭ワードであることを示すためのＢＯＰと
、末尾ワードであることを示すためるＥＯＰの２ピント
の制御ビットを持ち、また、先頭ワードは分岐条件とな
る先行情報を有するものとする。

この分岐部は、通常は入力データ伝送路１０上のデータ
を選択的分岐制御部４０を介して出力データ伝送路２０
に与え、一方分岐判定部５０において入力データが本分
岐部で分岐すべきデータであると判定された場合は、該
入力データを上記分岐制御部４０を介して分岐データ伝
送路３０に分岐せしめるものである。

まずパケットの先頭がＣ素子１２ａの段まで達すると、
該Ｃ素子１２ａのＰ２出力はｒＯＪから「１」に変化し
、前段のデータラッチｌｌａに記憶されている先頭ワー
ドのデータ値がデータランチｌｌｂに記憶される。この
ときノードＡ（ＢＯＰビット）は、ｒＯＪから「１」に
変化するので・分岐判定部５０のＤ型フリップフロップ
５１にデータラッチｌｌｂと同様にパケットの先頭ワー
ドのデータ値がラッチされる。この゛ラッチされた先頭
ワードは、排他的論理和回路５４で比較データレジスタ
５２の値と比較され、ＮＡＮＤゲート回路５５で比較不
要ビットがマスクされて、比較結果、即ち分岐の判定が
Ｄ型フリップフロップ５６に対して出力される。この間
、パケットは入力データ伝送路１０上を伝播し、その先
頭ワードがＣ素子１２ｂの段まで達するとノードＢ　（
ＢＯＰビット）がｒＯＪから「１」に変化し、これによ
り上記り型フリップフロップ５６に分岐判定結果がラッ
チされ、この結果が分岐制御部４０のＤ型ラッチ４４に
対して出力される。

一方、Ｄ型）ツチ４４には、上記パケットに先行するパ
ケットの通過後にノードＣ（ＥＯＰビット）とノードＤ
　（Ｃ素子１２ＣのＰ２出力）が「０」になった時点で
Ｄ型フリップフロップ５６からの入力がラッチされ、こ
れにより４人力ＮＡＮＤゲー）４２ａ〜４２ｄの入力が
制御される。

即ち、分岐条件が「０」のときは、分岐させないために
ＮＡＮＤゲー）４２Ｃ，４２ｄに対して「０」を出力し
、ＮＡＮＤゲート４２ａ、４２ｂに対しては「１」を出
力して、パケットが出力データ伝送路２０に伝播される
ように制御する。逆に分岐条件が「１」のときは、逆の
制御が行なわれ、パケットは分岐データ伝送路３０に伝
播される。　　　゛ このとき、パケットがどちらに伝播してもＣｓ子１２ｃ
の２３人力に応答が返るようにするために、ＮＡＮＤゲ
ート４２ａ、４２Ｃと同様の動作を行なうオーブンコレ
クタＮＡＮＤゲート４２ｂ。

４２ｄが設けられており、これらの出力は負論理ワイヤ
ードＯＲされてＣ素子１２Ｃの２３人力に送られる。

また第１０図は合流部の回路構成の一例を示し、この合
流部は通常は入力データ伝送路１０上のデータを合流制
御部６ｏを介して出力データ伝送路２０に与え、一方人
力、出力の両データ伝送路・即ち本線の空き状態を空き
バッファ監視部８０にて監視しておき、画伝送路上で所
定の空きバッファが検出されたとき合流制御部６０によ
って合流データ伝送路７０上のデータを本線に合流せし
るものである。

まず、本線上にデータが存在しないときには、空きバッ
ファ監視部８０を構成する各オープンコレクタインバー
タの出力の負論理ワイヤードＯＲ出力が白」となるので
、合流データ伝送路７０にデータが到着してノードＡが
「１」となると、２人力ＡＮＤゲート６３の２人力がと
もに「１」となってその出力が「１」となり、ＳＲフリ
ップフロップ６４ｂがセントされ、逆にＳＲフリップフ
ロップ６４ａがリセットされる。これによって、合流デ
ータ伝送路７０に対しては、ＳＲフリップフロップ６４
ｂから４人力ＮＡＮＤゲート６６ｂへの入力がｒｌＪと
なり、Ｃ素子６２ｂが他のＣ素子と同様の動作を行なう
ようになる。またこれと同時にデータランチ６１ｂが出
力可能になるので、合流データ伝送路７０上のデータが
本線に合流する。一方、入力データ伝送路１０に対して
は、ＳＲフリップフロップ６４ａから４人力ＮＡＮＤゲ
ート６６ａへの入力がｒＯＪとなり、このためＣ素子６
２ａは前段のデータを伝播しない。なお、このときデー
タラッチ６１ａの出力がハイインピーダンス状態になる
ため、合流動作中に入力データ伝送路１０にデータが到
着したとしても合流を妨げることはない。

一方、１パケツトのデータの合流が完了すると、再び本
線上のデータが流れるように制御される。

即ち、Ｃ素子７２ａの段がパケットの末尾ワードを送出
するとノードＢ　（ＥＯＰビット）が「０」になり、さ
らに、Ｃ素子６２ｂがこれを受取るとノードＣが「０」
になる。従ってノードＢ、　Ｃの信号を入力とする２人
力ＮＯＲゲート６５ｂの出力が「１」になり、ＳＲフリ
ップフロップ６４ｂがリセットされ、次のパケットの伝
播がＣ素子７２ａと６２ｂとの間で起こらないようにな
る。また、合流したパケットの末尾ワードが出力データ
伝送路２０の初段に受取られたとき、即ちノードＤ　（
ＥＯＰビット）とノードＥがともに「０」になったとき
、２人力ＮＯＲゲート６５ａの入力信号がともに「０」
となるため、ＳＲフリ７プフロンブ６４ａがセットされ
てＣ素子６２ａは前段のデータを伝播するようになり、
本線上をデータが流れる得るようになる。

以上のようにしてパケットが伝播されるとき、Ｃ素子６
２ｃからＣＳ子６２ａ及び６２ｂの２３人力に応答が返
るようオーブンコレクタＮＡＮＤ力に送られる。

【発明が解決しようとする間一点〕

しかるにこのようなデータ伝送装置では、データの合流
に際し、本線上のデータの流れを阻害してしまうことが
ある。即ち、パケットデータは、通常それを構成する各
ワードデータが所定の段数層れた状態で転送されており
、従って合流パケットの先頭が本線に合流した後、該パ
ケットの後方ワードが到着しないとき、本線と合流線と
がいつまでも切り換え制御されず、本線上のデータの流
れが阻害されてしまうのである。

この発明は、かかる点に鑑みてなされたもので、本線上
のデータの流れを阻害することなく、合流動作をすばや
く行なうことのできるデータ伝送装置を提供することを
目的としている。

〔問題点を解決するための手段〕

この発明に係るデータ伝送装置は、データラッチ及びＣ
素子からなる自走式シフトレジスタを用いてデータ伝送
路を構成したものにおいて、その合流部に、本線上の空
き状態を検知する空きバッファ検知手段と、合流データ
伝送路の所定位置にて最終ワードを検知する最終ワード
検知手段とを設け、本線に空きがあり、かつ合流パケッ
トの最終ワードが所定位置に到着したとき合流を許可す
るようにしたものである。

〔作用〕

この発明においては、パケットデータの合流に際し、合
流部の停止位置まで合流パケットの先頭が来て、かつそ
の最終ワードが所定の位置まで来−たとき該合流パケッ
トはそろったと判断し、このとき本線に空きがあること
を確認して合流が許可される。

〔実施例〕

以下、本発明の実施例を図について説明する。

本発明の一実施例によるデータ伝送装置の全体構成、及
び分岐部の構成は、それぞれ第１図及び第９図で示した
ものと同様であるのでその説明は省略し、以下、合流部
について説明する。

第２図は本発明の一実施例による合流部のブロック図を
示し、図中第１０図と間−符号は同−又は相当部分を示
している。９０は合流パケットの最終ワードの到着を検
知する最終ワード検知手段であり、これは該最終ワード
を合流部の停止位置より１〜所定ワード数後方に検知し
たとき合流パケットはそろったと判断して、パック信号
を出力するものである。そして本実施例における合流制
御部６０は、このパック信号及び空きバッファ監視部８
０の監視結果に応じて合流制御を行なうようになってい
る。

第３図に上記合流部の具体的な回路構成の要部を示して
いる。ここで、この例ではパケットは２ワードからなる
ものとする０図中、９０は最終ワード検知手段としての
ＯＲゲートであり、そのゲート出力（パック信号）は合
流制御部６０のＡＮ゛Ｄゲート６３に入力されている。

次に動作について説明する。

合流制御の動作は前記従来例で示した動作とほぼ同様で
あるが、本実施例では、本線上の空きだけでなく、合流
パケットの最終ワードが所定位置に到着したことをも検
知して、即ち合流パケットがそろった（パックされた）
ということをも判断して合流許可を行なうようにしてい
る。

第３図及び第１０図を用いて合流許可までの動作をより
詳細に説明すると、まず本線上にデータが存在しないと
き、空きバッファ監視部８０の出力は「１」となり、ま
た合流データ伝送路７０にパケットの先頭が到着すると
ノードＡが「１」となる。本実施例では、この状態では
まだ合流は許可されない。そして合流パケットの最終ワ
ードがデータラッチ７１ｂに到着してノードＧが「１」
となったとき、ＯＲゲー）９０の出力（パック信号）も
「１」となり、この結果ＡＮＤゲート６３の入力は全て
「１」となってその出力がｒｌＪとなる。これによりＳ
Ｒフリップフロップ６４ｂがセットされ、合流データ伝
送路７０に対しては、該ＳＲフリップフロップ６４１）
から４人力ＮＡＮＤゲート６６ｂへの入力がｒｌＪとな
り、Ｃ素子６２ｂが他のＣｓ子と同様の動作を行なうよ
うになる。またこれと同時にデータラッチ６１ｂが出力
可能になるので、合流データ伝送路７０上のパケットは
バンクされた形で本線に合流する。

このときの入力データ伝送路１０の制御、及び合流完了
後の動作は前記従来例で説明したのと同様である。

このような本実施例装置では、データの合流に際し、合
流パケットの最終ワードが所定の位置に到着したことを
検知し、かつ本線上に空きバッファが存在することを確
認して合流を許可するようにしたので、合流パケットは
パックされた状態で合流することとなり、合流動作はす
ばやく行なわれ、本線上のデータの流れが阻害されるこ
とはない。

ここで、合流パケットの最終ワードの検知位置をデータ
ラッチ７１ｂの段としたのは、データが転送されている
状態では、この位置まで最終ワードが到着すればほぼバ
ンクされたと見てよいからであり、合流パケット（２ワ
ードパケツト）が完全に停止した状態では、勿論最終ワ
ードはデータラッチ７１ａの段で検知されることとなる
。

第４図は本発明の他の実施例を示し、これは並列データ
ラッチの間にＣ素子を２段設けて伝送路　　・を構成し
、該装置に本発明の合流部を通用したものである。この
ような構成は、データの転送速度に対してＣ素子間の制
御信号の方が速い場合等に有効なものであり、その動作
については上記実施例と同様である。なお、本実施例の
ように構成する場合は、各Ｃ素子は第５図（ａ）に示す
ような回路構成とするのが望ましい。さらにＣ素子の構
成としては各種の構成が考えられ、例えば第５図（ｂ）
に示すように、２人力ＮＡＮＤゲートＣ１４，Ｃ１５、
Ｃ１６，負論理入力ＯＲゲートｃ１７．インバータＣ１
８によって構成してもよい。

なお、上記実施例ではパケットのワード数を２ワードと
したが、このパケットのワード数はこれに限られるもの
ではな（，３ワ一ド以上のパケットの場合にも本発明を
同様に通用できるのは勿論である。

また、上記実施例では人、出力データ伝送路の空きバッ
ファを監視するようしたが、本線がループ状に形成され
、データが止まらないという条件のもとでは、合流部の
後方、即ち入力データ伝送路の空きバッファのみを監視
すればよい。つまり、上記条件のもとでは、本線におけ
る合流部の後方の空きバッファを監視すれば、前方のそ
れを見たのと等価になるのであり、このような実施例に
よれば、出力データ伝送路の空きバッファ監視部が省略
でき、回路構成が簡単化される。

また、上記実施例では、非同期システム間でデータ伝送
を行なう場合について説明したが、本発明は同期システ
ム間でデータ伝送を行なう場合についても同様に適用で
き、この場合はＣ素子を同期式制御素子とすればよい。

〔発明の効果〕

以上のように、本発明によれば、データランチ及びＣｓ
子からなる自走式シフトレジスタを用いてデータ伝送路
を構成してなるデータ伝送装置において、データの合流
に際し、本線に空きがあり、かつ合流データ伝送路の所
定位置で最終ワードの到着を検知して合流パケットがそ
ろったと判断した後合流を許可するようにしたので、合
流動作をすばやく行なわせることができ、従って合流時
に本線上のデータの流れを阻害することを防止できる効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装置の全体
構成図、第２図はその合流部のブロック構成図、第３図
はその合流部の具体的な回路の要部構成図、第４図は本
発明の他の実施例を示す図・第５図（ａｌ　（ｂ）はＣ
素子の回路構成例を示す図、第６図は本件出願人の既に
開発したデータ伝送装置の伝送路を構成する非同期自走
式シフトレジスタの構成例を示す概略ブロック図、第７
図はそのＣ素子の具体的な回路構成の一例を示す図、第
８図はＣ素子の状態遷移を示す図、第９図は本件出願人
の既に開発したデータ伝送装置の分岐部の具体的な回路
構成を示す図、第１０図はその合流部の具体的な回路構
成例を示す図である。 ２０・・・出力データ伝送路、３０・・・分岐データ伝
送路、６０・・・合流制御部、７０・・・合流データ伝
送路、８０・・・空きバッファ監視部、９０・・・最終
ワード検知手段。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）入力データ伝送路及び出力データ伝送路からなる
   本線データ伝送路、分岐データ伝送路、及び合流データ
   伝送路が、複数のデータ記憶手段及び隣接段の転送制御
   回路からの制御信号に応じて自段のデータ記憶手段を制
   御する各段の転送制御回路からなるシフトレジスタを用
   いて構成されてなるデータ伝送装置であって、 上記本線に所定の空きバッファが存在するとき空き検知
   信号を出力する空きバッファ検知手段と、上記合流デー
   タ伝送路の合流側端から所定ワード数の位置に合流パケ
   ットデータの最終ワードが到着したときパック信号を出
   力する最終ワード検知手段とを有し、 上記空き検知信号及びパック信号を受けたとき上記合流
   パケットデータの本線への合流を許可する合流制御手段
   を備えたことを特徴とするデータ伝送装置。