JPS61262957A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS61262957A JPS61262957A JP10667185A JP10667185A JPS61262957A JP S61262957 A JPS61262957 A JP S61262957A JP 10667185 A JP10667185 A JP 10667185A JP 10667185 A JP10667185 A JP 10667185A JP S61262957 A JPS61262957 A JP S61262957A
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- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
こ・の発明は、主として非同期動作するシステＪえ間で
データ伝送を行なうデータ伝送装置に関し、特にデータ
を選択的に条件分岐させるデータ伝送装置に関するもの
である。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバ・７フ！として用いる方法が一
般的であった（−インタフェイス １９８４年８月号
第２６８頁〜第２７０頁参照）。 例えば、非同期に動作するＡシステムとＢシステム間で
データ伝送を行なう場合には、第８図に示されるように
、Ａシステム１の出力とＢシステム２の入力との間にＦ
ＩＦＯノモリ３を接続し、Ａシステム１の出力をバッフ
ァする構成がとられる。 また複数の非同期システム間でデータ伝送を行なう場合
に
データ伝送を行なうデータ伝送装置に関し、特にデータ
を選択的に条件分岐させるデータ伝送装置に関するもの
である。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリをシステム間のバ・７フ！として用いる方法が一
般的であった（−インタフェイス １９８４年８月号
第２６８頁〜第２７０頁参照）。 例えば、非同期に動作するＡシステムとＢシステム間で
データ伝送を行なう場合には、第８図に示されるように
、Ａシステム１の出力とＢシステム２の入力との間にＦ
ＩＦＯノモリ３を接続し、Ａシステム１の出力をバッフ
ァする構成がとられる。 また複数の非同期システム間でデータ伝送を行なう場合
に
【」′、第９図に示されるように、各非同期システム
４〜７間にＦ Ｉ Ｆ Ｏメモリ８〜ＩＯを接続する構
成がとられる。 ところで従来のデータ伝送装置では、ＦＩＦＯメモリは
眼にデータのバッファ機能を有するだけであるので、ご
のようなＦ Ｉ Ｆ’Ｏメモリを非同期システム間のデ
ータ伝送に用いるようにすると複数の非同期システムを
直列的にしか接続することができず、そめためＦＩＦＯ
メモリによって接続された全体システムは単純なカスケ
ード接続によるバイヅライン処理機構を構築するにすぎ
ず、その自由度が極めて低いという問題があった。 これに対し、本件出願人は、非同期システＪ１間を接続
して全体システムを構築する際に大きな自由度をりえ゛
ることのできるデータ伝送装置を開発し、出願している
（特願昭６０−３３０３５号、特願昭６０−３３０３６
号参照）。これは非同期自走式シフトレジスタを用いて
人力データ伝送路、出力データ伝送路２仔岐データ伝送
路１合流データ伝送路を構成し、入力データ伝送路上の
データが分岐ずべきデータであるか否かをう〕岐判定手
段で判定し、分岐すべきデータであるときはこのデータ
を入力データ伝送路から分岐データ伝送路に与え、それ
以外のときは入力データ伝送路上のデータを出力データ
伝送路に与えるようにし、一方、入力及び出力データ伝
送路上に空きバッファがあるときは合流データ伝送路上
のデータを出力データ伝送路に与えるようにし、これら
により非同期システムを直列的のみならず並列的にも接
続できるようにしたものである。 〔発明が解決しようとする問題点〕 しかるに上述のデータ伝送装置では、データの分岐条件
についてはこれを固定したものとして扱っており、動作
状態において変更することを全く考慮しておらず、例え
ばシステムの初期化時に分岐条件を任意に設定できず、
処理の柔軟性の面で好ましくないという問題があった。 この発明は、以−ヒのような問題点に鑑みてなされもの
で、動作状態においてデータの分岐条件を変更できるデ
ータ伝送装置を提供することを目的としている。 〔問題点を解決するための手段〕 本願の第１の発明は、入力データ伝送路、出力データ伝
送路及び分岐データ伝送路を自走式シフトレジスタを用
いて構成し、又設定分岐条件でもって入力データ伝送路
上のデータが分岐データか否かを判定する分岐判定手段
と、入力データ伝送路上のデータを通常は出力データ伝
送路に、分岐データの時は分岐データ伝送路に与える分
岐制御手段と、入力データ伝送路に特定の識別子を有す
る特定データが入力された時にこの特定データを検知し
該データに応じて分岐判定手段の分岐条件を変更する分
岐条件変更手段とを設けるようにしたものである。 また本願の第２の発明は、−上記第１の発明に加えて、
分岐判定手段での分岐条件変更後、特定データを消去す
る特定データ消去手段を設けるようにしたものである。 〔作用〕 第１の発明では、装置の動作中に、特定の識別子を自す
る特定データが入力データ伝送路に入力されると、３）
岐条件変更手段がこれを検知して分岐判定手段の分岐条
イ９を変更し、こうして動作状態において分岐条件が変
更されるものである。 また第２の発明では、装置の動作中に特定データにより
分岐条件が変更され、その後特定データ消去手段が特定
データを消去し、こうして動作状態におい°（分岐条件
の変更と特定データの消去とが行なわれるものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図ないし第７図は本願の第２の発明の一実施例によ
るデータ伝送装置を示Ｊ、、第１図はオ、実施例の全体
構成図を示し、図において、１１ａ。 １１ｂ、１２．１３は非同期自走式シフトレジスタを用
いて構成された入力データ伝送路、出力データ伝送路及
び分岐データ伝送路、１４は入力データ伝送路１１ａ、
１１ｂｌのデータを出力データ伝送路１２または分岐デ
ータ伝送路１３にり、える分岐制御部、１５は予め分岐
条件が設定され、これと入力データ伝送路１１ｂ上のデ
ータの有する条件と比較して両者が一致したときは分岐
制御部１４に分岐制御信号を与える分岐判定部、１７は
入力データ伝送路１’ｌａ、ｌｌｂに特定の１別−ｆを
有する特定データが人力された時に、この入力データ伝
送路１１ａ上の特定データを検知し、該データに応じて
分岐判定部１５の分岐条件を変更する分岐条件変更部、
１日は分岐条件の変更後に特定データを消去する特定デ
ータ消去部である。 また第２図及び第３図は入力データ伝送路１１ａ、１１
）＋、出力データ伝送路１２及び分岐データ伝送路１３
に用いられる非同期自走式シフトレジスタの一例を示す
、第２図において、１９は並列データラッチ、２０は３
人力ＮＡＮＤ２１．２人力ＮＡＮＤ２２．２３によって
構成され、並列データラッチ１９に立上りエツジトリガ
を与える転送制御回路（以下Ｃ素子と記す）である。非
同期自走式シフトレジスタとは、入力されたデータを次
段のレジスタが空いていることを条件としてシフ］クロ
ックを用いずに自動的に出力方向にシフトしていくよ・
うなレジスタをいい、データのバッファ機能を有するも
のである。そしてこの非同期自走式シフトレジスタは並
列データラッチ】９とＣ素子２０とから構成され、Ｃ素
子２ｏはＰｏ。 Ｐ３の２つの入力を受け、ＰＩ、Ｐ２の２つの出力を出
すものであり、Ｃ素子２０の内部状態はこの４つの信号
ＰＯ−Ｐ３の状態によって決定され、下表に示すように
５Ｏ−ｓ６の９つの状態をとる。 なお以下の説明では、論理値の０． １は各々信号値の
ローレベル、ハイレベルに相当するものとする。 表 １ 次にＣ素子２０の上述の９状態５ｏ−３８の遷移図を第
４図に示す。図において、→は条件付きの状態遷移、−
ば無条件の状態遷移、ＰＩＴ、Ｐ１↓等は各々信号値の
Ｏから１，１から０−・の変化を示す。第４図に示した
サイクルＡを回るか、サイクルＢを回るかはシフトレジ
スタの次段が受は入れ可能になる時刻と、前段が出力可
能になる時刻の♀遅によるものであり、いずれにセより
イクルＡ又はサーイクルＢを回ることによって前段のデ
ータを次段に伝播させることが可能である。 このような非同期自走式シフトレジスタを第３図に示す
ように多段に接続することによってＣ素子２０がＷＳ４
図に示す状態遷移を行なって並列データラッチ１９間で
データの自律的な伝播が行なわれる。 また第５図は本実施例装置の具体的な回路構成の１例を
示し、図において、入力データ伝送路１１ａ、ｌｌｂ、
出力データ伝送路１２及び分岐データ伝送路１３は並列
データラッチ１９とＣ素子２０とを含む非同期自走式シ
フトレジスタにょって構成され、分岐制御部１４は並列
データラッチ２４ａ、２４ｂ、４人力ＮＡＮＤゲート２
５ａ〜２５ｄ、２人力ＮＡＮＤゲート２６ａ 〜２６ｄ
。 ２人力ＯＲゲート２７及び１）型ラッチ２８によって構
成されている。また分岐判定部１５はＤ型フリップフロ
ップ２９．比較データレジスタ３０゜マスクデータレジ
スタ３１．排他的論理和回路３２、オープンコレクタ２
人力ＮＡＮＤゲーｌ−３３及びＤ型フリップフロップ３
４によって構成されている。 また分岐条件変更部１７はＤ型ラッチ３５．比較データ
レジスタ３６．比較器３７．Ｄ型フリップフロン１３８
及び２人力ＮＡＮＤゲ〜ト３９によって構成されている
。特定データ消去部１８は並列データラッチ４０ａ、４
０ｂ、３人力ＮＡＮＤゲート４１ａ、４１ｂ、２人力Ｎ
ＡＮＤゲート４２ａ 〜４２ａ、インバータ４３ ａ
〜４３ ｃによって構成されている。 次に第１図を用いて本装置のおおまかな動作について説
明する。分岐判定部１５には予め分岐条件が設定されζ
おり、入力データ伝送路１１ａ。 １１ｂにデータが入力されると分岐判定部１５でこのデ
ータの有する条件と設定分岐条件とが比較され、両条件
が一致すると分岐制御部１４は入力データ伝送路］１ａ
、１１ｂｌのデータを分岐データ伝送路１３に与え、−
万両条件が一致しない場合には分岐制御部１４は入力デ
ータ伝送路１１ａ、１ｉｂ上のデータを出力データ伝送
ＩＩ！＆１２に与えることとなる。 そし°ζ人カデータ伝送路１１ａに特定の識別子を有す
る特定データが入力され、分岐条件変更部１７でこの特
定データが検知されると、分岐条件変更部１７はこの特
定データに応じて分岐判定部１５の分岐条件を変更し、
変更が終了すると特定データ消去部１８がこの特定デー
タを消去することとなる。 次に第５図ないし第７図を用いて動作をより詳細に説明
する。ごこでデータは複数ワードからなるパケットの形
態をとっており、かつ各ワードはデータ部とは別にＢＯ
Ｐ、ＥＯＰの２ピツドのりグヒノドを持ち、先頭ワード
のＢ ＯＰが１．末尾のワー］′のＥ ＯＰが１であり
、その他の場合にはＢＯＰ、ＥＯＰともに０であり、ま
た先頭ワードは分岐条件となる先行情報を有している。 また特定の識別子を有する特定データパケット５０は、
第７図に示すように、ＢＯＰ、ＥＯＰの他に、第２、第
３ビツトにバケソ］・の動作モード、第４〜第７ビツト
にパケットの動作モードが分岐条件変更のときの分岐番
号の各データ値を保持している。 また第６図はＣ素子２０ｅのＮ’ＡＮＤ回路２２ａ。 ２３ａの出力、Ｄ型フリップフロップ３８の出力。 ＡＮＤ回路３９の出力、比較データレジスタ３０の入力
５２及びその記憶内容のタイミングチャートを示す。 まず分岐制御の動作について説明すれば、パケットの先
頭ワードが入力データ伝送路１１２．１１ｂに入力され
、これがＣ素子２０ａの段まで達すると、Ｃ素子２０ａ
のＰ２出力はＯから１に変化し、前段の並列データラッ
チ１９にランチされている先頭ワードは並列データラッ
チ１９ａにうソチされる。するとノートＡ（ＢＯＰヒツ
ト）は０から１に変化するので、Ｄ型フリップフロップ
２９は並列データラッチ１９ａと同様に、パケットの先
頭ワードをラッチし、このランチされた先頭ワードは排
他的論理和回路３２で比較データレジスタ３０の値（分
岐条件）と比較され、その比較結果のうち比較不要ビッ
トについてはマスクデータレジスタ３１の値とのＮＡＮ
Ｄがとられることによりマスクされ、こうして分岐の判
定が行なわれて、この分岐判定結果はＤ型フリッププロ
ップ３４に出力される。このときパケットは入力データ
伝送路１１ａ上を伝播しており、その先頭ワードがＣ素
子２０ｂの次段まで達するとノードＢ（ＢＯＰビット）
が０から１に変化するので、Ｄ型フリップフロップ３４
は分岐判定結果をランチする。 一方、このパケットに先行するパケットの通過後にノー
ＦＣ（ＥＯＰビット）とノードＤ （Ｃ素子２０ｅのＰ
２出力）がともに０となった時に、Ｄ型ラッチ２８はＤ
型フリップフロップ３４からの分岐ｖｊ定結果をランチ
し、分岐判定結果が０、即ち分岐さ−ｌない場合にはＤ
型ラッチ２８はＮＡＮ Ｄデー＋２５ ｃ、 ２５ ｄ
ニＯ，、ＮＡＮＩ）ケー１−２５ａ、２５ｂに１を出力
し、これによりパケットは並列データラソヂ２４ａ４経
て出力データ伝送路１２に伝播され、又分岐判定結果が
Ｉ、即し分岐さセる場合にはＤ型ラッチ２８はＮ Ａ
Ｎ Ｉ）ゲ−１ｉ５ｃ、２５ｄにｉ ＮＡＮＤゲ−１２
５ａ。 ２５ｂにＯを出力し、これによりパヶソ１−は並列デー
タレジスタ２４ｂを経て分岐データ伝送路１３に伝播さ
れる。このときＮＡＮＤリ−）２５ａ。 ２５ｃと同様の動作を行なうオープンコレクタＮＡ Ｎ
Ｄゲート２５ｂ、２５ｄを設けてこれらの出力を負論
理ワイヤードＯＲしてこれをＣ素子２゜ＣのＰ３人力に
接続していることがら、パケットが出力２分岐のいずれ
のデータ伝送路１２．１３に伝播されてもＣ素子２０ｃ
のＰ３人カには応答が返される。 次に分岐条件の変更動作について説明すれば、例えばポ
スＩコンビエータがら特定データパう一ソトが人力デー
タ伝送路１１ａに入力され、これが０素子２０（Ｊの段
まで来ると、まず先頭ワードの胸）２〜第７ビソ１のデ
ータがＤ型うソナ３５にラッチされ、その動作モード及
びこれに続く分岐回路に固有に割り振られた分岐番号（
第６図参照）が比較器３ ’７で比較データＬノシスタ
３６の分岐条件書き換え七−Ｆ ３６ ａ及び分岐番号
３６ｂと比較され、その比較結果はＤ型フリソゾフＩ’
、＋ ７プ３８に記１ａされる。比較結果が一致を示し
てＤ型フリ、プフじＩノブ３８の出力が０から１に変化
すると、入力された特定データパケットの内容が比較デ
ータＬ・ジスタ３０に記憶される。ごのようにして比較
データレジスタ３０には先頭ワードが記憶されるが、第
２番目のワードが到達したときにも■）フリソゾフ！コ
ツプ３８の出力は１ （一致）であるので比較データＬ
・ジスタ３０には第２番目のワー］が記憶されて先頭ワ
ードの値は消え、この第２番目のワードの値は次に書き
換えられるまで保持される。このときの動作のタイミン
グチャートを第６図に示す。 また［）フリップフロップ３８の値が１の間、インバー
タ４３Ｃによって３人力ＮＡＮＤ４ ｌ ｂの第２人力
は０となり、次段へのデータの伝播は停止され、又その
際インバータ４３ａ、４３ｂ、２人力ＮＡＮＤ４２ｅに
よりｌパケソ［分のデータ伝播パルスを消滅ざ廿ると、
分岐条件変更のための特定データパケットはその処理を
実行すると自動的に消滅することとなる。 以上のような本実施例の装置では、特定のバケットデー
タを流すごとによって動作状態において分岐条件を変更
し、分岐条件変更後この特定パケットデータを自動的に
消去するようにしたので、次のような効果を得ることが
できる。 （１）システムの初期化時に分岐条件を任意に設定でき
、その結果システムの柔軟性が高く、又プログラムのダ
ウンロート等が簡単になる。 （ｉｉ ）システムの動作時において、分岐条件を変化
させてシステムチェックを行なうことができ、又分岐条
件を変更してシステム内のメモリ機能をホストコンピュ
ータで代替することも可能である。 （ｉｉｉ ＞システムの停止時に種々のダンプがとれる
。 （ｉｖ ）分岐データ伝送路にさらに分岐データ伝送路
が枝分かれ状にあり、各々の終端が例えば行き止まりに
なっている等異なっている場合にも、分岐条件の変更機
能を果たしたバケットデータは自動的に消滅し、その結
果Ｉ−ボ１１ジーがどのようになっていても分岐条件の
任意の設定が可能である。 なおト記実施例では特定データ消去部を設Ｌｊたものに
ついて説明したが、これはａ・ずしも設番ノる必要はな
く、本願ではこの特定データ消去部を設けていないデー
タ伝送装置を第１の発明としている。 また上記実施例では分岐判定部１５内の比較データ１／
ジスタ３０の値（り３岐条１４．）を変更する場合につ
いて説明したが、本発明は分岐判定部１５内のマスクデ
ータレジスタ３１の値を変更する場合等、その他の場合
についても同様に通用でき、特許請求の範囲記載の「分
岐条件」はかかる広義の意味で用いている。 また上記実施例では非同期システム間でデータ伝送を行
なう場合について説明し２だが、本発明は同期システム
間でデータ伝送を行な・う場合についても同様に適用で
き、この場合にはＣ素子を同期型Ｃ素子とすればよい。 〔発明の効果〕 以−にのように本発明によれば、データ伝送装置におい
て、選択的分岐を行なえるようにするとともに、その分
岐条件を動作中に特定のデータを流して変更するように
したので、処理の柔軟性を大幅に向上できる効果がある
。
４〜７間にＦ Ｉ Ｆ Ｏメモリ８〜ＩＯを接続する構
成がとられる。 ところで従来のデータ伝送装置では、ＦＩＦＯメモリは
眼にデータのバッファ機能を有するだけであるので、ご
のようなＦ Ｉ Ｆ’Ｏメモリを非同期システム間のデ
ータ伝送に用いるようにすると複数の非同期システムを
直列的にしか接続することができず、そめためＦＩＦＯ
メモリによって接続された全体システムは単純なカスケ
ード接続によるバイヅライン処理機構を構築するにすぎ
ず、その自由度が極めて低いという問題があった。 これに対し、本件出願人は、非同期システＪ１間を接続
して全体システムを構築する際に大きな自由度をりえ゛
ることのできるデータ伝送装置を開発し、出願している
（特願昭６０−３３０３５号、特願昭６０−３３０３６
号参照）。これは非同期自走式シフトレジスタを用いて
人力データ伝送路、出力データ伝送路２仔岐データ伝送
路１合流データ伝送路を構成し、入力データ伝送路上の
データが分岐ずべきデータであるか否かをう〕岐判定手
段で判定し、分岐すべきデータであるときはこのデータ
を入力データ伝送路から分岐データ伝送路に与え、それ
以外のときは入力データ伝送路上のデータを出力データ
伝送路に与えるようにし、一方、入力及び出力データ伝
送路上に空きバッファがあるときは合流データ伝送路上
のデータを出力データ伝送路に与えるようにし、これら
により非同期システムを直列的のみならず並列的にも接
続できるようにしたものである。 〔発明が解決しようとする問題点〕 しかるに上述のデータ伝送装置では、データの分岐条件
についてはこれを固定したものとして扱っており、動作
状態において変更することを全く考慮しておらず、例え
ばシステムの初期化時に分岐条件を任意に設定できず、
処理の柔軟性の面で好ましくないという問題があった。 この発明は、以−ヒのような問題点に鑑みてなされもの
で、動作状態においてデータの分岐条件を変更できるデ
ータ伝送装置を提供することを目的としている。 〔問題点を解決するための手段〕 本願の第１の発明は、入力データ伝送路、出力データ伝
送路及び分岐データ伝送路を自走式シフトレジスタを用
いて構成し、又設定分岐条件でもって入力データ伝送路
上のデータが分岐データか否かを判定する分岐判定手段
と、入力データ伝送路上のデータを通常は出力データ伝
送路に、分岐データの時は分岐データ伝送路に与える分
岐制御手段と、入力データ伝送路に特定の識別子を有す
る特定データが入力された時にこの特定データを検知し
該データに応じて分岐判定手段の分岐条件を変更する分
岐条件変更手段とを設けるようにしたものである。 また本願の第２の発明は、−上記第１の発明に加えて、
分岐判定手段での分岐条件変更後、特定データを消去す
る特定データ消去手段を設けるようにしたものである。 〔作用〕 第１の発明では、装置の動作中に、特定の識別子を自す
る特定データが入力データ伝送路に入力されると、３）
岐条件変更手段がこれを検知して分岐判定手段の分岐条
イ９を変更し、こうして動作状態において分岐条件が変
更されるものである。 また第２の発明では、装置の動作中に特定データにより
分岐条件が変更され、その後特定データ消去手段が特定
データを消去し、こうして動作状態におい°（分岐条件
の変更と特定データの消去とが行なわれるものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図ないし第７図は本願の第２の発明の一実施例によ
るデータ伝送装置を示Ｊ、、第１図はオ、実施例の全体
構成図を示し、図において、１１ａ。 １１ｂ、１２．１３は非同期自走式シフトレジスタを用
いて構成された入力データ伝送路、出力データ伝送路及
び分岐データ伝送路、１４は入力データ伝送路１１ａ、
１１ｂｌのデータを出力データ伝送路１２または分岐デ
ータ伝送路１３にり、える分岐制御部、１５は予め分岐
条件が設定され、これと入力データ伝送路１１ｂ上のデ
ータの有する条件と比較して両者が一致したときは分岐
制御部１４に分岐制御信号を与える分岐判定部、１７は
入力データ伝送路１’ｌａ、ｌｌｂに特定の１別−ｆを
有する特定データが人力された時に、この入力データ伝
送路１１ａ上の特定データを検知し、該データに応じて
分岐判定部１５の分岐条件を変更する分岐条件変更部、
１日は分岐条件の変更後に特定データを消去する特定デ
ータ消去部である。 また第２図及び第３図は入力データ伝送路１１ａ、１１
）＋、出力データ伝送路１２及び分岐データ伝送路１３
に用いられる非同期自走式シフトレジスタの一例を示す
、第２図において、１９は並列データラッチ、２０は３
人力ＮＡＮＤ２１．２人力ＮＡＮＤ２２．２３によって
構成され、並列データラッチ１９に立上りエツジトリガ
を与える転送制御回路（以下Ｃ素子と記す）である。非
同期自走式シフトレジスタとは、入力されたデータを次
段のレジスタが空いていることを条件としてシフ］クロ
ックを用いずに自動的に出力方向にシフトしていくよ・
うなレジスタをいい、データのバッファ機能を有するも
のである。そしてこの非同期自走式シフトレジスタは並
列データラッチ】９とＣ素子２０とから構成され、Ｃ素
子２ｏはＰｏ。 Ｐ３の２つの入力を受け、ＰＩ、Ｐ２の２つの出力を出
すものであり、Ｃ素子２０の内部状態はこの４つの信号
ＰＯ−Ｐ３の状態によって決定され、下表に示すように
５Ｏ−ｓ６の９つの状態をとる。 なお以下の説明では、論理値の０． １は各々信号値の
ローレベル、ハイレベルに相当するものとする。 表 １ 次にＣ素子２０の上述の９状態５ｏ−３８の遷移図を第
４図に示す。図において、→は条件付きの状態遷移、−
ば無条件の状態遷移、ＰＩＴ、Ｐ１↓等は各々信号値の
Ｏから１，１から０−・の変化を示す。第４図に示した
サイクルＡを回るか、サイクルＢを回るかはシフトレジ
スタの次段が受は入れ可能になる時刻と、前段が出力可
能になる時刻の♀遅によるものであり、いずれにセより
イクルＡ又はサーイクルＢを回ることによって前段のデ
ータを次段に伝播させることが可能である。 このような非同期自走式シフトレジスタを第３図に示す
ように多段に接続することによってＣ素子２０がＷＳ４
図に示す状態遷移を行なって並列データラッチ１９間で
データの自律的な伝播が行なわれる。 また第５図は本実施例装置の具体的な回路構成の１例を
示し、図において、入力データ伝送路１１ａ、ｌｌｂ、
出力データ伝送路１２及び分岐データ伝送路１３は並列
データラッチ１９とＣ素子２０とを含む非同期自走式シ
フトレジスタにょって構成され、分岐制御部１４は並列
データラッチ２４ａ、２４ｂ、４人力ＮＡＮＤゲート２
５ａ〜２５ｄ、２人力ＮＡＮＤゲート２６ａ 〜２６ｄ
。 ２人力ＯＲゲート２７及び１）型ラッチ２８によって構
成されている。また分岐判定部１５はＤ型フリップフロ
ップ２９．比較データレジスタ３０゜マスクデータレジ
スタ３１．排他的論理和回路３２、オープンコレクタ２
人力ＮＡＮＤゲーｌ−３３及びＤ型フリップフロップ３
４によって構成されている。 また分岐条件変更部１７はＤ型ラッチ３５．比較データ
レジスタ３６．比較器３７．Ｄ型フリップフロン１３８
及び２人力ＮＡＮＤゲ〜ト３９によって構成されている
。特定データ消去部１８は並列データラッチ４０ａ、４
０ｂ、３人力ＮＡＮＤゲート４１ａ、４１ｂ、２人力Ｎ
ＡＮＤゲート４２ａ 〜４２ａ、インバータ４３ ａ
〜４３ ｃによって構成されている。 次に第１図を用いて本装置のおおまかな動作について説
明する。分岐判定部１５には予め分岐条件が設定されζ
おり、入力データ伝送路１１ａ。 １１ｂにデータが入力されると分岐判定部１５でこのデ
ータの有する条件と設定分岐条件とが比較され、両条件
が一致すると分岐制御部１４は入力データ伝送路］１ａ
、１１ｂｌのデータを分岐データ伝送路１３に与え、−
万両条件が一致しない場合には分岐制御部１４は入力デ
ータ伝送路１１ａ、１ｉｂ上のデータを出力データ伝送
ＩＩ！＆１２に与えることとなる。 そし°ζ人カデータ伝送路１１ａに特定の識別子を有す
る特定データが入力され、分岐条件変更部１７でこの特
定データが検知されると、分岐条件変更部１７はこの特
定データに応じて分岐判定部１５の分岐条件を変更し、
変更が終了すると特定データ消去部１８がこの特定デー
タを消去することとなる。 次に第５図ないし第７図を用いて動作をより詳細に説明
する。ごこでデータは複数ワードからなるパケットの形
態をとっており、かつ各ワードはデータ部とは別にＢＯ
Ｐ、ＥＯＰの２ピツドのりグヒノドを持ち、先頭ワード
のＢ ＯＰが１．末尾のワー］′のＥ ＯＰが１であり
、その他の場合にはＢＯＰ、ＥＯＰともに０であり、ま
た先頭ワードは分岐条件となる先行情報を有している。 また特定の識別子を有する特定データパケット５０は、
第７図に示すように、ＢＯＰ、ＥＯＰの他に、第２、第
３ビツトにバケソ］・の動作モード、第４〜第７ビツト
にパケットの動作モードが分岐条件変更のときの分岐番
号の各データ値を保持している。 また第６図はＣ素子２０ｅのＮ’ＡＮＤ回路２２ａ。 ２３ａの出力、Ｄ型フリップフロップ３８の出力。 ＡＮＤ回路３９の出力、比較データレジスタ３０の入力
５２及びその記憶内容のタイミングチャートを示す。 まず分岐制御の動作について説明すれば、パケットの先
頭ワードが入力データ伝送路１１２．１１ｂに入力され
、これがＣ素子２０ａの段まで達すると、Ｃ素子２０ａ
のＰ２出力はＯから１に変化し、前段の並列データラッ
チ１９にランチされている先頭ワードは並列データラッ
チ１９ａにうソチされる。するとノートＡ（ＢＯＰヒツ
ト）は０から１に変化するので、Ｄ型フリップフロップ
２９は並列データラッチ１９ａと同様に、パケットの先
頭ワードをラッチし、このランチされた先頭ワードは排
他的論理和回路３２で比較データレジスタ３０の値（分
岐条件）と比較され、その比較結果のうち比較不要ビッ
トについてはマスクデータレジスタ３１の値とのＮＡＮ
Ｄがとられることによりマスクされ、こうして分岐の判
定が行なわれて、この分岐判定結果はＤ型フリッププロ
ップ３４に出力される。このときパケットは入力データ
伝送路１１ａ上を伝播しており、その先頭ワードがＣ素
子２０ｂの次段まで達するとノードＢ（ＢＯＰビット）
が０から１に変化するので、Ｄ型フリップフロップ３４
は分岐判定結果をランチする。 一方、このパケットに先行するパケットの通過後にノー
ＦＣ（ＥＯＰビット）とノードＤ （Ｃ素子２０ｅのＰ
２出力）がともに０となった時に、Ｄ型ラッチ２８はＤ
型フリップフロップ３４からの分岐ｖｊ定結果をランチ
し、分岐判定結果が０、即ち分岐さ−ｌない場合にはＤ
型ラッチ２８はＮＡＮ Ｄデー＋２５ ｃ、 ２５ ｄ
ニＯ，、ＮＡＮＩ）ケー１−２５ａ、２５ｂに１を出力
し、これによりパケットは並列データラソヂ２４ａ４経
て出力データ伝送路１２に伝播され、又分岐判定結果が
Ｉ、即し分岐さセる場合にはＤ型ラッチ２８はＮ Ａ
Ｎ Ｉ）ゲ−１ｉ５ｃ、２５ｄにｉ ＮＡＮＤゲ−１２
５ａ。 ２５ｂにＯを出力し、これによりパヶソ１−は並列デー
タレジスタ２４ｂを経て分岐データ伝送路１３に伝播さ
れる。このときＮＡＮＤリ−）２５ａ。 ２５ｃと同様の動作を行なうオープンコレクタＮＡ Ｎ
Ｄゲート２５ｂ、２５ｄを設けてこれらの出力を負論
理ワイヤードＯＲしてこれをＣ素子２゜ＣのＰ３人力に
接続していることがら、パケットが出力２分岐のいずれ
のデータ伝送路１２．１３に伝播されてもＣ素子２０ｃ
のＰ３人カには応答が返される。 次に分岐条件の変更動作について説明すれば、例えばポ
スＩコンビエータがら特定データパう一ソトが人力デー
タ伝送路１１ａに入力され、これが０素子２０（Ｊの段
まで来ると、まず先頭ワードの胸）２〜第７ビソ１のデ
ータがＤ型うソナ３５にラッチされ、その動作モード及
びこれに続く分岐回路に固有に割り振られた分岐番号（
第６図参照）が比較器３ ’７で比較データＬノシスタ
３６の分岐条件書き換え七−Ｆ ３６ ａ及び分岐番号
３６ｂと比較され、その比較結果はＤ型フリソゾフＩ’
、＋ ７プ３８に記１ａされる。比較結果が一致を示し
てＤ型フリ、プフじＩノブ３８の出力が０から１に変化
すると、入力された特定データパケットの内容が比較デ
ータＬ・ジスタ３０に記憶される。ごのようにして比較
データレジスタ３０には先頭ワードが記憶されるが、第
２番目のワードが到達したときにも■）フリソゾフ！コ
ツプ３８の出力は１ （一致）であるので比較データＬ
・ジスタ３０には第２番目のワー］が記憶されて先頭ワ
ードの値は消え、この第２番目のワードの値は次に書き
換えられるまで保持される。このときの動作のタイミン
グチャートを第６図に示す。 また［）フリップフロップ３８の値が１の間、インバー
タ４３Ｃによって３人力ＮＡＮＤ４ ｌ ｂの第２人力
は０となり、次段へのデータの伝播は停止され、又その
際インバータ４３ａ、４３ｂ、２人力ＮＡＮＤ４２ｅに
よりｌパケソ［分のデータ伝播パルスを消滅ざ廿ると、
分岐条件変更のための特定データパケットはその処理を
実行すると自動的に消滅することとなる。 以上のような本実施例の装置では、特定のバケットデー
タを流すごとによって動作状態において分岐条件を変更
し、分岐条件変更後この特定パケットデータを自動的に
消去するようにしたので、次のような効果を得ることが
できる。 （１）システムの初期化時に分岐条件を任意に設定でき
、その結果システムの柔軟性が高く、又プログラムのダ
ウンロート等が簡単になる。 （ｉｉ ）システムの動作時において、分岐条件を変化
させてシステムチェックを行なうことができ、又分岐条
件を変更してシステム内のメモリ機能をホストコンピュ
ータで代替することも可能である。 （ｉｉｉ ＞システムの停止時に種々のダンプがとれる
。 （ｉｖ ）分岐データ伝送路にさらに分岐データ伝送路
が枝分かれ状にあり、各々の終端が例えば行き止まりに
なっている等異なっている場合にも、分岐条件の変更機
能を果たしたバケットデータは自動的に消滅し、その結
果Ｉ−ボ１１ジーがどのようになっていても分岐条件の
任意の設定が可能である。 なおト記実施例では特定データ消去部を設Ｌｊたものに
ついて説明したが、これはａ・ずしも設番ノる必要はな
く、本願ではこの特定データ消去部を設けていないデー
タ伝送装置を第１の発明としている。 また上記実施例では分岐判定部１５内の比較データ１／
ジスタ３０の値（り３岐条１４．）を変更する場合につ
いて説明したが、本発明は分岐判定部１５内のマスクデ
ータレジスタ３１の値を変更する場合等、その他の場合
についても同様に通用でき、特許請求の範囲記載の「分
岐条件」はかかる広義の意味で用いている。 また上記実施例では非同期システム間でデータ伝送を行
なう場合について説明し２だが、本発明は同期システム
間でデータ伝送を行な・う場合についても同様に適用で
き、この場合にはＣ素子を同期型Ｃ素子とすればよい。 〔発明の効果〕 以−にのように本発明によれば、データ伝送装置におい
て、選択的分岐を行なえるようにするとともに、その分
岐条件を動作中に特定のデータを流して変更するように
したので、処理の柔軟性を大幅に向上できる効果がある
。
第１図は本願の第２の発明の一実施例によるデータ伝送
装置の全体構成図、第２図及び第３図はともに上記装置
において用いられる非同期自走式シフトレジスタの１例
を示す回路構成図、第４図はこの非同期自走式シフトレ
ジスタの機能を説明するための図、第５ Ｕｉ！Ｊ ｆ
ａｔ （ｂｌはともに１ユ記装置の具体的な回路構成図
、第６図は−に記装置の動作を説明するためのタイミン
グチャートを示す図、第７図は上記装置において用いら
れる特定データパゲｙ Ｉ・の構成を示す図、第８図及
び第９し１は従来のデータ伝送装置を示す図である。 １１ａ、ｊｌｂ・・・入力データ伝送路、１２・・・出
力データ伝送路、１３・・・分岐データ伝送路、１４・
・・分岐制御部、１５・・・分岐判定部、１７・・・分
岐条件女史部、１８・・・特定データ消去部。 なお図中同一符号は同−又は相当部分を示す。
装置の全体構成図、第２図及び第３図はともに上記装置
において用いられる非同期自走式シフトレジスタの１例
を示す回路構成図、第４図はこの非同期自走式シフトレ
ジスタの機能を説明するための図、第５ Ｕｉ！Ｊ ｆ
ａｔ （ｂｌはともに１ユ記装置の具体的な回路構成図
、第６図は−に記装置の動作を説明するためのタイミン
グチャートを示す図、第７図は上記装置において用いら
れる特定データパゲｙ Ｉ・の構成を示す図、第８図及
び第９し１は従来のデータ伝送装置を示す図である。 １１ａ、ｊｌｂ・・・入力データ伝送路、１２・・・出
力データ伝送路、１３・・・分岐データ伝送路、１４・
・・分岐制御部、１５・・・分岐判定部、１７・・・分
岐条件女史部、１８・・・特定データ消去部。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）システム間のデータ伝送を行なうデータ伝送装置
であって、複数のデータラッチ及び隣接段の転送制御回
路からの制御信号に応じて自段のデータラッチを制御す
る各段の転送制御回路からなる自走式シフトレジスタを
用いて構成された入力データ伝送路、出力データ伝送路
及び分岐データ伝送路と、設定分岐条件でもって上記入
力データ伝送路上のデータが分岐すべきデータか否かを
判定する分岐判定手段と、通常は上記入力データ伝送路
上のデータを上記出力データ伝送路に与え上記分岐判定
手段が上記入力データ伝送路上のデータを分岐すべきデ
ータと判定した時は該データを上記分岐データ伝送路に
与える分岐制御手段と、上記入力データ伝送路に特定の
識別子を有する特定データが入力された時に上記入力デ
ータ伝送路上の特定データを検知し該データに応じて上
記分岐判定手段の分岐条件を変更する分岐条件変更手段
とを備えたことを特徴とするデータ伝送装置。 - （２）システム間のデータ伝送を行なうデータ伝送装置
であって、複数のデータラッチ及び隣接段の転送制御回
路からの制御信号に応じて自段のデータラッチを制御す
る各段の転送制御回路からなる自走式シフトレジスタを
用いて構成された入力データ伝送路、出力データ伝送路
及び分岐データ伝送路と、設定分岐条件でもって上記入
力データ伝送路上のデータが分岐すべきデータか否かを
判定する分岐判定手段と、通常は上記入力データ伝送路
上のデータを上記データ伝送路に与え上記分岐判定手段
が上記入力データ伝送路上のデータを分岐すべきデータ
と判定した時は該データを上記分岐データ伝送路に与え
る分岐制御手段と、上記入力データ伝送路に特定の識別
子を有する特定データが入力された時に上記入力データ
伝送路上の特定データを検知し該データに応じて上記分
岐判定手段の分岐条件を変更する分岐条件変更手段と、
上記分岐判定手段における分岐条件変更後上記特定デー
タを消去する特定データ消去手段とを備えたことを特徴
とするデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10667185A JPS61262957A (ja) | 1985-05-17 | 1985-05-17 | デ−タ伝送装置 |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10667185A JPS61262957A (ja) | 1985-05-17 | 1985-05-17 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61262957A true JPS61262957A (ja) | 1986-11-20 |
| JPH0527899B2 JPH0527899B2 (ja) | 1993-04-22 |
Family
ID=14439536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10667185A Granted JPS61262957A (ja) | 1985-02-19 | 1985-05-17 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110798A (ja) * | 1993-08-19 | 1995-04-25 | Kofu Nippon Denki Kk | 並列処理システム |
-
1985
- 1985-05-17 JP JP10667185A patent/JPS61262957A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110798A (ja) * | 1993-08-19 | 1995-04-25 | Kofu Nippon Denki Kk | 並列処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527899B2 (ja) | 1993-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |