JPS6210752A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS6210752A JPS6210752A JP60151981A JP15198185A JPS6210752A JP S6210752 A JPS6210752 A JP S6210752A JP 60151981 A JP60151981 A JP 60151981A JP 15198185 A JP15198185 A JP 15198185A JP S6210752 A JPS6210752 A JP S6210752A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔竜業上の利用分野〕
この発明は、王として非同期動作するシステム間でデー
タ伝送を行なうデータ伝送装置に関するものである。
タ伝送を行なうデータ伝送装置に関するものである。
従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファーストイン・ファー □ス
トアウド）メモリをシステム間のバッファとして用いる
方法が一般的であった（インタフェイス１９８４年８月
号 第２６８頁〜第２７０頁参照）。例えば、非同期に
動作するＡシステムとＢシステム間゛でデータ伝送を行
なう場合には、第６図に示されるように、Ａシステム１
の出力とＢシステム２の入力との間にＦＩＦＯメモリ３
を接続し、Ａシステム１の出力をバッファする構成がと
られる。また複数の非同期システム間でデータ伝送を行
なう場合には、第７図に示これるように、各非同期シス
テム４〜７間にＦＩＦＯメモリ８〜１０を接１読する構
成がとられる。
ては、ＦＩＦＯ（ファーストイン・ファー □ス
トアウド）メモリをシステム間のバッファとして用いる
方法が一般的であった（インタフェイス１９８４年８月
号 第２６８頁〜第２７０頁参照）。例えば、非同期に
動作するＡシステムとＢシステム間゛でデータ伝送を行
なう場合には、第６図に示されるように、Ａシステム１
の出力とＢシステム２の入力との間にＦＩＦＯメモリ３
を接続し、Ａシステム１の出力をバッファする構成がと
られる。また複数の非同期システム間でデータ伝送を行
なう場合には、第７図に示これるように、各非同期シス
テム４〜７間にＦＩＦＯメモリ８〜１０を接１読する構
成がとられる。
ところで従来のデータ伝送装置では、Ｆ工ＦＯメモリは
単にデータのバッファ機能を有するだけであるので、こ
のようなＦＩＦＯメモリを非同期システム間のデータ伝
送に用いるようにすると複数の非同期システムを直列的
にしか接続することができず、そのためＦＩＦＯメモリ
によって接続された全体システムは単純なカスケード接
続によるノくイブライン処理機構を構築するにすぎず、
その自由度が極めて低いという問題があった０ これに対し、本件出願人は、非同期システム間を接続し
て全体システムを構築する際に大きな自由度を与えるこ
とのできるデータ伝送装置を開発し、出願している（特
願昭６Ｏ−３３０３ｆ５号、特願昭６０−３３０３６号
参照）０これは非同期自走式シフトレジスタを用いて入
力データ伝送路、出力データ伝送路９公岐データ伝送路
１合流データ伝送路を構成し、入力データ伝送路上のデ
ータが分岐すべきデータであるか否かを分岐判定手段で
判定し、分岐すべきデータであるときはこのデータを入
力データ伝送路から分岐データ伝送路に与え、それ以外
のときは入力データ伝送路上のデータを出力データ伝送
路に与えるようにし、一方、入力及び出力データ伝送路
上に空きバッファがあるときは合７ζデータ伝送路上の
データを出力データ伝送路に与えるようにし、これらに
より非同期システムを直列的のみならず並列的にも接続
できるようにしたものである。
単にデータのバッファ機能を有するだけであるので、こ
のようなＦＩＦＯメモリを非同期システム間のデータ伝
送に用いるようにすると複数の非同期システムを直列的
にしか接続することができず、そのためＦＩＦＯメモリ
によって接続された全体システムは単純なカスケード接
続によるノくイブライン処理機構を構築するにすぎず、
その自由度が極めて低いという問題があった０ これに対し、本件出願人は、非同期システム間を接続し
て全体システムを構築する際に大きな自由度を与えるこ
とのできるデータ伝送装置を開発し、出願している（特
願昭６Ｏ−３３０３ｆ５号、特願昭６０−３３０３６号
参照）０これは非同期自走式シフトレジスタを用いて入
力データ伝送路、出力データ伝送路９公岐データ伝送路
１合流データ伝送路を構成し、入力データ伝送路上のデ
ータが分岐すべきデータであるか否かを分岐判定手段で
判定し、分岐すべきデータであるときはこのデータを入
力データ伝送路から分岐データ伝送路に与え、それ以外
のときは入力データ伝送路上のデータを出力データ伝送
路に与えるようにし、一方、入力及び出力データ伝送路
上に空きバッファがあるときは合７ζデータ伝送路上の
データを出力データ伝送路に与えるようにし、これらに
より非同期システムを直列的のみならず並列的にも接続
できるようにしたものである。
〔発明が解決しようとする問題点］
しかるに上述のデータ伝送装置では、データの分岐につ
いてはデータ伝送路上のデータ、例えばデータの特定ビ
ットの０から１への立ち上りによって分岐判定手段全作
動させ、該データの分岐条件を判定するようにしていた
ので、電源を投入して装置を起動させた時には上記デー
タの直前の特定ビットが１になっている等、データ伝送
路の状態によっては分岐判定手段が作動せず、分岐すべ
きデータもこれを分岐できないことがめつ之。
いてはデータ伝送路上のデータ、例えばデータの特定ビ
ットの０から１への立ち上りによって分岐判定手段全作
動させ、該データの分岐条件を判定するようにしていた
ので、電源を投入して装置を起動させた時には上記デー
タの直前の特定ビットが１になっている等、データ伝送
路の状態によっては分岐判定手段が作動せず、分岐すべ
きデータもこれを分岐できないことがめつ之。
この発明は以上のような問題点に鑑みてなされたもので
、装置の起動時においても分岐すべきデータはこれを確
実に分岐でさるデータ伝送装置を提供することを目的と
している。
、装置の起動時においても分岐すべきデータはこれを確
実に分岐でさるデータ伝送装置を提供することを目的と
している。
本発明は、入力データ伝送路、出力データ伝送路及び分
岐データ伝送路を自走式シフトレジスタを用いて構成し
、入力データ伝送路上のデータに応じて作動し該データ
が分岐データか否かを判定する分岐判定手段と、入力デ
ータ伝送路−上のデータを通常は出力データ伝送路に、
分岐データの時は分岐データ伝送路に与える分岐制御手
段と、装置の起動時に分岐判定手段を作動させる初期化
手段とを設けたものである。
岐データ伝送路を自走式シフトレジスタを用いて構成し
、入力データ伝送路上のデータに応じて作動し該データ
が分岐データか否かを判定する分岐判定手段と、入力デ
ータ伝送路−上のデータを通常は出力データ伝送路に、
分岐データの時は分岐データ伝送路に与える分岐制御手
段と、装置の起動時に分岐判定手段を作動させる初期化
手段とを設けたものである。
この発明にお−では、データ伝送路の状態が不定である
装置の起動時には初期化手段が分岐判定手段を初期化し
、その後はデータ伝送路のデータに応じて分岐判定手段
が作動し、こうしてデータ伝送路の状態の影響を受ける
ことなく、分岐判定手段が作動して確実に分岐判定が行
なわれるものである。
装置の起動時には初期化手段が分岐判定手段を初期化し
、その後はデータ伝送路のデータに応じて分岐判定手段
が作動し、こうしてデータ伝送路の状態の影響を受ける
ことなく、分岐判定手段が作動して確実に分岐判定が行
なわれるものである。
以下、本発明の実施例を図について説明する。
第１図ないし第５図は本発明の一実施例によるデータ伝
送装置を示す。第１図は本実施例の全体構成図を示し、
図において、１１ 、１２ 、１３は非同期自走式シフ
トレジスタを用いて構成された入力データ伝送路、出力
データ伝送路及び分岐データ伝送路、１４は入力データ
伝送路１１上のデータを出力データ伝送路１２ｔたは分
岐データ伝送路１３に与える分岐制御部、１５は入力デ
ータ伝送路１１上のデータに応じて作動し、該データの
有する条件と分岐条件とを比較して両者が一致したとき
は分岐制御部１４に分岐制御信号を与える分岐判定部、
１６は装置の起動時に分岐判定部１５を作動させる初期
化部である。
送装置を示す。第１図は本実施例の全体構成図を示し、
図において、１１ 、１２ 、１３は非同期自走式シフ
トレジスタを用いて構成された入力データ伝送路、出力
データ伝送路及び分岐データ伝送路、１４は入力データ
伝送路１１上のデータを出力データ伝送路１２ｔたは分
岐データ伝送路１３に与える分岐制御部、１５は入力デ
ータ伝送路１１上のデータに応じて作動し、該データの
有する条件と分岐条件とを比較して両者が一致したとき
は分岐制御部１４に分岐制御信号を与える分岐判定部、
１６は装置の起動時に分岐判定部１５を作動させる初期
化部である。
また第２図及びｖＪ３図は入力データ伝送路１１゜出力
データ伝送路１２及び分岐データ伝送路１３に用いられ
る非同期自走式シフトレジスタの一例を示す。第２図に
２いて、１９は並列データラッチ、２０Ｆｉ３人力ＮＡ
ＮＤ２１．２人カドＩＡＮＤ２２．２３によって構成さ
れ、並列データラッチ１９に立上シェッジトリガを与え
る転送制御回路（以下Ｃ素子と記す）である。非同期自
走式シフトレジスタとは、入力されたデータを次段のレ
ジスタが空いていることを条件としてシフトクロックを
用いずに自動的に出力方向にシフトしていくようなレジ
スタをいい、データのバッファ模能を有するものである
。
データ伝送路１２及び分岐データ伝送路１３に用いられ
る非同期自走式シフトレジスタの一例を示す。第２図に
２いて、１９は並列データラッチ、２０Ｆｉ３人力ＮＡ
ＮＤ２１．２人カドＩＡＮＤ２２．２３によって構成さ
れ、並列データラッチ１９に立上シェッジトリガを与え
る転送制御回路（以下Ｃ素子と記す）である。非同期自
走式シフトレジスタとは、入力されたデータを次段のレ
ジスタが空いていることを条件としてシフトクロックを
用いずに自動的に出力方向にシフトしていくようなレジ
スタをいい、データのバッファ模能を有するものである
。
そしてこの非同期自走式シフトレジスタは並列データラ
ッチ１９とＣ素子２ｏとから構成され、０素子２０ ｆ
Ｐｏ、Ｐ３ （Ｄ ２ ツノ入力を受け、ＰＬ、Ｐ２
の２つの出力を出すものであり、Ｃ素子２０の内部状態
はこの４つの信号ＰＯ〜Ｐ３の状態によって決定され、
下表に示すようＫｓＯ−ｓＢの９つの状態をとる。なお
以下の説明では、論理値の０．１は各々信号値のローレ
ベル、ハイレベルに相当するものとする。
ッチ１９とＣ素子２ｏとから構成され、０素子２０ ｆ
Ｐｏ、Ｐ３ （Ｄ ２ ツノ入力を受け、ＰＬ、Ｐ２
の２つの出力を出すものであり、Ｃ素子２０の内部状態
はこの４つの信号ＰＯ〜Ｐ３の状態によって決定され、
下表に示すようＫｓＯ−ｓＢの９つの状態をとる。なお
以下の説明では、論理値の０．１は各々信号値のローレ
ベル、ハイレベルに相当するものとする。
表 １
次ＸＣ素子２０の上述の９状態５Ｏ−ｓＢの遷移図を第
４図に示す。図において、φは条件付きの状態遷移、→
は無条件の状態遷移、Ｐ１↑、ＰＩ↓等は各々信号値の
Ｏから１，１から０への変化を示す。
４図に示す。図において、φは条件付きの状態遷移、→
は無条件の状態遷移、Ｐ１↑、ＰＩ↓等は各々信号値の
Ｏから１，１から０への変化を示す。
第４図に示したサイクルＡを回るか、サイクルＢを回る
かはシフトレジスタの次段が受は入れ可能になる時刻と
、前段が出力可能になる時刻の早遅によるものであり、
いずれにせよりイクルＡ又はサイクルＢを回ることによ
って前段のデータを次段に伝播させることが可能である
。
かはシフトレジスタの次段が受は入れ可能になる時刻と
、前段が出力可能になる時刻の早遅によるものであり、
いずれにせよりイクルＡ又はサイクルＢを回ることによ
って前段のデータを次段に伝播させることが可能である
。
このような非同期自走式シフトレジスタを第３図に示す
ように多段に接続することによってＣ素子２０が第４図
に示す状態遷移を行なって並列データラッチ１９間でデ
ータの自律的な伝播が行なわれる。
ように多段に接続することによってＣ素子２０が第４図
に示す状態遷移を行なって並列データラッチ１９間でデ
ータの自律的な伝播が行なわれる。
また第５図は本実施例装置の具体的な回路構成の１例を
示し、図において、入力データ伝送路１１゜出力データ
伝送路１２及び分岐データ伝送路１３は並列データラッ
チ１９とＣ素子２０とを含む非同期自走式シフトレジス
タによって構成され、分岐制御部１４は並列データラッ
チ２４ａ 、 ２４ｂ 、 ４人力ＮＡＮＤゲート２５
ａ 〜２５ｄ、 ２人力ＮＡＮＤゲート２６ａ〜２６４
．２人力ＯＲゲート２７及びＤ型ラッチ２８によって構
成されている。また分岐判定部１５はＤ型ラッチ２９．
比較データレジスタ３０ 、マスクデータレジスタ３１
．排他的論理和回路３２．オープンコレクタ２人力ＮＡ
ＮＤゲート３３及びＤ型ラッチ３４によって構成されて
いる。また初期化部１６は初期化機能付のＤ型フリップ
フロップ３５ 、３６からなる。
示し、図において、入力データ伝送路１１゜出力データ
伝送路１２及び分岐データ伝送路１３は並列データラッ
チ１９とＣ素子２０とを含む非同期自走式シフトレジス
タによって構成され、分岐制御部１４は並列データラッ
チ２４ａ 、 ２４ｂ 、 ４人力ＮＡＮＤゲート２５
ａ 〜２５ｄ、 ２人力ＮＡＮＤゲート２６ａ〜２６４
．２人力ＯＲゲート２７及びＤ型ラッチ２８によって構
成されている。また分岐判定部１５はＤ型ラッチ２９．
比較データレジスタ３０ 、マスクデータレジスタ３１
．排他的論理和回路３２．オープンコレクタ２人力ＮＡ
ＮＤゲート３３及びＤ型ラッチ３４によって構成されて
いる。また初期化部１６は初期化機能付のＤ型フリップ
フロップ３５ 、３６からなる。
次に第１図を用いて本装置のおおまかな動作について説
明する。装置の起動時には、初期化部１６からの信号に
よって分岐判定部１５の初期化を行ない、入力データ伝
送路１１にデータが入力されて来たときに、そのデータ
によって正常に分岐判定部１５を作動せしめ、分岐判定
部１５では分岐条件と入力データ伝送路１１上のデータ
の有する条件とが比較され、両条件が一致すると分岐制
御部１４は入力データ伝送路１１上のデータを分岐デー
タ伝送路１３に与え、一方両条件が一致しない場合には
分岐制御部１４は入力データ伝送路１１上のデータを出
力データ伝送路１２に与え、以後は分岐判定部１５は入
力データ伝送路１１上のデータに応じて作動して分岐判
定を行なうこととなる。
明する。装置の起動時には、初期化部１６からの信号に
よって分岐判定部１５の初期化を行ない、入力データ伝
送路１１にデータが入力されて来たときに、そのデータ
によって正常に分岐判定部１５を作動せしめ、分岐判定
部１５では分岐条件と入力データ伝送路１１上のデータ
の有する条件とが比較され、両条件が一致すると分岐制
御部１４は入力データ伝送路１１上のデータを分岐デー
タ伝送路１３に与え、一方両条件が一致しない場合には
分岐制御部１４は入力データ伝送路１１上のデータを出
力データ伝送路１２に与え、以後は分岐判定部１５は入
力データ伝送路１１上のデータに応じて作動して分岐判
定を行なうこととなる。
次に第５図を用いて動作をよシ詳細に説明する。
ここでデータは複数ワードからなるパケットの形態をと
っており、かつ各ワードはデータ部とは別にＢＯＰ、Ｅ
ＯＰの２ピツトの制御ビットを持ち、先頭ワードのＢＯ
Ｐが１．末尾のワードのＥＯＰが１であり、その他の場
合にはＢＯＰ、ＥＯＰともに０であり、また先頭ワード
は分岐条件となる先行情報を有している。
っており、かつ各ワードはデータ部とは別にＢＯＰ、Ｅ
ＯＰの２ピツトの制御ビットを持ち、先頭ワードのＢＯ
Ｐが１．末尾のワードのＥＯＰが１であり、その他の場
合にはＢＯＰ、ＥＯＰともに０であり、また先頭ワード
は分岐条件となる先行情報を有している。
装置が起動されると、Ｄ型フリップフロップ３５゜３６
にリセット信号工ＮＩＴが与えられて該り型フリップフ
ロップ３５ 、３６が初期化（リセット）される。そし
てパケットの先頭ワードが入力データ伝送路１１に入力
され、これがＣ素子２０（１の段に達すると、並列デー
タラッチ１９（１にラッチされる。
にリセット信号工ＮＩＴが与えられて該り型フリップフ
ロップ３５ 、３６が初期化（リセット）される。そし
てパケットの先頭ワードが入力データ伝送路１１に入力
され、これがＣ素子２０（１の段に達すると、並列デー
タラッチ１９（１にラッチされる。
入力データ伝送路１１に入力された先頭ワードがＣ素子
２０ａの段まで達すると、Ｃ素子２０ａのＰ２出力はＯ
から１に変化し、前段の並列データラッチ１９４にラッ
チされている先頭ワードは並列データラッチ１９ａにラ
ッチされる。まだ同時にＤ型フリップフロップ３５が先
頭ワードのＢＯＰビットをラッチし、該り型フリップフ
ロップ３５の出力は１になるので、Ｄ型ラッチ２９は並
列データラッチ］−９ａと同様に、パケットの先頭ワー
ドをラッチし、このラッチされた先頭ワードは排他的論
理和回路３２で比較データラッチ３０の値（分岐条件）
と比較され、その比較結果のうち比較不要ビットについ
てはｉスフデータレジスタ３１の値とのＮＡＮＤがとら
れることによりマスクされ、こうして分岐の判定が行な
われて、この分岐判定結果はＤ型ラッチ３４に出力され
る。このときパケットは入力データ伝送路１１上を伝播
しておシ、その先頭ワードがＯ素子２０′ｂの段まで達
すると該Ｃ素子２０１）のＰ２出力が０から１に変化す
るので、Ｄ型フリップフロップ３６は先頭ワードのＢＯ
Ｐをラッチし、該り型フリップフロップ３６の出力が１
になり、Ｄ型ラッチ３４は分岐判定結果をラッチする〇 一方、このバケツ）Ｋ先行するパケットの通過後にノー
ド０（ＥＯＰビット）とノードＤ（Ｃ素子２０ａのＰ２
出力）がともに０となった時に、Ｄ型ラッチ２８はＤ型
ラッチ３４からの分岐判定結果をラッチし、分岐判定結
果が０１即ち分岐させない場合にはＤ型ラッチ２ＢはＮ
ＡＮＤゲート２５ｃ 、 ２５（１にＯ，ＮＡＮＤゲー
ト２５ａ 、 ２５ｂに１を出力し、これによυパケッ
トは並列データラッチ２４ａを経て出力データ伝送路１
２に伝播され、又分岐判定結果が１、即ち分岐させる場
合にはＤ型ラッチ２８はＷＡＮＤゲー） ２５ｃ 、
２５（ｌに１、ＮＡＮＤゲー）２５ａ。
２０ａの段まで達すると、Ｃ素子２０ａのＰ２出力はＯ
から１に変化し、前段の並列データラッチ１９４にラッ
チされている先頭ワードは並列データラッチ１９ａにラ
ッチされる。まだ同時にＤ型フリップフロップ３５が先
頭ワードのＢＯＰビットをラッチし、該り型フリップフ
ロップ３５の出力は１になるので、Ｄ型ラッチ２９は並
列データラッチ］−９ａと同様に、パケットの先頭ワー
ドをラッチし、このラッチされた先頭ワードは排他的論
理和回路３２で比較データラッチ３０の値（分岐条件）
と比較され、その比較結果のうち比較不要ビットについ
てはｉスフデータレジスタ３１の値とのＮＡＮＤがとら
れることによりマスクされ、こうして分岐の判定が行な
われて、この分岐判定結果はＤ型ラッチ３４に出力され
る。このときパケットは入力データ伝送路１１上を伝播
しておシ、その先頭ワードがＯ素子２０′ｂの段まで達
すると該Ｃ素子２０１）のＰ２出力が０から１に変化す
るので、Ｄ型フリップフロップ３６は先頭ワードのＢＯ
Ｐをラッチし、該り型フリップフロップ３６の出力が１
になり、Ｄ型ラッチ３４は分岐判定結果をラッチする〇 一方、このバケツ）Ｋ先行するパケットの通過後にノー
ド０（ＥＯＰビット）とノードＤ（Ｃ素子２０ａのＰ２
出力）がともに０となった時に、Ｄ型ラッチ２８はＤ型
ラッチ３４からの分岐判定結果をラッチし、分岐判定結
果が０１即ち分岐させない場合にはＤ型ラッチ２ＢはＮ
ＡＮＤゲート２５ｃ 、 ２５（１にＯ，ＮＡＮＤゲー
ト２５ａ 、 ２５ｂに１を出力し、これによυパケッ
トは並列データラッチ２４ａを経て出力データ伝送路１
２に伝播され、又分岐判定結果が１、即ち分岐させる場
合にはＤ型ラッチ２８はＷＡＮＤゲー） ２５ｃ 、
２５（ｌに１、ＮＡＮＤゲー）２５ａ。
２５ｂ Ｉｃ Ｏを出力し、これによりパケットは並列
データレジスタ２４１）を経て分岐データ伝送路１３に
伝播される。このときＮＡＮＤゲー） ２５ａ 、 ２
５ａと同様の動作を行なうオープンコレクタＮＡＮＤゲ
ート２５１）、２δｄを設けてこれらの出力を負論理ワ
イヤードＯＲしてこれをＣ素子２０ａの２３人力に接続
していることから、パケットが出力１分岐のいずれのデ
ータ伝送路１２ 、１３に伝播されてもＣ素子２０ａの
２３人力には応答が返される。
データレジスタ２４１）を経て分岐データ伝送路１３に
伝播される。このときＮＡＮＤゲー） ２５ａ 、 ２
５ａと同様の動作を行なうオープンコレクタＮＡＮＤゲ
ート２５１）、２δｄを設けてこれらの出力を負論理ワ
イヤードＯＲしてこれをＣ素子２０ａの２３人力に接続
していることから、パケットが出力１分岐のいずれのデ
ータ伝送路１２ 、１３に伝播されてもＣ素子２０ａの
２３人力には応答が返される。
以上のような本実施例の装置では、起動時に分岐判定に
重要なりＯＰ信号部分について初期化機能付Ｄａフリッ
プフｎツブを使用し、データパケットのＢＯＰをラッチ
し、このＤ型フリップフロップの出力に基づいてデータ
伝送路のパケットデータを取シ込んで該データの分岐判
定を行なうようにしたので、伝送路の状態が不安定であ
る装置の起動時においても分岐判定を行なって確実にデ
ータの分岐を行なうことができる。
重要なりＯＰ信号部分について初期化機能付Ｄａフリッ
プフｎツブを使用し、データパケットのＢＯＰをラッチ
し、このＤ型フリップフロップの出力に基づいてデータ
伝送路のパケットデータを取シ込んで該データの分岐判
定を行なうようにしたので、伝送路の状態が不安定であ
る装置の起動時においても分岐判定を行なって確実にデ
ータの分岐を行なうことができる。
なお上記実施例では非同期システム間でデータ伝送を行
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合にはＣ素子を同期型制御回路とすればよい。
なう場合について説明したが、本発明は同期システム間
でデータ伝送を行なう場合についても同様に適用でき、
この場合にはＣ素子を同期型制御回路とすればよい。
また上述の非同期自走式シフトレジスタに用いるＣ素子
は、第２図に示すＣ素子（以下、ｔＸｌ、形Ｃ素子と記
す）２０と異なる構成のもの、例えば第８図（ａ）に示
す第２形Ｏ素子５０．あるいは第８図（１＋） Ｋ示す
９ｓ３形Ｃ素子５１等であってもよい。
は、第２図に示すＣ素子（以下、ｔＸｌ、形Ｃ素子と記
す）２０と異なる構成のもの、例えば第８図（ａ）に示
す第２形Ｏ素子５０．あるいは第８図（１＋） Ｋ示す
９ｓ３形Ｃ素子５１等であってもよい。
第８図（ａ）において、第２形Ｃ素子５０は第１形Ｃ索
子２０を２段構成したものであシ、又第８図（１））に
おいて、第３形Ｃ素子５１は２人力ＮＡＮＤゲー） ５
２ａ 、 ５２ｂ 、 ５２ｃ 、負論理入力ＯＲゲー
ト５３．及びインバータ５４によって構成されている。
子２０を２段構成したものであシ、又第８図（１））に
おいて、第３形Ｃ素子５１は２人力ＮＡＮＤゲー） ５
２ａ 、 ５２ｂ 、 ５２ｃ 、負論理入力ＯＲゲー
ト５３．及びインバータ５４によって構成されている。
以上のように本発明によれば、データ伝送装置において
、伝送路上のデータに応じて作動する分岐判定手段を、
装置の起動時には初期化手段により作動させるようにし
たので、データの分岐を確実に行なえる効果がある。
、伝送路上のデータに応じて作動する分岐判定手段を、
装置の起動時には初期化手段により作動させるようにし
たので、データの分岐を確実に行なえる効果がある。
第１図は本発明の一実施例によるデータ伝送装置の全体
構成図、第２図及び第３図はともに上記装置において用
いられる非同期自走式シフトレジスタの１例を示す回路
構成図、第４図はこの非同期自走式シフトレジスタの機
能を説明するための図、第５図は上記装置の具体的な回
路構成図、第６図及び第７図は従来のデータ伝送装置を
示す図、第８図（ａ） 、 （ｂ）は本発明で使用され
得る他のＣ素子の例を示す図である。 １１・・・入力データ伝送路、１２−・・出力データ伝
送路、１３・・・分岐データ伝送路、１４・・・分岐制
御部、１５・・・分岐判定部、１６・・・初期化手段。
構成図、第２図及び第３図はともに上記装置において用
いられる非同期自走式シフトレジスタの１例を示す回路
構成図、第４図はこの非同期自走式シフトレジスタの機
能を説明するための図、第５図は上記装置の具体的な回
路構成図、第６図及び第７図は従来のデータ伝送装置を
示す図、第８図（ａ） 、 （ｂ）は本発明で使用され
得る他のＣ素子の例を示す図である。 １１・・・入力データ伝送路、１２−・・出力データ伝
送路、１３・・・分岐データ伝送路、１４・・・分岐制
御部、１５・・・分岐判定部、１６・・・初期化手段。
Claims (1)
- （１）システム間のデータ伝送を行なうデータ伝送装置
であつて、複数のデータ記憶手段及び隣接段の転送制御
回路からの制御信号に応じて自段のデータ記憶手段を制
御する各段の転送制御回路からなるシフトレジスタを用
いて構成された入力データ伝送路、出力データ伝送路及
び分岐データ伝送路と、上記入力データ伝送路上のデー
タに応じて作動し該データが分岐すべきデータであるか
否かを判定する分岐判定手段と、通常は上記入力データ
伝送路上のデータを上記出力データ伝送路に与え上記分
岐判定手段が上記入力データ伝送路上のデータを分岐す
べきデータと判定した時は該データを分岐データ伝送路
に与える分岐制御手段と、装置の起動時に上記分岐判定
手段を作動させる初期化手段とを備えたことを特徴とす
るデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151981A JPS6210752A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
| US07/432,355 US4972445A (en) | 1985-07-09 | 1989-11-06 | Data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151981A JPS6210752A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6210752A true JPS6210752A (ja) | 1987-01-19 |
| JPH0424738B2 JPH0424738B2 (ja) | 1992-04-27 |
Family
ID=15530449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151981A Granted JPS6210752A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210752A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128934A (en) * | 1977-04-15 | 1978-11-10 | Fujitsu Ltd | Electronic circuit package |
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS58211225A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | 計算機システムにおける初期化制御方式 |
| JPS6073722A (ja) * | 1983-09-30 | 1985-04-25 | Toshiba Corp | タイマ出力制御回路 |
-
1985
- 1985-07-09 JP JP60151981A patent/JPS6210752A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128934A (en) * | 1977-04-15 | 1978-11-10 | Fujitsu Ltd | Electronic circuit package |
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
| JPS58211225A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | 計算機システムにおける初期化制御方式 |
| JPS6073722A (ja) * | 1983-09-30 | 1985-04-25 | Toshiba Corp | タイマ出力制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424738B2 (ja) | 1992-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |