JPS629448A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主として非同期で動作するシステム間でデ
ータ伝送を行なうデータ伝送装置に関し、特にその分岐
９合流部の構成に関するものである。

〔従来の技術〕

従来、非同期システム間でデータ伝送を行なう方法とし
ては、ＦＩＦＯ（ファースト−イン・ファ−ストアウド
）メモリをシステム間のバッファとして用いる方法が一
般的であった。ところがこのＦＩＦＯメモリは単にデー
タのバッファ機能を有するだけであるので、このような
ＦＩＦＯメモリを非同期システム間のデータ伝送に用い
るようにすると複数の非同期システムを直列的にしか接
続することができず、そのためＦＩＦＯメモリに接続さ
れた全体システムは単純なカスケード接続によるパイプ
ライン処理機構を構築するにすぎず、その自由度が極め
て低いという問題があった。

これに対し、本件出願人は非同期システム間を接続して
全体システムを構築する際に、大きな自由度を与えるこ
とのできるデータ伝送装置を開発し出願している（特願
昭６０−３３０３５号、特願昭６０−３３０３６号参照
）。以下、このデータ伝送装置について説明する。

第１図は上記データ伝送装置のシステムを示す図でらり
、図において５はデータ伝送路、２ａ〜２Ｃは分岐部、
３ａ〜３Ｃは合流部、１ａ〜ＩＣは処理要素、４はイン
タフェースである０ このような装置において、外部系からインタフェース番
を介して流入するパケットデータはネットワーク要素３
ａ及び２１Ｌ％２０の間を巡回しながら処理要素１ａ〜
ｌａのいずれかに到達し、該処理要素１ａ〜ＩＣで分散
処理された後、ネットワーク要素３ｂ及び３ｃ　ＩＩＣ
よって処理結果が収集され、インタフェース４を介して
再び外部系へ送出される。

上記第１図に示した装置の分岐部及び合流部の構成を第
１２図及び第１３図に示す。まず第１２図ｔ； に示した分岐部は、通常含入カデータ伝送路１０上のデ
ータを選択的分岐制御部４０を介して出力データ伝送路
２０に与え、一方分岐判定部５０において入力データが
本分岐部で分岐すべきデータであると判定された場合は
、該入力データを上記分岐制御部４０を介して分岐デー
タ伝送路３ｏに分岐せしめるものである。また第１３図
に示した合流部は、通常は入力データ伝送路１０上のデ
ータを合流制御部６０を介して出力データ伝送路２０に
与え、一方人力、出力の両データ伝送路の空き状態を空
きバッファ監視部８０にて監視しておき、画伝送路上で
所定の空きバッファが検出されたとき合流制御部６０に
よって合流データ伝送路７０上のデータを出力データ伝
送路２０１Ｃ合流せしめるものである。

ブロック図である。この非同期自走式シフトレジスタと
は、入力されたデータが次段のレジスタの空いているこ
とを条件としてシフトクロックを用いずに自動的に出力
方向ヘシフトされていくようなレジスタをいい、データ
のバッファ機能を有するものである。そしてこの非同期
自走式シフトレジスタの各段は、並列データラッチＬと
この並列データラッチに立上りエツジトリガを与える転
送制御回路Ｃ（以下、Ｃ素子と称す）とから構成されて
いる０また上記Ｃ素子は例えば第１５図に示すように、
３人力ＮＡＮＤ回路０１１及び２人力ＮＡＮＤ回路０１
２　、０１３によ多構成されている。なお図では初期化
のためのＩＮＩＴ信号は省略している。

ここで、上記０素子は、ＰＯ，Ｐ３の２つの入力を受け
、ＰＬ、Ｐ２に２つの出力を出すものであり、Ｃ素子の
内部状態はとの４つの信号の状態によって決定され、下
記の表１に示すように、５ｏ−８８の９状態をとる。な
お、以下の説明では、論理値の「０」、「ｌ」ハ、それ
ぞれ信号値のローレベル、ハイレベルに相当する。

表　　１ 次に１上記５６−８ｆｉの９状態の遷移図を第１６図に
示す。なお、第１６図において、枠は条件付きの状態遷
移を示し、→は無条件の状態遷移を表わす。また、Ｐ１
↑、Ｐｌになどは、それぞれ信号値の「０」からｒｌｊ
　、　ｒｌＪからｒＯＪへの変化を示す。

この第１６図に示したサイクルＡを回るか、サイクルＢ
を回るかはシフトレジスタの次段が受入れ可能になる時
刻と、前段が出力可能になる時刻の早遅によるものであ
り、どちら和せよりイクルＡもしくはＢを回るととくよ
って、前段のデータを次段に伝播させることが可能であ
る。

第１７図は分岐部の具体的な回路構成の一例を示す図で
ある。ここでこの例では、データは複数のワードからな
るパケットの形態をとっておシ、かつ、各ワードはデー
タ値とは別に先頭ワードであることを示すためのＢＯＰ
と、末尾ワードであることを示すためのＥＯＰの２ビツ
トの制御ビットを持ち、また、先頭ワードは分岐条件と
なる先行情報を有するものとする。

この分岐部においては、パケットの先頭がＯ素子１２ａ
の段まで達すると、該０素子１２ａのＰ２出力はｒＯＪ
から「１」に変化し、前段のデータラッチｘｌａ　Ｋ記
憶されている先頭ワードのデータ値がデータラッチ１１
１：＋　Ｋ記憶される。このときノードＡ（ＢＯＰビッ
ト）は、「０」から「１」に変化するので、分岐判定部
５０のＤ型フリップフロップ５１にデータラッチｌｌｂ
と同様にパケットの先頭ワードのデータ値がラッチされ
る。とのラッチされた先頭ワードは、排他的論理和回路
５４で比較データレジスタ５２の値と比較され、ＷＡＮ
Ｄゲート回路５５で比較不要ピットがマスクされて、比
較結果、即ち分岐の判定がＤ型フリップフロップ５６に
対して出力される。この間、パケットは入力データ伝送
路１０上を伝播し、その先頭ワードがＣ素子１２１）の
段まで達するとノードＢ（ＢＯＰビット）がｒＯＪから
「１」に変化し、これにより上記り型フリップフロップ
５６に分岐判定結果がラッチされ、この結果が分岐制御
部４０のＤ型ラッチ４４に対して出力される。

一方、Ｄ型ラッチ４４には、上記パケットに先行するパ
ケットの通過後にノードｃ（Ｅｏｐビット）とノードＤ
（Ｏ素子１２ｃのＰ２出力）が「ＯＪ＃ｃなった時点で
Ｄ型フリップ７０ツブ５６からの入力がラッチされ、こ
れにより４人力ＮＡＮＤゲート４２ａ〜４２＋１の入力
が制御される。即ち、分岐条件が「０」のときは、分岐
させないためにＮＡＮＤゲー）４２ｏ。

４２（ｉに対してｒｏＪを出力し、ＮＡＮＤゲー）４２
ａ、４２ｂに対しては「１」を出力して、パケットが出
力データ伝送路２０に伝播されるように制御する０逆に
分岐条件がｒｌＪのときは、逆の制御が行なわれ、パケ
ットは分岐データ伝送路３０に伝播される０このとき、
パケットがどちらに伝播して屯Ｏ素子１２ａの２３人力
に応答が返るようＫするために、ＮＡＮＤゲー）　４２
ａ、４２ｃと同様の動作を行なうオープン；レクタＮＡ
ＮＤゲート４２１）、４２１が設けられて訃シ、これら
の出力は負論理ワイヤードＯＲされてＯ素子１２ｃの２
３人力に送られる。

また第１８図は合流部の回路構成の一例を示す０この合
流部においては、入力データ伝送路１０と出力データ伝
送路２０とからなる本線に、合流データ伝送路７０上の
データを合流させる訳であるが、データの流れは、本線
上の流れが優先され、本線上に空きバッファが存在する
ときのみ合流が許される。即ち、本線上にデータが存在
しないときには、空きバッファ監視部８ｏを構成する各
オープンコレクタインバータの出力の負論理ワイヤード
ＯＲ出方が「工」となるので、合流データ伝送路７０［
データが到着してノードＡが「１」となると、２人力Ａ
ＮＤゲート６３の２人力がともに「１」となってその出
力が「１」となり、ＳＲフリップフロップ６４′ｂがセ
ットされ、逆にＳＲフリップフロップ６４ａがリセット
でれる。これによって、合流データ伝送路１７０に対し
ては、８Ｒ７リツプフロツプ６４’ｂから４人力ＮＡＮ
Ｄゲート６６ｂへの入力が「１」となり、ａｇ子６２′
ｂが他のＯ素子と同様の動作を行なうようになる。また
これと同時にデータラッチ６１ｍ）が出力可能になるの
で、合流データ伝送路７０上のデータが本線に合流する
。一方、入力データ伝送路１０に対しては、ＳＲフリッ
プフロップ６４ａから４人力ＮＡＮＤゲート６６ａへの
Ｑ出力がｒＯＪとなり、このためＯ索子６２ａは前段の
データを伝播しない。なお、このときデータラッチ６１
ａの出力がハイインピーダンス状態になるため、合流動
作中に入力データ伝送路１０にデータが到着したとして
も合流を妨げることはない。

一方、１パケツトのデータの合流が完了すると、再び本
線上のデータが流れるように制御される。

即ち、Ｃ素子’７２ａがパケットの末尾ワードを送出す
るとノードＢ（ＥＯＰビット）が「０」Ｋなり、さらに
、０素子６２１）がこれを受取るとノードＯが「ＯＲフ
リップフロップ６４ｂがリセットされ、次のパケットの
伝播がＣ素子７２ａと６２′ｂとの間で起こらないよう
になる。また、合流したパケットの末尾ワードが出力デ
ータ伝送路２０の初段に受取られたとき、即ちノードＤ
（ＥＯＰビット）とノードＥがともに「０」になったと
き、２人力ＮＯＲゲート６５ａの入力信号がともＫ「０
」となるため、ＳＲフリップフロップ６４ａがセットさ
れてＣ素子６２ａは前段のデータを伝播するようになり
、本線上をデータが流れる得るようになる。

以上のようにしてパケットが伝播されるとき、Ｃ素子６
２ｃからＣ素子６２ａ及び６２１）の２３人力に応答が
返るようオープンコレクタＮＡＮＤゲート６７が設けら
れ、該Ｏ素子６７の出力は負論理ワイヤードＯＲされて
Ｃ素子６２ａ及び６２１）の２３人力に送られる。

〔発明が解決しようとする問題点〕

ところでこのようなデータ伝送装置においては、データ
を非同期で伝送しているため、データが移動しているか
否かを知ることができず、各処理モジュールに接続され
た分岐データ伝送路におけるデータの詰ｔｂ具合、即ち
各処理モジュールにおいて処理能力にまだ余裕があるか
否かということがわからない。従って、場合によっては
ある処理モジュールのみにデータが集中し、全体として
のデータ処理速度が遅くなってしまうという問題があっ
た。

また上記データ伝送装置においては、その合流部におい
て入力及び出力のデータ伝送路の空き状態を監視して合
流を許町するようにしているが、当該部分の回路構成が
複雑であるという問題があつた。

この発明は、かかる点に鑑みてなされたもので、分岐デ
ータ伝送路の状態に応じて分岐制御ができるとともに、
合流部の回路構成を簡単にすることのできるデータ伝送
装置を提供することを目的としている。

〔問題点を解決するための手段〕

この発明に係るデータ伝送装置は、データラッチ及びＯ
素子からなる自走式シフトレジスタを用いて各データ伝
送路を構成したものにおいて、分岐部においては分岐デ
ータ伝送路の空き状態及びデータが移動しているか否か
、・即ちデータの詰まシ状態を検知して分岐制御を行な
うようにし、また合流部においては、本線上のデータが
止まらないということを前提に、本線上の合流点後方の
みの空き状態を監視して合流制御を行なうようにしたも
のである。

〔作用〕

この発明においては、分岐制御を行なうに際し分岐デー
タ伝送路の空き状態及びデータの詰まシ状態を監視して
分岐制御を行なうから、ある処理モジュールにデータが
集中することなく負荷分散され、また合流制御を行なう
に際し、後方のみの空き状態を監視して合流を許町する
から、前方の空き状態を監視するための回路等が省略さ
れ、回路構成が簡単になる。

〔実施例〕

以下、本発明の実施例を図について説明する。

本発明の一実施例の全体的な構成は第１図と同様である
。

第２図は本発明の一実施例による分岐部のブロック構成
図であシ、図において、第１２図と同一符号は同−又は
相当部分を示す。７５は分岐データ伝送路３０の空き状
態を監視するための空きバッファ監視部（伝送路空き検
知部）であり、これは第３図に示すように、各Ｏ素子出
力にオープンコレクタインバータ７５ａ〜７５ｅを接続
し、それらの出力をワイヤードＯＲ接続して構成され、
図中の０素子の出力が全て「０」のとき、空き検知出力
Ｂ（ＢＬＡＮＫ）ｒｔＪを出力するものである−８５は
上記分岐データ伝送路３０におけるデータの詰まりを検
知するためのデータ詰まり検知部でめり、これは第４図
に示すように、各Ｃ素子出力に非反転形オープンコレク
タインバータ８５ａ〜８５ｃを接続するとともに、それ
らの出力をワイヤードＯＲ接続して構成され、各Ｃ素子
の出力が全て「１」のとき、即ちこの例では３ワ一ド分
のデータが待機状態となっているとき、詰まり検知出力
Ｐ「１」を出力するものである。１５は一致回路であシ
、上記空きバッファ監視部７５及びデータ詰まり検知部
８５の両回路から「１」が出力されたとき、制御信号Ｂ
、Ｒ（ＢＲＮＲＤＹ）を出力するものである。

また、５０は分岐判定部であシ、これは第５図で示すよ
うに、第１７図で示した回路に、ＮＡＮＤゲート回路５
５の出力である分岐判定結果及び上記一致回路１５から
の制御信号Ｂ、Ｒを２人力とするＡＮＤゲート５７が追
加されてなるものである０なお、その他の回路の構成（
Ｃ素子の回路構成も含む）については前記従来例で示し
たものと同様である。

第６図に合流部のブロック構成を示す。本実施例の合流
部は前記第１８図で示した構成とほぼ同様であり、従来
との相違点は、空きバッファ監視部８０において入力デ
ータ伝送路１ｏのみの空き状態を監視して合流を制御す
るようにしたことである。即ち本合流部は、ループ状に
構成された伝送路においてデータが止まらないという条
件のもとでは、合流部における本線の合流点後方を監視
しておけば、合流部の前方を監視していることと等価と
なるということに基いて構成されたものである。具体的
な回路構成としては、第１８図に示した回路において、
出力データ伝送路２０に設けられたオープンコレクタイ
ンバータ８０ａ〜８０ａを省略したものと同等のものが
考えられる０ 次に動作について説明する。

まず第２図に従って分岐部の動作を説明すれば、パケッ
トデータが入力データ伝送路１０に入力されると、前記
第１７図で説明したと同様の動作で分岐判定が行なわれ
る０まだこれと同時に、分岐データ伝送路３０において
は、該伝送路の空き状態及びデータの詰まり状態がそれ
ぞれ空きバッファ監視部７５、データ詰まり検知部８５
で監視されており、これらの両検知部の検知結果は一致
回路１５を介して分岐判定部５０に送られる。そしてこ
れらの検知結果及び上記分岐判定の結果に応じて分岐制
御が行なわれる。即ち、入力データ伝送路１０上のパケ
ットデータが本分岐部で分岐すべきデータであると判定
され、しかも分岐データ伝送路３０上に所定の空きバッ
ファが存在し、かつデータの詰まりがないと判定されれ
ば、分岐判定部５０からＣ信号が分岐制御部４０　Ｋ−
与えられ、これにより上記入力データ伝送路１０上のパ
ケットデータは分岐データ伝送路３０に分岐される。ま
た上記３条件の１つでも成立しない場合は上記パケット
データは分岐されず、出力データ伝送路２０へ与えられ
る。なお分岐制御部４０における詳細な動作は従来動作
と同様である。

次に第６図に従って合流部の動作を説明する。

本実施例の動作は従来の合流動作とほぼ同様であるが、
本実施例においては、朋述したようにデータ伝送路上の
データは止まることがないという前提のもとに、合流部
の後方、即ち入力データ伝送路１０上の空き状態のみが
監視されており、核人力データ伝送路１０上に所定ワー
ド数以上の空きバッファが存在すれば、出力データ伝送
路２０の状態にかかわらずデータの合流が許可される。

このような本実施例装置では、分岐部において分岐デー
タ伝送路３０の空き状態及びデータの詰まシ状態を検知
して分岐制御を行なうようにしたので、例えば１つの処
理モジュールにデータが集中し、そのデータ量が核モジ
ュールの処理能力を１つの処理モジュールへデータが集
中的に供給されるようなこと（々く、パケットデータの
分岐を円滑、高速に行うことができる。

また合流部においては、合流部の後方のみの空き状態の
監視を行なって合流制御するようにしたので、従来装置
に比してその回路構成が簡単になる０ 第７図は分岐制御部４ｏの他の実施例を示したもので、
これはＣ素子の前段への制御信号の返し方が上記実施例
と異なるものである。またこの図では、初期化のための
回路を４示している０即ち、本実施例で拡出力データ伝
送路側のＣ素子及び分岐データ伝送路側のＣ素子から入
力データ伝送路側のＣ素子へ制御信号を返すとき、両信
号を負論理入出力のＯＲ回路４５を介して返すようＫし
ている。また４６．４’７はそれぞれＤ型ラッチ４４を
初期化するためのフリップフロップ、インバータであり
、システムの初期状態においてＩＮＩＴ信号を入力し、
Ｄ型ラッチ４４のゲートを開いてＣ信号（「０」）をラ
ッチし、これＫよシ初期状態においては、常に入力デー
タ伝送路のデータが出力データ伝送路へ与えられるよう
にするためのものである。

また第９図、第１Ｏ図はそれぞれ分岐部の空きバッファ
監視部７５、データ詰まり検知部８５の他の構成例を示
すもので、これはデータラッチの間ＫＯＣ素子２段設け
られたものに適用される構成例である０このような構成
は、Ｃ素子間の制御信号の転送速度がデータラッチ間で
のデータ転送速度より早い場合等に有効なものであり、
そしてこのような実施例におけるＣ素子の回路構成例と
しては、第１１図（ａ）に示したように、前段への制御
信号Ｐ１としてＮＡＮＤゲートｃ１３の出力を用いるよ
うにしたものが望ましい。また０素子の構成としては種
々の構成が考えられ、例えば第１１図（１））に示すよ
う忙、２人力ＮＡＮＤ　ケ−）　Ｃ１４，Ｃ１５，０１
６、負論理入力ＯＲグー）Ｃ１？、インバータＣ１８に
よって構成してもよい。

上記第９図の空きバッファ監視部７６は、各Ｃ素子出力
に接続されたオープンコレクタインバー１　’Ｆ６ａ〜
’７６ｆからなシ、図中のＣ素子出力が全て「０」のと
き空き検知出力「１」を出方するものである。また第１
０図のデータ詰まシ検知部８６は、各Ｃ素子出力に接続
されたオープンコレクタインバータ８６ａ〜８６ｆ及び
Ｃ素子の前段への制御信号出力に接続されたオープンコ
レクタインバータ８６ｇ〜Ｂ６１からなシ、各０素子の
出力が、図で示すように左から順Ｋｒｏ、ｘ、ｏ、ｘ、
ｏ、ｌＪ又はｒｘｅｏ＊１．０，１．ＯＪ、！：なった
ときデータの詰まシを検知し、その結果詰まシ出カＰを
出力するものである。

第８図は分岐制御部のさらに他の実施例を示すもので、
これは第９図、第１０図に示したように１デ一タラツチ
間にＣ素子を２段有してなるデータ伝送路に適用される
ものである。図中、ｌＩ／Ｅ７図と同一符号は同一のも
のを示し、番８ｅ　、　４８ｇ　ａそれぞれＮＡＮＤゲ
ー）　４２８．４２ｇと同様の動作をするＮＡＮＤゲー
ト、４８ｆ　、　４８ｈはそれぞれＮＡＮＤゲー）　４
２ｆ、４２ｈと同様の動作をするオープンコレクタのＮ
ＡＮＤゲートであフ、各オープンコレクタＮＡＮＤゲー
）　４８ｆ、４８ｈの出力をワイヤード。Ｒ接続して前
段のＣ素子へ制御信号を返すようにしている。従ってこ
の実施例では、第７図の実施例に比較して論理ゲート遅
延段数が１段減少し、本分岐部のデータスループットを
向上させることができる。

なお、上記各実施ｑｔでは非同期システム間でデータ伝
送を行なう場合について説明したが、本発明は同期シス
テム間でデータ伝送を行なう場合についても同様に適用
でき、この場合はＣ素子を同期型制御素子とすればよい
。

〔発明の効果〕

以上のように、本発明によれば、自走式シフトレジスタ
を用いて各データ伝送路を構成したデータ伝送装置にお
いて、分岐部においては分岐データ伝送路の空き状態及
びデータの詰まり状態を検知して分岐制御を行ない、合
流部においては後方のみの空き状態を見て合流制御を行
なうようにしたので、１つの処理モジュールにデータが
集中してシステム全体としてのデータ処理速度が遅くな
るのを防止でき、また合流部の回路構成を簡単化するこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装置の全体
構成図、第２図はその分岐部のブロック図、第３図社該
分岐部の空きバッファ監視部の一構成例を示す図、第４
図は該分岐部のデータ詰まシ検知部の一構成例を示す図
、第５図は該分岐部の分岐判定部の一構成例を示す図、
第６図は該デ−タ伝送装置の合流部のブロック図、第７
図及び第８図は該装置の分岐制御部の他の構成例を示す
図、ｆｓ９図は該装置の空きバッファ監視部の他の構成
例を示す図、第１０図は該装置のデータ詰まシ検知部の
他の構成例を示す図、第１１図（ａ）　、　（ｂ）Ｈａ
素子の他の構成例を示す図、第１２図な込し第１８図は
本件出願人の既に開発したデータ伝送装置を示す図であ
り、ｆａ１２図はその分岐部のブロック図、第１３図は
合流部のブロック図、第１４図は伝送路を構成する非同
期自走式シフトレジスタの一構成例を示すブロック図、
第１５図はその０素子の具体的な回路構成例を示す図、
第１６図はＯ素子の状態遷移を示す図、第１７図は第１
２図に示す分岐部の異体的な回路構成例を示す図、第１
８図は第１３図に示す合流部の具体的な回路構成例を示
す図である。 １０・・・入力データ伝送路、２０−・・出力データ伝
送路、３０・・・分岐データ伝送路、４０−・分岐制御
部、５０・・・分岐判定部、６０・・・合流制御部、７
０・・・合流データ伝送路、７５，７６・・・空きバッ
ファ監視部（分岐データ伝送路空き検知手段）、８ｏ・
・・空きバッファ監視部（本線データ伝送路空き検知手
段）、８５　、８６・・・データ詰まシ検知部。 なお、図中同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）本線データ伝送路、分岐データ伝送路、及び合流
   データ伝送路が、複数のデータ記憶手段及び隣接段の転
   送制御回路からの制御信号に応じて自段のデータ記憶手
   段を制御する各段の転送制御回路からなるシフトレジス
   タを用いて構成されてなるデータ伝送装置であつて、上
   記分岐データ伝送路の空き状態を監視するための分岐デ
   ータ伝送路空き検知手段、上記分岐データ伝送路におい
   てデータが移動しているか否かを検出して該分岐データ
   伝送路におけるデータの詰まりを検知するデータ詰まり
   検知手段、及び該両手段により空きが存在しかつデータ
   の詰まりがないことが検知されたとき本線上のデータを
   該分岐データ伝送路に分岐せしめる分岐判定手段を有す
   る入力データ分岐手段と、本線上の合流点後方の空き状
   態を監視するための本線データ伝送路空き検知手段、及
   び該手段により空きが検知されたとき合流データ伝送路
   上のデータを本線に合流せしめる合流判定手段を有する
   データ合流手段とを備えたことを特徴とするデータ伝送
   装置。
2. （２）上記本線データ伝送路はループ状に構成されてな
   るものであることを特徴とする特許請求の範囲第１項記
   載のデータ伝送装置。
3. （３）上記入力データ分岐手段は、本線上のデータをそ
   の内容に応じて選択的に分岐するための選択的分岐判定
   手段を有するものであることを特徴とする特許請求の範
   囲第１項又は第２項記載のデータ伝送装置。