JPS62184562A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ伝送装置に関し、特に、同期あるいは
非同期で動作するシステム間でデータ伝送を行なうよう
なデータ伝送装置に関する。

［従来の技術］ 従来、非同期のシステム間でデータ伝送を行なう方法と
しては、ＦＩＦＯ（）？−ストイン・ファーストアウト
）メモリをシステム間のバッフ戸として用いる方法が一
般的であった。ところが、このＦＩＦＯメモリは単にデ
ータのバッファ機能を有するだけであるので、このよう
なＦＩＦＯメモリを非同期システム間のデータ伝送に用
いるよ　。

うにすると、複数の非同期システムを直列的にしか接続
することができない。そのために、ＦＩＦＯメモリに接
続された全体のシステムは単純なカスケード接続による
パイプライン処理機能を形成するにすぎず、その自由度
が極めて低いという問題点があった。

これに対して、本願出願人は、非同期システム間を接続
して、全体のシステムを形成する際に、大きな自由度の
与えることのできるようなデータ伝送装置を開発して既
に出願した（特願昭６０＝３３０３５号、特願昭６０−
３３０３６号参照）。

以下、このデータ伝送装置について説明する。

第６図は上述のデータ伝送装置のシステムを示す概略ブ
ロック図である。この第６図に示したデータ伝送装置は
機能分散ネットワークシステムであって、合流部３ａと
分岐部２ａないし２Ｃによってリング状データ伝送路を
構成し、外部からインターフェイス４を介し入力される
パケットデータを合流部３ａと分岐部２ａないし２Ｃの
リング状データ伝送路に周回させながら、各パケットデ
ータを分岐する。分岐されたパケットデータは処理要素
１ａないし１Ｃで処理される。処理要素１ａないし１Ｃ
で処理された結果は３ｂおよび３Ｃで合流され、インタ
ーフェイス４を介して外部に出力される。

第７図は第６図に示したデータ伝送路に用いられる非同
期自走式シフトレジスタの一例を示すブロック図である
。この非同期自走式シフトレジスタは、入力されたデー
タが次段のレジスタの空いていることを条件として、シ
フトクロックパルスを用いることなく、自動的に出力方
向ヘシフトされていくようなレジスタであって、データ
のバッフｙｅｌＡ能を有するものである。そして、この
非同期自走式シフトレジスタの各段は、並列データラッ
チＬ１ないしＬ３とこの並列データラッチに立上がりエ
ツジトリガ信号を与える転送制御回路（Ｃｏｉｎｃｉｄ
ｅｎｃｅ　　Ｅ　ｌｅｍｅｎｔ　：　Ｊｕｌ下、Ｃ索子
と称する）ＣＩないしＣ３とから構成されている。

第８図は第７図に示した並列データラッチとＣ素子の詳
細な回路図である。第８図に示すようにＣ素子Ｃ２は３
人力ＮＡＮＤゲートＣ１１および２人力ＮＡＮＤゲート
ＣＩ２．０１３とから構成されている。なお、第８図で
ぽ、イニシャル信号は省略している。

第９図はＣ素子の遷移図ある。第８図に示したＣ素子Ｃ
２は２つの制御信号ＰＯ，Ｐ３を受け、２つの制御信号
Ｐ１．Ｐ２を出力するものである。

Ｃ素子Ｃ２の内部状態はこの４つの信号の状態によって
決定され、次の表１に示すように、ＳｏないしＳ８の９
つの状態をとる。なお、以下の説明では、論理値のＩ　
Ｑ　Ｉｌ、“１゛′は、それぞれ信号値のローレベル、
ハイレベルに相当する。

表１ 次に、上述のＳｏないしＳ８の９つの状態の遷移図につ
いて、第９図を参照しながら説明する。

第９図において、吟は条件付きの状態遷移を示し、→は
無条件の状態遷移を表わす。また、Ｐ１↑。

Ｐ１↓などは、それぞれ信号値の°“Ｏ＋＋から１゛１
１　ｉ　ＩＩから０″への変化を示している。この第９
図に示したサイクルＡを回るか、あるいはサイクルＢを
回るかは、シフトレジスタの次段が受入れ可能になる時
刻と、前段が出力可能になる時刻が早い遅いによるもの
であり、どちらにせよりイクルＡもしくはＢを回ること
によって、前段のデータを次段に伝搬させることが可能
である。

第１０図はＣ素子の他の例を示すブロック図である。こ
の第１０図に示したＣ索子は２人力ＮＡＮＤゲートＣ１
４ないし０１６と３人力ＯＲゲートＣ１７とインバータ
０１８およびＣ１９とから構成される。そして、その具
体的な動作は前述の第８図および第９図と同じである。

第１１図は第６図に示した分岐部の具体的なブロック図
である。ここで、第１１図に示した例では、データは複
数のワードからなるパケットの形態をとっており、かつ
各ワードはデータ値とは別に先頭ワードであることを示
すためのＢＯＰと、末尾ワードであることを示すための
Ｅ　ＯＦ）の２ビツトのタグピットをもち、先頭ワード
は分岐条件となる先行情報を有するものとする。

この第１１図に示した分岐部は、通常は入力データ伝送
路１０上のデータを、選択的分岐制御部４０を介して出
力データ伝送路２０に与え、分岐判定部５０において入
力データが選択分岐制御部４０で分岐すべきデータであ
ると判定された場合は、その入力データを選択的分岐制
御部４０を介して分岐データ伝送路３０に分岐せしめる
ものである。

まず、第１１図を参照して、構成について説明する１、
入力データ伝送路１０は前述の第８図に示した並列デー
タラッチ１１ａないし１１ｆと、Ｃ素子１２ａないし１
２ｆとを含む非同期自走式シフトレジスタによって構成
される。また、出力データ伝送路２０も同様にして、並
列データラッチ２１ａおよび２１ｂとＣ素子２２ａおよ
び２２ｂとを含む非同期自走式シフトレジスタによって
構成される。さらに、分岐データ伝送路３０も同様にし
て、並列データラッチ３１ａおよび３１ｂとＣ素子３２
ａおよび３２ｂとを含む非同期自走式シフトレジスタに
よって構成される。

選択的分岐制御部４０は、並列データラッチ４１および
４２と、Ｃ素子４３および４４と、２人力ＯＲゲート４
５と、Ｄタイプフリップフロップ４６とによって構成さ
れる。Ｃ素子４３は４人力ＮＡＮＤゲート４３ａとオー
プンコレクタタイプの４人力ＮＡＮＤゲート４３ｂとＳ
Ｒフリップフロップを構成する２人力ＮＡＮＤゲート４
３Ｇおよび４３ｄとから構成される。同様にして、Ｃ素
子４４は４人力ＮＡＮＤゲート４４ａと、オープンコレ
クタタイプの４人力ＮＡＮＤゲート４４ｂと、ＳＲフリ
ップフロップを構成する２人力ＮＡＮＤゲート４４０お
よび４４ｄとから構成される。

前述の４人力ＮＡＮＤゲート４３ｂおよび４４ｂは、そ
れぞれの出力がワイヤードオア接続され、プルアップ用
抵抗４７に接続されるとともに、入力データ伝送路１０
のＣ素子１２ｆに接続される。

ＯＲゲート４５は入力データ伝送路１ｏのＣ素子１２ｆ
から出力される制御信号Ｐ２と並列データラッチ１１ｆ
から出力されるＥＯＰの論理セを求め、Ｄタイプフリッ
プ７０ツブ４６にトリガ信号を与えるものである。この
Ｄタイプフリップ７０ツブ４６は、後述の分岐判定部５
０からの判定信号をラッチする。

分岐判定部５０はＤタイプフリップ７０ツブ５１と、比
較データレジスタ５２と、マスクデータレジスタ５３と
、ＥＸＯＲゲート５４と、オーフンコレクタタイプの２
人力ＮＡＮＤゲート５５と、Ｄタイプフリップ７０ツブ
５６とから構成される。

Ｄタイプフリップフロップ５１は入力データ伝送路１ｏ
から伝送されてきたデータに含まれる分岐条件をラッチ
するものである。比較データレジスタ５２は分岐条件を
予め記憶し、マスクデータレジスタ５３は入力データ伝
送路１０から伝送されてきたデータのうち、分岐条件を
比較した後の不要なピットをマスクするためのデータを
記憶するものである。ＥＸＯＲゲート５４はＤタイプフ
リップフロップ５１にラッチされた分岐条件と比較デー
タレジスタ５２に予め設定されている分岐条件との一致
を判別するものである。ＮＡＮＤゲート５５はＥＸＯＲ
ゲート５４の出力のうち、マスクデータレジスタ５３に
設定されているマスクデータによって、不要なピットを
マスクするものである。

ＮＡＮＤゲート５５の出力はワイヤードオア接続されて
いて、その出力がＤタイプフリップ７０ツブ５６に与え
られる。Ｄタイプフリップ７０ツブ５６は入力データ伝
送路１０から伝送されてきたデータが分岐すべきデータ
であれば、セットされ、その出力を前述の選択的分岐制
御部４０に含まれるＤタイプフリップ７０ツブ４６に与
える。

このＤタイプフリップフロップ４６は入力データ伝送路
１０から伝送されてきたデータが分岐すべきデータであ
ればセットされ、そのＱ、（Ｎ出力を選択的分岐制御部
４０に含まれるＣ素子４３および４４に与える。

次に、分岐部の具体的な動作について説明する。

まず、分岐条件となる先行情報を含む先頭ワードが入力
データ伝送路１０に入力され、並列データラッチ１１ａ
にラッチされる。続いて、パケットの先頭が入力データ
伝送路１０に入力され、Ｃ素子１２ａに制御信号ＰＯが
与えられると、次段のＣ素子１２ｂの制御信号Ｐ２が“
Ｏ”から１゛′に変化する。それによって、並列データ
ラッチ１１ａにラッチされている先頭ワードのデータが
次段の並列データラッチ１１ｂに転送される。このとき
、ＢＯＰビットが°“０″から“１”に変化する。この
ため、Ｄタイプフリップフロップ５１は並列データラッ
チ１１ｂと同様にして、パケットの先頭ワードのデータ
をラッチする。

Ｄタイプフリップフロップ５１にラッチされた先頭ワー
ドのデータは、ＥＸＯＲゲート５４によって、比較デー
タレジスタ５２に予め設定されている分岐条件のデータ
と比較される。さらに、ＮＡＮＤゲート５５はＥＸＯＲ
ゲート５４の出力のうち、マスクデータレジスタ５３に
設定されているマスクデータによって不要ピットをマス
クする。

それによって、ＮＡＮＤゲート５５の出力からは分岐判
定結果信号が出力されて、Ｄタイプフリップフロップ５
６に与えられる。

この間、パケットは入力データ伝送路１０を順次伝搬し
、先頭ワードはＣ素子１２ｄの段まで達すると、ＢＯＰ
ピットが“ＯＩＩがら１″゛に変化し、この変化に応じ
て、Ｄタイプフリップフロップ５６は分岐判定結果信号
をラッチし、ラッチした分岐判定結果信号を選択的分岐
制御部４０に含まれるＤタイプフリップフロップ４６に
出力する。

一方、Ｄタイプフリップフロップ４６は、前述のパケッ
トに先行するパケットの通過後に、ＥＯＰピットが０′
″となりかっＣ素子１２ｆの制御信号Ｐ２が“Ｏ°′に
なったタイミングで、Ｄタイプフリップフロップ５６か
らの分岐判定結果信号をラッチする。このＤタイプフリ
ップフロップ４６の０出力はＣ素子４３の４人力ＮＡＮ
Ｄゲート４３ａと４３ｂとに与えられ、Ｑ出力はＣ素子
４４の４人力ＮＡＮＤゲート４４ａと４４ｂとに与えら
れる。すなわち、Ｄタイプフリップフロップ４６の出力
である分岐判定結果信号が“０゛のときには、分岐をさ
せないために、ＮＡＮＤゲート４４ａおよび４４ｂに対
して０°′のＱ出力信号を出力し、ＮＡＮＤゲート４３
ａおよび４３ｂに対しては、“１°゛の０出力信号を出
力して、パケットが出力データ伝送路４０に伝送される
ように制御する。もし、分岐判定結果信号が“１″のと
きには、パケットが分岐データ伝送路３０に伝送される
ように制御する。

なお、このとき、どちらに伝搬しても、Ｃ素子１２ｆに
制御信号Ｐ３が帰るようにするために、オープンコレク
タタイプのＮＡＮＤゲート４３ｂと４４ｂとの出力をワ
イヤードオア接続して、Ｃ素子１２ｆの制御信号Ｐ３の
入力端に与えるようにしている。

上述のごとく分岐部を構成することによって、データの
自然な流れを乱すことなく、データの分岐を実現できる
。

第１２図は合流部の一例を示す具体的なブロック図であ
る。まず、第１２図を参照して、構成について説明する
。入力データ伝送路１０と出力データ伝送路２０は前述
の第１１図と同様にして、非同期自走式シフトレジスタ
によって構成される。

合流データ伝送路７０は並列データラッチ７１ａ。

７１ｂとＣ素子７２ａ、７２ｂとを含む非同期自走式シ
フトレジスタによって構成される。

合流制御部６０は並列データラッチ６１ａないし６１０
と、Ｃ素子６２ａないし６２Ｃと、ＳＲフリップフロッ
プ６４ａ　、６４ｂと、２人力ＮＯＲゲート６５ａ、６
５ｂと、２人力ＡＮＤゲート６３とによって構成される
。ＳＲフリップ７０ツブ６４ｂは入力データ伝送路１０
にデータがないときにセットされ、ＳＲフリップ７０ツ
ブ６４ａは入力データ伝送路１０に伝送されたきたデー
タを出力データ伝送路２０に伝送可能状態であればセッ
トされるものである。ＡＮＤゲート６３には、空きバッ
ファ監視部８０がら空き状態検知信号が与えられる。

空きバッファ監視部８０は入力データ伝送路１０および
出力データ伝送路２０にデータのないこと、すなわち空
き状態を検知するものである。空きバッファ監視部８０
によって入力データ伝送路１０および出力データ伝送路
２０の両方の空き状態を監視するようにしているのは、
入力データ伝送路１０に伝送されているデータの流れを
妨げないようにするためと、合流すべきデータをラッチ
するデータラッチを出力データ伝送路２０で確保するた
めである。

空きバッファ監視部８０は入力データ伝送路１０に含ま
れるＣ素子１２ａないし１２０から出力される制御信号
Ｐ２を、その入力に受けるオープンコレクタタイプのイ
ンバータ８０ａないし８０Ｃと、合流制御部６０に含ま
れるＣ素子６２ａおよび６２ｃのそれぞれの制御信号Ｐ
２を、その入力に受けるオープンコレクタタイプのイン
バータ８０ｄおよび８（Ｍと、出力データ伝送路２０に
含まれるＣ素子２２ａないし２２０の制御信号Ｐ２を、
その入力に受けるオープンコレクタタイプのインバータ
８０ｆないし８０ｈを含む。そして、これらのインバー
タ８０ａないし８０ｈの出力はワイヤードオア接続され
、プルアップ抵抗８０１に接続されるとともに、前述の
合流制御部６０に含まれるＡＮＤゲート６３の一方入力
端に与えられる。

次に、第１２図に示した合流部の動作について説明する
。この第１２図に示した合流部は、合流データ伝送路７
０に伝送されてきた合流すべきデータを、入力データ伝
送路１０と出力データ伝送路２０とからなる本線データ
伝送路に合流させるものである。そして、データの流れ
は、本線データ伝送路の流れを優先し、本線データ伝送
路にデータの空き状態が存在するときにのみ合流を許可
するようにしている。

すなわち、本線データ伝送路にデータが存在しないとき
には、Ｃ素子１２ａないし１２０と、６２ａ、６２０と
、２２ａないし２２０のそれぞれの制御信号Ｐ２は“０
′°となっている。このため、オープンコレクタタイプ
のインバータ８０ａないし８０ｈの出力の負論理ワイヤ
ードオア出力が“１°′となる。そして、合流データ伝
送路７０にデータが伝送されてきて、ＢＯＰビットが１
′′になると、２人力ＡＮＤゲート６３の２人力がとも
に“１”になって、その出力が１”となる。

このＡＮＤゲート６３の出力によって、ＳＲフリップフ
ロップ６４ｂがセットされ、ＳＲフリップフロップ６４
ａがリセットされる。そして、ＳＲフリップフロップ６
４ｂの出力が１”となって、Ｃ素子６２ｂの４人力ＮＡ
ＮＤゲート６６ｂが開かれ、このＣ素子６２ｂが他のＣ
素子と同様の動作を行なうようになる。また、これと同
時に、並列データラッチ６１ｂによるデータのラッチが
可能となるので、合流データ伝送路７０に伝送されてき
たデータがデータラッチ６１ｂおよび６１Ｃを介して出
力データ伝送路２０に伝送され１本線データ伝送路に合
流される。

一方、入力データ伝送路１０に対しては、ＳＲフリップ
フロップ６４ａがリセットされていることにより、４人
力ＮＡＮＤゲート６６ａに与えられる信号が“０”とな
るので、Ｃ素子６２ａは前段の並列データラッチ１１０
にラッチされているデータを並列データラッチ６１ａに
ラッチさせない。これによって、入力データ伝送路１０
は出力データ伝送路２０から切り離される。

なお、このとき、並列データラッチ６１ａの出力がハイ
インピーダンス状態になるため１合流動作中に入力デー
タ伝送路１０にデータが到着したとしても、合流を妨げ
ることはない。

合流制御部６０は、１パケツトのデータの合流が完了す
ると、再び本線データ伝送路におけるデータが流れるよ
うに制御する。すなわち、合流データ伝送路７０のＣ素
子７２ｂが並列データラッチ７１ｂからデータパケット
の末尾ワードを送出させると、ＥＯＰビットが０″にな
り、Ｃ素子６２ｂがＣ素子７２ｂからの制御信号Ｐ２を
受取ると、４人力ＮＡＮＤゲート６６ｂの出力が“０″
になる。このため、２人力ＮＯＲゲート６５ｂの出力が
１″になり、ＳＲフリップ７０ツブ６４ｂがリセットさ
れ、次のパケットの伝搬がＣ素子７２ｂと６２ｂとの間
で起こらないようにする。

また、合流したバケツを−の末尾ワードが出力データ伝
送路２０の初段に受取られたとき、すなわち合流制御部
６０のデータラッチ６１ａのＥ　Ｏｌ）ピットと、ワイ
ヤードオア接続された４人力ＮＡＮＤゲート６７および
６８の出力がともに“０”になると、２人力ＮＯＲゲー
ト６５ａの入力信号がともに０′′となる。このため、
ＳＲフリップフロップ６４ａがセラ１〜されて、Ｃ素子
６２ａは前段のデータを伝送できるようになる。すなわ
ち、本線データ伝送路にデータが流れ得るようになる。

合流部６０のＣ素子６２０には、オープンコレクタタイ
プのＮＡＮＤゲート６７および６８を用いるようにした
ので、このＣ素子６２Ｃにおけるゲートの遅延段数は他
のＣ素子と同じゲート２段分であり、他のＣ素子とほど
んど同じ速度で動作できることになる。したがって、合
流データのないときには、本線データ伝送路におけるデ
ータの自然な流れを妨げることはない。

［発明が解決しようとする問題点］ ところで、上述の第１２図に示した合流部は、合流デー
タ伝送路７０に対して入力データ伝送路１０に優先権を
与え、入力データ伝送路１ｏが空いているときにのみ合
流データ伝送路７ｏに伝送されてきたパケットデータの
合流を許可するようにしていた。しかしながら、入力デ
ータ伝送路１０と合流データ伝送路７０の２つの入力デ
ータ伝送路に優先順位が付けられない場合には、本線に
おけるデータ流の密度が大きければ、合流データ伝送路
７０からのデータパケットの合流がいつまで経っても実
行されずなくなるおそれがある。その結果、合流データ
伝送路７０におけるパケットデータの流れが滞るために
、システム全体の処理バランスが悪化し、遂には必要な
データが流れないために、システムデッドロックを引き
起こすおそれがあるという問題点があった。

それゆえに、この発明の主たる目的は、２つの入力デー
タ伝送路に入力されてきたパケットデータを対等に合流
させるようにした合流部を含むデータ伝送装置を提供す
ることである。

［問題点を解決するための手段］ この発明は第１および第２の入力データ伝送路に伝送さ
れてきたパケットデータを合流して伝送するようなデー
タ伝送装置であって、第１および第２の入力データ伝送
路は複数のデータ記憶手段と各データ記憶手段のそれぞ
れに対応して設けられる転送制御手段とから構成される
。そして、第１および第２の入力データ伝送路のデータ
記憶手段にデータが記憶されているか否かを検知するよ
うにし、第１または第２の入力データ伝送路にデータを
伝送しているときに、第２または第１の入力データ伝送
路が空いていなければ、第２または第１の入力データ伝
送路からのデータを次に出力し、第１および第２の入力
データ伝送路からのデータを対等に合流させる。

［作用］ この発明のデータ伝送装置は第１および第２の入力デー
タ伝送路に伝送されてきたデータを対等に合流させるこ
とによって、一方の入力データ伝送路に伝送されてきた
データが滞ることがなく、システムのデッドロックを起
こすおそれをなくすことができる。

［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図である。

この実施例では、入力データ伝送路１１０と合流データ
伝送路１２０にそれｆれ入力されたパケットデータを合
流制御部５０によって対等に合流させる。このために、
入力データ伝送路１１０に対応して空きバッファ監視回
路１３０が設けられ、合流データ伝送路１２０に対応し
て空きバッファ監視回路１４０が設けられる。

第２図は第１図に示した実施例の具体的な構成を示すブ
ロック図である。

次に、第２図を参照して、この発明の一実施例の具体的
な構成について説明する。入力データ伝送路１１０は前
述の従来例と同様にして、並列データラッチ１１１．１
１２とＣ素子１１３ないし１１６とを含む。これらのＣ
素子１１３ないし１１６は前段と後段の２段構成になっ
ている。このようにＣ素子１１３ないし１１６を２段構
成にしたのは、データの流れに対して、制御信号が速い
場合に有効とするためである。

空きバッファ監視回路１３０はオープンコレクタタイプ
のインバータ１３１ないし１３４を含み、それぞれの入
力にはＣ素子１１１ないし１１６から制御信号Ｐ２が与
えられる。各インバータ１３１ないし１３４の出力はワ
イヤードオア接続され、その接続点がプルアップ抵抗１
３５に接続されて、負論理ワイヤードオア出力がインバ
ータ１３６を介して合流制御部１５０に与えられる。

合流データ伝送路１２０は入力データ伝送路１１０と同
様にして構成され、並列データラッチ１２１．１２２と
Ｃ素子１２３ないし１２６とによって構成される。空き
バッファ監視回路１４０はオープンコレクタタイプのイ
ンバータ１４１ないし１４４を含み、それぞれの入力に
はＣ素子１２３ないし１２６から制御信号Ｐ２が与えら
れる。

これらのインバータ１４１ないし１４４の出力はワイヤ
ードオア接続され、プルアップ抵抗１４５に接続される
とともに、インバータ１４６を介して合流制御部１５０
に与えられる。

合流制御部１５０は主として、並列データラッチ１８２
ないし１８４．Ｃ素子２０８，２１５゜２２１ないし２
２３．Ｄタイプフリップフロップ１６９ないし１７８．
ＳＲフリップフロップ２０１．２０４などを含む。

次に、第１図および第２図を参照して、この発明の一実
施例のより具体的な構成とともにその動作について説明
する。まず、入力データ伝送路１１０および合流データ
伝送路１２０にデータが存在していないときに、入力デ
ータ伝送路１１０にパケットデータが到着し、このパケ
ットデータを出力データ伝送路２０に伝送するものとす
る。この場合、空きバッファ監視回路１３０および１４
０は、それぞれ空きバッファのあることを検知し、その
ワイヤードオア出力が“°１”となる。そのワイヤード
オア出力はインバータ１３６および１４６によって反転
され、２人力ＮＯＲゲート１７９に入力される。ＮＯＲ
ゲート１７９はその出力を１″にする。

このとき、入力データ伝送路１１０にパケットデータが
到着すると、空きバッファ監視回路１３０の検知出力が
“１″となり、ＮＯＲゲート１７９はその出力をＯ″に
する。このＮＯＲゲート１７９の出力はインバータ１６
１に与えられて反転され、１”信号がトリガ信号として
Ｄタイプフリップ７Ｏツブ１７０に与えられる。それに
よって、Ｄタイプフリップフロップ１７０のＯ出力がＯ
”となる。このＤタイプフリップ７０ツブ１７０のＱ出
力はインバータ１６２およびゲート１８０を介して、こ
のＤタイプフリップ７０ツブ１７０のリセット入力端に
与えられているため、その０出力は一定時間経過後に１
”に戻る。したがって、このＤタイプフリップ７０ツブ
１７０の０出力からは“０″のワンショットパルスが出
力されることになる。

一方、４人力セレクタ１６８のセレク１〜人力Ｓｏ、Ｓ
＋は空きバッフ１監視回路１３０の検知信号が゛１”で
あり、空きバッファ監視回路１４０の検知信号が“Ｏ″
であるため、セレクタ１６８は１”に設定されている入
力■２を選択して、出力端Ｙから出力する。この出力ｆ
ｌａＹはＤタイプフリップ７０ツブ１６９のＤ入力に接
続されており、入力ＥｉＴには前述のＤタイプフリップ
７０ツブ１７０から“Ｏ”のワンショットパルスが与え
られているため、そのワンショットパルスの立上がりの
タイミングでＤタイプフリップフロップ１６９のＱ出力
から１”、０出力から“０″の信号がそれぞれ出力され
る。

また、Ｄタイプフリップフロップ１７０から出力された
ワンショットパルスはインバータ１９１゜１９２によっ
て遅延され、４人力ＡＮＤゲート１６４に入力される。

遅延されたワンショットパルスの立上がりのタイミング
では、Ｄタイプフリップフロップ１６９のＱ出力を含め
て、４人力ＡＮＤゲート１６４の他の３つの入力端は“
１°′に確定している。

このため、遅延されたワンショットパルスの立上がりの
タイミングで、Ｄタイプフリップフロップ１７５にトリ
ガ信号が与えられ、そのＱ出力が”　１　”になる。こ
のＱ出力はＳＲフリツプフＯツブ２０１にリセット信号
として与えられる。ＳＲフリップ７０ツブ２０１がリセ
ットされると、その０出力が°゛０″となって、並列デ
ータラッチ１８２をイネーブル状態にする。

また、Ｃ素子２０８の３人力ＮＡＮＤゲート２１０の２
番目の入力がＤタイプフリップフロップ１７５のＱ出力
により“１°”となるため、入力データ伝送路１１０の
Ｃ素子１１６から出力される制御信号Ｐ２がＣ素子２０
８に入力されることになる。

したがって、入力データ伝送路１１０から伝送されてき
たパケットデータが並列データラッチ１８２にラッチさ
れ、そのパケットデータが並列データラッチ１８３に与
えられる。そして、Ｃ素子２０ＢからＯＲゲート１８１
を介して制御信号Ｐ２がＣ素子２２１ないし２２３に伝
達され、並列データラッチ１８２から出力されたパケッ
トデータが並列データラッチ１８３にラッチされ、出力
データ伝送路２０に伝送されることになる。

次に、上述のごとくして、入力データ伝送路１１０から
伝送されてきたパケットデータが出力データ伝送路２０
に伝送され、入力側データ伝送路１１０からのパケット
データの合流が完了した時点において、合流データ伝送
路１２０にパケットデータが存在している場合について
説明する。

この場合、入力側データ伝送路１１０から伝送されてき
たパケットデータの末尾ワードを並列データラッチ１８
２がラッチすると、Ｃ素子２０８に含まれるインバータ
２１３の出力が“Ｏ”から１”に変化する。このインバ
ータ２１３の出力はＤタイプフリップフロツブ１フフに
トリガ信号として与えられており、このＤタイプフリッ
プフロップ１７７のＤ入力は入力データ伝送路１１０に
含まれる並列データラッチ１１２のＥＯＰ出力に接続さ
れているため、インバータ２１３の出力の変化に伴って
、Ｄタイプフリップ７０ツブ１７７は末尾ワードのＥＯ
Ｐビットをラッチする。このため、Ｄタイプフリップ７
０ツブ１７７のＱ出力はＯＩＩから１″に変化する。こ
のＱ出力はＤタイプフリップ７０ツブ１７８にトリガ信
号として与えられており、このトリガ信号によプてＤタ
イプフリップフロップ１７８の０出力は０゛′になる。

次に、上述の末尾ワードを出力し終えると、インバータ
２１３の出力が“°１°′から“０′”に変化し、Ｄタ
イプフリップフロツブ１フ８がリセットされて、そのΦ
出力が１′°になる。このとき、合流データ伝送路１２
０にパケットデータがあれば、空きバッファ監視回路１
４０の検知出力が１”となり、この検知信号はＮＯＲゲ
ート１６７に入力される。それによって、このＮＯＲゲ
ート１６７の出力は“Ｏｎとなる。

一方、Ｄタイプフリップフロツブ１フ８の０出力はＤタ
イプフリップ７０ツブ１７１にトリガ信号として与えら
れており、このＤタイプフリップフロップ１７８の０出
力が０″から″１′′に変化するのに伴って、Ｄタイプ
フリップフロップ１７１がＮＯＲゲー１−１６７の出力
である１１０　ＩＩをラッチし、そのＱ出力を１″から
０゛′に変化させる。

このＤタイプフリップ７０ツブ１７１のご出力はインバ
ータ１５９を介してそのセット入力端に入力されている
ため、Ｑ出力は一定時間経過後に“１°′に復帰する。

したがって、このＤタイプフリップ７０ツブ１７１のＱ
出力からは１１０１１のワンショットパルスが出力され
ることになる。この０”のワンショットパルスはＤタイ
プフリップフロツブ１フ５および１６９のそれぞれのリ
セット入力端に与えられ、これらの７リツプフロツプ１
７５および１６９のリセットを行なう。それによって、
Ｄタイプフリップフロップ１７５のＱ出力が０″になっ
て、Ｃ素子２０８の３人力ＮＡＮＤゲート２１０の２番
目の入力が０″となる。

したがって、入力データ伝送路１１０のＣ素子１１６の
制御信号Ｐ２が１″になっても１合流制御部１５０のＣ
素子２０８のインバータ２１３の出力が“１″になるの
を防止して、入力データ伝送路１１０から伝送されてき
たデータが出力データ伝送路２０に合流されるのを防止
する。

また、Ｄタイプフリップ７０ツブ１７５のＱ出力である
０”信号が３人力ＮＯＲゲート２０３の１番目の入力端
とＳＲフリップフロップ２０１のリセット入力端に与え
られているため、並列データラッチ１８２から出力され
たデータが並列データラッチ１８３にラッチされたとき
、すなわちＣ素子２０８およびＣ素子１８５の制御信号
Ｐ２がともに０”になったときには、ＳＲフリップフロ
ップ２０１のセット入力端が１”になる。

その結果、ＳＲフリップ７０ツブ２０１の０出カがパ１
”に反転し、並列データラッチ１８２の出力がハイイン
ピーダンスになる。

また、Ｄタイプフリップフロップ１７１がら出力された
０″のパルスはＤタイプフリップフロップ１６９のリセ
ット入力端に与えられていて、このＤタイプフリップフ
ロップ１６９をリセットし、そのＱ出力が°゛Ｏ”にな
り、その０出カが１１１　Ｉ＋になる。このとき、４人
カＡＮＤゲート１６５の４つの入力がすべてパ１″にな
るので、この４人力ＡＮＤゲート１６５の出力がｉＩ　
Ｏ１１がら１”に変化して、その出力がトリガ信号とし
てＤタイプフリップフロツブ１フ６に入力される。

それによって、Ｄタイプフリップフロップ１７６のＱ出
力が“０゛′から“１′°に変化する。このＤタイプフ
リップ７０ツブ１７６のＱ出力はＳＲフリップ７０ツブ
２０４にリセット信号として与えられており、このＳＲ
フリップフロップ２０４がリセットされる。そして、Ｓ
Ｒフリップ７０ツブ２０４の０出カが０°′になり、並
列データラッチ１８４をイネーブル状態にする。さらに
、Ｄタイプフリップフロップ１７６のＱ出力はＣ素子２
１５に含まれる３人力ＮＡＮＤゲート２１７の２番目の
入力として与えられており、合流データ伝送路１２０の
制御信号Ｐ２がＣ素子２１５に取り込まれることになる
。その結果、合流データ伝送路１２０に伝送されたきた
パケットデータを並列データラッチ１８４にラッチし、
そのパケットデータを出力データ伝送路２０に伝送でき
るようになる。

なお、上述の説明では、２つの動作モードにっいてのみ
説明したが、合流制御部１５０の入力データ伝送路１１
０側および合流データ伝送路１２０側がともに対称とな
るように構成されているため、上述の説明は逆の場合に
ついても同様の動作を行なうことができる。

第３図は前述の第１図および第２図に示した合流部と、
第１１図に示した分岐部を用いて構成した２人力、２出
力のルータを示す図である。この第３図に示すように２
つの分岐部３０１．３０２と２つの合流部３０３．３０
４とを組合わせることによって、２つの入力データ伝送
路からのパケットデータを２つの出力データ伝送路に選
択的に送出する、いわゆる２×２ルータのＦＭ能を実現
することができる。さらに、分岐部および合流部を適宜
組合わせることによって、柔軟なネットワークシステム
を構成できる。

なお、上述の実施例は、いずれもこの発明を非同期デー
タ伝送装置に適用した場合について説明した。しかし、
これに限ることなく、同期型データ伝送装置にもこの発
明を適用できる。同期型デ−タ伝送装置にこの発明を適
用する場合には、Ｃ素子を同期用クロックパルスに同期
させればよい。

第４図は同期型データ伝送装置に用いられるＣ素子の電
気回路図であり、第５図は同期用り０ツクパルスの波形
図である。

ｗＩ４図に示したＣ素子は前述の第２図に示したＣ素子
の各入出力端にトランスペアレント型ラッチ３１１ない
し３１４を接続し、これらのトランスペアレント型ラッ
チ３１１および３１４に、第５図に示した同期用クロッ
クパルスＴ１を与え、トランスペアレント型ラッチ３１
２および３１３に、同期用クロックパルスＴ２を与える
ようにしたものである。上述のととくＣ素子を構成する
ことによって、１クロツクサイクルの間に、同期用クロ
ックパルスＴ１およびＴ２に同期してデータを１段分伝
送することができる。

Ｌ発明の効果］ 以上のように、この発明によれば、第１または第２の入
力データ伝送路にデータを伝送しているときに、第２ま
たは第１の入力データ伝送路が空いていなければ、第２
または第１の入力データ伝送路からのデータを次に出力
し、第１および第２の入力データ伝送路からのデータを
対等に合流させるようにしたので、いずれか一方の入力
データ伝送路に伝送されてきたデータの流れが滞ること
はなく、システムデッドロックを引き起こすおそれをな
くすことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。 第２図はこの発明の一実施例に含まれる合流部の具体的
なブロック図である。第３図は合流部と分岐部とを用い
て構成した２人力２出力のルータを示す図である。第４
図は同期型Ｃ素子の一例を示す図である。第５図は同期
用クロックパルスを示す図である。第６図はこの発明の
先行技術となるデータ伝送装置の概略ブロック図である
。 第７図は非同期自走式シフトレジスタの構成を示す図で
ある。第８図は並列データラッチとＣ素子の具体例を示
す図である。第９図はＣ素子の遷移状態を示す図である
。第１０図はＣ素子の他の例を示す図である。第１１図
はこの発明の背景となる分岐部の具体的なブロック図で
ある。第１２図は同じく合流部の具体的なブロック図で
ある。 図において、１１０は入力データ伝送路、１１１．１１
２は並列データラッチ、１１３ないし１１６はＣ素子、
１２０は合流データ伝送路、１２１．１２２は並列デー
タラッチ、１２３ないし１２６はＣ素子、１３０，１４
０は空きバッファ検知部、１３１ないし１３４．１４１
ないし１４４はオープンコレクタタイプのインバータ、
１５０は合流部、１６８はセレクタ、１６９ないし１７
８はＤタイプフリップ７０ツブ、１８２ないし１８４は
並列データラッチ、２０１．２０４はＲＳフリップフロ
ップ、２０８，２１５，２２１．ないし２２３はＣ素子
を示す。 代　　理　　人　　　　　大　　岩　　増　　雄め３図 弔４図 弔Ｓ図 下Ｉ 丁２ 弔７図 砕 体 貿鉱 塚皆 ←　　　　　　　　　　　　　　　　　　　Ｏ’％０　
　　　　　　　　　　　　　　　１：Ｌ　　　　　　　
　　　　　　　　良−さ

Claims (4)

【特許請求の範囲】
1. （１）それぞれが複数のデータ記憶手段と、各データ記
   憶手段のそれぞれに対応して設けられる転送制御手段と
   を含み、各転送制御手段は隣接する転送制御手段からの
   制御信号に応じて、対応するデータ記憶手段に入力デー
   タを記憶させる第１および第２の入力データ伝送路、 それぞれが前記第１および第２の入力データ伝送路のデ
   ータ記憶手段が空いているか否かを検知する第１および
   第２のデータ空き状態検知手段、および 入力されたデータを前記第１または第２の入力データ伝
   送路から出力したときに、前記第２または第１のデータ
   空き状態検知手段がデータの空き状態を検知していない
   ことに応じて、前記第１または第２のデータ空き状態検
   知手段の検知出力如何にかかわらず、前記第２または第
   １の入力データ伝送路からのデータを次に出力し、それ
   によって前記第１および第２の入力データ伝送路からの
   データを対等に合流させる合流制御手段を備えた、デー
   タ伝送装置。
2. （２）前記第１および第２の入力データ伝送路は、次段
   のデータ記憶手段に有意なデータが記憶されていないこ
   とを条件として、クロックパルスを用いることなく、伝
   送されてきたデータを次段のデータ記憶手段に転送する
   非同期自走式シフトレジスタを含む、特許請求の範囲第
   １項記載のデータ伝送装置。
3. （３）前記第１および第２の入力データ伝送路は、次段
   のデータ記憶手段に有意なデータが記憶されていないこ
   とを条件として、同期パルスに同期して、伝送されてき
   たデータを次段のデータ記憶手段に転送する同期シフト
   レジスタを含む、特許請求の範囲第１項記載のデータ伝
   送装置。
4. （４）前記第１および第２のデータ空き状態検知手段は
   、それぞれ前記第１および第２のデータ記憶手段のそれ
   ぞれに対応して設けられ、それぞれの出力がワイヤード
   オア接続されるオープンコレクタ素子を含む、特許請求
   の範囲第１項記載のデータ伝送装置。