JPH0527890B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ伝送路制御装置に関し、特に
たとえば自走式シフトレジスタを用いるデータ伝
送路の制御装置に関する。

〔従来技術〕

本件出願人は、先に、たとえば特開昭61−
262934号において、データのプツシユインとポツ
プアウトとを独立かつ同時的に行うことができ、
さらに、プツシユインされたデータが前段のレジ
スタの空きを条件として自動的に前段にシフトさ
れるような、自送式シフトレジスタを用いたデー
タ伝送路を提案した。

この提案した技術では、データ伝送路は、通常
（初期リセツト以後は）停止解除状態であり、特
定の条件が成立したときにのみ停止状態とし、そ
の後再び停止解除状態に戻るように制御してい
た。

また、他に、昭和56年６月20日付で特許出願公
開された特開昭56−74731号や、昭和60年11月11
日付で特許出願公開された特開昭60−225935号な
どがあるが、特開昭56−74731号の従来技術では、
リツプルレジスタを２段構成にし、転送路が渋滞
しないときには１段のレジスタとし、転送路が渋
滞するときには２段のレジスタとなるように構成
することによつて、渋滞しないときは少ない段数
の高速転送路とし、渋滞するときには容量の大き
い転送路とするものであり、特開昭60−225935号
の従来技術では、複数段にわたつてレジスタの空
きを検出することによつて、すべてのレジスタに
データが格納されているときのみ入力不許可と
し、いずれのレジスタにもデータが格納されてい
ないときのみ出力不許可として、転送効率を向上
するものである。

〔発明が解決しようとする課題〕

特開昭61−262934号では、たとえばデータ処理
に長時間を要する場合や２つのデータ伝送路間で
同期をとる必要がある場合など、一定の条件が成
立したとき特定のレジスタ段において、データ伝
送を停止させる必要が生じる。特に、同じデータ
伝送路上を複数のデータ〓間なく伝送される場
合、停止させるべきデータが該当のレジスタ段に
到達したことに応答して、それより前のレジスタ
段への伝送を禁止しなければならない。

このような場合、伝送指令信号から停止信号ま
での時間よりデータ伝送路上のレジスタ段間のデ
ータ伝搬遅延時間の方が小さくなれば、誤動作を
生じる。そのため、停止信号が出力されるまでの
時間遅れより以上の伝搬遅延の大きいデータ伝送
路を設計しなればならず、伝送レートが犠牲にな
るばかりでなく、他方、データ伝送路の伝搬遅延
を誤動作の生じない範囲で最小に設計することは
困難である。

また、特開昭56−74731号や特開昭60−225935
号では、いずれも前段のレジスタの空きが検出さ
れたことに応じて、後段のレジスタから出力され
たデータを前段のレジスタに転送して、転送の開
始および停止を制御するものに過ぎず、たとえば
データ処理要素によつてデータが処理されたか否
かという非同期な外部条件や、転送されるデータ
の内容に応じて制御することはできなかつた。

それゆえに、この発明の主たる目的は、データ
伝送路の伝搬遅延を考慮する必要のない、誤動作
の生じないデータ伝送路の制御装置を提供するこ
とである。

〔課題を解決するための手段〕

この発明は、カスケード結合された少なくとも
２つのレジスタＢ１，Ｂ２、および前段のレジス
タＢ１の空きを条件として後段のレジスタＢ２か
らデータを出力させる転送手段Ｃ１を含むデータ
伝送路を制御するデータ伝送路制御装置であつ
て、前段のレジスタＢ１と後段のレジスタＢ２と
の間に介挿され、後段のレジスタＢ２から入力さ
れたデータに対する処理が終了したとき処理終了
信号を出力するデータ処理要素５４、および転送
手段Ｃ１に作用し、通常は停止信号を与えて当該
転送手段を停止状態とし、かつ処理終了信号に応
じて停止状態を解除するための伝送制御手段５８
を備える、データ伝送路制御装置である。

〔作用〕

データ伝送路はカスケード結合された少なくと
も２つのレジスタ（実施例では、並列データバツ
フア）を含み、この２つのレジスタ間にデータ処
理要素（実施例では、ALUや乗算器等）が介挿
される。データ処理要素は後段のレジスタから与
えられたデータを適宜処理し、その処理結果を前
段のレジスタに転送する。ただし、転送手段は伝
送制御手段によつて停止状態とされているので、
データ処理要素からの処理終了信号が出力された
とき、伝送制御手段が転送手段に作用して、転送
手段がデータ処理手段からのデータを前段のレジ
スタに転送する。

〔発明の効果〕

この発明によれば、伝送制御手段は通常転送手
段を停止し、データ処理要素からの処理手段信号
に応じて停止を解除するようにしているので、デ
ータ伝送路の伝搬の遅延の大小にかかわらず誤動
作のないデータ伝送路が得られる。それととも
に、処理時間や処理量との関係で許容される最大
速度でデータ処理やデータ伝送を行うことができ
る。すなわち、前段のレジスタの空きの有無だけ
でなく、非同期な外部条件や転送されるデータの
内容などの条件に応じて、転送制御することがで
きるので、データの内容に応じてデータ処理要素
における処理時間が変化する場合においても、前
段のレジスタに示すロードタイミングを最適化で
きる。

したがつて、この発明によれば、データ転送機
能のみならず、データ処理機能およびデータ緩衝
機能を併有する高速かつ高機能データ伝送路が得
られる。

この発明の上述の目的、そして他の目的、特徴
および利点は、図面を参照して行なう以下の実施
例の詳細な説明から一層明らかとなろう。

〔実施例〕

第２図はこの発明が実施され得るデータ処理装
置の一例としての並列処理形エミユレータの一例
を示すシステム概念図である。システム１０は、
データ伝送路として非同期遅延線リング１２を含
み、この非同期遅延線リング１２には、合流部１
４を通して処理すべきデータパケツトが与えられ
るとともに、その処理されたデータは分岐部１６
を通して出力される。合流部１４から与えられた
データパケツトは、非同期遅延線リング１２を通
つて、分岐部１８によつて分岐されて、機能記憶
部２０に与えられる。機能記憶部２０から読み出
されたデータは、合流部２２を通して再び非同期
遅延線リング１２に与えられる。

機能記憶部２０から与えられたデータパケツト
は、たとえば第１０図に示すように、ヘツドHD
とそれに後続する複数のデータワードDW₁〜
DHnを含む。ヘツダHDは、処理コードPCおよ
び制御コードCCを含み、この処理コードPCに
は、バケツト構造を示すコードと処理内容を示す
コードとが含まれる。パケツト構造を示すコード
としては、たとえばヘツダであることや最後のデ
ータワードであることなどを示す順番コードがた
とえば第17番目および第16番目のビツトで与えら
れる。処理内容を示すコードは、特にＦコードと
呼ばれ、たとえば「＋」，「−」、…またはデータ
の置換あるいは挿入など、処理の種類を特定する
ために用いられる。制御コードCCには、プログ
ラム構造に起因するノード情報すなわち物理的な
行先情報やカラー情報など論理的な情報が含まれ
る。

非同期遅延線リング１２によつて伝送される上
述のようなデータパケツトは、分岐部２４および
合流部２６を通して、発火部２７を構成する第１
のループ状のデータ伝送路２８に与えられる。異
なるデータパケツトが、異なる分岐部３０および
合流部３２を通して、発火部２７を構成する第２
のループ状のデータ伝送路３４に取り込まれる。
第１および第２のループ状のデータ伝送路２８お
よび３４に与えられたデータパケツトは、それぞ
れのループを互いに逆方向に伝送され、これら伝
送路とともに発火部２７を構成する発火検出部３
６に与えられる。発火検出部３６では、２つのデ
ータパケツトの間でそれぞれのデータパケツト中
に含まれる制御コードの比較を行なうことによつ
て、第１のループ状のデータ伝送路２８上に存在
するデータパケツトと第２のループ状のデータ伝
送路３４上に存在するデータパケツトとが対をな
すか否かを判定し、データパケツト対として検出
された特定のデータパケツトに基づいて１つの新
しいデータパケツトを生成する。このようにして
生成された新しいデータパケツトは、たとえば第
１のループ状のデータ伝送路２８上に置かれ、分
岐部３８および合流部４０を通して再び非同期遅
延線リング１２上にもたらされる。

非同期遅延線リング１２上を転送される新しい
データパケツトは、たとえば分岐部４２を通して
演算処理部４４に与えられ、そこでそのデータパ
ケツトのヘツダに含まれる処理コードに従つてそ
のデータパケツトに含まれヘツドに後続する単一
または複数の処理対象データを処理する。この演
算処理部４４によつて処理されたデータが、合流
部４６を通して再び非同期遅延線リング１２に合
流される。この処理結果は、再び機能記憶部２０
に与えられるか、あるいは分岐部１６を通して出
力されるのである。

なお、システム１０には、さらに、制御コード
処理部４８およびカラー管理部５０が設けられ
る。

この発明は第２図に示すシステム１０における
演算処理部４４に適用され得る。しかしながら、
このような演算処理部４４は、主データ伝送路１
２に対して並列的ではなく、第２図において点線
で示すように、そのデータ伝送路１２上に直列的
に介挿されてもよい。

第１図はこの発明の一実施例を示す概略ブロツ
ク図である。演算処理部４４は、多段接続された
並列データバツフアB₀，B₁，B₃，B₄…およびそ
れらのそれぞれに関連して設けられるＣ要素
（Coincident Element）C₀，C₁，C₂，C₃…を含
む。これら並列データブツフアB₀〜B₃およびＣ
要素C₀〜C₃は、協働して、非同期自走式シフト
レジスタを構成する。この非同期自走式シフトレ
ジスタとは、データのブツシユインとポツプアウ
トとを独立的かつ同時的に行なうことができ、さ
らにプツシユインされたデータが前段のレジスタ
ないし並列データバツフアが空いていることを条
件として、シフトロツクを用いずに、自動的に転
送されるようなシフトレジスタをいう。このよう
な非同期自走式シフトレジスタは、主データ伝送
路１２およびループ状の第１および第２のデータ
伝送路２８および３４としても用いられ得る。

ここで、第４図および第５図を参照して、非同
期自走式シフトレジスタを構成するＣ要素につい
て説明する。Ｃ要素Ｃは、６つの端子T₁〜T₆を
含み、端子T₁には後段のＣ要素からの信号TRI
（Transfer In）が与えられ、端子T₂からは後段
のＣ要素に対して信号AKO（Acknowledge Out）
が出力される。端子T₃からは前段のＣ要素に対
して信号TRO（Transfer Out）が出力され、端
子T₄からは前段のＣ要素からの信号AKI
（Acknowledge In）が与えられる。信号TRO
は、さらに、その対応する並列データバツフアに
転送指令信号として与えられる。そして、信号
AKIは、前段の並列データバツフアの空き信号
として与えられる。

なお、端子T₅にはリセスト信号RESETが与え
られ、端子T₆には停止信号STOPが与えられる。

第４図の回路において、端子T₅からリセツト
信号RESETが与えられると、それがインバータ
によつて反転され、この信号が与えられる４つの
ナンドゲートG₁，G₄，G₁₁およびG₁₄の出力がと
もにハイレベルになる。ナンドゲートG₁，G₄，
およびG₁₁，G₁₄の出力がハイレベルであり、し
たがつてそれを受けるナンドゲートG₃およびG₁₃
の出力がともにローレベルとなる。ナンドゲート
G₄のハイレベルの出力が信号AKOとなり、端子
T₂から後段のＣ要素への信号AKIとして与えら
れる。これが前段の並列データバツフアの空きの
状態を表わす信号である。このとき、データがま
だ到着していないとすれば、端子T₁への信号
TRIがローレベルである。端子T₅へのリセツト
信号RESETが解除されると、インバータの出力
がハイレベルとなり、一方ナンドゲートG₁₄から
の信号AK′もまたハイレベルであり、この状態が
初期状態である。

初期状態においては、したがつて、ナンドゲー
トG₁およびG₁₁のそれぞれの出力がハイレベルで
あり、オアゲートG₂およびG₁₂の一方入力がハイ
レベルである。そのため、ナンドゲートG₃およ
びG₁₃の２つの入力はともにそれぞれハイレベル
であり、したがつてこのナンドゲートG₃および
G₁₃の出力はともにローレベルである。すなわ
ち、信号TR′および端子T₃からの信号TROがロ
ーベレルである。ナンドゲートG₄およびG₁₄の入
力は、それぞれ、ローレベル、ハイレベルおよび
ハイレベルとなり、これらナンドゲートG₄およ
びG₁₄の出力はそれぞれハイレベルとなる。

データが転送されてきて、後段のＧ要素から与
えられる端子T₁への信号TRIが第５図に示すよ
うにハイレベルに転じると、ナンドゲートG₁の
３つの入力はすべてハイレベルとなり、その出力
はローレベルとなる。そうすると、ナンドゲート
G₃の出力すなわち信号TR′が第５図に示すように
ハイレベルとなり、ナンドゲートG₄の出力がロ
ーレベルとなる。信号TR′がハイレベルとなる
と、ナンドゲートG₁₁の出力がローレベルとな
り、ナンドゲートG₁₃の出力TROがハイレベル、
ナンドゲートG₁₄の出力AK′がローレベルとなる。
ナンドゲートG₄およびG₁₄の出力がそれぞれナン
ドゲートG₃およびG₁₃の入力に戻り、これらナン
ドゲートG₃およびG₁₃の出力がハイレベルの状態
でロツクされる。このようにして、第５図に示す
ように端子T₂からの信号AKOがローレベルとな
り、このＣ要素Ｃに対応する並列データバツフア
にデータが転送されたこと、すなわちその状態で
はもはやデータの転送を受け付けないことが後段
のＣ要素に伝えられる。また、ナンドゲートG₁₃
の出力がハイレベルであり、端子T₃から、前段
のＣ要素にハイレベルの信号TROが与えられる。
このハイレベルの信号TROが、それに対応する
並列データバツフアへの転送指令として与えら
れ、その並列データバツフアのデータが前段に送
られる。

信号AKOがローレベルになると、第５図に示
すように信号TRIがローレベルになり、したがつ
て、ナンドゲートG₁を出力TR′がハイレベルに戻
る。さらに、前述のようにして、ナンドゲート
G₁₄の出力AK′がローレベルに変わることによつ
て、ナンドゲートG₄の出力AKOはハイレベルに
戻り、ナンドゲートG₃の出力TR′はローレベルに
戻る。

前段のＣ要素からの信号AKOすなわち端子T₄
から与えられる信号AKIが、第５図に示すよう
に、ハイレベルからローレベルに変わると、すな
わち、前段の並列データバツフアの空きが抽出さ
れると、オアゲートG₁₂の入力がローレベルとな
り、信号TR′もまたローレベルであるため、この
オアゲートG₁₂出力もまたローレベルとなる。こ
のとき、ナンドゲートG₁₃の出力はハイレベルに
なつているので、ナンドゲートG₁₄の出力がハイ
レベルに変わる。そのため、ナンドゲートG₁₃の
入力がハイレベルとなり、ナンドゲートG₁₃の出
力はローレベルに戻る。このようにして、初期状
態と同じ状態に戻る。

もし前段のＣ要素からの信号AKOすなわち端
子T₄からの信号AKIがローレベルのままである
とすると、すなわち前段のＣ要素に対応する並列
データバツフアがまだ空き状態でないとすると、
ナンドゲートG₁₁の１つの入力はローレベルのま
まとなるため、端子T₁からの信号TRIがハイレ
ベルとして与えられ、信号TR′がハイレベルに変
わつても、ナンドゲートG₁₁は作用せず、信号
TROがハイレベルにはならないので、それによ
つて後段からのデータの受け付けが拒否され、し
たがつてこのＣ要素に対応する並列データバツフ
アにはその状態ではデータが転送できない。

このようにして、第３図に示すように、並列デ
ータバツフアB₀〜B₃およびＣ要素C₀〜C₃によつ
て、非同期自走式シフトレジスタが構成される。

なお、このＣ要素Ｃに端子T₆から、停止信号
STOPが与えられると、そのハイレベルの信号が
オアゲートG₅を通してナンドゲードG₁₃に与えら
れる。したがつて、このナンドゲートG₁₃の出力
がローレベルとなり、この状態では端子T₃から
の信号TROがローレベルとなり、データの転送
が停止される。

第１図に示すように、非同期自走式シフトレジ
スタを構成する並列データバツフアB₁およびB₂
の間に、たとえばALU（Arithmatic Logic
Unit）、乗算器などを含むデータ処理要素５４が
配置される。

この実施例には、さらに、伝送制御路制御回路
５８が設けられ、この伝送路制御回路５８は、前
段の並列データバツフアB₁に関連するＣ要素C₁
からの信号AKIを受けるとともに、後続する並
列データバツフアに関連するＣ要素C₂からの信
号TROを受ける。伝送路制御回路５８には、さ
らに、データ処理要素５４からの処理終了信号や
条件判定回路６０からの制御条件信号が与えられ
る。処理終了信号は、そのデータ処理要素５４に
おける処理たとえば演算、修飾、変形などの、処
理コードPCによつて指定されるデータ処理の終
了に応じて出力される。条件判定回路６０は、第
６図に示すように、１つのデコーダ６２を含み、
このデコーダ６２の入力としては、後段の並列デ
ーダバツフアB₃からB₂に送られるデータバケツ
トに含まれる処理コードPCを受け、「１」または
「０」によつて表される、停止または停止解除の
ための制御条件を出力する。

第７図を参照して、伝送路制御回路５８はＤフ
リツプフロツプ６４を含み、このＤフリツプフロ
ツプ６４のデータ入力Ｄには先の条件判定回路６
０に含まれるデコーダ６２からの制御条件信号が
与えられる。Ｄフリツプフロツプ６４のクロツク
入力CKには後段のＣ要素C₂からのデーダ伝送信
号TROに与えられ、プリセツト入力PRSには、
前段のＣ要素C₁からの認識信号AKIと初期リセ
ツト信号とのアンドが与えられる。詳しくいう
と、信号AKIは立上がりエツジ検出回路６６に
与えられ、この立上りエツジ検出回路６６の出力
と初期リセツト信号（ローレベルのパルス）とが
アンドゲート６８の２入力として与えられる。そ
して、このアンドゲート６８の出力がＤフリツプ
フロツプの入力PRSに与えられる。

Ｄフリツプフロツプ６４のクリア入力CLRに
は、さらに、データ処理要素５４からの処理終了
信号が、立上りエツジ検出回路６６を通して、Ｄ
フリツプフロツプウ６４のクリア入力CLRに与
えられる。

立上がりエツジ検出回路６６は、第８図に示す
ように、入力信号とその反転を受けるナンドゲー
ト７０を含む。したがつて、立上がりエツジ検出
回路６６は、入力信号（信号AKIや処理終了信
号）が与えられると、その立上がりエツジでロー
レベルのパルスを出力する。

第１図実施例の動作について説明する。まず、
第３図に示すような１ワード構成のデータパケツ
トが第１図における最後段の並列データバツフア
B₃にロードされると、このデータパケツト中の
識別データたとえば処理コードPCが条件判定回
路６０に入力される。条件判定回路６０からは、
その処理コードPCの内容をデコーダした結果、
そのデータパケツトが停止されるべきであるか否
かの制御条件信号が「１」または「０」で出力さ
れる。

初期状態においては、伝送路制御回路５８は初
期リセツト信号を受ける。このとき信号AKIも
またローレベルのままであるので、Ｄフリツプフ
ロツプのプリセツト入力としてハイレベルが与え
られ、このＤフリツプフロツプ６４すなわち伝送
路制御回路５８からはハイレベル（「１」）の伝送
路制御信号が出力される。この伝送路制御信号が
Ｃ要素C₁の停止信号STOPとしてその端子T₆（第
４図）に入力される。したがつて、この初期リセ
ツトでは、Ｃ要素C₁は、停止状態とされる。

並列データバツフアB₂に入力されたデータパ
ケツトが、前段の並列データバツフアB₁に送ら
れるべきものであるときには、条件判定回路６０
から停止解除のためのローレベルの制御条件信号
が得られる。したがつて、伝送路制御回路５８の
Ｄフリツプフロツプ６４は、関連のＣ要素C₂か
らの伝送信号TROの立上がりで、そのローレベ
ルを読み込み、そのため出力Ｑは、その信号
TROを立上がりでローレベルとなる。応じて、
伝送路制御回路５８からの停止信号STOPがなく
なり、前段のＣ要素C₁の停止状態が解除される。
そうすると、後段のＣ要素C₂伝送信号TROによ
つて、このＣ要素C₁の信号TROも立上がる。一
方、このＣ要素C₁からの認識信号AKIが立下が
る。したがつて、後段の並列データバツフアB₂
からの前段の並列データバツフアB₁へのデータ
伝送が行われる。

このようにして、データパケツトが並列データ
バツフアB₂からB₁へ伝送されると、Ｃ要素C₁か
らの信号AKIが立上がる。この信号AKIの立上
がりエツジが、エツジ検出回路６６によつて検出
され、そのタイミングでＤフリツプフロツプ６４
には「０」ないしローレベルがプリセツトされ、
Ｃ要素C₁は再び停止状態に戻される。

条件判定回路６０からの制御条件信号がローレ
ベルすなわち前段へ伝送すべきデータパケツトで
あるときには、上述の動作を繰り返し、データパ
ケツトは停止されることなく、データ伝送路上を
伝送される。

条件判定回路６０からの制御信号がハイレベル
であるときに、すなわち、並列データバツフア
B₂にロードされたデータパケツトが前段の並列
データバツフアB₁に伝送されるべきものでない
ときには、Ｃ要素C₂からのデータ伝送信号TRO
が立上がると、伝送路制御回路５８のＤフリツプ
フロツプ６４には、制御信号のハイレベルが読み
込まれる。応じて、このＤフリツプフロツプ６４
の出力Ｑはハイレベルとなる。そのため、前段の
並列データバツフアB₁に関連のＣ要素C₁は停止
状態のままとされる。したがつて、データパケツ
トは並列データバツフアB₂で停止し、データ処
理要素５４ではその停止されたデータパケツトに
対して処理を施す。

データ処理要素５４はそのデータ処理中ローレ
ベルを出力しているため、伝送路制御回路５８の
Ｄフリツプフロツプ６４はクリアされない。デー
タ処理が終了して、データ処理要素５４からハイ
レベルのデータ処理終了信号が得られると、それ
がエツジ検出回路６６によつて検出され、このエ
ツジ検出回路６６からローレベルパルスが出力さ
れ、Ｄフリツプフロツプ６４はクリアされ、Ｄフ
リツプフロツプ６４の出力Ｑはローレベルに転じ
る。応じて、この伝送路制御回路５８からの停止
信号が解除されて、Ｃ要素C₂の信号TROが立上
がり、データパケツトは前段の並列データバツフ
アB₁に伝送される。すると、その関連のＣ要素
C₁からの信号AKIが立上がり、Ｄフリツプフロ
ツプ６４は再びプリセツトされて、その出力Ｑが
ハイレベルになる。したがつて、Ｃ要素C₁は再
び停止状態とされる。

このようにして、伝送路制御回路５８がデータ
パケツトの前段への伝送を制御する。すなわち、
通常ではデータ伝送路を停止状態としておき、必
要に応じてそのつど停止解除する。

第９図はこの発明の他の実施例を示すブロツク
図である。この実施例は、第１０図に示すよう
に、１ワード目に処理コードなどが、２コード目
に対象データが含まれる、２ワード構成のデータ
パケツトを処理するのに好適する。

第９図実施例では、伝送路制御回路５８は、第
１図の実施例と同じ、第７図に示す構成および動
作のものとして構成される。しかしながら、この
実施例では、１つのデータパケツトのうちの最初
のデータワードが並列データバツフアB₁に停止
した後、後続のデータワードが並列データバツフ
アB₂にロードされたとき、データ処理要素５４
がそのデータワードを処理することになる。

なお、この第９図実施例では、処理指示回路５
６が設けられる。そして、前段の並列データバツ
フアB₁からのデータ特にデータパケツトに含ま
れる処理コードPC（第２図）がこの処理指示回路
５６へ与えられる。この処理指示回路５６は、簡
単にいうと、並列データバツフアB₁に含まれる
処理コードに応じて、データ処理要素５４に対し
てデータ処理の種類ないし態様を指示するための
指示信号を与える。したがつて、データ処理要素
５４に後段の並列データバツフアB₂のデータが
与えられ、それがそこで処理される際に、前段の
並列データバツフアB₁からの処理コードによつ
て、その処理の内容が制御されることになる。換
言すれば、後続するデータに対する処理の種類も
しくは処理の種類の系列が、先行するデータによ
つて決定される。したがつて、データ処理要素５
４はこの処理指示回路５６からの指示に従つた処
理を行う。

第１１図はこの発明のその他の実施例を示すブ
ロツク図である。この実施例は、特に発火部２７
（第２図）のように２つのデータ伝送路上を伝送
されるデータパケツトをデータ処理要素５４によ
つて処理するとき、２つのデータ伝送路の同期を
とるために、伝送路制御回路５８′が用いられる。

詳しくいうと、第１のデータ伝送路は縦続接続
された並列データバツフアB₁₀，B₁₁，B₁₂，…と
その関連のＣ要素C₁₀，C₁₁，C₁₂，…を含み、第
２のデータ伝送路は並列データバツフアB₂₀，
B₂₁，B₂₂，…とＣ要素C₂₀，C₂₁，C₂₂，…を含む。
そして、並列データバツフアB₁₀とB₁₁との間お
よびB₂₀とB₂₁との間からデータ処理要素５４に
それぞれ対象データが与えられる。

一方、識別データすなわち処理コードPCは、
それらに後続する並列データバツフアB₁₂とB₁₃
およびB₂₂とB₂₃とから、それぞれ取出され、対
応の識別データ検出回路７２および７４に与えら
れる。この識別データ７２および７４は、たとえ
ば、第１２図に示すように構成され、それぞれ関
連のデータ伝送路上を伝送されるデータパケツト
から識別データ（処理データ）を検出ないし抽出
する。

第１２図は第１１図実施例に適用できる識別デ
ータ検出回路の一例を示すブロツク図である。こ
の第１２図では、一方のデータ伝送路から識別デ
ータを取り出す第１の識別データ検出回路７２の
みが図示され説明される。

第１２図において、識別データ検出回路７２
は、第１のデータ伝送路に含まれる並列データバ
ツフアB₁₂，B₁₃，B₁₄およびB₁₅から、データを
受けるマルチプレクサ７６を含む。すなわち、マ
ルチプレクサ７６には、後段の並列データバツフ
アから前段の並列データバツフアにデータパケツ
トが転送される際、４つの並列データバツフア
B₁₂〜B₁₅の出力が入力される。

並列データバツフアB₁₁〜B₁₅のそれぞれの第
17番目のビツトすなわち順番コードの１ビツトに
は、ヘツダ信号線HSLが接続される。並列デー
タバツフアB₁₁およびB₁₂の間のヘツダ信号線
HSL₁は、マルチプレクサ７６に与えらえるとと
もに、インバータによつて反転されてアンドゲー
トG₁の一方入力に与えられる。並列データバツ
フアB₁₂およびB₁₃の間の接続されるヘツダ信号
線HLS₂は、そのアンドゲートG₁の他方入力に与
えられる。アンドゲートG₁の出力は、マルチプ
レクサ７６に与えられるとともに、インバータに
よつて反転されてアンドゲートG₂の一方入力に
与えられる。並列データバツフアB₁₃およびB₁₄
の間に接続されたヘツダ信号線HSL₃は、そのア
ンドゲートG₂の他方入力に与えられる。アンド
ゲートG₂の出力は、マルチプレクサ７６に与え
られるとともに、インバータによつて反転されて
２入力アンドゲートG₃の一方入力に与えられる。
このアンドゲートG₃の他方入力には、並列デー
タバツフアB₁₄およびB₁₅の間に接続されるヘツ
ダ信号線HSL₄の出力が与えられ、その出力はマ
ルチプレクサ７６に与えられる。

これらヘツダ信号線HSL₁およびアンドゲート
G₁〜G₃の出力は、マルチプレクサ７６に含まれ
る対応のラツチ回路（図示せず）に対するイネー
ブル信号として与えられる。

マルチプレクサ７６からは、識別データ線を通
して、条件判定回路６０′（第１１図）への第１
のデータ伝送路２８から抽出された識別データが
与えられる。

初期状態においては、すべてのヘツダ信号線
HSL₁〜HSL₄はロールベルである。後段の並列
データバツフアから並列データバツフアB₁₅へデ
ータパケツトのヘツダが転送されると、ヘツダ信
号線HSL₄がハイレベルになる。一方、並列デー
タバツフアB₁₄およびB₁₃の間のヘツダ信号線
HSL₃はまだローレベルであり、したがつてアン
ドゲートG₂の出力はローレベルである。このロ
ーレベルが反転されてアンドゲートG₃に与えら
れるため、この時点で、このアンドゲートG₃か
らハイレベルが出力される。

アンドゲートG₃の出力がハイレベルになると、
マルチプレクサ７６に含まれる対応のラツチ回路
がイネーブルされ、並列データバツフアB₁₅およ
びB₁₄の間の識別データ線からの識別データがそ
のラツチ回路にラツチされる。

その後、Ｃ要素C₅によつて並列データバツフ
アB₁₄の空きが検出されると、並列データバツフ
アB₁₅からこの並列データバツフアB₁₄にデータ
パケツトのヘツダが転送させる。応じて、ヘツダ
信号線HSL₃がハイレベルになり、アンドゲート
G₃と同じようにして、アンドゲートG₂の出力が
ハイレベルとなる。このアンドゲートG₂のハイ
レベルの出力が反転されてアンドゲートG₃に与
えられるため、アンドゲートG₃の出力はローレ
ベルに転じる。一方、アンドゲートG₂がマルチ
プレクサ７６に含まれる対応のラツチ回路のイネ
ーブル信号として働き、そのタイミングで並列デ
ータバツフアB₁₄から並列データバツフアB₁₃に
転送させるヘツダに含まれる識別データが取り込
まれる。

このようなことを繰り返して、並列データバツ
フアB₁₂に並列データバツフアB₁₃からデータパ
ツケツトのヘツダが転送されるとき、ヘツダ信号
線HSL₁がハイレベルになる。そのため、アンド
ゲートG₁の出力は、アンドゲートG₂およびG₃と
同じように、ローレベルになる。ヘツダ信号
HSL₁がハイレベルになると、マルチプレクサ７
６に含まれる対応のラツチ回路がイネーブルさ
れ、そのラツチ回路に並列データバツフアB₁₂か
らのデータパケツトに含まれる識別データが書き
込まれる。すなわち、マルチプレクサ７６の４つ
のラツチ回路（図示せず）には、データパケツト
を４つのレジスタにおいて転送する間、順次同じ
識別データが書き込まれることになる。そのた
め、その期間においては、マルチプレクサ７６か
らは、同じ識別データが出力され続ける。このよ
うにして、マルチプレクサ７６を用いて、識別デ
ータを一定時間保持することができる。このよう
に、この実施例では、ヘツダ信号線HSL₁〜
HSL₄のいずれかがハイレベルになつている場合
には、そのうちの最も前段に存在する識別データ
が選択される。

並列データバツフアB₁₂からデータパケツトの
ヘツダが最前段の並列データバツフアB₁₁に転送
され、並列データバツフアB₁₂に後続するヘツダ
以外のデータワードが転送されると、ヘツダ信号
線HSL₁が再びローレベルとなり、したがつて、
後続するデータパケツトのヘツダによつてヘツダ
信号線HSL₁〜HSL₄のうちいずれかがハイレベ
ルになつている場合には、これまで述べた回路構
成によつてヘツダ信号線HSL₁〜HSL₄のうち最
も前段に存在する識別データが選択されることに
なる。

なお、第１２図の例において、マルチプレクサ
５８がデータを受ける並列データバツフアの段数
は、必要な時間に応じて、任意に設定することが
できる。

第１１図に戻つて、識別データ検出回路７２お
よび７４によつて検出された識別データは、条件
判定回路６０′に入力される。条件判定回路６
０′は、第１３図に示すように比較回路７７を含
み、２つの識別データの一定の関係たとえば一
致、不一致を判定する。そして、条件判定回路６
０′からは、２つの識別データが一致したとき、
制御信号として「１」を出力する。この制御信号
は、伝送路制御回路５８′に入力される。

伝送路制御回路５８′には、さらに、各データ
伝送路からのヘツダ信号線HSL₁およびHLS₂が
接続される。このヘツダ信号線HSL₁および
HSL₂は、それぞれ並列データバツフアB₁₀，
B₁₁，…およびB₂₀，B₂₁，…の17ビツト目に接続
され、ヘツダHD（第１０図）が到来したことを
示す信号を取り出す。

伝送路制御回路５８′は、第１４図に示すよう
に、２組のＤフリツプフロツプ７８，８０および
８２，８４を含む。そして、Ｄフリツプフロツプ
７８および８０のデータ入力Ｄには、その一方入
力としてヘツダ信号線HSL₁からのヘツダ信号を
受けるアンドゲート８６からの出力が与えられ
る。他方、Ｄフリツプフロツプ８２および８４の
データ入力Ｄには、その一方入力としてヘツダ信
号線HSL₂からのヘツダ信号を受けるアンドゲー
ト８８からの出力が与えられる。オアゲート９０
が設けられ、このオアゲートの３つの入力として
は、前述の条件判定回路６０′からの制御条件信
号およびＤフリツプフロツプ７８および８２のそ
れぞれの出力Ｑが与えられる。そして、このオア
ゲート９０の出力は、上述のアンドゲート８６お
よび８８のそれぞれの他方入力として与えられ
る。

一方、Ｃ要素C₁₀からの信号AKIは、立ち上が
りエツジ検出回路６６を通してアンドゲート９２
の一方に与えられ、また、Ｃ要素C₂₀からの信号
AKIも同様に立ち上がりエツジ検出回路６６を
通して、アンドゲート９４の一方入力に与えられ
る。そして、２つのアンドゲート９２および９４
の他方入力には、それぞれ、初期リセツト信号が
与えられる。アンドゲート９２の出力はＤフリツ
プフロツプ７８のクリア入力CLRに与えられる
とともに、Ｄフリツプフロツプ８０のプリセツト
入力RPSに与えられる。同じように、アンドゲ
ート９４の出力も、Ｄフリツプフロツプ８２のク
リア入力CLRおよびＤフリツプフロツプ８４の
プリセツト入力PRSに与えられる。

Ｄフリツプフロツプ７８および８２の両方の出
力Ｑは、アンドゲート９６を通して、立ち上がり
エツジ検出回路６６に与えられる。そして、この
立ち上がりエツジ検出回路６６の出力は、Ｄフリ
ツプフロツプ８０および８４のそれぞれのクリア
入力CLRとして与えられる。これらＤフリツプ
フロツプ８０および８４の出力Ｑは、それぞれ、
制御信号１および制御信号２として、関連のＣ要
素C₁₀およびC₂₀に与えられる。すなわち、第１４
図に示す４つのＤフリツプフロツプ７８〜８４の
うち、Ｄフリツプフロツプ７８および８０が一方
のデータ伝送路を、Ｄフリツプフロツプ８２およ
び８４が他方のデータ伝送路にそれぞれ制御す
る。したがつて、Ｄフリツプフロツプ８０および
８４からの制御信号１および制御信号２は、いず
れも、停止状態のときに「１」として、停止解除
状態のときに「０」として出力される。

初期リセツト信号が与えられると、Ｄフリツプ
フロツプ８０および８４にプリセツト入力が与え
られ、これらＤフリツプフロツプ８０および８４
はそれぞれの出力Ｑがローレベルにセツトされ
る。したがつて、制御信号１および制御信号２を
受けるＣ要素C₁₀およびC₂₀は、いずれも、停止状
態とされる。

同期させるべき２つのデータパケツトすなわち
識別データの一致するデータが検出されないとき
は、条件判定回路６０′の比較回路７７からの制
御条件信号は「０」である。したがつて、このと
き４つのＤフリツプフロツプのデータ入力Ｄはい
ずれもローレベルのままである。したがつて、Ｄ
フリツプフロツプ７８および８０は、それぞれ、
Ｃ要素C₂₁からの信号TROおよびＣ要素C₁₁から
の信号TROのそれぞれの立ち上がりでそのロー
レベルのデータ入力を読み込み、その後Ｃ要素
C₂₀からの信号AKIおよびＣ要素C₁₀からの信号
AKIの立ち上がりでハイレベル（「１」）にセツ
トされる動作を繰り返す。したがつて、２つのデ
ータ伝送路は独立して、後段の並列データバツフ
アから前段の並列データバツフアにデータパケツ
トの伝送を行う。この動作は先の第７図による制
御の場合と同様であり、このときＤフリツプフロ
ツプ８２および８４はローレベルのままである。

条件判定回路６０′によつて、同期させるべき
２つのデータパケツトが検出されると、この回路
６０′からの制御信号は「１」となる。そして、
２つのデータパケツトのうちの一方が下側のデー
タ伝送路１に先に到着したとすると、ヘツダ信号
線HSL₁がハイレベルとなり、関連のＣ要素C₁₁か
らの信号TROが立ち上がれる。そうすると、Ｄ
フリツプフロツプ７８がセツトされ、その出力Ｑ
がハイレベルとなる。このＤフリツプフロツプ７
８の出力は、オアゲート９０に入力されている。
したがつてこのＤフリツプフロツプ７８は、その
一致状態を保持する。一方、このときＤフリツプ
フロツプ８０はセツトされる。そして、これら２
つのＤフリツプフロツプ７８および８０の出力
は、対となるべきもう一方のデータパケツトが上
側のデータ伝送路２に到着するまで保持される。
すなわち、データ伝送路１は、停止状態のまま
で、他方のデータ伝送路２におけるデータパケツ
トの到着を待つ。

その後データ伝送路２に対となるべきデータパ
ケツトが到着すると、ヘツダ信号線SLH₂がハイ
レベルとなり、関連のＣ要素C₂₁からの信号TRO
が立ち上がる。したがつて、Ｄフリツプフロツプ
８４がセツトされたままで、Ｄフリツプフロツプ
８２がセツトされる。したがつて、これらＤフリ
ツプフロツプ８２および８４の出力Ｑがいずれも
ハイレベルとなり、アンドゲート９６の出力がロ
ーレベルからハイレベルに転じる。応じて、Ｄフ
リツプフロツプ８０および８４のクリア入力に、
エツジ検出回路６６からのローレベルパルスが入
力され、Ｄフリツプフロツプ８０および８４はと
もにリセツトされる。したがつて、２つのＤフリ
ツプフロツプ８０および８４の出力Ｑはいずれも
ローレベルに転じ、そのため２つのデータ伝送路
の停止状態は同時に解除され、データパケツトの
伝送が同時に開始される。このようにして、２つ
のデータパケツトの同期が確立される。

停止状態が解除されると、データパケツトの伝
送の終了とともに、前段の並列データバツフアに
関連するＣ要素C₁₀およびC₂₀からの信号AKIがい
ずれもハイレベルに立ち上がり、Ｄフリツプフロ
ツプ８０および８４は再び「１」にセツトされ、
Ｄフリツプフロツプ７８および８２は「０」にリ
セツトされて初期状態に戻る。この初期状態にお
いては、Ｄフリツプフロツプ８０および８４の出
力Ｑはいずれもハイレベルであるため、２つのデ
ータ伝送路１および２上におけるデータパケツト
の伝送が停止される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク図
である。第２図はこの発明が実施され得る並列処
理形エミユレータの一例を示すシステム概念図で
ある。第３図は処理されるべきデータパケツトの
一例を示す図解図である。第４図はＣ要素を示す
回路図である。第５図は第４図に示すＣ要素の動
作を説明するためのタイミング図である。第６図
はこの実施例の条件判定回路の一例を示すブロツ
ク図である。第７図はこの実施例の伝送路制御回
路の一例を示すブロツク図である。第８図はこの
実施例のエツジ検出回路の一例を示すブロツク図
である。第９図はこの発明の他の実施例を示すブ
ロツク図である。第１０図は第９図実施例におい
て処理されるべきデータパケツトの構造を示す図
解図である。第１１図はこの発明のその他の実施
例を示すブロツク図である。第１２図は第１１図
実施例の識別データ検出回路の一例を示すブロツ
ク図である。第１３図は第１１図実施例の伝送制
御回路の一例を示すブロツク図である。第１４図
は第１１図実施例の伝送路制御回路の一例を示す
ブロツク図である。 図において、５４はデータ処理要素、５６は処
理指示回路、B₀〜B₃およびB₁₁〜B₁₇は並列デー
タバツフア、C₀〜C₃およびC₁₁〜C₁₇はＣ要素を示
す。

Claims (1)

1. 【特許請求の範囲】 １ カスケード結合された少なくとも２つのレジ
   スタＢ１，Ｂ２、および前段のレジスタＢ１の空
   きを条件として後段のレジスタＢ２からデータを
   出力される転送手段Ｃ１を含むデータ伝送路を制
   御するデータ伝送路制御装置であつて、 前記前段のレジスタＢ１と前記後段のレジスタ
   Ｂ２との間に介挿され、前記後段のレジスタＢ２
   から入力されたデータに対する処理が終了したと
   き処理終了信号を出力するデータ処理要素５４、
   および 前記転送手段Ｃ１に作用し、通常は停止信号を
   与えて当該転送手段を停止状態とし、かつ前記処
   理終了信号に応じて前記停止状態を解除するため
   の伝送制御手段５８を備える、データ伝送路制御
   装置。 ２ 前記データ伝送路はさらに前記後段のレジス
   タＢ２よりもさらに後方に配置される別のレジス
   タＢ３を含み、 前記別のレジスタＢ３にロードされたデータに
   応じて前記データ処理要素５４から前記前段のレ
   ジスタＢ１へのデータの転送の停止を解除すべき
   かどうかを判定して制御条件信号を出力するため
   の条件判定手段６０をさらに備え、 前記伝送制御手段５８は前記処理終了信号およ
   び前記制御条件信号の少なくとも一方に応答して
   前記転送手段Ｃ１の停止状態を解除する、特許請
   求の範囲第１項記載のデータ伝送路制御装置。