JPH03239037A - Ａｔｍ交換方式におけるセル分離装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野（第８図） 従来の技術（第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作　用（第１図） 実施例（第２〜６図） 発明の効果 ［概　要］ ＡＴＭ交換方式におけるセル分離装置に関し、ＡＴＭ交
換方式において、１つのバッファへの書き込みや読み出
しを出方路別に管理することにより、各出方路でバッフ
ァを共有して使用し、且つ、バッファ管理のためにバッ
ファ内の格納アドレスと出方路番号とを格納しうるよう
にして、少ないバッファ量でセル廃棄をおきにくくシな
がらセル分離を行なえるようにすることを目的とし、入
出力ハイウェイ間に設けられるセル蓄積用バッファと、
バッファ内のセル空塞状態を管理するセル空塞管理テー
ブルと、出方路番号情報とバッファへのセルの格納アド
レス情報をセル到着順に管理するマルチポート型ＦＩＦ
Ｏメモリと、方路毎に同時に読み出すべきセルの格納ア
ドレスを検索する検索手段と、方路毎の格納アドレスか
ら時分割的に各方路別にセルを順に読み出すセル読み出
し制御手段と、バッファから時分割多重されて読み出さ
れたセルを方路毎に分解し速度変換する速度変換手段と
をそなえるように構成する。

［産業上の利用分野］ 本発明は、ＡＴＭ［＾５ｙｎｃｈｒｏｎｏｕｓ　Ｔｒａ
ｎｓｆｅｒＭｏｄｅ；ＡＴＭ（非同期転送モード）］交
換方式におけるセル分離装置に関する。

ＡＴＭ交換方式では、情報を第８図に示すような固定長
のセルに収容し、更にはセル毎に分解して出方路番号情
報を有するＴＡＧに基づいてセルフルーティングを行な
うことにより情報の交換を行なっているが、この場合、
同一出方路へのセルが同時に到着することがあるので、
セルの衝突回避用としてバッファを用意している。

ところで、各出方路へのセルが均等に到着すれば、セル
の廃棄は起こり難いが、時としである方路へ集中するこ
とがあり、この場合に、セルの廃棄が生じる。

［従来の技術］ 従来のセル分離装置では、複数出方路へのセルが多重さ
れたハイウェイからセルを各方路へ分離するために、第
７図に示すように、各出方路ごとにバッファＢＦを置い
て、セルの速度変換を行なっている。例えば１．２Ｇｂ
ｐｓに多重されたハイウェイ情報を８方路に分離する場
合を考えると、１方路当たり１５０Ｍｂｐｓで読み出す
ことになる。このとき、セルの到着が規則正しく周期的
に到着すると、セルは溢れることなく速度変換されて出
方路に出力されていく。

しかし、セルの到着がバラツクと瞬間的に１５０Ｍｂｐ
ｓを超えることになり、この場合に、各出方路に設けら
れたバッファＢＦで瞬間的な速度超過分を吸収すること
が行なわれる。

［発明が解決しようとする課題］ ところで、このような従来のセル分離装置では、バッフ
ァを出方路毎に別々に用意しており、又バッファ量は出
方路の使用率と廃棄特性から決定されるので１例えば使
用率を９０％、廃棄を１０−９とすると、１出方路あた
りほぼ１００セル分のバッファ蓄積量が必要となり、こ
れが８方路分必要となれば、合計で８００セル分ものバ
ッファを必要とする。すなわち、上記のように各出方路
毎にバッファを用意すると、バッファ量が出ハイウェイ
の数に比例して多くなるのである。

そこで、ポインタチェーンを用いて、バッファ共通化を
図れるようにバッファを管理することも考えられるが、
この場合は、もしポインタチェーンが切れた場合に、切
れたことの検出とその復旧とが困難であるという問題点
がある。

本発明は、−このような問題点に鑑みなされたもので、
ＡＴＭ交換方式において、１つのバッファへの書き込み
や読み出しを出方路別に管理することにより、各出方路
でバッファを共有して使用し。

且つ、バッファ管理のためにバッファ内の格納アドレス
と出方路番号とを格納しうるようにして、少ないバッフ
ァ量でセル廃棄を起きに＜＜シながらセル分離を行なえ
るようにした。ＡＴＭ交換方式におけるセル分離装置を
提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

まず、この第１図に示すものは、ＡＴＭ交換方式におけ
るセル分離装置であるが、この第１図において、１はセ
ル蓄積用バッファで、このバッファ１は、入出力ハイウ
ェイ間に設けられて、セル単位でこれを蓄積するもので
ある。

２はセル空塞管理テーブルで、このセル空塞管理テーブ
ル２はバッファ１内のセルの空塞状態を管理するもので
ある。

３はマルチポート型ＦＩＦＯメモリで、このマルチポー
ト型ＦＩＦＯメモリ３はｌ書き込みポートと複数の読み
出しポートとを有するＦＩＦＯメモリであるが、このマ
ルチポート型ＦＩＦＯメモリ３は出方路番号情報とバッ
ファｌへのセルの格納アドレス情報とをセル到着順に管
理するようになっている。

４は検索手段で、この検索手段４は、方路毎に同時に読
み出すべきセルの格納アドレスをマルチポート型ＦＩＦ
Ｏメモリ３から検索するものである。

５はセル読み出し制御手段で、このセル読み出し制御手
段５は、検索手段４にて検索した方路毎の格納アドレス
から時分割的に各方路別にバッファ１からセルを順に読
み出すよう制御するものである。

６は速度変換手段で、この速度変換手段６は、セル読み
出し制御手段５を用いてバッファ１から時分割多重され
て読み出されたセルを方路毎に分解し速度変換するもの
である。

［作　用］ 上述の本発明のＡＴＭ交換方式におけるセル分離装置で
は、バッファ１に、セル単位でセルが蓄積されるが、こ
のときセル空塞管理テーブル２で、バッファ１内のセル
の空塞状態を管理しておくとともに、マルチポート型Ｆ
ＩＦＯメモリ３に、出方路番号情報とバッファ１へのセ
ルの格納アドレス情報とをセル到着順に管理しておく。

ところで、バッファ１からのセル読み出しに際しては、
検索手段４によって、方路毎に同時に読み出すべきセル
の格納アドレスがマルチポート型ＦＩＦＯメモリ３から
検索され、更にセル読み出し制御手段５によって、検索
手段４にて検索した方路毎の格納アドレスから時分割的
に各方路別にセルがバッファ１から順に読み出される。

このようにしてバッファ１からセルが時分割多重されて
読み出されると、その後は速度変換手段６によって、こ
のセルを方路毎に分解し速度変換することが行なわれる
。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図、第３図は
第２図を更に詳細に示すブロック図であるが、これらの
第２，３図に示すＡＴＭ交換方式におけるセル分離装置
は、セル蓄積用バッファ１１、セル空塞管理テーブル１
２．マルチポート型ＦＩＦＯメモリ（シフトレジスタ型
ＦＩＦＯメモリ）１３．セル書き込み用バッファサーチ
及びセル書き込み制御部１４．セル読み出し用バッファ
サーチ部１５．出方路別読み出しアドレス保持部１６、
セル読み出し制御部１７．多重読み出し制御部１８．速
度変換部１９をそなえている。

ここで、セル蓄積用バッファ１１は、入出力ハイウェイ
間に設けられて、第５図（ａ）に示すように、セルを所
要のアドレスに蓄積しうるメモリであり、セル空塞管理
テーブル１２は、バッファ１１内のセルの空塞状態を第
５図（ｂ）に示すようにｒＱＪ、ｒｌＪの状態で管理す
るメモリである。

また、マルチポート型ＦＩＦＯメモリ１３は、第５図（
Ｃ）に示すように、出方路番号情報とバッファ１１への
セルの格納アドレス情報とをセル到着順に記憶してこれ
らの情報を管理するものであり、かかるマルチポート型
ＦＩＦＯメモリ１３の構成例を示すと、第４図のように
なる。すなわち、このマルチボート型ＦＩＦＯメモリ１
３は、４段シフトタイプのものであるが、このマルチポ
−ト型ＦＩＦＯメモリ１３は、レジスタタイプのデータ
ラッチ１３１−１〜１３１−４．ラッチデータセレクタ
１３２．データラッチ制御用のリードライトパルス伝達
論理ゲート部１３３−１〜１３３−４．ＲＳフリップフ
ロップ１３４−１〜１３４−４．アドレスデコーダ１３
５．データ空き情報出力用セレクタ１３６をそなえてい
る。

データラッチ１３１−１〜１３１−４はデータをラッチ
するものであるが、まず入力端子Ｄｉｎから入ってきた
入力ハイウェイからのデータはデータラッチ１３１−１
でラッチされる。その後は、リードライトパルス伝達論
理ゲート部１３３−１〜１３３−４からの信号により、
データを次のデータラッチへと順次シフトしていき、そ
の度に相当するデータラッチがデータを一時的に記憶す
るようになっている。

ラッチデータセレクタ１３２は、各データラッチ１３４
−１〜１３４−４の出力を選択して、これを出力端子Ｄ
ｏｕｔから出すものである。これにより、実質的に４つ
の出力ポートがあるのと等価になる。

リードライトパルス伝達論理ゲート部１３３−１〜１３
３−４は、ＲＳフリップフロップ１３４−１〜１３４−
４と共にデータラッチ１３１−１〜１３１−４を制御す
るものであるが、リードライトパルス伝達論理ゲート部
１３３−１は、ＡＮＤ論理のゲート１３３１−１をそな
えており、その他のリードライトパルス伝達論理ゲート
部１３３−２〜１３３−４は、ＡＮＤ論理のゲート１３
３１−２〜１３３１−４と情報フィードバック用のＯＲ
論理のゲート１３３２−２〜１３３２−４とをそなえて
いる。

ゲート１３３１−１は、ライトイネーブル端子ＷＥから
のライトイネーブル信号をそのまま受けると共に、ＲＳ
フリップフロップ１３４−１のＱ出力（非反転出力）お
よびゲート１３３２−２の出力をそれぞれ反転させて受
けて、そのＡＮＤ論理結果をデータラッチ１３１−１の
クロック端とＲＳフリップフロップ１３４−１のセット
端へそれぞれ出力するものである。

ゲート１３３１−２〜１３３１−４は、それぞれＲＳフ
リップフロップ１３４−１〜１３４−３の非反転出力を
そのまま受けると共に、ＲＳフリップフロップ１３４−
２〜１３４−４のＱ出力およびゲート１３３２−３〜１
８３２−４の出力をそれぞれ反転させて受けて、そのＡ
ＮＤ論理結果をデータラッチ１３１−２〜１３１−４の
クロック端とＲＳフリップフロップ１３４−２〜１３４
−４のセット端へそれぞれ出力するものである。

ゲート１３３２−２〜１３３２−４は、それぞれゲート
１３３１−２〜１３３１−４の出力およびデコーダ１３
５からの対応デコードビット出力を受けて、そのＯＲ論
理結果をゲート１３３１−１〜１３３１−３およびＲＳ
フリップフロップ１３４−１〜１３４−３へそれぞれ出
力するものである。

ＲＳフリップフロップ１３４−１〜１３４−４は、リー
ドライトパルス伝達論理ゲート部１３３−１〜１３３−
４からのデータラッチ制御出力をラッチするもので、こ
のＲＳフリップフロップエ３４−１〜１３４−４は、ラ
イトイネーブル状態になることにより、リードライトパ
ルス伝達論理ゲート部１３３−２〜１３３−４のゲート
１３３２−２〜１３３２−４から信号によってリセット
されるようになっている。

デコーダ１３５は、ライトイネーブル端ＲＥからのライ
トイネーブル信号をトリガ信号としてアドレス端Ａｄｄ
ｒを通じて入力されるアドレス情報をシフト段数分の長
さ（この場合は４ビツトの長さ）を持つ符号にデコード
するもので、その対応デコードビット出力はリードライ
トパルス伝達論理ゲート部１３３−２〜１３３−４のゲ
ート１３３２−２〜１３３２−４．セレクタ１３２，１
３６へ入力される。

セレクタ１３６は、ＲＳフリップフロップ１３４−１〜
１３４−４からのＱ出力を選択してデータ空き情報出力
端ＥＭＰからデータ空き情報を出力するものである。

このような構成により、マルチポート型ＦＩＦＯメモリ
１３は、ライトイネーブル信号により。

順次データラッチ１３１−１〜１３１−４へデータがラ
ッチされていく。そして、もし、いずれかのデータラッ
チにラッチされているデータを読み出す場合は、ライト
イネーブル信号をトリガとして所要のアドレス情報を入
力すればよい。例えば。

データラッチ１３１−２でラッチされているデータを取
り出す場合を考えると、この場合はデコーダ１３５から
のデコード出力（２ビツト目が「１」のもの）により、
セレクタ１３２がデータラッチ１３１−２の出力を選択
すると共に、リードライトパルス伝達論理ゲート部１３
３−３のゲート３．１３２−３からの出力により、ＲＳ
フリップフロップ１３４−２がリセットされる。このよ
うにしてこのＲＳフリップフロップ１３４−２のリセッ
ト出力がリードライトパルス伝達論理ゲート部１３３−
２へ入力されると、このリードライトパルス伝達論理ゲ
ート部１３３−２のゲート１３３１−２はデータラッチ
１３１−２へラッチ制御信号を出し、これにより前段の
データラッチ１３１−１の内容がラッチされる。これに
よりデータラッチ１３１−１にラッチされていたものが
、データラッチ１３１−２ヘシフトしたことになる。こ
のようにデータラッチ１３１−２にデータがシフトされ
ると、ＲＳフリップフロップ１３４−２は再度セット状
態となる。また、リードライトパルス伝達論理ゲート部
１３３−２のゲート１３３１−２からの信号により、ゲ
ート１３３２−２はＲＳフリップフロップ１３４−１を
リセットすることにより、このＲＳフリップフロップ１
３４−１は空き状態を示す情報を出す。

以上の動作は、どのデータラッチからデータを取り出し
た場合でも、同様にして行なわれ、いずれの場合も、デ
ータラッチからデータが取り出されると、自律的にそれ
以降のデータが前段に詰まっていくようになっている。

さらに、第２，３図に示すセル書き込み用バッファサー
チ及びセル書き込み制御部１４は、書き込み側のサーチ
開始信号により、空塞管理テーブル１２の情報から空き
バッファを見つけておき、セルが到着すると、書き込み
信号により、セルをバッファ１１に書き込むと同時に、
そのバッファのアドレスと出方路番号をマルチボート型
ＦＩＦＯメモリ１３に書き込み、更には空塞管理テーブ
ル１２の該当部分を塞がり状態にするもので、このため
にカウンタ１４１，１４２．サーチ用のゲート１４３．
ＲＳフリップフロップ１４５．書き込み制御用のゲート
１４４等をそなえて構成されている。

すなわち、このセル書き込み制御部１４においては、サ
ーチ開始信号が入力されると、このときもしゲート１４
３が空塞管理テーブル１２から塞がり信号「１」を受け
てスタンバイ状態にあれば、ゲート１４３からカウンタ
スタート信号（イネーブル信号）が出され、これにより
カウンタ１４２が計数を開始して、空塞管理テーブル１
２の空き塞がり情報が入っている部分を順次サーチして
いく。このとき、空塞管理テーブル１２からはゲート１
４３に空きか塞がりかがｒＯＪ、ｒｌＪ情報にて出力さ
れる。そして、サーチ中に、空き部分があれば、ゲート
１４３に空きである旨の信号「Ｏ」が出されるため、カ
ウンタ１４２は止まる。

これにより、空塞管理テーブル１２の空き情報を見つけ
ると、その該当部分で停止して待機する。

なお、ＲＳフリップフロップ１４５は、サーチ開始信号
によってセットされ、空塞管理テーブル１２からゲート
１４３への空き信号を反転させた信号によってリセット
される。そして、このリセットにより、ＲＳフリップフ
ロップ１４５は書き込み可信号を出す。これにより、書
き込み信号をいつでも出せる状態になる。

その後、セルが到着すると、書き込み信号が出されるが
、このときゲート１４４は開状態にあり、カウンタ１４
１によって、セルはその長さ分だけバッファ１１に書き
込まれる。このとき、書き込み信号によって、空塞管理
テーブル１２の該当部分を塞がり状態に数定する。また
、この書き込み信号はマルチポート型ＦＩＦＯメモリ１
３のライトイネーブル端ＷＥにも入力されているので、
令書き込んだアドレスと出方路番号がマルチポート型Ｆ
ＩＦＯメモリ１３に書き込まれる。

セル読み出し用バッファサーチ部１５は、バッファ１１
からのセルの読み出しに先立って、読み出しセルのサー
チ信号により、マルチポート型ＦＩＦ、Ｏメモリ１３の
中を覗いて、読み出せるセルがあれば、マルチボート型
ＦＩＦＯメモリ１３内の情報を出方路別読み出しアドレ
ス保持部１６に書き込ませるためのもので、更にこのセ
ル読み出し用バッファサーチ部１５は、読み出しタイミ
ングになると、読み出し空塞管理テーブル１２の該当部
分を空き状態にもする。

このため、このセル読み出し用バッファサーチ部１５は
、カウンタ１５１．サーチ用のゲート１５２．１５３．
ＲＳフリップフロップ１５４等をそなえて構成されてい
る。

すなわち、このセル読み出し制御部１５においては、サ
ーチ開始信号（上記の書き込み側サーチ開始信号とは別
のもの）が入力されると、多重読み出し制御部１８から
はロー出力がゲート１５３へ出されているので、ゲート
１５２からカウンタスタート信号（イネーブル信号）が
出され、これによりカウンタ１５１が計数を開始して、
マルチポート型ＦＩＦＯメモリ１３を順次サーチしてい
くようになっている。そして、このサーチにより、マル
チポート型ＦＩＦＯメモリ１３から出方路番号が出され
、これが出方路別読み出しアドレス保持部１７に書き込
まれるようになっている。

なお、ＲＳフリップフロップ１５４は、サーチ開始信号
によってリセットされ、多重読み出し制御部１８からの
信号によってセットされる。そして、このセットにより
、ＲＳフリップフロップ１５６は読み出し可信号を出す
。これにより、読み出し信号をいつでも出せる状態にな
る。

出方路別読み出しアドレス保持部１６はマルチポート型
ＦＩＦＯメモリ１３から読み出されたアドレス情報を第
５図（ｄ）に示すように出方路別に保持しておくもので
ある。

セル読み出し制御部１７は、多重読み出し制御部１８か
らのセルの読み出し信号を受けて、出方路別読み出しア
ドレス保持部１６のアドレスを読み出し、バッファ１１
の対応するアドレスに収納されたセルを読み出すよう制
御するもので、カウンタ１７１．読み出し制御用のゲー
ト１７２等をそなえて構成されている。

すなわち、このセル読み出し制御部１７においては、多
重読み出し制御部１８から、所要のセル読み出しタイミ
ングで、・読み出し信号が出されると、このときゲート
１７２が開状態になり、カウンタ１７１によって、セル
はその長さ分だけバッファ１１から読み出される。

なお、このとき、ＦＩＦＯメモリ１３からの出力信号に
よって、空塞管理テーブル１２の該当部分が空き状態に
設定される。

多重読み出し制御部１８は、セル読み出し用バッファサ
ーチ部１５のサーチ開始制御を行なったり、出方路別読
み出しアドレス保持部工６に書かれている読み出しアド
レスを出方路で索引しながら、且つ、セル読み出し制御
部１７を制御することにより、セル（ワード）単位で、
各出方路＃Ｏ〜＃３のセルを時分割的に読み出すように
制御するものである。

速度変換部１８はバッファ１１から読み出された情報を
シリアル・パラレル変換して各出方路＃Ｏ〜＃３毎に分
離するものである。

このような構成により、まず、セル書き込みおよび読み
出しに先立って、書き込み側および読み出し側のサーチ
開始信号をそれぞれ所要のタイミングで入力しておくこ
とにより、前述の要領で、空塞管理テーブル１２の情報
から空きバッファを見つけておくとともに、マルチボー
ト型ＦＩＦＯメモリ１３の中を覗いて、読み出せるセル
があれば、出方路別読み出しアドレス保持部１６に書き
込んでおく。

このような状態で、セルが到着すると、セル書き込み用
バッファサーチ及びセル書き込み制御部１４は、書き込
み信号により、セルをバッファ１１に書き込むと同時に
、そのバッファのアドレスと出方路番号をマルチポート
型ＦＩＦＯメモリ１３に書き込み、更には空塞管理テー
ブル１２の該当部分を塞がり状態にする。

また、バッファ１１からのセルの読み出しに際しては、
セルの読み出しタイミングになると、多重読み出し制御
部１８の作用により、出方路別読み出しアドレス保持部
１６に書かれている読み出しアドレスを出方路で索引し
ながら、ワード単位で、各出方路のセルを時分割的に読
み出す。このとき空塞管理テーブル１２の該当部分を空
き状態にすることも行なわれる。

そして、その後はバッファ１１から読み出された情報を
速度変換部１８でシリアル・パラレル変換して各出方路
＃Ｏ〜＃３毎に分離する。

このときのセル書き込み、セル読み出しおよび各出方路
＃Ｏ〜＃３毎の動作タイミングを示すと、第６図（ａ）
〜（ｆ）のようになる。なお、セル書き込み、セル読み
出しの各タイミングはそれぞれ独立している。

このようにしてこのセル分離装置は、ＦＩＦＯメモリ１
３の先頭から要求された出方路へのセルの有無を検索し
、該当するものを見つけると、ＦＩＦＯメモリ１３から
該当する管理情報を抜き出し、得られたセルの格納アド
レス情報に基づきセルが読み出されるようになっている
のである。

このように本セル分離装置によれば、セルの読み出しを
各出方路毎に管理するために、マルチポート型ＦＩＦＯ
メモリ１３の各ステージから管理情報を抜き出し、抜き
出したあとは自律的にそれ以降の情報が前に詰まってい
くように構成されているので、各出方路ごとにバッファ
を持って管理するものに比べ、バッファ量を少なくする
ことができ、また、バッファは各出方路で共有し、方路
ごとにセルの格納アドレスを示すポインタチェーンを組
んで管理するものに比べ、高い信頼性でセル分離制御を
行なえるものである。゛ ［発明の効果］ 以上詳述したように、本発明のＡＴＭ交換方式における
セル分離装置によれば、セルの読み出しを各出方路毎に
管理するために、マルチポート型ＦＩＦＯメモリの各ス
テージから管理情報を抜き出し、抜き出したあとは自律
的にそれ以降の情報が前に詰まっていくように構成され
ているので、バッファ量を少なくしながら、しかも高い
信頼性でセル分離制御を行なえる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、第３図は
本発明の一実施例を更に詳細に示すブロック図、 第４図はマルチポート型ＦＩＦＯメモリのブロック図、 第５図（ａ）〜（ｄ）は本発明の一実施例の作用を説明
するためにバッファやテーブル等へ記憶されている一例
を示す図、 第６図（ａ）〜（ｆ）は本発明の一実施例の動作タイム
チャート、 第７図は従来例を示す図、 第８図はＡＴＭセルフオーマットを示す図である。 図において、 １はセル蓄積用バッファ、 ２は空塞管理テーブル、 ３はマルチポート型ＦＩＦＯメモリ、 ４は検索手段、 ５はセル読み出し制御手段、 ６は速度変換手段、 １１はセル蓄積用バッファ、 １２はセル空塞管理テーブル、 １３はマルチポート型ＦＩＦＯメモリ、１４はセル書き
込み用バッファサーチ及びセル書き込み制御部、 １５はセル読み出し用バッファサーチ部、１６は出方路
別読み出しアドレス保持部、１７はセル読み出し制御部
、 １８は多重読み出し制御部、 １９は速度変換部、 １３１−１〜１３１−４はデータラッチ、１３２はラッ
チデータセレクタ、 １３３−１〜１３３−４はリードライトパルス伝達論理
ゲート部、 １３４−１〜１３４−４はＲＳフリップフロップ、１３
５はアドレスデコーダ、 １３６はデータ空き情報出力用セレクタ、１４１．１４
２はカウンタ、 １４３．１４４はゲート、 １４５はＲＳフリップフロップ、 １５１はカウンタ、 １５３はゲート、 １５４はＲＳフリップフロップ、 １７１はカウンタ、 １７２はゲート、 １３３１−１〜１３３１−４．１３３２−２〜１３３２
−４はゲートである。

Claims (1)

1. 【特許請求の範囲】 ＡＴＭ交換方式におけるセル分離装置において、入出力
   ハイウェイ間に設けられるセル蓄積用バッファ（１）と
   、 該バッファ（１）内のセルの空塞状態を管理するセル空
   塞管理テーブル（２）と、 １書き込みポートと複数の読み出しポートとを有して出
   方路番号情報と該バッファ（１）へのセルの格納アドレ
   ス情報とをセル到着順に管理するマルチポート型ＦＩＦ
   Ｏメモリ（３）とをそなえるとともに、 方路毎に同時に読み出すべきセルの格納アドレスを検索
   する検索手段（４）と、 該検索手段（４）にて検索した方路毎の格納アドレスか
   ら時分割的に各方路別にセルを順に読み出すセル読み出
   し制御手段（５）と、 該セル読み出し制御手段（５）を用いて該バッファ（１
   ）から時分割多重されて読み出されたセルを方路毎に分
   解し速度変換する速度変換手段（６）とをそなえて構成
   されたことを 特徴とする、ＡＴＭ交換方式におけるセル分離装置。