JPH06161455A

JPH06161455A - 波形記憶再生装置

Info

Publication number: JPH06161455A
Application number: JP5072968A
Authority: JP
Inventors: Tetsuji Ichiki; 哲二市来
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1993-03-08
Filing date: 1993-03-08
Publication date: 1994-06-07

Abstract

(57)【要約】【目的】音信号入力型の波形記憶再生装置において、
音信号を適正なタイミングで入力可能とする。【構成】入力端子３０から入力した音信号をＡ／Ｄ変
換回路５４により波形データＴＷＤに変換する一方、入
力音信号のレベルが所定値以上になったことをレベル検
出回路４０で検出し、その検出信号に応じてアドレスカ
ウンタ１６Ａを動作させることにより波形メモリ１０の
記憶領域Ｍ₁ に波形データＴＷＤを書込む。入力音信号
が所定レベルまで減衰したことを検出回路４０で検出
し、その検出信号に応じてカウンタ１６Ａの動作を停止
させて書込停止とする。書込停止時にリセットスイッチ
６０をオンすると、カウンタ１６Ａがリセットされると
共に、発光ダイオード６４がＡＮＤゲート６２を介して
点灯駆動され、次の音信号の波形データの書込みが可能
である旨表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、所望の音信号を入力
してその波形データを波形メモリに記憶するようにした
波形記憶再生装置に関し、特に音信号の入力前に波形デ
ータが書込可能である旨表示することにより音信号を適
正なタイミングで入力可能としたものである。

【０００２】

【従来の技術】従来、音信号入力型の波形記憶再生装置
としては、入力音信号が所定レベルに達したことを検出
して書込動作を開始するようにしたものが知られている
（例えば、特開昭５５−１６６６９８号公報参照）。そ
して、この従来装置にあっては、波形メモリに関して最
大アドレスを検出して書込動作を停止するようになって
いる。

【０００３】

【発明が解決しようとする課題】上記した従来技術で
は、音信号を入力すると、該音信号の波形データの書込
みが自動的に開始される。このため、記憶モード時に
は、記憶したい音以外の音を入力しないように注意する
必要がある。しかし、入力操作を行なう者には、記憶可
能な状態にあることがわかりにくいので、不所望の音入
力に基づいて波形データを記憶したり、記憶可能でない
ときに音信号を入力したためその波形データを記憶でき
なかったりする事態が生じた。

【０００４】また、上記した従来技術によると、波形メ
モリには、１音分の波形データしか記憶することができ
ない。そこで、複数音分の波形データを記憶可能にする
ため、１音目の波形データの書込終了後に２音目の波形
データを書込むようにすることが考えられる。この場
合、２音目の音信号を適正なタイミングで入力しない
と、２音目の波形データが１音目の波形データに重ねて
書込まれるような事態も生ずる。

【０００５】この発明の目的は、適正なタイミングで音
信号を入力することができる新規な波形記憶再生装置を
提供することにある。

【０００６】

【課題を解決するための手段】この発明に係る波形記憶
再生装置は、音信号を入力するための入力手段と、読み
書き可能な波形記憶手段と、前記入力手段から入力され
る音信号のレベルが所定値以上になったことを検出して
検出信号を発生する検出手段と、前記入力手段から入力
される音信号の波形を表わす波形データを前記波形記憶
手段に書込む書込手段であって、前記検出手段からの検
出信号に応じて書込みを開始するものと、前記入力手段
から音信号を入力する前に前記波形記憶手段への波形デ
ータの書込みが可能である旨表示する表示手段と、前記
波形記憶手段から波形データを読出して音信号を再生す
る再生手段とを備えたものである。

【０００７】

【作用】この発明の構成によれば、音信号を入力する前
に波形データの書込みが可能である旨表示するようにし
たので、この表示を見てから音信号を入力するようにす
れば、該音信号の波形データを正常な形で記憶すること
ができる。

【０００８】

【実施例】図１は、この発明の一実施例によるオートリ
ズム装置の回路構成を示すものであり、このオートリズ
ム装置は、時分割的な１２個の発音チャンネルを有する
リズム音源部ＲＴＧをそなえている。すなわち、リズム
音源部ＲＴＧ内には、１２音分の波形データを書込可能
なＲＡＭからなる第１の波形メモリ１０と、１２音分の
波形データが予めファクトリセットされたＲＯＭ（リー
ド・オンリィ・メモリ）からなる第２の波形メモリ１２
とが設けられ、選択されたリズムパターンに従っていず
れかの波形メモリ（１０又は１２）から時分割的に波形
データを読出すことによりオートリズム演奏が行なわれ
るものである。第１の波形メモリ１０への波形データ書込み（図１）図１の回路において、第１の波形メモリ１０に波形デー
タを書込むにあたっては、書込／読出制御スイッチ１４
をオンする。すると、書込／読出制御信号Ｗ／Ｒが
“１”となり、第１の波形メモリ１０及び下位アドレス
データ発生回路１６が書込モードとなる。また、ゲート
回路１８が導通するのでチャンネル表示器２０にチャン
ネルナンバデータＣＨに応じてチャンネルナンバが表示
されると共に、ゲート回路２２が導通するのでアドレス
表示器２４に書込用の下位アドレスデータＷＡＤに応じ
て下位アドレスが表示されるようになる。

【０００９】波形データ書込みの際は、ＲＡＭ／ＲＯＭ
切換スイッチ２６を予めオン状態にする。こうすると、
メモリ選択信号ＲＡ／ＲＯが“１”となり、スタート・
エンドアドレスデータ発生回路２８内のＲＡＭからなる
スタートアドレスメモリ２８Ｂが利用可能となる。

【００１０】入力端子３０には、マイクロホン３２又は
テープレコーダ等の外部機器３４を接続することにより
任意の音信号（例えば打楽器音、人や動物の声等の信
号）を入力可能である。いま、所望の音信号を入力した
ものとすると、この入力音信号は、入力アンプ３６及び
抵抗Ｒ₁ を介してスピーカ３８に供給されて発音される
一方、入力アンプ３６を介してレベル検出回路４０に供
給される。

【００１１】レベル検出回路４０は、入力信号の立上り
開始にほぼ同期してＲ−Ｓフリップフロップ４２をセッ
トする。このため、フリップフロップ４２の出力Ｑは
“１”となり、これに応じて立上り微分回路４４からス
タートアドレス用の書込命令パルスＷＩ_S が送出され、
スタート・エンドアドレスデータ発生回路２８に供給さ
れる。

【００１２】スタート・エンドアドレスデータ発生回路
２８では、書込／読出制御信号Ｗ／Ｒが“１”になると
１２進カウンタからなるチャンネルカウンタ２８Ａがリ
セットされる。このチャンネルカウンタからは、チャン
ネルナンバ０を表わすチャンネルナンバデータＣＨが送
出され、これに応じてチャンネル表示器２０はチャンネ
ルナンバ０を表示する。また、回路２８では、スタート
アドレスメモリ２８Ｂのチャンネルナンバ０に対応した
記憶領域に１音目のスタートアドレス０を示すスタート
アドレスデータが書込命令パルスＷＩ_S に応じて書込ま
れる。そして、このスタートアドレスデータは、書込後
直ちに読出され、上位アドレスデータＵＡＤとして加算
器４６に供給される。

【００１３】ところで、上記のようにフリップフロップ
４２の出力Ｑが“１”になると、ＯＲゲート４８の出力
が“１”になり、この出力がＡＮＤゲート５０に供給さ
れる。また、ＡＮＤゲート５０にはインバータ５２を介
して書込命令パルスＷＩ_S も供給される。このため、Ａ
ＮＤゲート５０の出力は、フリップフロップ４２の出力
Ｑが“１”になった後書込命令パルスＷＩ_S のパルス幅
に相当する期間だけ遅れて“１”となり、この出力は書
込イネーブル信号ＷＥＮとして下位アドレスデータ発生
回路１６に供給される。

【００１４】下位アドレスデータ発生回路１６には、書
込用アドレスカウンタ１６Ａが設けられており、このカ
ウンタは、書込イネーブル信号ＷＥＮが“１”になる
と、クロック信号φを計数して書込用の下位アドレスデ
ータＷＡＤを送出し、これに応じてアドレス表示器２４
が下位アドレスを表示する。また、下位アドレスデータ
ＷＡＤは、加算器４６に供給され、前述した上位アドレ
スデータＵＡＤと加算される。そして、加算器４６から
の加算出力は、アドレスデータＡＤとして第１の波形メ
モリ１０に供給される。

【００１５】アナログ／ディジタル（Ａ／Ｄ）変換回路
５４は、入力アンプ３６からの入力音信号を各サンプル
点毎にＡ／Ｄ変換して各サンプル点毎に振幅を表わすデ
ィジタル形式の波形データＴＷＤを第１の波形メモリ１
０に供給する。

【００１６】第１の波形メモリ１０では、前述のアドレ
スデータＡＤに応じてチャンネルナンバ０に対応した記
憶領域Ｍ₁ が指定され、この記憶領域Ｍ₁ に最初の１音
分の波形データＴＷＤが書込まれる。この場合、記憶領
域Ｍ₁ のスタートアドレスＳ₁ は、前述したように０で
ある。また、エンドアドレスＥ₁ は、次に述べるように
して定められる。

【００１７】すなわち、最初の１音の減衰終了にほぼ同
期してレベル検出回路４０がフリップフロップ４２をリ
セットすると、フリップフロップ４２の出力Ｑは
“０”、出力Ｑ’は“１”となる。遅延回路５６は、ク
ロック信号φの数周期分だけフリップフロップ４２の出
力Ｑを遅延させるために設けられたもので、フリップフ
ロップ４２の出力Ｑが“０”になると、遅延回路５６の
出力は該数周期分遅れて、“０”となり、これに応じて
書込イネーブル信号ＷＥＮも“０”となる。このため、
下位アドレスデータ発生回路１６では、書込用アドレス
カウンタ１６Ａがクロック信号φの計数を停止し、この
ときまでのカウント値がエンドアドレスＥ₁ となる。こ
のように、１音目の減衰終了から若干遅れてエンドアド
レスを定めるようにすると、１音目の記憶領域Ｍ₁ に若
干の余裕をもたせることができる。なお、エンドアドレ
スＥ₁ はアドレス表示器２４を見て確認することができ
る。

【００１８】立下り微分回路５８は、遅延回路５６の出
力が“１”から“０”に変化するのに同期してエンドア
ドレス用の書込命令パルスＷＩ_E を発生し、スタート・
エンドアドレスデータ発生回路２８に供給する。この回
路２８では、ＲＡＭからなるエンドアドレスメモリ２８
Ｃのチャンネルナンバ０に対応した記憶領域にエンドア
ドレスＥ₁ を示すエンドアドレスデータが書込命令パル
スＷＩ_E に応じて書込まれる。この書込まれたエンドア
ドレスデータは、第１の波形メモリ１０からの波形デー
タ読出しを停止制御するのに用いられるものである。

【００１９】上記のようにして最初の１音分の波形デー
タの書込処理が終った後は、カウンタリセットスイッチ
６０をオンする。すると、カウンタリセット信号ＡＣＲ
が“１”となり、これに応じて下位アドレスデータ発生
回路１６内の書込用アドレスカウンタ１６Ａがカウント
値０にリセットされる。また、フリップフロップ４２の
出力Ｑ’＝“１”を受取っているＡＮＤゲート６２は、
カウンタリセット信号ＡＣＲ＝“１”に応じて出力が
“１”となり、これに応じて発光ダイオード６４が点灯
する。この発光ダイオード６４の点灯により２音目の波
形データの書込みが可能である旨表示される。

【００２０】この後、ステップスイッチ６６を１回オン
してステップ信号ＳＳを発生させると、回路２８内のチ
ャンネルカウンタ２８Ａのカウント値が１アップする。
すなわち、このチャンネルカウンタからは、チャンネル
ナンバ１を表わすチャンネルナンバデータＣＨが発生さ
れ、これに応じてチャンネル表示器２０がチャンネルナ
ンバ１を表示する。

【００２１】次に、入力端子３０を介して２番目の音信
号を入力したものとすると、上記したと同様にして書込
命令パルスＷＩ_S が発生され、これに応じて回路２８で
はスタートアドレスメモリ２８Ｂのチャンネルナンバ１
に対応した記憶領域に２音目のスタートアドレスデータ
が書込まれる。この２音目のスタートアドレスデータ
は、１音目のエンドアドレスＥ₁ に１を加えたスタート
アドレスＳ₂ を表わす。そして、２音目のスタートアド
レスデータは、上位アドレスデータＵＡＤとして加算器
４６に供給される。

【００２２】ＡＮＤゲート５０は、上記したと同様にし
て書込イネーブル信号ＷＥＮを発生し、これに応じて回
路１６内の書込用アドレスカウンタ１６Ａは書込用の下
位アドレスデータＷＡＤを加算器４６に供給する。従っ
て、上記したと同様にして加算器４６からのアドレスデ
ータＡＤに応じて第１の波形メモリ１０のチャンネルナ
ンバ１に対応した記憶領域Ｍ₂ に２音目の波形データＴ
ＷＤが書込まれる。

【００２３】２番目の入力音の減衰終了から若干遅れて
ＡＮＤゲート５０の出力が“１”から“０”になると、
上記したと同様にして回路１６内の書込用アドレスカウ
ンタ１６Ａが計数を停止し、このときまでのカウント値
が２音目のエンドアドレスＥ₂ となる。また、立下り微
分回路５８が書込命令パルスＷＩ_E を発生し、これに応
じて回路２８ではエンドアドレスメモリ２８Ｃのチャン
ネルナンバ１に対応した記憶領域にエンドアドレスＥ₂
を示すエンドアドレスデータが書込まれる。

【００２４】この後は、上記したと同様にしてカウンタ
リセットスイッチ６０をオンしてからステップスイッチ
６６によりチャンネルナンバを１アップしては所望の音
信号を入力する処理をくりかえすことにより第１の波形
メモリ１０には最大で１２音分の波形データを書込むこ
とができ、それによって１２個の発音チャンネルに対す
る１２個のリズム音源の割当てが可能となる。このよう
な順次書込方式によると、第１の波形メモリ１０におけ
る１２音分の記憶領域Ｍ₁ 〜Ｍ₁₂のアドレス数はそれぞ
れ対応する入力音の波形データ量に応じて決まり、異な
る音を入力する限り一定とならない。

【００２５】なお、第１の波形メモリ１０に書込んだ波
形データを消去したいときは、消去スイッチ６５をオン
する。すると、消去スイッチ６５につながれたインバー
タ６７の出力からなる消去命令信号ＥＲが“０”とな
り、第１の波形メモリ１０の波形データが消去されると
共に、スタートアドレスメモリ２８Ｂ及びエンドアドレ
スメモリ２８Ｃのアドレスデータが消去される。記憶データに基づくオートリズム演奏（図１）オートリズム演奏にあたっては、第１の波形メモリ１０
又は第２の波形メモリ１２のいずれかの記憶データを利
用する。

【００２６】まず、第１の波形メモリ１０の記憶データ
を利用する場合について説明する。この場合、書込／読
出制御スイッチ１４をオフ状態とすると、書込／読出制
御信号Ｗ／Ｒが“０”となり、第１の波形メモリ１０及
び下位アドレスデータ発生回路１６が読出モードとな
る。また、ゲート回路１８及び２２が非導通となるの
で、チャンネル表示器２０及びアドレス表示器２４のい
ずれにおいても表示が行なわれない。

【００２７】スタート・エンドアドレスデータ発生回路
２８では、読込／読出制御信号Ｗ／Ｒが“０”になる
と、チャンネルカウンタ２８Ａがクロック信号φを計数
してチャンネルナンバデータＣＨを発生する。チャンネ
ルカウンタ２８Ａは１２進カウンタで構成されているの
で、チャンネルナンバデータＣＨとしては、０〜１１の
チャンネルナンバを表わすデータが順次に且つ反復的に
送出される。

【００２８】第１の波形メモリ１０を利用する際は、Ｒ
ＡＭ／ＲＯＭ切換スイッチ２６を予めオン状態にしてお
くので、回路２８内では、各々ＲＡＭからなるスタート
アドレスメモリ２８Ｂ及びエンドアドレスメモリ２８Ｃ
が利用可能である。すなわち、スタートアドレスメモリ
２８Ｂからは、チャンネルナンバデータＣＨに応じて１
２チャンネル（１２音）分のスタートアドレスデータが
順次に読出され、各スタートアドレスデータは上位アド
レスデータＵＡＤとして加算器４６に供給される。ま
た、エンドアドレスメモリ２８Ｃからは、チャンネルナ
ンバデータＣＨに応じて１２チャンネル分のエンドアド
レスデータが順次に読出され、各エンドアドレスデータ
ＥＡＤは比較器６８に比較入力Ｂとして供給される。

【００２９】リズムパターンパルス発生回路７０は、マ
ーチ、ワルツ、スウィング…のような多数のリズム種類
にそれぞれ対応した多数のリズムパターンがファクトリ
セットされたリズムパターンメモリ等を含むもので、リ
ズムパターンメモリからどのリズムパターンを読出すか
はリズムセレクタ７２からのリズム選択データＳＥＬに
よって指定されるようになっている。

【００３０】各リズム種類に対応するリズムパターン
は、一例としてテンポクロックパルスのカウント値０〜
９５にそれぞれ対応した１小節分のパターンデータによ
って構成されるもので、各カウント値に対応するパター
ンデータは該カウント値に対応する発音タイミングで１
２個の発音チャンネルのうちどのチャンネルを発音すべ
きか表わすようになっている。

【００３１】リズムスタート／ストップスイッチ７４を
オンすると、スタート／ストップ制御信号ＳＴ／ＳＰが
“１”となり、これに応じてリズムパターンパルス発生
回路７０が、選択されたリズム種類に対応するリズムパ
ターンに従ってリズムパターンパルスＲＰを時分割的に
送出する。すなわち、各リズムパターンパルスは、チャ
ンネルナンバデータＣＨに基づいて１２個のタイムスロ
ットのうち発音すべきチャンネルに対応するタイムスロ
ットに割当てられた形で下位アドレスデータ発生回路１
６に供給され、該チャンネルに対する発音命令信号とし
て利用される。

【００３２】下位アドレスデータ発生回路１６には、ク
ロック信号φを時分割的に計数可能な読出用アドレスカ
ウンタ１６Ｂが設けられており、このカウンタは、リズ
ムパターンパルスにより発音すべく指示されたチャンネ
ルのタイミングでクロック信号φを計数し、その計数出
力を読出用の下位アドレスデータＲＡＤとして加算器４
６に供給する。下位アドレスデータＲＡＤは、比較入力
Ａとして比較器６８にも供給される。

【００３３】加算器４６は、上位アドレスデータＵＡＤ
としてのスタートアドレスデータと読出用の下位アドレ
スデータＲＡＤとを加算し、その加算出力をアドレスデ
ータＡＤとして第１の波形メモリ１０に供給する。この
結果、第１の波形メモリ１０からは、アドレスデータＡ
Ｄに応じて波形データが時分割的に読出されることにな
る。例えば、ある発音タイミングに関してチャンネルナ
ンバ０及び２のチャンネルでの発音を指示すべくリズム
パターンパルスＲＰが、発生された場合には、第１の波
形メモリ１０からは、記憶領域Ｍ₁ 及びＭ₃ の波形デー
タが時分割的に読出される。そして、各記憶領域毎に波
形データの読出しが終ると、比較器６８が比較入力Ａ及
びＢの一致に応じて一致信号ＥＱを発生し、これに応じ
て読出用アドレスカウンタ１６Ｂの一致に係るチャンネ
ルに対応したカウント値が０にリセットされる。

【００３４】セレクタ７６は、メモリ選択信号ＲＡ／Ｒ
Ｏが“１”であるので、入力Ａを選択する状態にある。
このため、第１の波形メモリ１０から読出された波形デ
ータはセレクタ７６を介してアキュムレータ７８に供給
される。

【００３５】アキュムレータ７８は、チャンネルナンバ
データＣＨに基づいて複数チャンネル分の読出データを
累算して混合波形を表わす波形データを出力するもの
で、その出力データはディジタル／アナログ（Ｄ／Ａ）
変換回路８０によりアナログ信号に変換される。そし
て、Ｄ／Ａ変換回路８０からのアナログ信号は、出力ア
ンプ８２及び抵抗Ｒ₂ を介してスピーカ３８に供給さ
れ、音響に変換される。

【００３６】上記のようにして、選択されたリズムパタ
ーンに従って第１の波形メモリ１０から時分割的に波形
データを読出すことによりオートリズム演奏が行なわれ
る。この場合、第１の波形メモリ１０の波形データを書
換えることにより任意のリズム音源群を設定可能である
ため、変化に富んだリズム演奏を楽しむことができる。

【００３７】なお、オートリズム演奏を停止させたいと
きは、リズムスタート／ストップスイッチ７４をオフす
ればよい。

【００３８】次に、第２の波形メモリ１２の記憶データ
を利用する場合について説明する。この場合、書込／読
出制御スイッチ１４をオフ状態とすることは前述の第１
の波形メモリ利用の場合と同様であるが、ＲＡＭ／ＲＯ
Ｍ切換スイッチ２６はオフ状態にする。すると、メモリ
選択信号ＲＡ／ＲＯが“０”となり、これに応じて回路
２８内の各々ＲＯＭからなるスタートアドレスメモリ２
８Ｄ及びエンドアドレスメモリ２８Ｅが利用可能とな
る。また、メモリ選択信号ＲＡ／ＲＯ＝“０”に応じて
セレクタ７６が第２の波形メモリ１２の読出データから
なる入力Ｂを選択する状態となる。

【００３９】この後、リズムスタート／ストップスイッ
チ７４をオンすると、メモリ１０，２８Ｂ及び２８Ｃの
代りにメモリ１２，２８Ｄ及び２８Ｅを用いる点を除い
て上記したと同様の時分割読出動作によりオートリズム
演奏が行なわれる。下位アドレスデータ発生回路（図２）図２は、下位アドレスデータ発生回路１６の一構成例を
示すものである。

【００４０】書込モード時において、ＡＮＤゲート９０
は、書込イネーブル信号ＷＥＮ＝“１”に応じて導通
し、クロック信号φを書込用アドレスカウンタ１６Ａに
供給する。カウンタ１６Ａは、クロック信号φを計数
し、その計数出力からなる書込用下位アドレスデータＷ
ＡＤをセレクタ９２に入力Ａとして供給する一方、図１
に示したようにスタート・エンドアドレスデータ発生回
路２８及びゲート回路２２に供給する。

【００４１】セレクタ９２は、書込／読出制御信号Ｗ／
Ｒが“１”である書込モード時において入力Ａを選択す
る。このため、カウンタ１６Ａからの書込用下位アドレ
スデータＷＡＤは、セレクタ９２を介して図１の加算器
４６に供給される。

【００４２】入力音の減衰終了後、書込イネーブル信号
ＷＥＮが“０”になると、ＡＮＤゲート９０が非導通に
なり、これに応じてカウンタ１６Ａが計数停止となる。

【００４３】なお、カウンタ１６Ａは、カウンタリセッ
ト信号ＡＣＲに応じてリセットされる。

【００４４】読出モード時においては、時分割ラッチ回
路９４及び読出用アドレスカウンタ１６Ｂが利用可能で
ある。リズムパターンパルスＲＰは、クロック信号φで
調時される１２ステージ／１ビットのシフトレジスタ
（Ｓ／Ｒ）９６に入力される。シフトレジスタ９６から
送出されたリズムパターンパルスは、ＯＲゲート９８を
介して１２ステージ／１ビットのシフトレジスタ（Ｓ／
Ｒ）１００に入力され、クロック信号φに応じてシフト
される。そして、シフトレジスタ１００から送出された
リズムパターンパルスは、ＡＮＤゲート１０２及びＯＲ
ゲート９８を介して再びシフトレジスタ１００に入力さ
れ、以後この閉ループで循環的に記憶される。

【００４５】シフトレジスタ１００から送出されたリズ
ムパターンパルスはゲート回路１０４にも供給される。
ゲート回路１０４は、加算器１０６から１２ステージ／
ｍビット（ｍはカウンタ１６Ａのビット数に対応）のシ
フトレジスタ（Ｓ／Ｒ）１０８に至るデータ路に設けら
れたもので、加算器１０６は、シフトレジスタ１０８の
出力データの最下位ビットに“１”を加えて送出し、シ
フトレジスタ１０８は、クロック信号φに応じてシフト
動作を行なうようになっている。従って、ゲート回路１
０４、加算器１０６及びシフトレジスタ１０８は、シフ
トレジスタ９６及び１００と同期して動作するような時
分割カウンタを構成している。

【００４６】この時分割カウンタは、シフトレジスタ１
００が例えば第０チャンネルのタイミング毎にリズムパ
ターンパルスを送出すると、第０チャンネルに対応する
タイミング毎にカウント値が１アップする。このこと
は、第１〜第１１チャンネルのタイミングについても同
様である。カウンタ１６Ｂでは、このようにして１２チ
ャンネル分の時分割計数が可能である。

【００４７】カウンタ１６Ｂの計数出力は、読出用下位
アドレスデータＲＡＤとして送出され、セレクタ９２に
入力Ｂとして供給される。セレクタ９２は、読出モード
時に書込／読出制御信号Ｗ／Ｒ＝“０”に応じて入力Ｂ
を選択する状態にあるので、読出用下位アドレスデータ
ＲＡＤは、セレクタ９２を介して図１の加算器４６及び
比較器６８に供給される。

【００４８】１音分の波形データの読出終了後に比較器
６８から一致信号ＥＱが発生されると、この一致信号
は、ＯＲゲート１１０を介してインバータ１１２に供給
される。このため、インバータ１１２の出力“０”に応
じてＡＮＤゲート１０２が非導通となり、循環記憶され
ていたリズムパターンパルスは消去される。従って、ゲ
ート回路１０４は、一致に係るチャンネルのタイミング
で非導通となり、該チャンネルに対応したカウント値は
０にリセットされる。

【００４９】一致信号ＥＱが発生される前に、循環記憶
されているリズムパターンパルスとチャンネル同一のリ
ズムパターンパルスＲＰが到来したときは、このリズム
パターンパルスがＯＲゲート１１０及びインバータ１１
２を介してＡＮＤゲート１０２を非導通にするので、一
致信号ＥＱの場合と同様にしてカウンタ１６Ｂのカウン
ト値がリセットされる。また、このときのリズムパター
ンパルスは、シフトレジスタ９６及びＯＲゲート９８を
介してシフトレジスタ１００に入力され、前述したと同
様に循環記憶される。このため、カウンタ１６Ｂは、リ
セットされたチャンネルに関して再び計数動作を開始す
る。この結果、１音分の波形データの読出しの途中で同
一音についてリズムパターンパルスが発生された場合に
は、該波形データを先頭アドレスに戻って読出すことが
可能となる。スタート・エンドアドレスデータ発生回路（図３）図３は、スタート／エンドアドレスデータ発生回路２８
の一構成例を示すものである。

【００５０】書込モード時において、セレクタ１１０
は、書込／読出制御信号Ｗ／Ｒ＝“１”に応じて図１の
ステップスイッチ６６からのステップ信号ＳＳを選択し
てチャンネルカウンタ２８Ｂに供給する状態にある。

【００５１】チャンネルカウンタ２８Ｂは、書込／読出
制御信号Ｗ／Ｒが“１”になると、この信号を入力とす
る立上り微分回路１１２の出力に応じてリセットされ
る。このときのカウント値（チャンネルナンバ）０を表
わすチャンネルナンバデータＣＨは、図１のゲート回路
１８に供給される一方、比較器１１４に入力Ａとして供
給される。比較器１１４の入力Ｂとしては、データ源１
１６から数値１を表わすデータが供給されている。

【００５２】比較器１１４は、入力Ａ及びＢを比較して
Ａ≧Ｂのとき出力“１”を発生するものであるが、上記
のようにカウンタ２８Ａのカウント値が０であるときは
出力が“０”である。このため、セレクタ１１８は、デ
ータ源１２０から数値０を示すデータ（全ビット“０”
のデータ）を選択してスタートアドレスメモリ２８Ｂに
供給する。このとき、メモリ２８Ｂでは、チャンネルナ
ンバデータＣＨに応じてチャンネルナンバ０に対応した
記憶領域が指定されている。

【００５３】最初の入力音に応答して書込命令パルスＷ
Ｉ_S が発生されると、このパルスに応じてメモリ２８Ｂ
のチャンネルナンバ０に対応した記憶領域には０を示す
スタートアドレスデータが書込まれる。このスタートア
ドレスデータは、書込命令パルスＷＩ_S がなくなると、
メモリ２８Ｂから読出され、セレクタ１２２に入力Ａと
して供給される。

【００５４】書込モード時において、セレクタ１２２
は、メモリ選択信号ＲＡ／ＲＯ＝“１”に応じて入力Ａ
を選択する状態にあるので、メモリ２８Ｂから読出され
たスタートアドレスデータはセレクタ１２２を介して上
位アドレスデータＵＡＤとして図１の加算器４６に供給
される。

【００５５】最初の入力音の減衰が終了して図２のカウ
ンタ１６Ａが計数を停止すると、このときまでのカウン
ト値を表わす書込用下位アドレスデータＷＡＤがエンド
アドレスメモリ２８Ｃに供給される。このとき、メモリ
２８Ｃでは、チャンネルナンバデータＣＨに応じてチャ
ンネルナンバ０に対応した記憶領域が指定されている。
カウンタ１６Ａの計数停止に同期して書込命令パルスＷ
Ｉ_E が発生されると、このパルスに応じてメモリ２８Ｃ
のチャンネルナンバ０に対応した記憶領域にはカウンタ
１６Ａの停止時のカウント値を表わす下位アドレスデー
タＷＡＤがエンドアドレスデータとして書込まれる。ま
た、メモリ２８Ｃに書込まれたのと同じ下位アドレスデ
ータＷＡＤ（エンドアドレスデータ）が書込命令パルス
ＷＩ_E に応じてラッチ回路１２４にラッチされる。

【００５６】この後、ステップ信号ＳＳが発生される
と、カウンタ２８Ａのカウント値が１となり、これに応
じてメモリ２８Ｂ及び２８Ｃではチャンネルナンバ１に
対応した記憶領域が指定される。また、カウンタ２８Ａ
のカウント値が１になると、比較器１１４の出力が
“１”となり、これに応じてセレクタ１１８は加算器１
２６の出力を選択してメモリ２８Ｂに供給するようにな
る。

【００５７】加算器１２６は、ラッチ回路１２４からの
エンドアドレスデータと、データ源１２８からの数値１
を表わすデータとを加算するものであり、この加算によ
りエンドアドレス値より１だけ大きいスタートアドレス
値が定められる。

【００５８】２番目の入力音に応答して書込命令パルス
ＷＩ_S が発生されると、このパルスに応じてメモリ２８
Ｂのチャンネルナンバ１に対応した記憶領域には加算器
１２６の出力データが２音目のスタートアドレスデータ
として書込まれる。

【００５９】この後は、上記したと同様の動作によりメ
モリ２８Ｂ及び２８Ｃに最大で１２チャンネル分のアド
レスデータを書込むことができる。

【００６０】なお、メモリ２８Ｂ及び２８Ｃに書込まれ
たアドレスデータは、図１の消去スイッチ６５をオンし
て消去命令信号ＥＲを“０”とすることにより消去する
ことができる。

【００６１】次に、読出モードの場合について説明す
る。この場合、セレクタ１１０は、書込／読出制御信号
Ｗ／Ｒ＝“０”に応じてクロック信号φを選択し、カウ
ンタ２８Ａに供給する。カウンタ２８Ａは、クロック信
号φを計数することによりそのカウント値が０，１，２
…１１，０，１のように変化する。各カウント値に対応
したチャンネルナンバデータＣＨに応じてメモリ２８
Ｂ，２８Ｃ，２８Ｄ及び２８Ｅからそれぞれデータが読
出される。

【００６２】スタートアドレスメモリ２８Ｂ及び２８Ｄ
から読出されたスタートアドレスデータはそれぞれ入力
Ａ及びＢとしてセレクタ１２２に供給され、エンドアド
レスメモリ２８Ｃ及び２８Ｅから読出されたエンドアド
レスデータはそれぞれ入力Ａ及びＢとしてセレクタ１３
０に供給される。

【００６３】セレクタ１２２及び１３０は、いずれもメ
モリ選択信号ＲＡ／ＲＯに応じて選択動作が制御される
もので、第１の波形メモリ１０を利用する場合は、ＲＡ
／ＲＯ＝“１”に応じていずれも入力Ａを選択する。こ
のため、上位アドレスデータＵＡＤとしては、メモリ２
８Ｂからの読出データが送出されると共に、エンドアド
レスデータＥＡＤとしては、メモリ２８Ｃからの読出デ
ータが送出される。また、第２の波形メモリ１２を利用
する場合には、ＲＡ／ＲＯ＝“０”に応じてセレクタ１
２２及び１３０がいずれも入力Ｂを選択する。このた
め、上位アドレスデータＵＡＤとしては、メモリ２８Ｄ
からの読出データが送出されると共に、エンドアドレス
データＥＡＤとしては、メモリ２８Ｅからの読出データ
が送出される。メモリ選択制御回路の変形例（図４）図４は、メモリ選択制御回路の変形例を示すもので、こ
の回路から送出されるメモリ選択信号ＲＡ’／ＲＯ’
は、読出モード時においてのみ図１の回路でメモリ選択
信号ＲＡ／ＲＯの代りに使用されるものである。

【００６４】書込／読出制御信号Ｗ／Ｒが“１”になる
（書込モードになる）と、立上り微分回路１３２が出力
パルスを発生して１２ステージ／１ビットのシフトレジ
スタ（Ｓ／Ｒ）１３４をリセットすると共に、セレクタ
１３６が入力Ａを選択する状態となる。このような状態
において、ＲＡＭ指定スイッチ１３８をオンすると、信
号“１”がＯＲゲート１４０を介してシフトレジスタ１
３４に入力される。この結果、第０チャンネルのリズム
音源として第１の波形メモリ（ＲＡＭ）１０の記憶領域
Ｍ₁ の波形データを利用可能となる。また、スイッチ１
３８をオンしなければ、第０チャンネルのリズム音源と
して、第２の波形メモリ（ＲＯＭ）１２のチャンネルナ
ンバ０に対応した記憶領域の波形データが利用可能であ
る。

【００６５】次に、図１のステップスイッチ６６を１回
オンしてステップ信号ＳＳを発生させると、この信号は
セレクタ１３６を介してシフトレジスタ１３４にシフト
パルスＳＦＰとして供給され、これに応じてシフトレジ
スタ１３４では、１ステージ分のシフト動作が行なわれ
る。この状態では、第０チャンネルについて上記したと
同様にして第１チャンネルのリズム音源指定（“１”又
は“０”によるＲＡＭ又はＲＯＭの選択）が可能とな
る。

【００６６】上記のようにしてチャンネルナンバ０〜１
１の各チャンネル毎に“１”（ＲＡＭ）又は“０”（Ｒ
ＯＭ）のメモリ選択が可能であるが、一例として第０〜
第３チャンネルについては“１”を、第４〜第１１チャ
ンネルについては“０”をそれぞれ指定することもでき
る。このようにした場合は、第４〜第１１チャンネルに
ついてはリズム音源として第２の波形メモリ１２の波形
データを利用することになるので、第１の波形メモリ１
０への４音目以降の波形データ書込みを省略することが
でき、１２音分の波形データを書込むのに比べて入力操
作が簡単となる実益がある。

【００６７】読出モード時においては、セレクタ１３６
が書込／読出制御信号Ｗ／Ｒ＝“０”に応じてクロック
信号φを選択し、シフトレジスタ１３４にシフトパルス
ＳＦＰとして供給する。このため、シフトレジスタ１３
４からは、１２チャンネル分の“１”又は“０”の信号
が順次に読出され、各信号はＯＲゲート１４０を介して
再びシフトレジスタ１３４に入力される。この結果、シ
フトレジスタ１３４からは、各チャンネル毎に“１”又
は“０”を表わす時分割多重形式のメモリ選択信号Ｒ
Ａ’／ＲＯ’が反復的に送出されるようになる。

【００６８】読出モード時において、メモリ選択信号Ｒ
Ａ’／ＲＯ’を図１の回路でメモリ選択信号ＲＡ／ＲＯ
の代りに用いると、メモリ２８Ｂ，２８Ｃ及び１０を含
むＲＡＭ群と、メモリ２８Ｄ，２８Ｅ及び１２を含むＲ
ＯＭ群とが時分割的に切換えられるようになる。従っ
て、第１の波形メモリ１０のリズム音源と第２の波形メ
モリ１２のリズム音源とを併用したオートリズム演奏が
可能であり、シフトレジスタ１３４及びメモリ１０の記
憶内容を適宜変更することにより変化に富んだリズム演
奏を楽しむことができる。他の実施例（図５）図５は、この発明の他の実施例による自動伴奏装置をそ
なえた電子楽器の回路構成を示すもので、図１における
と同様の部分には同様の符号を付して示す。この実施例
の特徴は、オートベース音発生にこの発明を適用したこ
とである。

【００６９】鍵盤回路１５０は、メロディ演奏用の第１
の鍵域及び伴奏用の第２の鍵域を有する一段又は複数段
の鍵盤を含むもので、この鍵盤からは、押鍵検出回路１
５２により鍵操作情報が検出されるようになっている。

【００７０】第１及び第２の鍵域から検出された鍵操作
情報は、楽音形成回路１５６に供給される。楽音形成回
路１５６は、供給される鍵操作情報に基づいてメロディ
音信号、コード音信号等の楽音信号を形成し、抵抗Ｒ₃
を介してスピーカ３８に供給する。従って、スピーカ３
８からは、第１及び／又は第２の鍵域で押された鍵に対
応する楽音が発生される。

【００７１】第２の鍵域から検出された鍵操作情報は、
ベースパターンパルス発生回路１５８に供給される。こ
の回路１５８には、リズムセレクタ７２からリズム選択
データＳＥＬも供給される。

【００７２】ベースパターンパルス発生回路１５８は、
コード名検出回路、ベースパターンメモリ、音高決定回
路等を含むものである。

【００７３】コード名検出回路は、供給される鍵操作情
報に基づいてコード名（根音及びコードタイプ）を検出
するものである。また、ベースパターンメモリは、メジ
ャ、マイナ、セブンス等のコードタイプにそれぞれ対応
したベースパターンをリズム種類毎に記憶したもので、
各ベースパターンは、各発音タイミング毎に発音すべき
ベース音の根音に対する音程を表わす音程データを含ん
でいる。ベースパターンメモリからは、選択されたリズ
ム種類及び検出されたコードタイプに応じたベースパタ
ーンの音程データが読出される。音高決定回路は、検出
された根音と、読出された音程データとに基づいて発音
すべきベース音の音高を決定し、その音高に対応するタ
イムスロットにベースパターンパルスＢＰを割当てて送
出する。

【００７４】ベース音源部ＢＴＧは、前述したリズム音
源部ＲＴＧと同一構成のもので、任意の１２音を入力可
能である。入力音信号は、抵抗Ｒ₄ を介してスピーカ３
８に供給され、音響に変換される。

【００７５】ベースパターンパルスＢＰは、前述の下位
アドレスデータ発生回路１６と同一構成の下位アドレス
データ発生回路１６’にリズムパターンパルスＲＰの代
りに供給される。ベース音源部ＢＴＧ内のＲＡＭからな
る第１の波形メモリ（図１のメモリ１０に対応）には、
１２音分の波形データを順次に書込可能であり、一例と
してＧ₂ ，Ｇ^# ₂，Ａ₂ ，Ａ^# ₂，Ｂ₂ のバス音と、Ｃ₃ ，
Ｃ^# ₃，Ｄ₃ ，Ｄ^# ₃，Ｅ₃ のベースギター音と、Ｆ₃ ，Ｆ
^# ₃のギター音とにそれぞれ対応した波形データを順次に
書込可能である。このようにした場合、前述のベースパ
ターンパルスＢＰが例えば第１１チャンネルに対応する
タイムスロットに割当てられたのであれば、ベース音源
部ＢＴＧからは、Ｆ^# ₃のギター音信号が送出される。そ
して、このギター音信号は、抵抗Ｒ₅ を介してスピーカ
３８に供給され、音響に変換される。

【００７６】図５の実施例によれば、オートベース演奏
に用いるべきベース音源群を任意に設定可能であり、変
化に富んだベース演奏を楽しむことができる。

【００７７】なお、上記実施例では、リズムパターン、
ベースパターン等の伴奏パターンとして、ファクトリセ
ットされたものを用いるようにしたが、伴奏パターンを
ユーザーが任意にセット（プログラム）できるようにし
てもよい。

【００７８】また、この発明は、オートアルペジョ音発
生等にも適用可能である。

【００７９】

【発明の効果】以上のように、この発明によれば、音信
号を入力する前に波形データの書込みが可能である旨表
示する表示手段を設けたので、表示を参考にすることで
適正なタイミングで入力することができ、スムーズな波
形記憶が可能になる効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るオートリズム装置
の回路構成を示すブロック図である。

【図２】図１における下位アドレスデータ発生回路の
一構成例を示す回路図である。

【図３】図１におけるスタート・エンドアドレスデー
タ発生回路の一構成例を示す回路図である。

【図４】メモリ選択制御回路の変形例を示す回路図で
ある。

【図５】この発明の他の実施例に係る自動伴奏装置を
そなえた電子楽器の回路構成を示すブロック図である。

【符号の説明】１０：波形メモリ、１６：下位アドレスデータ発生回
路、２８：スタート・エンドアドレスデータ発生回路、
３０：入力端子、４０：レベル検出回路、５４：Ａ／Ｄ
変換器、６４：発光ダイオード、７０：リズムパターン
パルス発生回路、８０：Ｄ／Ａ変換回路、１５８：ベー
スパターンパルス発生回路、ＲＴＧ：リズム音源部、Ｂ
ＴＧ：ベース音源部。

Claims

【特許請求の範囲】

【請求項１】音信号を入力するための入力手段と、読み書き可能な波形記憶手段と、前記入力手段から入力される音信号のレベルが所定値以
上になったことを検出して検出信号を発生する検出手段
と、前記入力手段から入力される音信号の波形を表わす波形
データを前記波形記憶手段に書込む書込手段であって、
前記検出手段からの検出信号に応じて書込みを開始する
ものと、前記入力手段から音信号を入力する前に前記波形記憶手
段への波形データの書込みが可能である旨表示する表示
手段と、前記波形記憶手段から波形データを読出して音信号を再
生する再生手段とを備えた波形記憶再生装置。