JPS589434B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器に関し、特に押鍵時から所定時間経
過後、発音時間の経過にともなって徐々にビブラートの
強度が深まるデイレイビブラート効果が得られる電子楽
器に関するものである。

ビブラート効果は、発音される楽音の音高を１秒間に約
７回程度わずかに上下動させることによつて、甘くて豊
かな演奏音を得るための演奏効果であり、これはバイオ
リンおよびフルート等の自然楽器における演奏効果の一
つである。

この場合、バイオリンおよびフルート等のビブラート効
果音を詳細に検討して見ると、ビブラート演奏の開始と
同時に完全なビブラート効果が得られるものではなく、
ビブラート演奏の開始時から所定時間（ノンビブラート
時間）Ｔ１経過した後、所定のデイレイ時間Ｔ２わたっ
て徐々にビブラート効果の強度が深まるデイレイビブラ
ート効果となっている。

このようなデイレイビブラート効果は、電子楽器におい
ても強く望まれるようになり、現在の電子楽器には種々
方式によるデイレイビブラート装置が設けられている。

この場合、電子楽器においては、デイレイビブラート効
果のデイレイ時間を可変設定するためのデイレイ時間設
定操作子と、デイレイビブラート効果の最大深さを可変
設定するための深さ設定操作子とが設けられており、こ
の両設定操作子を適宜操作することによって任意のデイ
レイビブラート効果音が得られ、また、この場合、操作
子数の減少のために、前記デイレイ時間設定操作子を通
常のノーマルビブラート効果制御用の操作子と兼用させ
るように、該ディレイ時間設定操作子をオフ状態にする
ことによって押鍵時から瞬時に前記深さ設定操作子の設
定値に対応した深さのノーマルビブラート効果が得られ
、また前記深さ設定操作子をオフ状態にすることによっ
て通常の楽音が発音されるようになっている。

しかしながら、上述した構成による電子楽器においては
、互いに独立した２個の設定操作子を操作することによ
ってデイレイビブラート効果の特性調整およびデイレイ
ビブラートとノーマルビブラートの切替え等を行なって
いるために、この両設定操作子の設定操作が繁雑となり
、誤って深さ設定操作子をオフにセットしたままでデイ
レイ時間設定操作子をある値にセットしてデイレイビブ
ラート効果を得ようとすると、深さ設定がオフであるた
めに、デイレイビブラート効果が全く得られなくなって
しまう欠点を有している。

したがってこの発明による目的は、デイレイビブラート
演奏効果音を得る場合におけるデイレイ時間設定操作子
および深さ設定操作子の操作性を向上させて誤操作を防
止するように改良した電子楽器を提供するものである。

このような目的を達成するためにこの発明は、深さ設定
操作子がオフ状態にある場合に、デイレイ時間設定操作
子をオフ以外のある値にセットすると、深さを予め定め
られたある値に強制的に設定するものである。

以下、図面を用いてこの発明による電子楽器を詳細に説
明する。

第１図はこの発明による電子楽器の一実施例を説明する
ための基本となる電子楽器の概略を説明するためのブロ
ック図であって、１は鍵盤部におけるキースイッチ回路
、２はキーアサイナ、３は周波数情報記憶装置、４は乗
算回路、５はサイクル一定ピッチコントロールスイッチ
、６はメモリ、７は加算器、８はゲート回路、９はアキ
ュームレータ、１０は波形メモリ、１１はエンベロープ
波形発生器、１２はサウンドシステム、１３はビブラー
ト・グライド・アタックピッチ制Ｗ号発生回路（以下Ｖ
ＧＡ制御信号発生回路と称す入１４はビブラート制御ス
イッチ、１５はグライド制御スイッチ、１６はアタック
ピッチ制御スイッチ、１７は加算器、１８はセント一定
ピッチコントロールスイッチ、１９はメモリをそれぞれ
示す。

キーアサイナ２は、キースイッチ回路１に配置された各
鍵のキースイッチのオンまたはオフ動作を図示しないク
ロックパルス発生器から供給されるクロツクパルスφ（
周波数ｆ０）に基ずく順次走査により検出し、押下され
た鍵を識別する情報を同時発音数（例えば１２音）に対
応したチャンネルのいずれかに割当てる。

このキーアサイナ２は、各チャンネルに対応する記憶位
置にその鍵を表わすキーデータＫＤを記憶し、各チャン
ネルに記憶したキーデータＫＤを時分割的に順次出力す
る。

従って、鍵盤部において同時に複数の鍵が押下されてい
る場合、各押下鍵はそれぞれ別個のチャンネルに発音割
当てされ、各チャンネルに対応する記憶位置には、割当
てられた鍵を表わすキーデータＫＤが記憶される。

各記憶位置は循環型シフトレジスタによって構成するこ
とができる。

例えば鍵盤部における各鍵を特定するキーデータＫＤが
第１表に示すように鍵盤の種類を表わす２ビットのコー
ドＫ２，Ｋ１と、オクターブ音域を表わす３ビットのコ
ードＢ３，Ｂ２，Ｂ１と、１オクターブ内の音名を表わ
す４ビットのコードＮ４，Ｎ３，Ｎ２，Ｎ１とからなる
合計９ビットのコードによって構成されており、全チャ
ンネル数が１２であるとすると１２ステージ（１ステー
ジ９ビット）のシフトレジスタを使用すると好都合であ
る。

従って、このキーアサイナ２において発音割当てされた
鍵を表わすキーデータＫＤ（すなわち前記シフトレジス
タに記憶されたキーデータ）は、割当てられたチャンネ
ルの時間に一致して順次時分割的に出力される。

また、キーアサイナ２は押下鍵が発音割当てされたチャ
ンネルにおいて、発音がなされるべきであることを表わ
すエンベロープスタート信号ＥＳを各チャンネル時間に
同期して時分割的に出力する。

さらに、各チャンネルに発音割当てされた鍵が離鍵され
、これにより発音が減衰状態となるべきことを表わすデ
イケイスタート信号ＤＳを各チャンネル時間に同期して
時分割的に出力する。

また、上記エンベロープスタート信号ＢＳの立上り時に
同期して１タイムスロット時間のパルス幅を有するアタ
ックパルスＡＰが１発出力される。

これらの信号ＥＳ，ＤＳ，ＡＰは楽音の振幅エンベロー
プ制御（発音制御）のためにエンベロープ波形発生器１
１において利用される。

更にまたキーアサイナ２では、エンベロープ波形発生器
１１からそのチャンネルにおける発音が終了した（デイ
ケイが終了した）ことを表わすデイケイ終了信号ＤＦを
入力し、この信号ＤＦに基いて、当該チャンネルに関す
る各種記憶をクリアし、その後の新たな押下鍵のための
待機状態となる。

周波数情報記憶装置３は、キーアサイナ２から供給され
るキーデータＫＤを入力としてそれぞれに対応する、例
えば第２表に示すような周波数情報数値Ｆを出力するメ
モリである。

なお、この周波情報記憶装置３に記憶されている数値Ｆ
は第２表の場合１５ビットであり、１ビットが整数部、
他の１４ビットが小数部で表わされる。

この第２表におけるＦ数は２進数で表わされる数値Ｆを
１０進数に変換して示したものである。

一方ＶＧＡ制御信号発生回路１３は、キーアサイナ２か
らアタックパルスＡＰが供給されると、１０進数の「１
」を中心として周期的に増減変化するビブラート制御信
号ＶＳあるいは１０進数の「１」より所定値だけ下がっ
た値から徐々に上昇変化するグライド制御信号ＧＳまた
はアタックピッチ制御信号ＡＳを選択的に発生する。

この場合、ＶＧＡ制御信号発生回路１３にはビブラート
制御スイッチ１４、グライド制御スイッチ１５およびア
タックピッチ制御スイッチ１６が設けられており、ビブ
ラート制御スイッチ１４を選択設定することによってデ
イレイビブラートの選択とそのデイレイ時間設定および
ディレイビブラートの深さ設定が行なわれ、またノーマ
ルビブラートの選択とその深さ設定が行なわれ、更にキ
ースイッチ回路１から供給される鍵の左右動に対応した
鍵タッチ信号ＴＳに基すいて音高を変化させるタッチビ
ブラートの選択とその深さ設定が行なわれる。

また、グライド制御スイッチ１５（例えばフットペタル
を横方向に移動させることによってオンとなるフットス
イツチ）のオン期間は全発音を所定音高だけ低くしかつ
グライド制御スイッチ５のオフ動作に伴なって基準音高
まで徐々に上昇させるグライド効果の選択が行なわれる
。

更にまた、アタックピッチ制御スイッチ１６を選択設定
することによって、押鍵時に該押鍵に対応した音高より
も多少低い音高で発音し、時間経過に伴なって徐々に基
準音高まで上昇するように音高変化するアタックピッチ
効果の選択が行なわれる。

このような各種制御スイッチ１４，１５．１６によって
設定された各種条件に対応して形成される制御信号ＶＳ
，ＧＳ，ＡＳは加算器１７において、メモリ１９から供
給されるセント一定ピッチコントロールスイッチ１８に
よって設定されたピッチコントロール信号ＰＣ１と加算
され、この加算値が音高制御信号ＴＣとして乗算回路４
に供給される。

乗算回路４は周波数情報記憶装置３から供給される周波
数情報数値Ｆに音高制御信号ＴＣを乗算して、音高制御
信号ＴＣに対応して変化された周波数情報数値Ｆ′を送
出する。

したがって、周波数情報数値Ｆ′は制御信号ＶＳ，ＧＳ
，ＡＳおよびピッチコントロール信号ＰＣ１に対応して
変化することになり、これに伴なって後述詳記する楽音
発音系においてビブラート効果、グライド効果、アタッ
クピッチ効果およびセント一定ピッチコントロールスイ
ッチ１８により設定された値だけセント一定で音高がず
れた楽音が得られることになる。

次に、周波数情報数値Ｆ′は加算器７に供給され、ここ
に於いてメモリ６から供給されるサイクル一定ピッチコ
ントロールスイッチ５によって設定されたピッチコント
ロール信号ＰＣ２と加算され、この加算値（Ｆ’＋ＰＣ
２）が周波数情報数値Ｆ”として出力される。

この場合、ピッチコントロール信号ＰＣ２は周波数情報
数値Ｆ′に加算されて周波数情報数値Ｆ”となるもので
あるために、この周波数情報数値Ｆ”に対応して発生さ
れる楽音はサイクル一定ピッチコントロールスイッチ５
による設定値だけ音高がずれた楽音となる。

このようにして、ビブラート制御、グライド制御、アタ
ックピッチ制御、セント一定のピッチコントロールおよ
びサイクル一定のピッチコントロールがなされた周波数
情報数値Ｆ”は、ゲート回路８を介してアキュームレー
タ９に導ひかれる。

アキュームレータ９は、周波数情報数値Ｆ”をチャンネ
ル毎に累算する累算器と当該チャンネルの次回の累算ま
で１２タイムスロット（同時最大発音数に対応）間にわ
たって累算値を保持するための１２ステージ分の一時記
憶回路を備えている。

アキュームレータ９の出力（累算値ｑＦ”）は波形メモ
リ１０に供給されて該波形メモリ１０の読み出しを制御
する。

このため、アキュームレータ９の例えば上位６ビットを
デコードし（下位ビットは累算のためのみに利用される
）、所望の楽音１波形の振幅を時間軸にそって例えば６
４分割して記憶している波形メモリ１０のためのアドレ
ス信号を得ている。

波形メモリ１０から読出される楽音波形は、エンベロー
プ波形発生器１１から供給されるアタックおよびデイケ
イ等のエンベロープ波形と乗算され後、サウンドシステ
ム１２において適宜音色および音量制御がなされて演奏
音として発音される。

ここで周波数情報記憶装置３からあるキーデータＫＤに
対応した周波数情報数値Ｆが発生され、この周波数情報
数値Ｆが音高制御信号ＴＣおよびピッチコントロール信
号ＰＣ２によって制御されて周波数情報数値Ｆ”となっ
た場合、アキュームレータ９の累算器のモジュロ（法）
をＭとし、また同時最大発音数をＮとすれば、波形メモ
リ１０から読出される楽音波形の周波数ｆＴは、 このように、キーデータＫＤに対応した周波数情報数値
Ｆ怖アキュームレータ９で順次累算し、この累算出力を
アドレス信号として所望の楽音１波形が記憶された波形
メモリ１０を読出して楽音波形を得る構成の電子楽器は
、例えば特願昭４８−４１９６４号（特開昭４９−１３
０２１３号）明細書において詳細に説明されているので
、この部分の詳細説明は省略し、次にこの発明の要旨と
なるＶＧＳ制御信号発生回路１３の詳細説明を行なう。

第２図は第１図に示すＶＧＳ制御信号発生回路１３の一
例を示すブロック図であって、第１図と同一部分は同一
符号を用いて示してある。

同図において２０はタッチビブラートの選択とその深さ
設定を行なうタッチビブラート・デプス選択スイッチ、
２１はデイレイビブラートの選択とそのデイレイ時間を
設定するデイレイビブラート選択スイッチ、２２はビブ
ラートの深さを設定するビブラートデプス選択スイッチ
であり、これらはビブラート制御スイッチ１４を構成し
ている。

この場合、タッチビブラート・デプス選択スイッチ２０
は可動接点ａと該タッチビブラートのオフを含むＮ段階
の深さ設定を担当する固定接点ｂ１〜ｂｎを有し、また
デイレイビブラート選択スイッチ２１は可動接点ａと該
デイレイビブラートのオフを含むＮ段階のデイレイ時間
設定を担当する固定接点ｂ０〜ｂｎを有し、更にビブラ
ートデプス選択スイッチ２２は可動接点ａとＮ段階の深
さ設定を担当する固定接点ｂ１〜ｂｎを有している。

２３はデイレイビブラート選択スイッチ２１およびビブ
ラートデプス選択スイッチ２２が共にオフ（可動接点ａ
が固定接点ｂ１を選択）であることを検出してタッチビ
ブラートを可能にするタッチビブラートイネーブル回路
、２４はデイレイビブラート選択スイッチ２１において
選択されたデイレイ時間を検出し、この検出されたデイ
レイ時間に対応した電圧信号を発生するデイレイ時間検
出回路、２５はデイレイビブラート選択スイッチ２１の
可動接点ａがオフ以外の固定接点ｂ２〜ｂｎを選択しか
つビブラードデブス選択スイッチ２２の可動接点ａがオ
フを担当する固定接点ｂ１を選択したことを検出して予
め定められた深さ設定信号を発生する深さ自動設定回路
、２６はデイレイビブラート選択スイッチ２１の可動接
点ａがオフを担当する固定接点ｂ０を選択した場合には
極めて高い周波数の信号を発生し、他の固定接点ｂ２〜
ｂ，が選択された場合には低い周波数の信号を発生する
電圧制御型発振器（以下■ＣＯと称す）、２７は第３図
に示すようにデイレイ時間検出回路２４からの出力電圧
に反比例した周波数の信号を発生する電圧制御型発振器
（以下■ＣＯと称す）、２８はＶＣＯ２６およびＶＣＯ
２７からの出力信号を選択してクロックパルスＣＰｚを
送出するクロツク ．セレクト回路、２９はキーアサイ
ナ２からアタックパルスＡＰが供給される毎にリセット
されてクロックパルスＣＰ１を順次カウントするカウン
タ、３０は入力端に供給される深さ設定信号１）Ｐをカ
ウンタ２９のカウント出力に対応して変換した深さ制御
信号ＤＰＣを発生するデプス変換回路であって、タッチ
ビブラートイネーブル回路２３からの“１”信号が供給
されると入力信号ＤＰを変換せずにそのまま送出し、ま
た後述するグライド・アタックピッチ制御回路３１から
゛１″信号が供給されると「１」の深さ制御信号ＤＰＣ
を強制的に出力するように構成されている。

３１はグライド制御スイッチ１５の゛１″出力信号によ
ってグライド制御を行ない、またアタックピッチ制御ス
イッチ１６の゛１″出力信号によりアタックパルスＡ．
Ｐが供給される毎にアタックピッチ制御を行なうグライ
ド・アタックピッチ制御回路、３２はビブラートスピー
ド制御用の可変抵抗器、３３はグライド・アタックピッ
チのスピード制御を行なう可変抵抗器、３４は可変抵抗
器３２の出力電圧に対応した周波数の信号を発生する電
圧制御型発振器（以下■ＣＯと称す）、３５は可変抵抗
器３３の出力電圧に対応した周波数の信号を発生する電
圧制御型発振器（以下ＶＣＯと称す）、３６はクツチビ
ブラートイネーブル回路２３およびグライド・アタック
ピッチ制御回路３１の出力信号に基すいてＶＣＯ３４あ
るいはＶＣＯ３５からの出力信号を選択してクロツクパ
ルスＣＰ２を送出するクロツクセレクト回路、３７は発
振器、３８は発振器３７の発振出力信号を順次カウント
するカウンタ、３９はカウンク３８のカウント出力値を
アナログ信号に変換するデジタル・アナログ変換器、４
０はキースイッチ回路１から供給される鍵の左右移動に
対応して変化する鍵タッチ信号ＴＳとデジタル・アナロ
グ変換器３９の出力信号とを比較し、一致する毎に出力
を発生する比較器、４１は比較器４０から発生される出
力信号の立上りを微分する微分回路、４２はカウンタ３
８の並列カウント出力、微分回路４１の微分出力、グラ
イド・アタックピッチ制御回路３１の出力信号、クロッ
クセレクト回路３６のクロツクパルスＣＰ２および５ビ
ット１２ステージ（同時最大発音数）の記憶部分を有す
るシフトレジスタによって構成されたメモリ４３の出力
信号をそれぞれ入力として該メモリ４３の記憶値を制御
する比較・ゲート回路、４４はメモリ４３の並列出力を
その上位２ビットの状態によって反転する反転回路、４
５は反転回路４４の反転動作を制御するノアゲート、４
６はノアゲート４５の出力によって反転回路４４の出力
信号値を所定値シフトさせる加算回路、４７は加算回路
４６の出力値をデプス変換回路３０の出力値に対応して
シフトするとともに、グライド・アタックピッチ制御回
路３１のアタックピッチ制御時に出力されるアタックピ
ッチ信号ＡＣによって所定値が加算されてシフトされた
ビブラート制御信号■Ｓ、グライド制御信号ＧＳ、アタ
ックピッチ制御信号Ａｓを発生するシフト回路、４８は
加算器１７から出力される各制御信号’ＶＳ，ＧＳ，Ａ
Ｓとメモリ１９（第１図）から供給されるピッチコント
ロール信号ＰＣ１との加算値を、１０進数の「１」を中
心として微小値ずつ変化する、あるいは１０進数の「１
」よりも所定値だけ下がった値から徐々に上昇変化する
音高制御信号ＴＣに変換する変換回路である。

以下、上記構成によるＶＧＳ制御信号発生回路１３の動
作を第４図〜第６図に示す具体化された回路図を用いて
詳細に説明する。

ディレイビブラート演奏 まず、デイレイビブラートを行なう場合には、ディレイ
ビブラート選択スイッチ２１の可動接点ａをオフを担当
する固定接点ｂ１以外の固定接点ｂ２〜ｂ４のいずれか
に切替え設定するとともにビブラートデプス選択スイッ
チ２２の可動接点ａをぞれ担当する固定接点ｂ２〜ｂ８
のいずれかに切替える。

この場合、デイレイビブラート選択スイッチ２１の固定
接点ｂ２〜ｂ４にはそれぞれデイレイ時間検出回路２４
を構成する抵抗４９ａ〜４’９ｃが接続されており、こ
の抵抗４９ａ〜４９ｃの他端は共通の抵抗５０を介して
アースされている。

そしてこの抵抗４９ａ〜４９ｃは例えばＩＯＫΩ，４７
ＫΩ，ＩＯＯＫΩの順次増加する抵抗値が与えられてお
り、可動接点ａによって選択された固定接点ｂ２〜ｂ４
に接続された抵抗４９ａ〜４９ｃと抵抗５０との分圧電
圧が該選択設定値に対応したデイレイ時間検出信号とし
てデイレイ時間検出回路２４から発生される。

したがって、デイレイビブラート選択スイッチ２１の可
動接点ａが固定接点ｂ２〜ｂ４に向うにしたがってデイ
レイ時間検出回路２４の出力電圧は上昇することになる
。

例えばデイレイビブラート選択スイッチ２１の可動接点
ａを固定接点ｂ２に切替設定すると、デイレイ時間検出
回路２４から最も低い電圧信号が発生される。

このデイレイ時間検出回路２４から発生された低い電圧
信号はＶＣＯ２７に供給され、この■ＣＯ２７は第３図
に示すようにデイレイ時間検出回路２４から供給される
電圧信号に反比例した高い周波数の信号を発生する。

一方、デイレイビブラート選択スイッチ２１の可動接点
ａが固定接点ｂ２に切替設定されたことによって、固定
接点ｂ１の出力は゛０″となり、この固定接点ｂ１の出
力を制御入力とする■Ｃ０２６は゛０″信号の供給に伴
なって低い周波数の発振出力を送出する。

このような状態において、鍵盤部である鍵が押鍵される
と、この押鍵操作に対応してキーアサイナ２から該操作
鍵を表わすキーデータＫＤの割当てチャンネル時間に対
応して１スロットタイム時間幅のアタックパルスＡ’Ｐ
が発生される。

このアタックパルスＡＰはカウンタ２９のインバータ５
１において反転されて各アンドゲート５１ａ〜５１ｄを
インヒビットする。

この結果、同時最大発音チャンネル数と同一の記憶ステ
ージを有する各シフトレジスタ５２ａ〜５２ｄのシフト
出力が加算器５３ａ〜５３ｄを介して該シフトレジスク
５２ａ〜５２ｄの入力側に戻されなくなり、これに伴な
ってアタックパルスＡＰの発生に対応したチャンネルの
記憶内容がリセットされる。

このシフトレジスタ５２ａ〜５２ｄのリセットされたス
テージが順次シフトして出力されると、上位２ビットを
担当するシフトレジスタ５２ｃ，５２ｄの出力信号が“
０”“０”となる。

この結果、クロックセレクト回路２８のナンドゲート５
４の出力信号が゛１″となり、またオアゲート５５の出
力を反転するインバータ５５ａの出力信号が“１”とな
る。

したがって、アンドゲート５６はＶＣＯ２６から比較的
低い周波数の発振出力信号が供給される毎に“１”信号
を発生し、この“１”信号をオアゲート５７を介して最
下位ビツトを担当する加算器５３ａのキャリイイン端子
ＣＩに供給する。

このため、カウンタ２９はアタックパルスＡＰの供給毎
に該アタックパルスＡＰの供給チャンネル時間に対応し
たチャンネル部分の記憶がリセットされ、以後はＶＣ０
２６が出力信号を発生する毎に該チャンネルにおいて順
次“１”が加算されることになる。

そして、このカウンタ２９の該チャンネルのカウント値
がＶＣＯ２６の発振周期に基すいて順次上昇し、上位２
ビットの信号が“０１”になると、クロツクセレクト回
路２８のナンドゲート５４およびオアゲート５５の出力
が共に“１”になり、これに伴なってアンドゲート５８
が動作可能となりＶＣＯ２７から出力信号が発生される
毎に該アンドゲート５８から“１”信号が出力され、こ
の“１”信号がオアゲート５７を介してカウンタ２９の
該チャンネルのカウント値に順次加算され続ける。

そして、このカウンタ２９の該チャンネルのカウント値
がＶＣＯ２７の発振周期に基すいて順次七昇すると、上
位２ビットの信号が“１０”になる。

しかし、この場合にはクロックセレクト回路２８のナン
ドゲート５４およびオアゲート５５の出力は側ら変化せ
ず、カウンタ２９にはＶＣＯ２７の出力信号がクロック
パルスＣＰ１として供給され続けられる。

■ＣＯ２７の発振周期に基ずいてカウンタ２９のカウン
ト値が更に順次上昇し、上位２ビットが“１１”になる
と、クロツクセレクト回路２８のナンドゲート５４の出
力が゛０″となり、これに伴なってアンドゲート５６，
５８は共にインヒビットされてＶＣＯ２６およびＶＣＯ
２７の出力信号に同期したクロックパルスＣＰ，の送出
を中止する。

このため、カウンタ２９の上位２ビットが“１１”とな
ったチャンネルは、カウント動作を中止してそのカウン
ト値“１１００”を保持し続けることになる。

したがって、カウント値の上位２ビットを出力１信号と
するカウンタ２９の内容は、アタックパルスＡ．Ｐの供
給時にリセットされた後ＶＣＯ２６の発振出力に対応し
た低い周期のクロツクパルスＣＰを“００００”からカ
ウントしてそのカウント値が”０１００”に達するとＶ
ＣＯ２７の発振出力に対応した周期のクロックパルスＣ
Ｐ，をカウントしてそのカウント値が“１１００”に達
するとカウント動作を中止することになる。

この場合、カウンタ２９の上位２ビットの出力が“００
”である期間、つまりカウント値が“０００００”から
“００１１１”に達するまでの時間がノンビブラート時
間Ｔ１であり、この時間Ｔ１はＶＣＯ２６の発振周波数
によって決定される。

また、カウンタ２９の上位２ビツトの出力が“０１”で
ある期間、つまりカウント値が“０１０００”から“０
１１１１”に達するまでの時間が第１デイレイ時間Ｔ２
′であり、またカウンク２９の上位２ビツｈの出力が“
１０”である期間、つまりカウント値が“１１０００”
から“１０１１”に達するまでの時間が第２デイレイ時
間Ｔグであって、これら各時間Ｔ２’，Ｔ２’はデイレ
イビブラート選択スイッチ２１によって選択設定された
値に対応して発振しているＶＣＯ２７の発振周波数によ
って決定される。

更にカウンタ２９の上位２ビットの出力が゛“１１”で
ある期間、つまりカウント値が“１１００”となってカ
ウント動作を停止している時間が定常ビブラート時間Ｔ
３であり、この時間Ｔ３は該チャンネル時間に次のアタ
ックパルスＡＰが供給されるまで保持し続けられる。

したがって、カウンタ２９は４つの状態、つまり時間Ｔ
１，Ｔ２′，Ｔ２”，Ｔ３を設定していることになり、
これをまとめて見ると第３表に示すようになる。

次にデプス変換回路３０について説明する。

デプス変換回路３０は、クロツクセレクト回路２８の出
力に対応して零からビブラートデプス選択スイッチ２２
の各固定接点ｂ２〜ｂ８からオアゲート５９ａ〜５９ｇ
を介して供給される深さ設定信号ＤＰの値まで順次増加
する深さ制御信号ＤＰＣを発生するものであって、入力
端６０ａ〜６０ｇに対する深さのウエート付けをビブラ
ートデプス選択スイッチ２２の各固定接点ｂ２〜ｂ８に
対応して「１／８」，「２／８」，「３／８」，「４／
」，「５／８」，「６／８」，「１」とした場合におけ
るカウンタ２９の上位２ビットの出力に対する出力端６
１ａ〜６１ｅの出力変化は第４表に示すようになってい
る。

なお、出力端６１ａ〜６１ｅには「ｌ／８１，「２／８
」，「２／８」，「４／８」，「１ 」のウェイト付け
がなされている。

したがって、例えばビブラートヂプス選択スイッチ２２
の可動接点ａが最も深い値の「１」にウェイト付けされ
た固定接点ｂ８に接続されると、該固定接点ｂ８からの
“１”信号がオアゲート５９ｇを介してデプス変換回路
３０の入力端６０．９に供給される。

この状態においてカウンタ２９の上位２ビツ１への出力
が前述したように時間Ｔ１において“００”になると、
アンドゲート６２ａ〜６２ｅがすべてインヒビットされ
てその出力は“０”となり、これに伴なってアンドゲー
ｈ６３ａ〜６３ｆがすべてインヒビットされるために、
デプス変換回路３０の出力端６１ａ〜６１ｅにはすべて
出力が発生されず、深さ制御信号は「Ｏ」となる。

次にカウンタ２９の上位２ビット出力が“０１”となっ
て時間Ｔ２′になると、オアゲート６４ａ，６４ｂの出
力が“０１”となり、またインバータ６５ａ ，６５ｂ
の出力信号が“１０”となるためにアンドゲート６２ｃ
の出力信号が“１”となる。

この結果、オアゲート６６ｃの出力信号とアンドゲート
６２ｃの出力信号とを入力とするアンドゲート６３ｄの
出力信号が゛１″となり、これに伴なってオアゲート６
７ａの出力信号が“１”となる。

この結果、インバータ６８ａ〜６８ｃの出力信号が゛’
０ １ １ ”となり、これに伴なってアンドゲート
６９ａ〜６９ｇのうち、アンドゲ゛−ト６Ｌ９の出力信
号のみが゛１′′となり、この信号＋！ １ １４がオ
アゲート７０ａを介して出力端６１ａに出力されてｌ−
１／８」の深さを指定する深さ制御信号ＤＰＣとなる。

更に、カウンタ２９の上位２ビットの出力が“１０”と
なって時間Ｔ”２になると、アンドゲート６２ｂの出力
信号が“１”となり、これに伴なってアンドゲート６３
ｂ，６３ｅの出力信号が共に“１”となる。

この結果、オアゲート６７ａ〜６７ｃの出力信号が“１
１０”となり、これに伴なってアンドゲート６９ｅの出
力信号のみが“１”となる。

したがって、オアゲート７０ａ，７０ｃの出力信号が“
１”となって出力端６１ａ，６１ｃにそれぞれ「１／８
」，「 ２／８ 」が出力され、この結果「 １／８
」＋「 ２／８ 」＝「３／８」のウェイト付けがなさ
れた深さ制御信号ＤＰＣが出力される。

次にカウンタ２９の上位２ビット出力が“１１”となっ
て時間Ｔ３になると、アンドゲート６２ａの出力信号が
“１”となり、これに伴なってアンドゲート６３ａ，６
３ｃ，６３ｆの出力信号が“１”となる。

この結果、オアゲート６７ａ〜６７ｃの出力信号が“１
１１”となり、これに伴なってアンドゲート６９ａの出
力のみが“１”となる。

アンドゲート６９ａの出力信号“１”になると、オアゲ
ート７０ｅの出力信号が“１”となって出力端６１ｅに
「１」のウェイト付けがなされた深さ制御信号ＤＰＣが
出力される。

したがって、デプス変換回路３０は、前記時間Ｔ１にお
いてビブラートの深さを零とし、時間Ｔ２’，Ｔ２”，
Ｔ３においてビブラートデプス選択スイッチ２２におい
て選択設定された深さをほぼ３段階に分けて順次増加し
ていることになり、このディレイビブラートの深さが段
階的に増加する時間Ｔ２’＋Ｔ２”＝Ｔ２がデイレイビ
ブラートのデイレイ時間となってデイレイビブラート選
択スイッチ２１の選択設定によって変化する。

この場合、デイレイビブラート選択スイッチ２１の可動
接点ａが固定接点ｂ２に切替わり、またビブラートデプ
ス選択スイッチ２２の可動接点ａが固定接点ｂ８に切替
わったことによって、アンドゲート７１の出力信号が“
０”となる。

また第５図のグライド制御スイッチ１５およびアタック
ピッチ制御スイッチ１６が共にオフとなっていることか
ら、グライド・アタックピッチ制御回路３１のアンドゲ
ート７２、オアゲート７３，７４およびアンドゲート７
５の出力信号がすべて“０”となる。

この結果、アンドゲート７１の出力信号を入力とするア
ンドゲート７６およひオアゲート７４の出力信号を反転
して入力とするアンドゲート７７の出力信号が“０”と
なり、これに伴なってオアゲート７３の出力信号″０“
と、アンドゲート７７の出力信号“０”とを入力とする
比較・ゲート回路４２のノアゲート７８の出力信号が“
１”になる。

このノアゲート７８の出力信号“１”はアンドゲート７
９ａ〜７９ｅにそれぞれ供給される。

この場合、アンドゲート８０ａ〜８０ｅはアンドゲート
７７の出力信号“０”によってすべてインヒビットされ
、またオアゲート７３の出力信号も“０”であることか
ら、アンドゲート７９ａ〜７９ｅ、オアゲート８１ａ〜
８１ｅ、加算器８２ａ〜８２ｅおよび１２ステージのシ
フトレジスタ８３ａ〜８３ｅは５ビット１２ステージの
カウンタを構成することになり、最下位ビットを担当す
る加算器８２ａのキャリイイン端子ＣＩにパルス信号Ｃ
Ｐ２が供給される毎に該チャンネルの現在のカウント値
（シフトレジスタ８３ａ〜８３ｅの記憶値）に“１”を
加算して再びシフトレジスタ８３ａ〜８３ｅに保持する
ことになる。

このカウント動作により該チャンネルのカウント値が”
１１１１１”となってフルカウント値になるとオーバフ
ローして”０００００”から再びカウントを開始する。

したがって、このカウンタの出力信号は周期関数となる
。

次に、このカウンタの加算器８２ａに供給されるカウン
トパルスＣＰ２について説明する。

アンドゲート７１（第４図）およびオアゲート７４の出
力信号が“０”であることから、クロックセレクト回路
３６のインバータ８４ａ，８４ｂの出力信号は共に“１
”となり、アンドゲート８５ａからはＶＣＯ３４の出力
に同期したパルス信号が出力され、このパルス信号はオ
アゲート８６を介して加算器８２ａのキャリイイン端子
ＣＩにクロックパルスＣＰ２として供給される。

したがって、この場合における前述したカウンタは、Ｖ
ＣＯ３４の出力をカウントしていることになり、このカ
ウントスピードは可変抵抗３２によって決定されること
になる。

次に、“０００００”から“１１１１１”までＶＣＯ３
４の発振周波数に基すいて変化するシフトレジスタ８３
ａ〜８３ｅの並列５ビット出力信号は反転回路４４に供
給される。

この場合、オアゲート７４の出力信号を各チャンネル毎
に記憶する１２ステージのシフトレジスタ８７の出力信
号およびアンドゲート７１（第４図）の出力信号は共に
“０”であるために、ノアゲート４５の出力信号は“１
”となる。

このノアゲート４５の出力信号“１”はアンドゲート８
９ｄ、アンドゲート９０およびインバータ１００にそれ
ぞれ供給される。

この状態において、メモリ４３の並列５ビット出力信号
が第７図ａに示すように“０００００”、から“１１１
１１”まで順次変化すると反転回路４４からは第７図ｂ
に示すように上位２ビットが一致しない場合には下位４
ビットを反転した出力信号を送出する。

つまり、第７図に示すように“０００００”を基準とし
て“１１１１１”までの変化を１〜３２ステップとした
場合、反転回路４４の入力値を示す第７図ａにおいて、
上位２ビットが“００”である期間、つまり第１〜第８
ステップにおいては、シフトレジスク８３ｄ，８３ｅの
出力信号を入力とするイクスクルーシブオアゲ゛−ＮＯ
Ｉの出力信号が“０”となり、これに伴なってアンドゲ
ート９０の出力信号も゛０″となってこの信号゛０′′
をインバータ１０３において反転した信号を入力とする
アンドゲート８９ａ〜８９ｃはすべてイネーブルされる
。

一方、アンドゲート９０の出力信号“０”を入力するア
ンドゲＮＯ２ａ〜１０２ｃはすべてインヒビットされる
。

従ってシフトレジスタ８３ａ〜８３Ｃの出力信号がその
ままアンドゲート８９ａ〜８９ｃ、オアゲート１０４ａ
〜１０４ｃを介して出力される。

また、アンドゲート１０２ｄはシフトレジスタ８３ｅの
出力信号“０”によってインヒビットされ、アンドゲー
ト８９ｄはインバータ１００の出力信号“０”によって
インヒビットされているために、オアゲート１０４ｄの
出力信号は“０”となる。

更にシフトレジスタ８３ｅの出力信号は反転回路４４の
最上位ビットとしてそのまま出力される。

したがって、入力信号の上位２ビットの信号が共に“０
０”である第１〜第８ステップ（第７図ａ）においては
、反転回路４４の出力信号は第７図ｂに示すように入力
信号と同じになる。

次に、第７図ａに第９〜１６ステップで示すように入力
信号の上位２ビットが“０１”の場合には、イクスクル
ーシブオアゲート１０１の出力信号が“１”となり、こ
れに伴なってアンドゲート９０の出力信号も“１”とな
る。

この結果、アンドゲート９０の出力を入力するアンドゲ
ート１０２ａ〜１０２ｃのみがイネーブルされ、シフト
レジスタ８３ａ〜８３ｃの出力信号がインバータ１０５
ａ〜１０５ｃにおいてすべて反転されて出力される。

また、オアゲート１０４ｄの出力信号は、前述した場合
と同様にアンドゲート８９ｄ，１０２ｄがインヒビット
されているために“０”となる。

したがって、このように上記２ビットが”０１”である
信号が入力された場合には、第７図ｂに示すように入力
信号の下位４ビットを反転した状態の信号が出力される
ことになる。

更に、第７図ａに第１７〜２４ステップで示すように、
上位２ビットが“１０”である信号が入力された場合に
は、前述した第９〜１６ステップの場合と同様に第７図
ｂに示すように入力信号の下位４ビットの信号が反転さ
れた状態の信号が反転回路４４から送出される。

次に、第７図ａに第２５〜３２ステップで示すように、
上位２ビットが“１１”である信号が入力されると、イ
クスクルーシブオアゲート１０１が出力信号Ｑ ０ ７
１を発生し、第１〜８ステップの場合と同様に入力信号
をそのまま出力する。

したがって、この反転回路４４は“０００００”から“
１１１１１”まで連続的に一方向に変化する入力信号を
上昇、下降の変化を有する三角波信号に変換しているこ
とになり、この信号がビブラート信号ｖｓ’となる。

このようにして作られた三角波状に変化するビブラート
信号■Ｓ′は、加算回路４６を構成する加算器１０６ａ
〜１０６ｅに供給され、該加算回路４６において下位２
ビットを担当する加算器１０６ａ，１０６ｂにノアゲー
ト４５の出力信号“１”が加算されて第７図Ｃに示すよ
うに変換される。

これは、ビブラート演奏を行なうと楽音ピッチの平均が
下がって聞こえるのを防止するために、１０進数の「３
」を加算してピッチを予め多少高くしておくためのもの
である。

このようにして作られたビブラート信号ＶＳ’は、シフ
ト回路４７（第６図）に供給されてデプス変換回路３０
から供給される深さ制御信号ＤＰＣによってその値が変
化される。

つまり、深さ制御信号ＤＰＣが「１」である場合を基準
にして、深さ制仰信号ＤＰＣに対応した値のビブラート
制御信号■Ｓを送出する。

つまり、例えばシフト回路４７の入力端子１０７ｅにデ
イレイビブラートの最大深さを「１」とするために信号
“１”が供給されると、アンドゲート１０８ａ〜１０８
ｅがイネーブルされ、ビブラート信号ＶＳ’（５ビット
の信号）がアンドゲート１Ｏ８ａ〜１０８ｅおよびオア
ゲート１０９ｃ，１０９ｅ，１０９ｇ，１０９ｉ，１０
９ｋを介してそのままの状態で加算器１１０ｂ〜１１０
ｆのＡ入力端に供給される。

この場合、加算器１１０ｂ〜１１０ｆのＢ入力端はすべ
て“０”であるために、加算器１１０ｂ〜１１０ｆから
は入力信号がそのまま出力される。

したがって、この場合には、入力ビブラート制御信号■
Ｓ′がそのまま出力されて深さ「１」のビブラート制御
信号■Ｓとなる。

次にデプス変換回路３０によってビブラートの深さが「
６／８」に指定された場合、つまり入力端１０７ｂ ，
１０７ｄに信号゛１′が供給された場合には、アンドゲ
ート１１４ａ〜１１４ｆ、オアゲー１０９ｂ，１０９ｄ
，１０９ｆ ，１０９ｈ，１０９ｊ，１０９ｌを介して
加算器１１０ａ〜１１０ｆのＢｖｓ’と、アンドゲーｈ
１１１ａ〜１１１ｆ、オアゲート１０９ａ，１０９ｃ，
１０９ｅ，１０９ｇ，１０９ｉ，１０９ｋを介して加算
器１１０ａ〜１１０ｆのＡ入力側に供給される１／２倍
されたビブラート信号■Ｓ′とが加算されて６／８倍さ
れたビブラート制御信号■Ｓが送出される。

また、入力端１０７ａ，１０７ｄに信号“１”が供給さ
れると、アンドゲート１１３ａ〜１１３ｆから出力され
る１／８倍されたビブラート信号■Ｓ′とアンドゲーＮ
１１ａ〜１１１ｆから出力される１／２倍されたビブラ
ート信号■Ｓ′とが加算されて５７４倍されたビブラー
ト制御信号■Ｓが発生される。

更に、入力端１０７ｄに信号“１”が供給された場合に
は、アンドゲート１１１ａ〜１１１ｆがら出力される２
／８倍されたビブラート制御信号■Ｓが出力される。

また、シフト回路４７においては、出力ビブラート制御
信号■Ｓの最上位ビット信号は最上位加算器１１０ｆの
出力信号とシフトレジスタ８７（第５図）の出力信号を
入力とするオアゲート１１５の出力信号によって形成さ
れている。

このように、デプス変換回路３０から供給される深さ制
御信号ＤＰＣによってシフト制御されたビブラート制御
信号■Ｓは、加算器１７においてメモリ１９から供給さ
れるセント一定ピッチコントロール信号ＰＣ１と加算さ
れて出力される。

この加算器１７の出力信号は、十進数の「１」を中心と
して微少値ずつ変化させるために、変換回路４８におい
て最上位ビットが５ビットに分けられ、その最上位ビッ
ト信号がインバーク１１６で反転されて実数部を表わす
信号となり、他の１０ビットが小数部を表わす信号とな
る。

したがって、前述した第７図ｅに示す深さ「１」のビブ
ラート制御信号ｖＳは、変換回路４８において最大値１
．００００１０１０ｆ−１．０３９０６２から最小値０
．１１１１１０１１中０．９８０４６８７の範囲にわた
って変化する信号となり、これをグラフで表わすと第７
図ｄに示すようになる。

このようにして変換されて変換回路４８から出力される
音高制御信号ＴＣを乗算回路４（第１図）において周波
数情報記憶回路３から供給される押鍵に対応した周波数
情報数値Ｆに乗算することにより発生楽音の音高を変化
させてビブラート効果音を発生させる。

この場合、デプス変換回路３０は、第４表で示したよう
にカウンタ２９のカウント出力に対応して深さ制御信号
ＤＰＳを順次増加するために、変換回路４８から乗算回
路４に供給される音高制御信号ＴＣもこれに伴なって変
化し、サウンドシステム１２から発生される楽音の音高
変化は第８図に示すようになる。

つまり、時間Ｔ，で示すノンビブラート時間においては
ビブラート効果は得られず、デイレイ時間Ｔ２′，Ｔ２
”においてはビブラート効果の深さが階段的に上昇し、
時間Ｔ３においてビブラートデプス選択スイッチ２２に
よって選択設定された値の深さを有するビブラート効果
となってデイレイビブラート効果音が得られる。

この場合、第８図におけるデイレイ時間Ｔ２′＋Ｔ２”
＝Ｔ２は、前述したようにデイレイビブラート選択スイ
ッチ２１の選択設定に対応して発振周波数が変化するＶ
ＣＯ２７の出力によって決定されるものであり、このデ
イレイビブラート選択スイッチ２１によって自由に可変
できる。

以上の説明がデイレイビブラート効果の通常操作時にお
ける動作説明である。

デイレイビブラート演奏の誤操作 次に、ビブラートデプス選択スイッチ２２をオ４フした
状態、つまり可動接点ａを固定接点ｂ１に接続した状態
のままでデイレイビブラート選択スイッチ２１の可動接
点ａをオフ以外の固定接点ｂ２〜ｂ４に切替えて所望の
デイレイ時間Ｔ２を選択設定すると、従来の電子楽器で
は深誉設定がなされていないためにビブラート効果音が
得られなくなる。

しかし、この発明においては、デイレイ時間検出回路２
４の出力とビブラートデプス選択スイッチ２２のオフ選
択、つまり固定接点ｂ１の出力を入力とするアンドゲー
ト１１７の出力信号“１”をオアゲート１１８を介して
デプス変換回路３２に「２／８」の深さ設定信号ＤＰと
して強制的に供給する深さ自動設定回路２５が設けられ
ているために、デイレイビブラートを得る場合にビブラ
ートデプス選択スイッチ２２を誤動作しても、予め定め
られた深さのデイレイビブラート効果音が発生されて誤
操作によるデイレイビブラート音の発音停止が防止され
、これによってビブラート制御スイッチ１４の操作性が
大幅に向上する。

ノーマルビブラート演奏 ノーマルビブラート効果音を得る場合には、デイレイビ
ブラート選択スイッチ２１の可動接点ａをデイレイ時間
のオフを担当する固定接点ｂ１に接続するとともに、ビ
ブラートデプス選択スイッチ２２の可動接点ａを固定接
点ｂ２〜ｂ８のいずれかに接続してビブラートの深さを
設定する。

デイレイビブラート選択スイッチ２１の可動接点ａを固
定接点ｂ１に接続すると、ＶＣ０２６に“１”信号が供
給されてＶＣＯ２６が極めて高い周波数で発振する。

この状態において、鍵盤部においてある鍵が押鍵される
と、これに伴なってキーアサイナ２からアタックパルス
ＡＰが発生される。

アタックパルスＡＰが発生されたチャンネル時間に対応
するカウンタ２９の該チャンネルの計数値がリセットさ
れると、クロックセレクト回路２８がＶＣＯ２６の高速
パルス信号を選択してカウンタ２９に供給する。

したがって、カウンタ２９は高速パルスをカウントして
ノンビブラート時間Ｔ１が実質的に零とみなせる程度の
極めて短い時間となる。

次に、カウンタ２９の上位２ビットの出力が“０１”に
なると、クロックセレクト回路２８は前述した場合と同
様にＶＣＯ２７の出力を選択してカウンタ２９に供給す
る。

この場合、デイレイビブラート選択スイッチ２１の可動
接点ａが固定接点ｂ１を選択しているためにデイレイ時
間検出回路２４からＶＣＯ２７に供給される制御信号の
電圧は零となり、ＶＣＯ２７は第３図に示すように発振
周波数が極めて高い状態にある。

したがって、カウンタ２９の前述したデイレイ時間Ｔ２
’，Ｔ２”は一瞬の内に通過して時間Ｔ３となって、ビ
ブラートデプス選択スイッチ２２で選択設定された深さ
のビブラート効果音が発生される。

この結果、押鍵操作とほぼ同時にビブラートデプス選択
スイッチ２２によって選択設定された深さのノーマルビ
ブラート効果音が得られることになる。

したがって、このように構成された回路においては、１
つのビブラート回路でデイレイビブラート選択スイッチ
２１を操作するのみでデイレイビブラートとノーマルビ
ブラートが極めて容易に得られる。

タッチビブラート演奏 鍵の左右動に対応して音高が変化するタッチビブラート
効果音を得る場合には、デイレイビブラート選択スイッ
チ２１およびビブラートデプス選択スイッチ２２の可動
接点ａをともに固定接点ｂ１に接続してオフ状態にする
とともに、タッチビブラート選択スイッチ２０の可動接
点ａを同定接点ｂ２〜ｂ８のいずれかに接続してタッチ
ビブラートにおけるビブラートの深さを設定する。

デイレイビブラート選択スイッチ２１およびビブラート
デプス選択スイッチ２２をオフにすると、タッチビブラ
−トイネーブル回路２３を構成するアンドゲート７１の
出力信号が“１”となる。

この出力信号“１”はタッチビブラートデプス選択スイ
ッチ２０の選択設定された固定接点ｂ２〜ｂ８を介して
デプス変換回路３０に深さ設定信号ＤＰとして供給され
る。

また、アンドゲート７１の出力信号“１”はアンドゲー
ト７６（第５図）に供給される。

この状態において図示しない鍵盤部において、押鍵しな
がら該鍵を左右動すると、この鍵の左右動に対応したア
ナログ量の鍵タッチ信号ＴＳがキースイッチ回路１から
比較器４０に供給される。

比較器４０は発振器３７の出力をカウントするカウンタ
３８のカウント出力値を入力としてのこぎり波状の出力
を送出しているデジタル・アナログ変換器３９の出力と
鍵タッチ信号ＴＳとを比較し、両信号が一致する毎に出
力信号を反転する。

この比較器４０の出力信号は、微分回路４１においてそ
の立上り部分が微分されて微分パルスが送出される。

この微分パルスはアンドゲート７６，アンドゲート７７
を介して比較・ゲート回路４２に供給される。

比較・ゲート回路４２はアンドゲート７７からパルスが
供給される毎にノアゲート７８の出力信号が“０”に反
転してアンドゲート７９ａ〜？９ｅをインヒビットし、
これによってカウンク動作を中止させる。

また、アンドゲート７７から出力信号“１”がパルス的
に発生されると、アンドゲート８０ａ〜８０ｅがイネー
ブルされてカウンタ３８の並列５ビットのカウント出力
信号がアンドゲート８０ａ〜８０ｅ、オアゲート８１ａ
〜８１ｅおよび加算器８２ａ〜８２ｅを介してメモリ４
３を構成するシフトレジスタ８３ａ〜８３ｅに記憶され
る。

したがって、この場合におけるカウンタ３８、デジタル
・アナログ変換器３９、比較器４０、微分回路４１、ア
ンドゲート７６，７７および比較・ゲート回路４２は、
キースイッチ回路１から供給される鍵タッチ信号ＴＳを
対応する５ビットのデジタル信号に変換するアナログ・
デジタル変換部を構成していることになる。

なお、アンドゲート７１の出力信号が“１”となった状
態においては、インバータ８４ａ，８４ｂの出力信号が
“０１”となり、これに伴なってアンドゲト８５ａ，８
５ｂが共にインヒビットされてクロックセレクト回路３
６からは出力パルスが送出されず、加算器８２ａ〜８２
ｅは加算動作を行なわない。

この結果、メモリ４３を構成する５ビット・１２ステー
ジのシフトレジスタ４３は、キースイッチ回路１から供
給されるタッチ信号ＴＳに対応した並列５ビット信号を
順次記憶して送出することになり、このメモリ４３から
はタッチ信号ＴＳに対応したビブラート制御信号ＶＳが
出力されることになる。

次に反転回路４４はアンドゲート７１（第４図）の出力
信号が“１”となったことによって、ノアゲート４５の
出力信号が“０”となり、これに伴なって反転動作を行
なわずに入力信号をそのまま出力する。

また、ノアゲート４５の出力信号が“０”となったこと
によって、加算回路４６も加算動作を行なわずに入力信
号をそのまま出力する。

したがって、このタッチビブラート時においては、反転
回路４４および加算回路４６はメモリ４３の出力信号を
ただ単に通過させてシフト回路４７に供給することにな
り、シフト回路４７はデプス変換回路３０から供給され
る深さ制御信号ＤＰＣに対応してシフト動作を行なう。

この場合、アンドゲート７１の出力信号“１”は、デプ
ス変換回路３０のオアゲート６４ａ，６４ｂにも供給さ
れるために、アンドゲート６２ａの出力信号が“１”と
なり、これに伴なってアンドゲート６３ａ，６３ｃ，６
３ｆがイネーブルされてデプス変換回路３０からはタッ
チビブラートデプス選択スイッチ２０によって選択設定
された深さ制御信号ＤＰＣが常時出力されている。

したがって、シフト回路４７はメモリ４３から出力され
る鍵タッチ信号ＴＳに対応したビブラート制御信号■Ｓ
をタッチビブラート・デプス選択スイッチ２０によって
選択設定された深さだけシフトして該制御信号■Ｓの深
さ制御を行ない、この深さ制御されたビブラート制御信
号■Ｓを前述と同様に加算器１７および変換回路４８を
介して乗算器４（第１図）に音高制御信号ＴＣとして供
給する。

この結果、サウンドシステム１２からは、鍵盤部の鍵の
左右動に対応して音高および周期が変化するタッチビブ
ラート効果音が得られる。

なお、この場合におけるタッチビブラート効果音のビブ
ラートの深さはタッチビブラートデプス選択スイッチ２
０の制御下におかれていることは言うまでもない。

グライド演奏 グライド演奏を行なう場合には、グライド制御スイッチ
１５をオンにする。

従って、オアゲート７３ ．７４の出力信号が“１”と
なり、このオアゲート７４の出力信号“１”の反転信号
を入力とするアンドゲート７７の出力信号が“０“とな
り、この出力信号“０”によってアンドゲート８０ａ〜
８０ｅがすべてインヒビットされる。

また、オアゲート７３の出力信号が″１″でアンドゲー
ト７７の出力信号が“０”となることにより、ノアゲー
ト７８の出力信号が“０”となってアンドゲート７９ａ
〜７９ｅがインヒビットされて、シフトレジスタ８３ａ
〜８３ｅの出力が加算器８２ａ〜８２ｅを介してシフト
レジスタ８３ａ〜８３ｅの入力側に戻されるのを阻止す
る。

また、オアゲート７３の出力信号が゛１″となることに
より、この信号“１”がオアゲート８１ａ，８１ｂを介
して下位２ビットを担当する加算器８２ａ，８２ｂのみ
に供給され、予め定められた初期値が強制的に書き込ま
れて出力されることになる。

したがって、比較・ゲート回路４２からは“０００１１
”なる初期値が送出され続けられ、この“０００１１”
なるグライド信号ＧＳ’がシフトレジスタ８３ａ〜８３
ｅに順次記憶されてシフトされる。

また、ノアゲート４５はシフトレジスタ８７から信号“
１”が供給されるためにその出力信号は“０”となり、
この出力信号“０”を入力とする反転回路４４および加
算回路４６は前述した場合と同様にメモリ４３から出力
される“０００１１”なるグライド信号ＧＳ’をそのま
まシフト回路４９に供給する。

また、デプス変換回路３０はオアゲート６７ａ〜６７ｃ
にシフトレジスタ８７の出力信号＋“１”が供給される
ことにより、「１」を示す深さ制御信号ＤＰＣを出力す
る。

したがって、グライド制御スイッチ１５がオンの期間に
おいては、シフト回路４７はオアゲート７３（第５図）
の出力信号“１”によって強制的に設定された“０００
１１”なる信号をそのままグライド制御信号ＧＳとして
送出し続けることになり、これに伴なって発音の音高は
第９図に示すようにグライド制御スイッチ１５のオン（
時間ｔ１）と同時に低下し、該スイッチ１５のオン中は
この状態を保持し続ける。

一方、この場合シフトレジスタ８７の出力信号“１”は
シフト回路４７のオアゲート１１５に加えられるので、
これにより加算器１７の出力信号の最上位ビットが常に
“１”となり、音高制御信号ＴＣの実数部（最上位ビッ
ト）が常に“０”となる。

次に、グライド制御スイッチ１５を第９図の時間ｔ２に
おいてオフすると、オアゲート７３（第５図）の出力信
号が“０”となり、ノアゲート７８の出力信号が“１”
となってアンドゲート７９ａ〜７９ｅがイネーブルされ
る。

この結果、各シフトレジスタ８３ａ〜８３ｅの出力信号
が各加算器８２ａ〜８２ｅを介して各シフトレジスタ８
３ａ〜８３ｅの入力側に戻されることになり、これによ
って前述したデイレイビブラートの場合と同様にカウン
タが構成される。

一方、メモリ４３は初期値“０００１１”が強制的に書
き込まれてシフトしていることから、オアゲート１１７
の出力信号は“１”である。

したがって、このオアゲート１１７の出力信号“１”、
アタックパルスＡＰを反転した信号“１”およびシフト
レジスタ８７の出力信号“１”を入力とするアンドゲー
ト７５の出力信号“１”は、オアゲート７４を介してシ
フトレジスタ８７の入力側に戻されて保持し続けられる
。

また、オアゲート７４が出力信号″１″を送出し続ける
ことによって、クロックセレクト回路３６のアンドゲー
ト８５ｂがイネーブルされて可変抵抗器３３の設定値に
対応して周期が変化するＶＣＯ３５の出力パルスが送出
され、この出力パルスがクロツクパルスＣＰ２として加
算器８２ａに供給されて各シフトレジスタ８３ａ〜８３
ｅの記憶値が“０００１１”から順次増加する。

したがって、この期間においては第９図に時間ｔ２〜ｔ
３で示すように楽音の音高が基準音高に向って徐々に上
昇し、この上昇速度は可変抵抗器３３の設定値に対応し
て変化するＶＣＯ３５の発振周波数によって決定される
。

このようにしてシフトレジスタ８３ａ〜８３ｅの内容が
上昇し、出力信号が“１１１１１”から“０００００”
に変化すると、オアゲート１１７の出力信号が“０”と
なり、これに伴なってアンドゲート７５の出力信号が“
０”となってシフトレジスタ８７の記憶が解除される。

シフトレジスタ８７の出力信号が“０”になると、デプ
ス変換回路３０のオアゲート６７ａ〜６７ｃの出力信号
がすべて“０”となり、これに伴なってデプス変換回路
３０からシフト回路４７へ供給される深さ制御信号ＤＰ
Ｃがなくなって通常音高の楽音となる。

以上の説明が、楽音発生中にグライド制御スイッチ１５
を操作してグライド演奏を行なった場合における動作説
明であり、該スイッチ１５の操作中は全発生楽音の音高
が初期設定値だけ低下した状態を保持しミグライド制御
スイッチ１５のオフ時から可変抵抗器３３の設定値に対
応した速度で音高が通常音高まで徐々に上昇するグライ
ド演奏効果音が得られることになり、この場合における
カウンタの出力信号、つまりメモリ４３の出力信号は単
発関数となる。

アタックピッチ演奏 アタックピッチ演奏を行なう場合には、グライド制御ス
イッチ１５をオフした状態でアタックピッチ制御スイッ
チ１６をオンする。

アタックピッチ制御スイッチ１６をオンすると、アタッ
クパルスＡＰの発生毎にアンドゲート７２から信号“１
”が出力される。

この出力信号“１”はオアゲート７３．７４を介してシ
フトレジスタ８７の該アタックパルスＡＰが発生したチ
ャンネル時間に対応するチャンネルに記憶する。

また、オアゲート７３からアタックパルスＡＰに同期し
た出力信号“１”が送出されると、この出力信号“１”
は比較・ゲート回路４２のオアゲート８１ａ，８１ｂを
介してシフトレジスタ８３ａ〜８３ｅの最下位２ビット
に“１”信号を書き込む。

なお、アンドゲート７９ａ〜７９ｅはノアゲート７８の
出力信号“０”によってインヒビットされており、また
アンドゲート８０ａ〜８０ｅはオアゲート７４の出力信
号“１”を反転して入力するアンドゲート７７の出力信
号“０”によってインヒビットされている。

したがって、このように構成された回路においては、ア
タックパルスＡＰが発生されたチャンネルに対応する各
シフトレジスタ８３ａ〜８３ｅのステージ部分のみに“
０００１１”なる初期値が強制的に書き込まれ、前述し
たグライド演奏時における第９図の時間ｔ２〜ｔ３の動
作と同様にＶＣＯ３５の出力パルスの加算が行なわれて
単発関数出力を発生する。

したがって、この場合における発生楽音は、押鍵ととも
に低い音高から徐々に音高が上昇して通常音高に達する
楽音となり、トランペットおよびトロンボーン等の楽器
と同様な発音特性となる。

そして、この各シフトレジスタ８３ａ〜８３ｅの出力信
号が“１１１１１”に達した後に“０００００”にステ
ップアップすると、オアゲート１１７の出力信号が“１
”から“０”に変化してシフトレジスタ８７の該チャン
ネルに対応した記憶がリセットされて通常の発音音高と
なる。

したがって、アタックピッチ制御スイッチ１６をオンし
た場合には、第１０図に示すように押鍵に対応して通常
音高よりも低い音高の楽音が発生され、以後は可変抵抗
器３３の設定値に対応した速度で通常の基準音高まで上
昇するアタックピッチ演奏効果音が得られる。

これらの動作は、前述したグライド演奏時における時間
ｔ２〜ｔ３間（第９図）の動作を発音開始時に発音割当
てされたチャンネルについてのみ行なったものとなる。

なお、上述した実施例においては、デイレイビブラート
演奏時におけるビブラートの深さ制御を３段階に分けて
順次増加させた場合について説明したが、更に多くの段
階に分けて変化させたり、あるいは連続的に変化させて
も良い。

また、デイレイビブラート演奏時にビブラートデプス選
択スイッチ２２を誤設定した場合には、ビブラートの深
さを「２／８」に強制的に設定した場合について説明し
たが、この設定値はこれに限られるものではなく、任意
の値を強制設定すれば良い。

更に、上述した説明においては、楽音波形の１周期を記
憶した波形メモリを操作鍵音高に対応した速度で読出す
ことによって楽音波形を得るようにした電子楽器に適用
した場合について説明したが、シンセサイザ方式等の他
の楽音方式による電子楽器に適用しても同様な効果が得
られる。

以上説明したように、この発明による電子楽器は、たと
えビブラートの深さを設定する深さ設定操作子をオフに
セットしたままの状態でデイレイ時間設定操作子をある
設定値にセットしてデイレイビブラート演奏を行なって
も自動的に予め定められたビブラートの深さ設定が行な
われるように構成したために、デイレイ時間設定操作子
および深さ設定操作子の操作性が向上されるとともに、
デイレイビブラート演奏時における深さ設定操作子の誤
操作時においても所定のビプレート効果が得られる優れ
た効果を有する。

【図面の簡単な説明】

第１図はこの発明による電子楽器の一実施例を示す全体
構成図、第２図は第１図に示すＶＧＡ制御信号発生回路
の一例を示す構成図、第３図は第２図に示す電圧制御型
発振器の制御入力電圧に対する発振周波数の関係を示す
特性図、第４図〜第６図は第２図に示すＶＧＡ制御信号
発生回路の具体例を示す回路図、第７図は第２図に示す
反転回路、加算回路の出力値を示す図、第８図はデイレ
イビブラート演奏時における音高変化を示す図、第９図
はグライド演奏時における音高変化を示す図、第１０図
はアタックピッチ演奏時における音高変化を示す図であ
る。 １……キースイッチ回路、２……キーアサイナ、３……
周波数情報記憶装置、４……乗算回路、５……サイクル
一定ヒッチコントロールスイッチ、６……メモリ、７…
…加算器、８……ゲート回路、９……アキュームレータ
、１０……波形メモリ、１１……エンベロープ波形発生
器、１２……サウンドシステム、１３……■ＧＡ制御信
号発生回路、１４……ビブラート制御スイッチ、１５…
…グライド制御スイッチ、１６……アタックピッチ制御
スイッチ、１７……加算器、１８……セント一定ピッチ
コントロールスイッチ、１９……メモリ、２０……タッ
チビブラートデプス選択スイッチ、２１……デイレイビ
ブラート選択スイッチ、２２……ビブラートデプス選択
スイッチ、２３……タッチビブラートイネーブル回路、
２４……ディレイ時間検出回路、２５……深さ自動設定
回路、２６，２７，３４．３５……ＶＣＯ、２８ ．
３６……クロックセレクト回路、２９，３８……カウン
タ、３０……デプス変換回路、３１……グライド・アタ
ックピッチ制御回路、３２ ， ３３……可変抵抗器、
３７……発振器、３９……デジタル・アナログ変換器、
４０……比較器、４１……微分回路、４２……比較・ゲ
ート回路、４３……メモリ、４４……反転回路、４６…
…加算回路、４７……シフト回路、４８……変換回路。

Claims (1)

【特許請求の範囲】
1. １ 鍵盤部の操作鍵に対応した音高の楽音を発生する楽
   音発生手段と、発生される楽音に順次深くなるデイレイ
   ビブラート効果を付与するためのデイレイビブラート制
   御信号を発生するビブラート制御信号発生手段と、前記
   デイレイビブラート制御信号の最大深さを設定する深さ
   設定手段と、前記デイレイビブラート制御信号の深さが
   前記深さ設定手段による設定値に達するまでの時間を設
   定する時間設定手段と、前記時間設定手段において時間
   が設定された状態で前記深さ設定手段において深さ設定
   がなされていないことを検出して前記デイレイビブラー
   ト制御信号の最大深さを所定値に設定する自動設定手段
   とを備えてなる電子楽器。