JPS6329270B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はビブラート効果の付与された楽音が
得られるようにした電子楽器に関し、特に簡単な
構成でノーマルビブラート効果とデイレイビブラ
ート効果が選択的に得られるように改良した電子
楽器に関する。 一般にビブラート効果は、発音される楽音の音
高を１秒間に７回程度わずかに上下動させること
によつて、甘くて豊かな演奏音を得るための演奏
効果であり、このビブラート効果を分類すると例
えばノーマルビブラート効果とデイレイビブラー
ト効果に分けることができる。ノーマルビブラー
ト効果は楽音の発音開始と同時に一定の深さのビ
ブラート効果を付与するものであり、またデイレ
イビブラート効果は楽音の発音開始時から時間経
過に伴ない最大深さまでビブラート効果が変化さ
れていくものであつて、バイオリン、フルート等
の演奏においてはこのデイレイビブラート演奏効
果が多用されている。 このようなノーマルビブラート効果およびデイ
レイビブラート効果は、音楽としての表現が豊か
になるために電子楽器においてもその採用が強く
望まれているものであり、これに伴なつてノーマ
ルビブラート効果とデイレイビブラート効果の両
者が得られる電子楽器が提案されている。 しかしながら、上述した従来の電子楽器はノー
マルビブラート効果とデイレイビブラート効果を
得るのに、それぞれ独立した別個のビブラート制
御回路を用いているために、回路が極めて複雑で
かつ高価なものとなる欠点を有している。 したがつてこの発明による目的は、ノーマルビ
ブラート効果を得るためのノーマルビブラート制
御信号およびデイレイビブラートを得るためのデ
イレイビブラート制御信号を１つのビブラート制
御回路から選択的に得られるようにした電子楽器
を提供するものである。 このような目的を達成するためにこの発明は、
所定の周波数信号を計数し、その計数値変化に応
じて深さが徐々に大きくなるデイレイビブラート
制御信号を得、一方ノーマルビブラート制御信号
は前記デイレイビブラート制御信号形成における
前記周波数信号の周波数を高めることによつて同
様に形成するものである。以下、図面を用いてこ
の発明による電子楽器を詳細に説明する。 第１図はこの発明による電子楽器の一実施例を
説明するための基本となる電子楽器の概略を説明
するためのブロツク図であつて、１は鍵盤部にお
けるキースイツチ回路、２はキーアサイナ、３は
周波数情報記憶装置、４は乗算回路、５はサイク
ル一定ピツチコントロールスイツチ、６はメモ
リ、７は加算器、８はゲート回路、９はアキユー
ムレータ、１０は波形メモリ、１１はエンベロー
プ波形発生器、１２はサウンドシステム、１３は
ビブラート・グライド・アタツクピツチ制御信号
発生回路（以下VGA制御信号発生回路と称す）、
１４はビブラート制御スイツチ、１５はグライド
制御スイツチ、１６はアタツクピツチ制御スイツ
チ、１７は加算器、１８はセント一定ピツチコン
トロールスイツチ、１９はメモリをそれぞれ示
す。 キーアサイナ２は、キースイツチ回路１に配置
された各鍵のキースイツチのオンまたはオフ動作
を図示しないクロツクパルス発生器から供給され
るクロツクパルスφ（周波数f₀）に基ずく順次走
査により検出し、押下された鍵を識別する情報を
同時発音数（例えば12音）に対応したチヤンネル
のいずれかに割当てる。このキーアサイナ２は、
各チヤンネルに対応する記憶位置にその鍵を表わ
すキーデータKDを記憶し、各チヤンネルに記憶
したキーデータKDを時分割的に順次出力する。
従つて、鍵盤部において同時に複数の鍵が押下さ
れている場合、各押下鍵はそれぞれ別個のチヤン
ネルに発音割当てされ、各チヤンネルに対応する
記憶位置には、割当てられた鍵を表わすキーデー
タKDが記憶される。各記憶位置は循環型シフト
レジスタによつて構成することができる。例えば
鍵盤部における各鍵を特定するキーデータKDが
第１表に示すように鍵盤の種類を表わす２ビツト
のコードK₂，K₁と、オクターブ音域を表わす３
ビツトのコードB₃，B₂，B₁と、１オクターブ内
の音名を表わす４ビツトのコードN₄，N₃，N₂，
N₁とからなる合計９ビツトのコードによつて構
成されており、全チヤンネル数が12であるとする
と12ステージ（１ステージ９ビツト）のシフトレ
ジスタを使用すると好都合である。

【表】

【表】 従つて、このキーアサイナ２において発音割当
てされた鍵を表わすキーデータKD（すなわち前
記シフトレジスタに記憶されたキーデータ）は、
割当てられたチヤンネルの時間に一致して順次時
分割的に出力される。また、キーアサイナ２は押
下鍵が発音割当てされたチヤンネルにおいて、発
音がなされるべきであることを表わすエンベロー
プスタート信号ESを各チヤンネル時間に同期し
て時分割的に出力する。さらに、各チヤンネルに
発音割当てされた鍵が離鍵され、これにより発音
が減衰状態となるべきことを表わすデイケイスタ
ート信号DSを各チヤンネル時間に同期して時分
割的に出力する。また、上記エンベロープスター
ト信号ESの立上り時に同期して１タイムスロツ
ト時間のパルス幅を有するアタツクパルスAPが
１発出力される。これらの信号ES，DS，APは
楽音の振幅エンベロープ制御（発音制御）のため
にエンベロープ波形発生器１１において利用され
る。更にまたキーアサイナ２では、エンベロープ
波形発生器１１からそのチヤンネルにおける発音
が終了した（デイケイが終了した）ことを表わす
デイケイ終了信号DFを入力し、この信号DFに基
いて、当該チヤンネルに関する各種記憶をクリア
し、その後の新たな押下鍵のための待機状態とな
る。周波数情報記憶装置３は、キーアサイナ２か
ら供給されるキーデータKDを入力としてそれぞ
れに対応する、例えば第２表に示すような周波数
情報数値Ｆを出力するメモリである。なお、この
周波数情報記憶装置３に記憶されている数値Ｆは
第２表の場合15ビツトであり、１ビツトが整数
部、他の14ビツトが小数部で表わされる。この第
２表におけるＦ数は２進数で表わされる数値Ｆを
10進数に変換して示したものである。

【表】 一方、VGA制御信号発生回路１３は、キーア
サイナ２からアタツクパルスAPが供給されると、
10進数の「１」を中心として周期的に増減変化す
るビブラート制御信号VSあるいは10進数の「１」
より所定値だけ下がつた値から徐々に上昇変化す
るグライド制御信号GSまたはアタツクピツチ制
御信号ASを選択的に発生する。この場合、VGA
制御信号発生回路１３にはビブラート制御スイツ
チ１４、グライド制御スイツチ１５およびアタツ
クピツチ制御スイツチ１６が設けられており、ビ
ブラート制御スイツチ１４を選択設定することに
よつてデイレイビブラートの選択とそのデイレイ
時間設定およびデイレイビブラートの深さ設定が
行なわれ、またノーマルビブラートの選択とその
深さ設定が行なわれ、更にキースイツチ回路１か
ら供給される鍵の左右動に対応した鍵タツチ信号
TSに基ずいて音高を変化させるタツチビブラー
トの選択とその深さ設定が行なわれる。また、グ
ライド制御スイツチ１５（例えばフツトペダルを
横方向に移動させることによつてオンとなるフツ
トスイツチ）のオン期間は全発音を所定音高だけ
低くしかつグライド制御スイツチ５のオフ動作に
伴なつて基準音高まで徐々に上昇させるグライド
効果の選択が行なわれる。更にまた、アタツクピ
ツチ制御スイツチ１６を選択設定することによつ
て、押鍵時に該押鍵に対応した音高よりも多少低
い音高で発音し、時間経過に伴なつて徐々に基準
音高まで上昇するように音高変化するアタツクピ
ツチ効果の選択が行なわれる。このような各種制
御スイツチ１４，１５，１６によつて設定された
各種条件に対応して形成される制御信号VS，
GS，ASは加算器１７において、メモリ１９から
供給されるセント一定ピツチコントロールスイツ
チ１８によつて設定されたピツチコントロール信
号PC₁と加算され、この加算値が音高制御信号
TCとして乗算回路４に供給される。乗算回路４
は周波数情報記憶装置３から供給される周波数情
報数値Ｆに高音制御信号TCを乗算して、音高制
御信号TCに対応して変化された周波数情報数値
F′を送出する。したがつて、周波数情報数値F′は
制御信号VS，GS，ASおよびピツチコントロー
ル信号PC₁に対応して変化することになり、これ
に伴なつて後述詳記する楽音発音系においてビブ
ラート効果、グライド効果、アタツクピツチ効果
およびセント一定ピツチコントロールスイツチ１
８により設定された値だけセント一定で音高がず
れた楽音が得られることになる。次に、周波数情
報数値F′は加算器７に供給され、ここに於いてメ
モリ６から供給されるサイクル一定ピツチコント
ロールスイツチ５によつて設定されたピツチコン
トロール信号PC₂と加算され、この加算値（F′＋
PC₂）が周波数情報数値F″として出力される。こ
の場合、ピツチコントロール信号はPC₂は周波数
情報数値F′に加算されて周波数情報数値F″とな
るものであるために、この周波数情報数値F″に
対応して発生される楽音はサイクル一定ピツチコ
ントロールスイツチ５による設定値だけ音高がず
れた楽音となる。このようにして、ビブラート制
御、グライド制御、アタツクピツチ制御、セント
一定のピツチコントロールおよびサイクル一定の
ピツチコントロールがなされた周波数情報数値
F″は、ゲート回路８を介してアキユームレータ
９に導びかれる。アキユームレータ９は、周波数
情報数値F″をチヤンネル毎に累算する累算器と
当該チヤンネルの次回の累算まで12タイムスロツ
ト（同時最大発音数に対応）間にわたつて累算値
を保持するための12ステージ分の一時記憶回路を
備えている。アキユームレータ９の出力（累算値
qF″）は波形メモリ１０に供給されて該波形メモ
リ１０の読み出しを制御する。このため、アキユ
ームレータ９の例えば上位６ビツトをデコードし
（下位ビツトは累算のためのみに利用される）、所
望の楽音１波形の振幅を時間軸にそつて例えば64
分割して記憶している波形メモリ１０のためのア
ドレス信号を得ている。波形メモリ１０から読出
される楽音波形は、エンベロープ波形発生器１１
から供給されるアタツクおよびデイケイ等のエン
ベロープ波形と乗算され後、サウンドシステム１
２において適宜音色および音量制御がなされて演
奏音として発音される。 ここで、周波数情報記憶装置３からあるキーデ
ータKDに対応した周波数情報数値Ｆが発生さ
れ、この周波数情報数値Ｆが音高制御信号TCお
よびピツチコントロール信号PC₂によつて制御さ
れて周波数情報数値F″となつた場合、アキユー
ムレータ９の累算器のモジユロ（法）をＭとし、
また同時最大発音数をＮとすれば、波形メモリ１
０から読出される楽音波形の周波数f_Tは、 f_T＝f₀／Ｎ×F″／Ｍとして表わされる。 このように、キーデータKDに対応した周波数
情報数値F″をアキユームレータ９で順次累算し、
この累算出力をアドレス信号として所望の楽音１
波形が記憶された波形メモリ１０を読出して楽音
波形を得る構成の電子楽器は、例えば特願昭48−
41964号（特開昭49−130213号）明細書において
詳細に説明されているので、この部分の詳細説明
は省略し、次にこの発明の要旨となるVGS制御
信号発生回路１３の詳細説明を行なう。 第２図は第１図を示すVGS制御信号発生回路
１３の一例を示すブロツク図であつて、第１図と
同一部分は同一号を用いて示してある。同図にお
いて２０はタツチビブラートの選択とその深さ設
定を行なうタツチビブラート・デツプス選択スイ
ツチ、２１はデイレイビブラートの選択とそのデ
イレイ時間を設定するデイレイビブラート選択ス
イツチ、２２はビブラートの深さを設定するビブ
ラートデプス選択スイツチであり、これらはビブ
ラート制御スイツチ１４を構成している。この場
合、タツチビブラート・デプス選択スイツチ２０
は可動接点ａと該タツチビブラートのオフを含む
Ｎ段階の深さ設定を担当する固定接点b₁〜b_oを有
し、またデイレイビブラート選択スイツチ２１は
可動接点ａと該デイレイブビラートのオフを含む
Ｎ段階のデイレイ時間設定を担当する固定接点b₁
〜b_oを有し、更にビブラートデプス選択スイツチ
２２は可動接点ａとＮ段階の深さ設定を担当する
固定接点b₁〜b_oを有している。２３はデイレイビ
ブラート選択スイツチ２１およびビブラートデプ
ス選択スイツチ２２が共にオフ（可動接点ａが固
定接点b₁を選択）であることを検出してタツチビ
ブラートを可能にするタツチビブラートイネーブ
ル回路、２４はデイレイビブラート選択スイツチ
２１において選択されたデイレイ時間を検出し、
この検出されたデイレイ時間に対応した電圧信号
を発生するデイレイ時間検出回路、２５はデイレ
イビブラート選択スイツチ２１の可動接点ａがオ
フ以外の固定接点b₂〜b_oを選択しかつビブラート
デプス選択スイツチ２２の可動接点ａがオフを担
当する固定接点b₁を選択したことを検出して予め
定められた深さ設定信号を発生する深さ自動設定
回路、２６はデイレイビブラート選択スイツチ２
１の可動接点ａがオフを担当する固定接点b₁を選
択した場合には極めて高い周波数の信号を発生
し、他の固定接点b₂〜b_oが選択された場合には低
い周波数の信号を発生する電圧制御型発振器（以
下VCOと称す）、２７は第３図に示すようにデイ
レイ時間検出回路２４からの出力電圧に反比例し
た周波数の信号を発生する電圧制御型発振器（以
下VCOと称す）、２８はVCO２６およびVCO２
７からの出力信号を選択してクロツクパルスCP₁
を送出するクロツクセレクト回路、２９はキーア
サイナ２からアタツクパルスAPが供給される毎
にリセツトされてクロツクパルスCP₁を順次カウ
ントするカウンタ、３０は入力端に供給される深
さ設定信号DPをカウンタ２９のカウント出力に
対応して変換した深さ制御信号DPCを発生する
デプス変換回路であつて、タツチビブラートイネ
ーブル回路２３からの“１”信号が供給されると
入力信号DPを変換せずにそのまま送出し、また
後述するグライド・アタツクピツチ制御回路３１
から“１”信号が供給されると「１」の深さ制御
信号DPCを強制的に出力するように構成されて
いる。３１はグライド制御スイツチ１５の“１”
出力信号によつてグライド制御を行ない、またア
タツクピツチ制御スイツチ１６の“１”出力信号
によりアタツクパルスAPが供給される毎にアタ
ツクピツチ制御を行なうグライド・アタツクピツ
チ制御回路、３２はビブラートスピード制御用の
可変抵抗器、３３はグライド・アタツクピツチの
スピード制御を行なう可変抵抗器、３４は可変抵
抗器３２の出力電圧に対応した周波数の信号を発
生する電圧制御型発振器（以下VCOと称す）、３
５は可変抵抗器３３の出力電圧に対応した周波数
の信号を発生する。電圧制御型発振器（以下
VCOと称す）、３６はタツチビブラートイネーブ
ル回路２３およびグライド・アタツクピツチ制御
回路３１の出力信号に基ずいてVCO３４あるい
はVCO３５からの出力信号を選択してクロツク
パルスCP₂を送出するクロツクセレクト回路、３
７は発振器、３８は発振器３７の発振出力信号を
順次カウントするカウンタ、３９はカウンタ３８
のカウント出力値をアナログ信号に変換するデジ
タル・アナログ変換器、４０はキースイツチ回路
１から供給される鍵の左右移動に対応して変化す
る鍵タツチ信号TSとデジタル・アナログ変換器
３９の出力信号とを比較し、一致する毎に出力を
発生する比較器、４１は比較器４０から発生され
る出力信号の立上りを微分する微分回路、４２は
カウンタ３８の並列カウント出力、微分回路４１
の微分出力、グライド・アタツクピツチ制御回路
３１の出力信号、クロツクセレクト回路３６のク
ロツクパルスCP₂および５ビツト12ステージ（同
時最大発音数）の記憶部分を有するシフトレジス
タによつて構成されたメモリ４３の出力信号をそ
れぞれ入力として該メモリ４３の記憶値を制御す
る比較・ゲート回路、４４はメモリ４３の並列出
力をその上位２ビツトの状態によつて反転する反
転回路、４５は反転回路４４の反転動作を制御す
るノアゲート、４６はノアゲート４５の出力によ
つて反転回路４４の出力信号値を所定値シフトさ
せる加算回路、４７は加算回路４６の出力値をデ
ツプス変換回路３０の出力値に対応してシフトす
るとともに、グライド・アタツクピツチ制御回路
３１のアタツクピツチ制御時に出力されるアタツ
クピツチ信号ACによつて所定値が加算されてシ
フトされたビブラート制御信号VS、グライド制
御信号GS、アタツク・ピツチ制御信号ASを発生
するシフト回路、４８は加算器１７から出力され
る各制御信号VS，GS，ASとメモリ１９（第１
図）から供給されるピツチコントロール信号PC₁
との加算値を、10進数の「１」を中心として微小
値ずつ変化する、あるいは10進数の「１」よりも
所定値だけ下がつた値から徐々に上昇変化する音
高制御信号TCに変換する変換回路である。 以下、上記構成によるVGS制御信号発生回路
１３の動作を第４図〜第６図に示す具体化された
回路図を用いて詳細に説明する。 デイレイビブラート演奏 まず、デイレイビブラートを行なう場合には、
デイレイビブラート選択スイツチ２１の可動接点
ａをオフを担当する固定接点b₁以外の固定接点b₂
〜b₄のいずれかに切替え設定するとともに、ビブ
ラートデプス選択スイツチ２２の可動接点ａをオ
フを担当する固定接点b₁以外の「1/8」、「2/8」、
「3/8」、「4/8」、「5/8」、「6/8」、「１」をそれぞ
れ
担当する固定接点b₂〜b₈のいずれかに切替える。
この場合、デイレイビブラート選択スイツチ２１
の固定接点b₂〜b₄にはそれぞれデイレイ時間検出
回路２４を構成する抵抗４９ａ〜４９ｃが接続さ
れており、この抵抗４９ａ〜４９ｃの他端は共通
の抵抗５０を介してアースされている。そして、
この抵抗４９ａ〜４９ｃは例えば10KΩ、47K
Ω、100KΩの順次増加する抵抗値が与えられて
おり、可動接点ａによつて選択された固定接点b₂
〜b₄に接続された抵抗４９ａ〜４９ｃと抵抗５０
との分圧電圧が該選択設定値に対応したデイレイ
時間検出信号としてデイレイ時間検出回路２４か
ら発生される。したがつて、デイレイビブラート
選択スイツチ２１の可動接点ａが固定接点b₂〜b₄
に向うにしたがつてデイレイ時間検出回路２４の
出力電圧は上昇することになる。例えばデイレイ
ビブラート選択スイツチ２１の可動接点ａを固定
接点b₂に切替設定すると、デイレイ時間検出回路
２４から最も低い電圧信号が発生される。このデ
イレイ時間検出回路２４から発生された低い電圧
信号はVCO２７に供給され、このVCO２７は第
３図に示すようにデイレイ時間検出回路２４から
供給される電圧信号に反比例した高い周波数の信
号を発生する。 一方、デイレイビブラート選択スイツチ２１の
可動接点ａが固定接点b₂に切替設定されたことに
よつて、固定接点b₁の出力は“０”となり、この
固定接点b₁の出力を制御入力とするVCO２６は
“０”信号の供給に伴なつて低い周波数の発振出
力を送出する。 このような状態において、鍵盤部である鍵が押
鍵されると、この押鍵操作に対応してキーアサイ
ナ２から該操作鍵を表わすキーデータKDの割当
てチヤンネル時間に対応して１スロツトタイム時
間幅のアタツクパルスAPが発生される。このア
タツクパルスAPはカウンタ２９のインバータ５
１において反転されて各アンドゲート５１ａ〜５
１ｄをインヒビツトする。この結果、同時最大発
音チヤンネル数と同一の記憶ステージを有する各
シフトレジスタ５２ａ〜５２ｄのシフト出力が加
算器５３ａ〜５３ｄを介して該シフトレジスタ５
２ａ〜５２ｄの入力側に戻されなくなり、これに
伴なつてアタツクパルスAPの発生に対応したチ
ヤンネルの記憶内容がリセツトされる。このシフ
トレジスタ５２ａ〜５２ｄのリセツトされたステ
ージが順次シフトして出力されると、上位２ビツ
トを担当するシフトレジスタ５２ｃ，５２ｄの出
力信号が“０”“０”となる。この結果、クロツ
クセレクト回路２８のナンドゲート５４の出力信
号が“１”となり、またオアゲート５５の出力を
反転するインバータ５５ａの出力信号が“１”と
なる。したがつて、アンドゲート５６はVCO２
６から比較的低い周波数の発振出力信号が供給さ
れる毎に“１”信号を発生し、この“１”信号を
オアゲート５７を介して最下位ビツトを担当する
加算器５３ａのキヤリイイン端子CIに供給する。
このため、カウンタ２９はアタツクパルスAPの、
供給毎に該アタツクパルスAPの供給チヤンネル
時間に対応したチヤンネル部分の記憶がリセツト
され、以後はVCO２６が出力信号を発生する毎
に該チヤンネルにおいて順次“１”が加算される
ことになる。そして、このカウンタ２９の該チヤ
ンネルのカウント値がVCO２６の発振周期に基
ずいて順次上昇し、上位ビツトの信号が“01”に
なると、クロツクセレクト回路２８のナンドゲー
ト５４およびオアゲート５５の出力が共に“１”
になり、これに伴なつてアンドゲート５８が動作
可能となりVCO２７から出力信号が発生される
毎に該アンドゲート５８から“１”信号が出力さ
れ、この“１”信号がオアゲート５７を介してカ
ウンタ２９の該チヤンネルのカウント値に順次加
算され続ける。そして、このカウンタ２９の該チ
ヤンネルのカウント値がVCO２７の発振周期に
基ずいて順次上昇すると、上位２ビツトの信号が
“10”になる。しかし、この場合にはクロツクセ
レクト回路２８のナンドゲート５４およびオアゲ
ート５５の出力は何ら変化せず、カウンタ２９に
はVCO２７の出力信号がクロツクパルスCP₁とし
て供給され続けられる。VCO２７の発振周期に
基ずいてカウンタ２９のカウント値が更に順次上
昇し、上位２ビツトが“11”になると、クロツク
セレクト回路２８のナンドゲート５４の出力が
“０”となり、これに伴なつてアンドゲート５６，
５８は共にインヒビツトされてVCO２６および
VCO２７の出力信号に同期したクロツクパルス
CP₁の送出を中止する。 このため、カウンタ２９の上位２ビツトが
“11”となつたチヤンネルは、カウント動作を中
止してそのカウント値“1100”を保持し続けるこ
とになる。 したがつて、カウント値の上位２ビツトを出力
信号とするカウンタ２９の内容は、アタツクパル
スAPの供給時にリセツトされた後VCO２６の発
振出力に対応した低い周期のクロツクパルスCP₁
を“0000”からカウントしてそのカウント値が
“0100”に達すると、VCO２７が発振出力に対応
した周期のクロツクパルスCP₁をカウントしてそ
のカウント値が“1100”に達するとカウント動作
を中止することになる。この場合、カウンタ２９
の上位２ビツトの出力が“00”である期間、つま
りカウント値が“0000”から“0011”に達するま
での時間がノンビブラート時間T₁であり、この
時間T₁はVCO２６の発振周波数によつて決定さ
れる。また、カウンタ２９の上位２ビツトの出力
が“01”である期間、つまりカウント値が
“0100”から“0111”に達するまでの時間が第１
デイレイ時間T₂′であり、またカウンタ２９の上
位２ビツトの出力が“10”である期間、つまりカ
ウント値が“1000”から“1011”に達するまでの
時間が第２デイレイ時間T₂″であつて、これら各
時間T₂′、T₂″はデイレイビブラート選択スイツ
チ２１によつて選択設定された値に対応して発振
しているVCO２７の発振周波数によつて決定さ
れる。更にカウンタ２９の上位２ビツトの出力が
“11”である期間、つまりカウント値が“1100”
となつてカウント動作を停止している時間が定常
ビブラート時間T₃であり、この時間T₃は該チヤ
ンネル時間に次のアタツクパルスAPが供給され
るまで保持し続けられる。したがつて、カウンタ
２９は４つの状態、つまり時間T₁、T₂′、T₂″、
T₃を設定していることになり、これをまとめて
見ると第３表に示すようになる。

【表】 次にデプス変換回路３０について説明する。デ
プス変換回路３０は、クロツクセレクト回路２８
の出力に対応して零からビブラートデプス選択ス
イツチ２２の各固定接点b₂〜b₈からオアゲート５
９ａ〜５９ｇを介して供給される深さ設定信号
DPの値まで順次増加する深さ制御信号DPCを発
生するものであつて、入力端６０ａ〜６０ｇに対
する深さのウエート付けをビブラートデプス選択
スイツチ２２の各固定接点b₂〜b₈に対応して「1/
８」、「2/8」、「3/8」、「4/8」、「5/8」、「6/8」
、「１」
とした場合におけるカウンタ２９の上位２ビツト
の出力に対する出力端６１ａ〜６１ｅの出力変化
は第４図に示すようになつている。なお、出力端
６１ａ〜６１ｅには「1/8」、「2/8」、「3/8」、「4/
８」、「１」のウエイト付けがなされている。

【表】 したがつて、例えばビブラートデプス選択スイ
ツチ２２の可動接点ａが最も深い値の「１」にウ
エイト付けされた固定接点b₈に接続されると、該
固定接点b₈からの“１”信号がオアゲート５９ｇ
を介してデプス変換回路３０の入力端６０ｇに供
給される。この状態においてカウンタ２９の上位
２ビツトの出力が前述したように時間T₁におい
て“00”になると、アンドゲート６２ａ〜６２ｃ
がすべてインヒビツトされてその出力は“０”と
なり、これに伴なつてアンドゲート６３ａ〜６３
ｆがすべてインヒビツトされるために、デプス変
換回路３０の出力端６１ａ〜６１ｅにはすべて出
力が発生されず、深さ制御信号は「０」となる。
次にカウンタ２９の上位２ビツト出力が“01”と
なつて時間T₂になると、オアゲート６４ａ，６
４ｂの出力が“01”となり、またインバータ６５
ａ，６５ｂの出力信号が“10”となるためにアン
ドゲート６２ｃの出力信号が“１”となる。この
結果、オアゲート６６ｃの出力信号とアンドゲー
ト６２ｃの出力信号とを入力とするアンドゲート
６３ｄの出力信号が“１”となり、これに伴なつ
てオアゲート６７ａの出力信号が“１”となる。
この結果、インバータ６８ａ〜６８ｃの出力信号
が、“011”となり、これに伴なつてアンドゲート
６９ａ〜６９ｇのうち、アンドゲート６９ｇの出
力信号のみが“１”となり、この信号“１”がオ
アゲート７０ａを介して出力端６１ａに出力され
て「1/8」の深さを指定する深さ制御信号DPCと
なる。更に、カウンタ２９の上位２ビツトの出力
が“10”となつて時間T₂″になると、アンドゲー
ト６２ｂの出力信号が“１”となり、これに伴な
つてアンドゲート６３ｂ，６３ｅの出力信号が共
に“１”となる。この結果、オアゲート６７ａ〜
６７ｃの出力信号が“110”となり、これに伴な
つてアンドゲート６９ｅの出力信号のみが“１”
となる。したがつて、オアゲート７０ａ，７０ｃ
の出力信号が“１”となつて出力端６１ａ，６１
ｃにそれぞれ「1/8」、「2/8」が出力され、この結
果、「1/8」＋「2/8」＝「3/8」のウエイト付けがなさ
れた深さ制御信号DPCが出力される。次にカウ
ンタ２９の上位２ビツト出力が“11”となつて時
間T₃になると、アンドゲート６２ａの出力信号
が“１”となり、これに伴なつてアンドゲート６
３ａ，６３ｃ，６３ｆの出力信号が“１”とな
る。この結果、オアゲート６７ａ〜６７ｃの出力
信号が“111”となり、これに伴なつてアンドゲ
ート６９ａの出力のみが“１”となる。アンドゲ
ート６９ａの出力信号が“１”になると、オアゲ
ート７０ｅの出力信号が“１”となつて出力端６
１ｅに「１」のウエイト付けがなされた深さ制御
信号DPCが出力される。 したがつて、デプス変換回路３０は、前記時間
T₁においてビブラートの深さを零とし、時間
T₂′、T₂″、T₃においてビブラートデプス選択ス
イツチ２２において選択設定された深さをほぼ３
段階に分けて順次増加していることになり、この
デイレイビブラートの深さが段階的に増加する時
間T₂′＋T₂″＝T₂がデイレイビブラートのデイレ
イ時間となつてデイレイビブラート選択スイツチ
２１の選択設定によつて変化する。 この場合、デイレイビブラート選択スイツチ２
１の可動接点ａが固定接点b₂に切替わり、またビ
ブラートデプス選択スイツチ２２の可動接点ａが
固定接点b₈に切替わつたことによつて、アンドゲ
ート７１の出力信号が“０”となる。また第５図
のグライド制御スイツチ１５およびアタツクピツ
チ制御スイツチ１６が共にオフとなつていること
から、グライド・アタツクピツチ制御回路３１の
アンドゲード７２、オアゲート７３，７４および
アンドゲード７５の出力信号がすべて“０”とな
る。この結果、アンドゲート７１の出力信号を入
力とするアンドゲート７６およびオアゲート７４
の出力信号を反転して入力とするアンドゲート７
７の出力信号が“０”となり、これに伴なつてオ
アゲート７３の出力信号“０”とアンドゲート７
７の出力信号“０”とを入力する比較・ゲート回
路４２のノアゲート７８の出力信号が“１”にな
る。このノアゲート７８の出力信号“１”はアン
ドゲート７９ａ〜７９ｅにそれぞれ供給される。
この場合、アンドゲート８０ａ〜８０ｅはアンド
ゲート７７の出力信号“０”によつてすべてイン
ヒビツトされ、またオアゲート７３の出力信号も
“０”であることから、アンドゲート７９ａ〜７
９ｅ、オアゲート８１ａ〜８１ｅ、加算器８２ａ
〜８２ｅおよび12ステージのシフトレジスタ８３
ａ〜８３ｅは５ビツト12ステージのカウンタを構
成することになり、最下位ビツトを担当する加算
器８２ａのキヤリイイン端子CIにパルス信号CP₂
が供給される毎に該チヤンネルの現在のカウント
値（シフトレジスタ８３ａ〜８３ｅの記憶値）に
“１”を加算して再びシフトレジスタ８３ａ〜８
３ｅに保持することになる。このカウント動作に
より該チヤンネルのカウント値が“11111”とな
つてフルカウント値になるとオーバフローして
“00000”から再びカウントを開始する。したがつ
て、このカウンタの出力信号は周期関数となる。
次に、このカウンタの加算器８２ａに供給される
カウントパルスCP₂について説明する。アンドゲ
ート７１（第４図）およびオアゲート７４の出力
信号が“０”であることから、クロツクセレクト
回路３６のインバータ８４ａ，８４ｂの出力信号
は共に“１”となり、アンドゲート８５ａからは
VCO３４の出力に同期したパルス信号が出力さ
れ、このパルス信号はオアゲート８６を介して加
算器８２ａのキヤリイイン端子CIにクロツクパ
ルスCP₂として供給される。したがつて、この場
合における前述したカウンタは、VCO３４の出
力をカウントしていることになり、このカウント
スピードは可変抵抗３２によつて決定されること
になる。 次に、“00000”から“11111”までVCO３４の
発振周波数に基づいて変化するシフトレジスタ８
３ａ〜８３ｅの並列５ビツト出力信号は反転回路
４４に供給される。この場合、オアゲート７４の
出力信号を各チヤンネル毎に記憶する12ステージ
のシフトレジスタ８７の出力信号およびアンドゲ
ート７１（第４図）の出力信号は共に“０”であ
るために、ノアゲート４５の出力信号は“１”と
なる。 このノアゲート４５の出力信号“１”はアンド
ゲート８９ｄ、アンドゲート９０およびインバー
タ１００にそれぞれ供給される。この状態におい
て、メモリ４３の並列５ビツト出力信号が第７図
ａに示すように“00000”から“11111”まで順次
変化すると反転回路４４からは第７図ｂに示すよ
うに上位２ビツトが一致しない場合には下位４ビ
ツトを反転した出力信号を送出する。つまり、第
７図に示すように“00000”を期準として
“11111”までの変化を１〜32ステツプとした場
合、反転回路４４の入力信号を示す第７図ａにお
いて、上位２ビツトが“00”である期間、つまり
第１〜第８ステツプにおいては、シフトレジスタ
８３ｄ，８３ｅの出力信号を入力とするイクスク
ルーシブオアゲート１０１の出力信号が“０”と
なり、これに伴なつてアンドゲート９０の出力信
号も“０”となつてこの信号“０”をインバータ
１０３において反転した信号を入力とするアンド
ゲート８９ａ〜８９ｃはすべてイネーブルされ
る。一方、アンドゲート９０の出力信号“０”を
入力するアンドゲート１０２ａ〜１０２ｃはすべ
てインヒビツトされる。従つてシフトレジスタ８
３ａ〜８３ｃの出力信号がそのままアンドゲート
８９ａ〜８９ｃ、オアゲート１０４ａ〜１０４ｃ
を介して出力される。また、アンドゲート１０２
ｄはシフトレジスタ８３ｅの出力信号“０”によ
つてインヒビツトされ、アンドゲート８９ｄはイ
ンバータ１００の出力信号“０”によつてインヒ
ビツトされているために、オアゲート１０４ｄの
出力信号は“０”となる。更にシフトレジスタ８
３ｅの出力信号は反転回路４４の最上位ビツトと
してそのまま出力される。したがつて、入力信号
の上位２ビツトの信号が共に“00”である第１〜
第８ステツプ（第７図ａ）においては、反転回路
４４の出力信号は第７図ｂに示すように入力信号
と同心になる。次に、第７図ａに第９〜第16ステ
ツプで示すように、入力信号の上位２ビツトが
“01”の場合には、イクスクルーシブオアゲート
１０１の出力信号が“１”となり、これに伴つて
アンドゲート９０の出力信号も“１”となる。こ
の結果、アンドゲート９０の出力を入力するアン
ドゲート１０２ａ〜１０２ｃのみがイネーブルさ
れ、シフトレジスタ８３ａ〜８３ｃの出力信号が
インバータ１０５ａ〜１０５ｃにおいてすべて反
転されて出力される。また、オアゲート１０４ｄ
の出力信号は、前述した場合と同様にアンドゲー
ト８９ｄ，１０２ｄがインヒビツトされているた
めに“０”となる。したがつて、このように上位
ビツトが“01”である信号が入力された場合に
は、第７図ｂに示すように入力信号の下位４ビツ
トを反転した状態の信号が出力されることにな
る。更に、第７図ａに第17〜24ステツプで示すよ
うに、上位２ビツトが“10”である信号が入力さ
れた場合には、前述した第９〜16ステツプの場合
と同様に第７図ｂに示すように入力信号の下位４
ビツトの信号が反転された状態の信号が反転回路
４４から送出される。次に、第７図ａに第25〜32
ステツプで示すように、上位２ビツトが“11”で
ある信号が入力されると、イクスクルーシブオア
ゲード１０１が出力信号“０”を発生し、第１〜
８ステツプの場合と同様に入力信号をそのまま出
力する。したがつて、この反転回路４４は
“00000”から“11111”まで連続的に一方向に変
化する入力信号を上昇、下降の変化を有する三角
波信号に変換していることになり、この信号がビ
ブラート信号VS′となる。 このようにして作られた三角波状に変化するビ
ブラート信号VS′は、加算回路４６を構成する加
算器１０６ａ〜１０６ｅに供給され、該加算回路
４６において下位２ビツトを担当する加算器１０
６ａ，１０６ｂにノアゲート４５の出力信号
“１”が加算されて第７図ｃに示すように変換さ
れる。これは、ビブラート演奏を行なうと楽音ピ
ツチの平均が下がつて聞こえるのを防止するため
に、10進数の「３」を加算してピツチを予め多少
高くしておくためのものである。 このようにして作られたビブラート信号
VS′は、シフト回路４７（第６図）に供給されて
デプス変換回路３０から供給される深さ制御信号
DPCによつてその値が変化される。つまり、深
さ制御信号DPCが「１」である場合を基準にし
て、深さ制御信号DPCに対応した値のビブラー
ト制御信号VSを送出する。つまり、例えばシフ
ト回路４７の入力端子１０７ｅにデイレイビブラ
ートの最大深さを「１」とするために信号“１”
が供給されると、アンドゲート１０８ａ〜１０８
ｅがイネーブルされ、ビブラート信号VS′（５ビ
ツトの信号）がアンドゲート１０８ａ〜１０８ｅ
およびオアゲート１０９ｃ，１０９ｅ，１０９
ｇ，１０９ｉ，１０９ｋを介してそのままの状態
で加算器１１０ｂ〜１１０ｆのＡ入力端に供給さ
れる。この場合、加算器１１０ｂ〜１１０ｆのＢ
入力端はすべて“０”であるために、加算器１１
０ｂ〜１１０Ｆからは入力信号がそのまま出力さ
れる。したがつて、この場合には、入力ビブラー
ト制御信号VS′がそのまま出力されて深さ「１」
のビブラート制御信号VSとなる。次にデプス変
換回路３０によつてビブラートの深さが「6/8」
に指定された場合、つまり入力端１０７ｂ，１０
７ｄに信号“１”が供給された場合には、アンド
ゲート１１４ａ〜１１４ｆ、オアゲート１０９
ｂ，１０９ｄ，１０９ｆ，１０９ｈ，１０９ｊ，
１０９ｌを介して加算器１１０ａ〜１１０ｆのＢ
入力端に供給される1/4倍されたビブラート信号
VS′と、アンドゲート１１１ａ〜１１１ｆ、オア
ゲート１０９ａ，１０９ｃ，１０９ｅ，１０９
ｇ，１０９ｉ，１０９ｋを介して加算器１１０ａ
〜１１０ｆのＡ入力側に供給される1/2倍された
ビブラート信号VS′とが加算されて6/8倍された
ビブラート制御信号VSが送出される。また、入
力端１０７ａ，１０７ｄに信号“１”が供給され
ると、アンドゲート１１３ａ〜１１３ｆから出力
される1/8倍されたビブラート信号VS′とアンド
ゲート１１１ａ〜１１１ｆから出力される1/2倍
されたビブラート信号VS′とが加算されて5/8倍
されたビブラート制御信号VSが発生される。更
に、入力端１０７ｄに信号“１”が供給された場
合には、アンドゲート１１１ａ〜１１１ｆから出
力される2/8倍されたビブラート制御信号VSが出
力される。また、シフト回路４７においては、出
力ビブラート制御信号VSの最上位ビツト信号は
最上位加算器１１０ｆの出力信号とシフトレジス
タ８７（第５図）の出力信号を入力とするオアゲ
ート１１５の出力信号によつて形成されている。 このように、デプス変換回路３０から供給され
る深さ制御信号DPCによつてシフト制御された
ビブラート制御信号VSは、加算器１７において
メモリ１９から供給されるセント一定ピツチコン
トロール信号PC₁と加算されて出力される。この
加算器１７の出力信号は、十進数の「１」を中心
として微少値ずつ変化させるために、変換回路４
８において最上位ビツトが５ビツトに分けられ、
その最上位ビツト信号がインバータ１１６で反転
されて実数部を表わす信号となり、他の10ビツト
が小数部を表わす信号となる。したがつて、前述
した第７図ｃに示す深さ「１」のビブラート制御
信号VSは、変換回路４８において最大値
1.00001010≒1.039062から最小値0.11111011≒
0.9804687の範囲にわたつて変化する信号となり、
これをグラフで表わすと第７図ｄに示すようにな
る。 このようにして変換されて変換回路４８から出
力される音高制御信号TCを乗算回路４（第１図）
において周波数情報記憶回路３から供給される押
鍵に対応した周波数情報数値Ｆに乗算することに
より発生楽音の音高を変化させてビブラート効果
音を発生させる。この場合、デプス変換回路３０
は、第４表で示したようにカウンタ２９のカウン
ト出力に対応して深さ制御信号DPSを順次増加
するために、変換回路４８から乗算回路４に供給
される音高制御信号TCもこれに伴なつて変化し、
サウンドシステム１２から発生される楽音の音高
変化は第８図に示すようになる。つまり、時間
T₁で示すノンビブラート時間においてはビブラ
ート効果は得られず、デイレイ時間T₂′、T₂″に
おいてはビブラート効果の深さが階段的に上昇
し、時間T₃においてビブラートデプス選択スイ
ツチ２２によつて選択設定された値の深さを有す
るビブラート効果となつてデイレイビブラート効
果音が得られる。この場合、第８図におけるデイ
レイ時間T₂′＋T₂″＝T₂は、前述したようにデイ
レイビブラート選択スイツチ２１の選択設定に対
応して発振周波数が変化するVCO２７の出力に
よつて決定されるものであり、このデイレイビブ
ラート選択スイツチ２１によつて自由に可変でき
る。 以上の説明がデイレイビブラート効果の通常操
作時における動作説明である。 デイレイビブラート演奏の誤操作 次に、ビブラートデプス選択スイツチ２２をオ
フした状態、つまり可動接点ａを固定接点b₁に接
続した状態のままでデイレイビブラート選択スイ
ツチ２１の可動接点ａをオフ以外の固定接点b₂〜
b₄に切替えて所望のデイレイ時間T₂を選択設定
すると、従来の電子楽器では深さ設定がなされて
いないためにビブラート効果音が得られなくな
る。しかし、この実施例においては、デイレイ時
間検出回路２４の出力とビブラートデプス選択ス
イツチ２２のオフ選択、つまり固定接点b₁の出力
を入力とするアンドゲート１１７の出力信号
“１”をオアゲート１１８を介してデプス変換回
路３０に「2/8」の深さ設定信号DPとして強制的
に供給する深さ自動設定回路２５が設けられてい
るために、デイレイビブラートを得る場合にビブ
ラートデプス選択スイツチ２２を誤操作しても、
予め定められた深さのデイレイビブラート効果音
が発生されて誤操作によるデイレイビブラート音
の発音停止が防止され、これによつてピブラート
制御スイツチ１４の操作性が大幅に向上する。 ノーマルビブラート演奏 ノーマルビブラート効果音を得る場合には、デ
イレイビブラート選択スイツチ２１の可動接点ａ
をデイレイ時間のオフを担当する固定接点b₁に接
続するとともに、ビブラートデプス選択スイツチ
２２の可動接点ａを固定接点b₂〜b₈のいずれかに
接続してビブラートの深さを設定する。デイレイ
ビブラート選択スイツチ２１の可動接点ａを固定
接点b₁に接続すると、VCO２６に“１”信号が
供給されてVCO２６が極めて高い周波数で発振
する。 この状態において、鍵盤部においてある鍵が押
鍵されると、これに伴なつてキーアサイナ２から
アタツクパルスAPが発生される。アタツクパル
スAPが発生されたチヤンネル時間に対応するカ
ウンタ２９の該チヤンネルの計数値がリセツトさ
れると、クロツクセレクト回路２８がVCO２６
の高速パルス信号を選択してカウンタ２９に供給
する。したがつて、カウンタ２９は高速パルスを
カウントしてノンビブラート時間T₁が実質的に
零とみなせる程度の極めて短い時間となる。次
に、カウンタ２９の上位２ビツトの出力が“01”
になると、クロツクセレクト回路２８は前述した
場合と同様にVCO２７の出力を選択してカウン
タ２９に供給する。この場合、デイレイビブラー
ト選択スイツチ２１の可動接点ａが固定接点b₁を
選択しているためにデイレイ時間検出回路２４か
らVCO２７に供給される制御信号の電圧は零と
なり、VCO２７は第３図に示すように発振周波
数が極めて高い状態にある。 したがつて、カウンタ２９の前述したデイレイ
時間T₂′、T₂″は一瞬の内に通過して時間T₃とな
つて、ビブラートデプス選択スイツチ２２で選択
設定された深さのビブラート効果音が発生され
る。この結果、押鍵操作とほぼ同時にビブラート
デプス選択スイツチ２２によつて選択設定された
深さのノーマルビブラート効果音が得られること
になる。したがつて、このように構成された回路
においては、１つのビブラート回路でデイレイビ
ブラート選択スイツチ２１を操作するのみでデイ
レイビブラートとノーマルビブラートが極めて容
易に得られる。 タツチビブラート演奏 鍵の左右動に対応して音高が変化するタツチビ
ブラート効果音を得る場合には、デイレイビブラ
ート選択スイツチ２１およびビブラートデプス選
択スイツチ２２の可動接点ａをともに固定接点b₁
に接続してオフ状態にするとともに、タツチビブ
ラート選択スイツチ２０の可動接点ａを固定接点
b₂〜b₈のいずれかに接続してタツチビブラートに
おけるビブラートの深さを設定する。デイレイビ
ブラート選択スイツチ２１およびビブラートデプ
ス選択スイツチ２２をオフにすると、タツチビブ
ラートイネーブル回路２３を構成するアンドゲー
ト７１の出力信号が“１”となる。この出力信号
“１”はタツチビブラートデプス選択スイツチ２
０の選択設定された固定接点b₂〜b₈を介してデツ
プス変換回路３０に深さ設定信号DPとして供給
される。また、アンドゲート７１の出力信号
“１”はアンドゲート７６（第５図）に供給され
る。 この状態において図示しない鍵盤部において、
押鍵しながら該鍵を左右動すると、この鍵の左右
動に対応したアナログ量の鍵タツチ信号TSがキ
ースイツチ回路１から比較器４０に供給される。
比較器４０は発振器３７の出力をカウントするカ
ウンタ３８のカウント出力値を入力としてのこき
り波状の出力を送出しているデジタル・アナログ
変換器３９の出力と鍵タツチ信号TSとを比較し、
両信号が一致する毎に出力信号を反転する。この
比較器４０の出力信号は、微分回路４１において
その立上り部分が微分されて微分パルスが送出さ
れる。この微分パルスはアンドゲート７６、アン
ドゲート７７を介して比較・ゲート回路４２に供
給される。比較・ゲート回路４２はアンドゲート
７７からパルスが供給される毎にノアゲート７８
の出力信号が“０”に反転してアンドゲート７９
ａ〜７９ｅをインヒビツトし、これによつてカウ
ンタ動作を中止させる。 また、アンドゲート７７から出力信号“１”が
パルス的に発生されると、アンドゲート８０ａ〜
８０ｅがイネーブルされてカウンタ３８の並的５
ビツトのカウント出力信号がアンドゲート８０ａ
〜８０ｅ、オアゲート８１ａ〜８１ｅおよび加算
器８２ａ〜８２ｅを介してメモリ４３を構成する
シフトレジスタ８３ａ〜８３ｅに記憶される。 したがつて、この場合におけるカウンタ３８、
デジタル・アナログ変換器３９、比較器４０、微
分回路４１、アンドゲート７６，７７および比
較・ゲート回路４２は、キースイツチ回路１から
供給される鍵タツチ信号TSを対応する５ビツト
のデジタル信号に変換するアナログ・デジタル変
換部を構成していることになる。なお、アンドゲ
ート７１の出力信号が“１”となつた状態におい
ては、インバータ８４ａ，８４ｂの出力信号が
“01”となり、これに伴なつてアンドゲート８５
ａ，８５ｂが共にインヒビツトされてクロツクセ
レクト回路３６からは出力パルスが送出されず、
加算器８２ａ〜８２ｅは加算動作を行なわない。
この結果、メモリ４３を構成する５ビツト・12ス
テージのシフトレジスタ４３は、キースイツチ回
路１から供給されるタツチ信号TSに対応した並
列５ビツト信号を順次記憶して送出することにな
り、このメモリ４３からはタツチ信号TSに対応
したビブラート制御信号VSが出力されることに
なる。次に、反転回路４４はアンドゲート７１
（第４図）の出力信号が“１”となつたことによ
つて、ノアゲート４５の出力信号が“０”とな
り、これに伴なつて反転動作を行なわずに入力信
号をそのまま出力する。また、ノアゲート４５の
出力信号が“０”となつたことによつて、加算回
路４６も加算動作を行なわずに入力信号をそのま
ま出力する。したがつて、このタツチビブラート
時においては、反転回路４４および加算回路４６
はメモリ４３の出力信号をただ単に通過させてシ
フト回路４７に供給することになり、シフト回路
４７はデプス変換回路３０から供給される深さ制
御信号DPCに対応してシフト動作を行なう。こ
の場合、アンドゲート７１の出力信号“１”は、
デプス変換回路３０のオアゲート６４ａ，６４ｂ
にも供給されるために、アンドゲート６２ａの出
力信号が“１”となり、これに伴なつてアンドゲ
ート６３ａ，６３ｃ，６３ｆがイネーブルされて
デプス変換回路３０からはタツチビブラートデプ
ス選択スイツチ２０によつて選択設定された深さ
制御信号DPCが常時出力されている。したがつ
て、シフト回路４７はメモリ４３から出力される
鍵タツチ信号TSに対応したビブラート制御信号
VSをタツチビブラート・デプス選択スイツチ２
０によつて選択設定された深さだけシフトして、
該制御信号VSの深さ制御を行ない、この深さ制
御されたビブラート制御信号VSを前述と同様に
加算器１７および変換回路４８を介して乗算器４
（第１図）に音高制御信号TCとして供給する。こ
の結果、サウンドシステム１２からは、鍵盤部の
鍵の左右動に対応して音高および周期が変化する
タツチビブラート効果音が得られる。なお、この
場合におけるタツチビブラート効果音のビブラー
トの深さはタツチビブラートデプス選択スイツチ
２０の制御下におかれていることは言うまでもな
い。 グライド演奏 グライド演奏を行なう場合には、グライド制御
スイツチ１５をオンにする。従つて、オアゲート
７３，７４の出力信号が“１”となり、このオア
ゲート７４の出力信号“１”の反転信号を入力と
するアンドゲート７７の出力信号が“０”とな
り、この出力信号“０”によつてアンドゲート８
０ａ〜８０ｅがすべてインヒビツトされる。ま
た、オアゲート７３の出力信号が“１”でアンド
ゲート７７の出力信号が“０”となることによ
り、ノアゲート７８の出力信号が“０”となつて
アンドゲート７９ａ〜７９ｅがインヒビツトされ
て、シフトレジスタ８３ａ〜８３ｅの出力が加算
器８２ａ〜８２ｅを介してシフトレジスタ８３ａ
〜８３ｅの入力側に戻されるのを阻止する。ま
た、オアゲート７３の出力信号が“１”となるこ
とにより、この信号“１”がオアゲート８１ａ，
８１ｂを介して下位２ビツトを担当する加算器８
２ａ，８２ｂのみに供給され、予め定められた初
期値が強制的に書き込まれて出力されることにな
る。 したがつて、比較・ゲート回路４２からは
“00011”なる初期値が送出され続けられ、この
“00011”なるグライド信号GS′がシフトレジスタ
８３ａ〜８３ｅに順次記憶されてシフトされる。
また、ノアゲート４５はシフトレジスタ８７から
信号“１”が供給されるためにその出力信号は
“０”となり、この出力信号“０”を入力とする
反転回路４４および加算回路４６は前述した場合
と同様にメモリ４３から出力される“00011”な
るグライド信号GS′をそのままシフト回路４９に
供給する。また、デツプス変換回路３０はオアゲ
ート６７ａ〜６７ｃにシフトレジスタ８７の出力
信号“１”が供給されることにより、「１」を示
す深さ制御信号DPCを出力する。したがつて、
グライド制御スイツチ１５がオンの期間において
は、シフト回路４７はオアゲート７３（第５図）
の出力信号“１”によつて強制的に設定された
“00011”なる信号をそのままグライド制御信号
GSとして送出し続けることになり、これに伴な
つて発音の音高は第９図に示すようにグライド制
御スイツチ１５のオン（時間t₁）と同時に低下
し、該スイツチ１５のオン中はこの状態を保持し
続ける。一方、この場合シフトレジスタ８７の出
力信号“１”はシフト回路４７のオアゲート１１
５に加えられるので、これにより加算器１７の出
力信号の最上位ビツトが常に“１”となり、音高
制御信号TCの実数部（最上位ビツト）が常に
“０”となる。 次に、グライド制御スイツチ１５を第９図の時
間t₂においてオフすると、オアゲート７３（第５
図）の出力信号が“０”となり、ノアゲート７８
の出力信号が“１”となつてアンドゲート７９ａ
〜７９ｅがイネーブルされる。この結果、各シフ
トレジスタ８３ａ〜８３ｅの出力信号が各加算器
８２ａ〜８２ｅを介して各シフトレジスタ８３ａ
〜８３ｅの入力側に戻されることになり、これに
よつて前述したデイレイビブラートの場合と同様
にカウンタが構成される。一方、メモリ４３は初
期値“00011”が強制的に書き込まれてシフトし
ていることから、オアゲート１１７の出力信号は
“１”である。 したがつて、このオアゲート１１７の出力信号
“１”、アタツクパルスAPを反転した信号“１”
およびシフトレジスタ８７の出力信号“１”を入
力とするアンドゲート７５の出力信号“１”は、
オアゲート７４を介してシフトレジスタ８７の入
力側に戻されて保持し続けられる。また、オアゲ
ート７４が出力信号“１”を送出し続けることに
よつて、クロツクセレクト回路３６のアンドゲー
ト８５ｂがイネーブルされて可変抵抗器３３の設
定値に対応して周期が変化するVCO３５の出力
パルスが送出され、この出力パルスがクロツクパ
ルスCP₂として加算器８２ａに供給されて各シフ
トレジスタ８３ａ〜８３ｅの記憶値が“00011”
から順次増加する。したがつて、この期間におい
ては第９図に時間t₂〜t₃で示すように楽音の音高
が基準音高に向つて徐々に上昇し、この上昇速度
は可変抵抗器３３の設定値に対応して変化する
VCO３５の発振周波数によつて決定される。こ
のようにしてシフトレジスタ８３ａ〜８３ｅの内
容が上昇し、出力信号が“11111”から“00000”
に変化すると、オアゲート１１７の出力信号が
“０”となり、これに伴なつてアンドゲート７５
の出力信号が“０”となつてシフトレジスタ８７
の記憶が解除される。シフトレジスタ８７の出力
信号が“０”になると、デツプス変換回路３０の
オアゲート６７ａ〜６７ｃの出力信号がすべて
“０”となり、これに伴なつてデツプス変換回路
３０からシフト回路４７へ供給される深さ制御信
号DPCがなくなつて通常音高の楽音となる。以
上の説明が、楽音発生中にグライド制御スイツチ
１５を操作してグライド演奏を行なつた場合にお
ける動作説明であり、該スイツチ１５の操作中は
全発生楽音の音高が初期設定値だけ低下した状態
を保持し、グライド制御スイツチ１５のオフ時か
ら可変抵抗器３３の設定値に対応した速度で音高
が通常音高まで徐々に上昇するグライド演奏効果
音が得られることになり、この場合におけるカウ
ンタの出力信号、つまりメモリ４３の出力信号は
単発関数となる。 アタツクピツチ演奏 アタツクピツチ演奏を行なう場合には、グライ
ド制御スイツチ１５をオフした状態でアタツクピ
ツチ制御スイツチ制御スイツチ１６をオンする。
アタツクピツチ制御スイツチ１６をオンすると、
アタツクパルスAPの発生毎にアンドゲート７２
から信号“１”が出力される。この出力信号
“１”はオアゲート７３，７４を介してシフトレ
ジスタ８７の該アタツクパルスAPが発生したチ
ヤンネル時間に対応するチヤンネルに記憶する。 また、オアゲート７３からアタツクパルスAP
に同期した出力信号“１”が送出されると、この
出力信号“１”は比較・ゲート回路４２のオアゲ
ート８１ａ，８１ｂを介してシフトレジスタ８３
ａ〜８３ｅの最下位２ビツトに“１”信号を書き
込む。なお、アンドゲート７９ａ〜７９ｅはノア
ゲート７８の出力信号“０”によつてインヒビツ
トされており、またアンドゲート８０ａ〜８０ｅ
はオアゲート７４の出力信号“１”を反転して入
力するアンドゲート７７の出力信号“０”によつ
てインヒビツトされている。 したがつて、このように構成された回路におい
ては、アタツクパルスAPが発生されたチヤンネ
ルに対応する各シフトレジスタ８３ａ〜８３ｅの
ステージ部分のみに“00011”なる初期値が強制
的に書き込まれ、前述したグライド演奏時におけ
る第９図の時間t₂〜t₃の動作と同様にVCO３５の
出力パルスの加算が行なわれて単発関数出力を発
生する。したがつて、この場合における発生楽音
は、押鍵とともに低い音高から徐々に音高が上昇
して通常音高に達する楽音となり、トランペツト
およびトロンボーン等の楽器と同様な発音特性と
なる。そして、この各シフトレジスタ８３ａ〜８
３ｅの出力信号が“11111”に達した後に
“00000”にステツプアツプすると、オアゲート１
１７の出力信号が“１”から“０”に変化してシ
フトレジスタ８７の該チヤンネルに対応した記憶
がリセツトされて通常の発音音高となる。したが
つて、アタツクピツチ制御スイツチ１６をオンし
た場合には、第１０図に示すように押鍵に対応し
て通常音高よりも低い音高の楽音が発生され、以
後は可変抵抗器３３の設定値に対応した速度で通
常の基準音高まで上昇するアタツクピツチ演奏効
果音が得られる。これらの動作は、前述したグラ
イド演奏時における時間t₂〜t₃間（第９図）の動
作を発音開始時に発音割当てされたチヤンネルに
ついてのみ行なつたものとなる。 なお、上述した実施例においては、VCO２６，
２７の発振周波数を変化させてデイレイビブラー
ト効果とノーマルビブラート効果を得る場合につ
いてのみ説明したが、この発明はこれに限定され
るものではなく、要はビブラート制御信号発生手
段における計数速度をノーマルビブラート効果あ
るいはデイレイビブラート効果の選択に対応して
変化させるものであればよく、例えば分周器の分
周比を変化させても同様な効果が得られる。 また、上述した実施例においては、この発明を
楽音波形の１周期を記憶した波形メモリを操作鍵
音高に対応した速度で読出すことによつて楽音信
号を得るようにした電子楽器に適用した場合につ
いてのみ説明したが、他の楽音形成方式による電
子楽器、例えばシンセサイザ方式の電子楽器に適
用しても同様な効果が得られる。 以上説明したようにこの発明は、所定の周波数
信号を計数し、その計数値変化に応じて深さが
徐々に大きくなるデイレイビブラート信号を得、
一方ノーマルビブラート信号は前記デイレイビブ
ラート制御信号形成における前記周波数信号の周
波数を高めることによつて形成するように構成し
たものであるために、１つのビブラート制御回路
からノーマルビブラート制御信号とデイレイビブ
ラート制御信号とを選択的に得ることができ、従
来に比較して回路が極めて簡単でかつ安価になる
等の種々優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明による電子楽器の一実施例を
示す全体構成図、第２図は第１図に示すVGA制
御信号発生回路の一例を示す構成図、第３図は第
２図に示す電圧制御型発振器の制御入力電圧に対
する発振周波数の関係を示す特性図、第４図〜第
６図は第２図に示すVGA制御信号発生回路の具
体例を示す回路図、第７図は第２図に示す反転回
路、加算回路の出力値を示す図、第８図はデイレ
イビブラート演奏時における音高変化を示す図、
第９図はグライド演奏時における音高変化を示す
図、第１０図はアタツクピツチ演奏時における音
高変化を示す図である。 １……キースイツチ回路、２……キーアサイ
ナ、３……周波数情報記憶装置、４……乗算回
路、５……サイクル一定ピツチコントロールスイ
ツチ、６……メモリ、７……加算器、８……ゲー
ト回路、９……アキユームレータ、１０……波形
メモリ、１１……エンベロープ波形発生器、１２
……サウンドシステム、１３……VGA制御信号
発生回路、１４……ビブラート制御スイツチ、１
５……グライド制御スイツチ、１６……アタツク
ピツチ制御スイツチ、１７……加算器、１８……
セント一定ピツチコントロールスイツチ、１９…
…メモリ、２０……タツチビブラートデプス選択
スイツチ、２１……デイレイビブラート選択スイ
ツチ、２２……ビブラートデプス選択スイツチ、
２３……タツチビブラートイネーブル回路、２４
……デイレイ時間検出回路、２５……深さ自動設
定回路、２６，２７，３４，３５……VCO、２
８，３６……クロツクセレクト回路、２９，３８
……カウンタ、３０……デプス変換回路、３１…
…グライド・アタツクピツチ制御回路、３２，３
３……可変抵抗器、３７……発振器、３９……デ
ジタル・アナログ変換器、４０……比較器、４１
……微分回路、４２……比較・ゲート回路、４３
……メモリ、４４……反転回路、４６……加算回
路、４７……シフト回路、４８……変換回路。

Claims (1)

【特許請求の範囲】
1. １ 周波数が高い第１の周波数信号または周波数
   が低い第２の周波数信号を選択的に出力する周波
   数信号発生手段と、該周波数信号発生手段から出
   力される周波数信号を計数し、その計数値変化に
   基づき該周波数信号の周波数に対応した速度で深
   さが徐々に大きくなるビブラート制御信号を出力
   するビブラート制御信号発生手段と、ノーマルビ
   ブラート効果またはデイレイビブラート効果を選
   択指定するとともに、ノーマルビブラート効果を
   選択指定したときには前記周波数信号発生手段に
   対して前記第１の周波数信号の出力を指示する制
   御信号を供給し、かつデイレイビブラート効果を
   選択指定したときには前記周波数信号発生手段に
   対して前記第２の周波数信号の出力を指示する制
   御信号を供給する選択手段とを備え、前記ビブラ
   ート制御信号発生手段から出力されるビブラート
   制御信号によつて発生楽音の音高を制御してノー
   マルビブラート効果およびデイレイビブラート効
   果を得るようにした電子楽器。