JPS5930275B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 この発明は電子楽器に関し、特にデジタル方式による電
子楽器において簡単な構成で発生楽音の音高等を変調制
御する制御信号が得られるように改良した電子楽器に関
するものである。

トロンホーンおよびトランペツト等においては、例えば
発音開始時の音高が基準音高よりも多少低い状態で発音
した後に音高が基準値まで徐々に上昇する特性はアタッ
クピッチ効果と称されている。

また、パワーアン音楽などで使われるスチールギター等
の演奏においては、楽音発音中の任意の所定時間の間楽
音の音高を徐々に連続的に変化させる（例えば楽音の音
高を基準音高より下げた後基準音高まで徐々に上昇させ
る）制御が行なわれており、このような演奏による発音
状態はグライド効果と称されている。ところで、従来の
電子楽器においては、前述のアタックピッチ効果を得る
ための制御信号およびグライド効果を得るための制御信
号をそれぞれ独立した別個の制御信号形成回路を用いて
形成しているため、全体の回路構成が極めて複雑でかつ
高価なものになつてしまう欠点を有していた。

この発明は上述の点に鑑みてなされたもので、簡単な構
成でアタツクピツチ効果やグライド効果などの異なる演
奏効果が任意に得られるようにした電子楽器を提供する
ことである。以下、図面を用いてこの発明による電子楽
器を詳細に説明する。第１図はこの発明による電子楽器
の一実施例を説明するための基本となる電子楽器の概略
を説明するためのプロツク図であつて、１は鍵盤部にお
ける午一スイツチ回路、２はキーアサイナ、３は周波数
情報記憶装置、４は乗算回路、５はサイクル一定ピツチ
コントロールスイツチ、６はメモリ、７は加算器、８は
ゲート回路、９はア午ユームレータ、１０は波形メモリ
、１１はエンペロープ波形発生器、１２はサウンドシス
テム、１３はビブラート・グライド・アタツクピツチ制
御信号発生回路（以下ＶＧＡ制御信号発生回路と称す）
、１４はビブラート制御スイツト、１５はブライト制御
スイツチ、１６はアタツクピツチ制御スイツチ、１ｒは
加算器、１８はセント一定ピツチコントロールスイツチ
、１９はメモリをそれぞれ示す。午一アサイナ２は、午
−スイツチ回路１に配置された各鍵のキースイツチのオ
ンまたはオフ動作を図示しないクロツクパルス発生器か
ら供給されるクロツクパルスφ（周波数Ｆ。）に基ずく
順次走査により検出し、押下された鍵を識別する情報を
同時発音数（例えば１２音）に対応したチヤンネルのい
ずれかに割当てる。この午一アサイナ２は、各チヤンネ
ルに対応する記憶位置にその鍵を表わすキーデータＫＤ
を記憶し、各チヤンネルに記憶したキーデータＫＤを時
分割的に順次出力する。従つて、鍵盤部において同時に
複数の鍵が押下されている場合、各押下鍵はそれぞれ別
個のチヤンネルに発音割当てされ、各チヤンネルに対応
する記憶位置には、割当てられた鍵を表わすキーデータ
ＫＤが記憶される。各記憶位置は循環型シフトレジスタ
によつて構成することができる。例えば鍵盤部における
各鍵を特定する午一データＫＤが第１表に示すように鍵
盤の種類を表わす２ビツトのコードＫ２，Ｋ，と、オク
ターブ音域を表わす３ビツトのコードＢ，，Ｂ２，Ｂ，
と、１オクターブ内の音名を表わす４ビツトのコードＮ
４，Ｎ３，Ｎ２，Ｎ，とからなる合計９ビツトのコード
によつて構成されており、全チヤンネル数が１２である
とすると１２ステージ（１ステージ９ビツト）のシフト
レジスタを使用すると好都合である。従つて、この午一
アサイナ２において発音割当てされた鍵を表わすキーデ
ータＫＤ（すなわち前記シフトレジスタに記憶された午
一データ）は、割当てられたチヤンネルの時間に一致し
て順次時分割的に出力される。

また、午一アサイナ２は押 ！下鍵が発音割当てされた
チヤンネルにおいて、発音がなされるべきであることを
表わすエンベロープスタート信号ＥＳを各チヤンネル時
間に同期して時分割的に出力する。さらに、各チヤンネ
ルに発音割当てされた鍵が離鍵され、これにより発音
１が減衰状態となるべきことを表わすデイケイスタート
信号ＤＳを各チヤンネル時間に同期して時分割的に出力
する。また、上記エンベロープスタート信号ＥＳの立上
り時に同期して１タイムスロツト時間のパルス幅を有す
るアタツクパルスＡＰが１発出力される。これらの信号
ＥＳ，ＤＳ，ＡＰは楽音の振幅エンベロープ制御（発音
制御）のためにエンベロープ波形発生器１１において利
用される。更にまたキーアサイナ２では、エンベロープ
波形発生器１１からそのチヤンネルにおける発音が終了
した（デイケイが終了した）ことを表わすデイケイ終了
信号ＤＦを入力し、この信号ＤＦに基いて、当該チヤン
ネルに関する各種記憶をクリアし、その後の新たな押下
鍵のための待機状態となる。周波数情報記憶装置３は、
鍵盤の各鍵の音高に対応して例えば第２表に示すような
周波数情報数値Ｆを記憶したメモリであり、午一アサイ
ナ２から供給されるキーデータＫＤをアドレス信号とし
て入力しそれぞれ対応する周波数情報数値Ｆを出力する
。なお、この周波数情報記憶装置３に記憶されている数
値Ｆは第２表の場合１５ビツトであり、１ビツトが整数
部、他の１４ビツトが小数部で表わされる。この第２表
におけるＦ数は２進数で表わされる数値Ｆを１０進数に
変換して示したものである。一方ＶＧＡ制御信号発生回
路１３は、午一アサイナ２からアタツクパルスＡＰが供
給されると、１０進数の「１］を中心として周期的に増
減変化するビブラート制御信号ＶＳあるいは１０進数の
「１」より所定値だけ下がつた値から徐々に上昇変化す
るグラィド制御信号ＧＳまたはアタツクピツチ制御信号
ＡＳを選択的に発生する。

この場合、ＶＧＡ制御信号発生回路１３にはビブラート
制御スイツチ１４、グライド制御スイツチ１５およびア
タツクピツチ制御スイツチ１６が設けられており、ビブ
ラート制御スイツチ１４を選択設定することによつてデ
イレイビブラートの選択とそのデイレイ時間設定および
デイレイビブラートの深さ設定が行なわれ、またノーマ
ルビブラートの選択とその深さ設定が行なわれ、更に午
一スイツチ回路１から供給される鍵の左右動に対応した
鍵タツチ信号ＴＳに基ずいて音高を変化させるタツチビ
ブラートの選択とその深さ設定が行なわれる。また、グ
ライド制御スイツチ１５（例えばフットペダルを横方向
に移動させることによつてオンとなるフツトスイツチ）
のオン期間は全発音を所定音高だけ低くしかつグライド
制御スイツチ５のオフ動作に伴なつて基準音高まで徐々
に上昇させるグライド効果の選択が行なわれる。更にま
た、アタツクピツチ制御スイツチ１６を選択設定するこ
とによつて、押鍵時に該押鍵に対応した音高よりも多少
低い音高で発音し、時間経過に伴なつて徐々に基準音高
まで上昇するように音高変化するアタツクピツチ効果の
選択が行なわれる。このような各種制御スイツチ１４，
１５，１６によつて設定された各種条件に対応して形成
される制御信号ＶＳ，ＧＳ，ＡＳは加算器１７において
、メモリ１９から供給されるセント一定ピツチコJャgロ
ールスイツチ１８によつて設定されたピツチコントロー
ル信号ＰＣ，と加算され、この加算値が音高制御信号Ｔ
Ｃとして乗算回路４に供給される。乗算回路４は周波数
情報記憶装置３から供給される周波数情報数値Ｆに音高
制御信号ＴＣを乗算して、音高制御信号ＴＣに対応して
変化された周波数情報数値Ｆ′を送出する。したがつて
、周波数情報数値Ｆ′は制御信号ＶＳ，ＧＳ，ＡＳおよ
びピツチコントロール信号Ｐｃ，に対応して変花するこ
とになり、これに伴なつて後述詳記する楽音発音系にお
いてビブラート効果、グライド効果、アタツクピツチ効
果およびセント一定ピツチコントロニルスイツチ１８に
より設定された値だけセントー定で音高がずれた楽音が
得られることになる。次に、周波数情報数値Ｆ′は加算
器７に供給され、ここに於いてメモリ６から供給される
サイクル一定ピツチコントロールスイツチ５によつて設
定されたピツチコントロール信号ＰＣ２と加算され、こ
の加算値（Ｆ′＋ＰＣ２）が周波数情報数値Ｆ２として
出力される。この場合、ピツチコントロール信号ＰＣ２
は周波数情報数値Ｆ′に加算されて周波数情報数値Ｆ７
となるものであるために、この周波数情報数値Ｆ／／に
対応して発生される楽音はサイクル一定ピツチコントロ
ールスイツチ５による設定値だけ音高がずれた楽音とな
る。このようにして、ビブラート制御、グライド制御、
アタツクピツチ制御、セント一定のピツチコントロール
およびサイクル一定のピツチコントロールがなされた周
波数情報数値Ｆ″は、ゲート回路８を介してアキユーム
レータ９に導びかれる。アキユームレータ９は、周波数
情報数値Ｆ７をチヤンネル毎に累算する累算器と当該チ
ヤンネルの次回の累算まで１２タイムスロツト（同時最
大発音数に対応）間にわたつて累算値を保持するための
１２ステージ分の一時記憶回路を備えている。ア午ユー
ムレータ９の出力（累算値ＱＦ″）は波形メモ旧０に供
給されて該波形メモリ１０の読み出しを制御する。この
ため、アキユームレータ９の例えば上位６ビツトをデコ
ードし（下位ビツトは累算のためのみに利用される）、
所望の楽音１波形の振幅を時間軸にそつて例えば６４分
割して記憶している波形メモリ１０のためのアドレス信
号を得ている。波形メモリ１０から読出される楽音波形
は、エンベロープ波形発生器１１から供給されるアタツ
クおよびデイケイ等のエンベロープ波形と乗算され後、
サウンドシステム１２において適宜音色および音量制御
がなされて演奏音として発音される。ここで、周波数情
報記憶装置３からある午一データＫＤに対応した周波数
情報数値Ｆが発生され、この周波数情報数値Ｆが音高制
御信号ＴＣおよびピツチコントロール信号ＰＣ２によつ
て制御されて周波数情報数値Ｆ２となつた場合、アキユ
ームレータ９の累算器のモジユロ（法）をＭとし、また
同時最大発音数をＮとすれば、波形メモ［月０から読出
される楽音波形の周波数ｒはＴＳ として表わされる。

このように、午一データＫＤｉＣ対応した周波数情報数
値Ｆ２をア午ユームレータ９で順次累算し、この累算出
力をアドレス信号として所望の楽音１波形が記憶された
波形メモリ１０を読出して楽音波形を得る構成の電子楽
器は、例えば特願昭４８−４１９６４号（特開昭４９−
１３０２１３号）明細書において詳細に説明されている
ので、この部分の詳細説明は省略し、次にこの発明の要
旨となるＶＧＳ制御信号発生回路１３の詳細説明を行な
う。

第２図は第１図に示すＶＧＳ制御信号発生回路１３の一
例を示すプロツク図であつて、第１図と同一部分は同一
符号を用いて示してある。

同図において２０はタツチビブラートの選択とその深さ
設定を行なうタツチビブラート・デプス選択スイツチ、
２１はデイレイビブラートの選択とそのデイレイ時間を
設定するデイレイビブラート選択スイツチ、２２はビブ
ラートの深さを設定するビブラートデプス選択スイツチ
であり、これらはビブラート制御スイツチ１４を構成し
ている。この場合、タツチビブラート・デプス選択スイ
ツチ２０は町動接点ａと該タツチビブラートのオフを含
むＮ段階の深さ設定を相当する固定接点ｂ１〜Ｂｎを有
し、またデイレイビブラート選択スイツチ２１は町動接
点ａと該デイレイビブラートのオフを含むＮ段階のデイ
レイ時間設定を担当する固定接点Ｂ，〜Ｂｎを有し、更
にビブラートデプス選択スイツチ２２は町動接点ＡＩ：
：．Ｎ段階の深さ設定を担当する固定接点Ｂ，〜Ｂｎを
有している。２３はデイレイビブラート選択スイツチ２
１およびビブラートデプス選択スイツチ２２が共にオフ
（町動接点ａが固定接点ｂ１を選択）であることを検出
してタツチビブラートを可能にするタツチビブラートイ
ネーブル回路、２４はディレィビブラート選択スイツチ
２１において選択されたディレィ時間を検出し、この検
出されたデイレイ時間に対応した電圧信号を発生するデ
イレイ時間検出回路、２５はデイレイビブラート選択ス
イツチ２１の町動接点ａがオフ以外の固定接点Ｂ２〜Ｂ
ｎを選択しかつビブラートデプス選択スイツチ２２の町
動接点ａがオフを担当する固定接点Ｂ，を選択したこと
を検出して予め定められた深さ設定信号を発生する深さ
自動設定回路、２６はデイレイビブラート選択スイツチ
２１の町動接点ａがオフを担当する固定接点Ｂ，を選択
した場合には極めて高い周波数の信号を発生し、他の固
定接点Ｂ２〜Ｂｎが選択された場合には低い周波数の信
号を発生する。

電圧制御型発振器（以下ＶＣＯと称す）２７は第３図に
示すようにデイレイ時間検出回路２４からの出力電圧に
反比例した周波数の信号を発生する電圧制御型発振器（
以下ＶＣＯと称す）、２８はＶＣＯ２６およびＶＣＯ２
７からの出力信号を選択してクロツクパルスＣＰ，を送
出するクロツクセレクト回路、２９は午一アサイナ２か
らアタツクパルスＡＰが供給される毎にりセツトされて
クロツクパルスＣＰｌを順次カウントするカウンタ、３
０は入力端に供給される深さ設定信号ＤＰをカウンタ２
９のカウント出力に対応して変換した深さ制御信号ＤＰ
Ｃを発生するデプス変換回路であつて、タツチビブラー
トイネーブル回路２３からの゛１１信号が供給されると
入力信号ＤＰを変換せずにそのまま送出し、また後述す
るグライド・アタツクピツチ制御回路３１から６１８信
号が供給されると「１」の深さ制御信号ＤＰＣを強制的
に出力するように構成されている。３１はグライド制御
スイツチ１５の゛１″出力信号によつてグライド制御を
行ない、またアタツクピツチ制御スイツチ１６の０１″
出力信号によりアタツクパルスＡＰが供給される毎にア
タツクピツチ制御を行なうグライド・アタツクピツチ制
御回路、３２はビブラートスピード制御用の町変抵抗器
、３３はグライド・アタツクピツチのスピード制御を行
なう町変抵抗器、３４は町変抵抗器３２の出力電圧に対
応した周波数の信号を発生する電圧制御型発振器（以下
ＶＣＯと称す）、３５は町変抵抗器３３の出力電圧に対
応した周波数の信号を発生する電圧制御型発振器（以下
ＶＣＯと称す）、３６はタツチビブラートイネーブル回
路２３およびグライド・アタツクピツチ制御回路３１の
出力信号に基ずいてＶＣＯ３４あるいはＶＣＯ３５から
の出力信号を選択してクロツクパルスＣＰ２を送出する
クロツクセレクト回路、３７は発振器、３８は発振器３
７の発振出力信号を順次カウントするカウンタ、３９は
カウンタ３８のカウント出力値をアナログ信号に変換す
るデジタル・アナログ変換器、４０はキースィツチ回路
１から供給される鍵の左右移動に対応して変化する鍵タ
ツチ信号ＴＳとデジタル・アナログ変換器３９の出力信
号とを比較し、一致する毎に出力を発生する比較器、４
１は比較器４０から発生される出力信号の立上りを微分
する微分回路、４２はカウンタ３８の並列カウント出力
、微分回路４１の微分出力、グライド・アタツクピツチ
制御回路３１の出力信号、クロツクセレクト回路３６の
クロツクパルスＣＰ２および５ビツト１２ステージ（同
時最大発音数）の記憶部分を有するシフトレジスタによ
つて構成されたメモリ４３の出力信号をそれぞれ入力と
して該メモリ４３の記憶値を制御する比較・ゲート回路
、４４はメモリ４３の並列出力をその上位２ビツトの状
態によつて反転する反転回路、４５は反転回路４４の反
転動作を制御するノアゲート、４６はノアゲート４５の
出力によつて反転回路４４の出力信号値を所定値シフト
させる加算回路、４７は加算回路４６の出力値をデプス
変換回路３０の出力値に対応してシフトするとともに、
グライド・アタツクピツチ制御回路３１のアタツクピツ
チ制御時に出力されるアタツクピツチ信号ＡＣによつて
所定値が加算されてシフトされたビブラート制御信号Ｖ
Ｓ，グライト制御信号ＧＳ゛アタツク・ピツチ制御信号
ＡＳを発生するシフト回路、４８は加算器１７から出力
される各制御信号ＶＳ，ＧＳ，ＡＳとメモリ１９（第１
図）から供給されるピツチコントロール信号ＰＣ，との
加算値を、１０進数の「１」を中心として微小値ずつ変
化する、あるいは１０進数の「１」よりも所定値だけ下
がつた値から徐々に上昇変化する音高制御信号ＴＣに変
換する変換回路である。

以下、上記構成によるＶＧＳ制御信号発生回路１３の動
作を第４図〜第６図に示す具体化された回路図を用いて
詳細に説明する。

この発明を特徴ずけるグライド演奏およびアタツクピツ
チ演奏を説明する前に、第４図、第７図、第８図を用い
てデイレイビブラート演奏について説明する。

まず、デイレイビブラートを行なう場合には、デイレイ
ビブラート選択スイツチ２１の町動接点ａをオフを相当
する固定接点Ｂ，以外の固定接点Ｂ２〜Ｂ４のいずれか
に切替え設定するとともに、ビブラートデプス選択スイ
ツチ２２の可動接点ａをオフを担当する固定接点Ｂ，以
外の「★，卜昔，普，普，昔，「１」をそれぞれ担当す
る固定接点Ｂ２〜Ｂ８のいずれかに切替える。

この場合、デイレイビブラート選択スイツチ２１の固定
接点Ｂ，〜Ｂ，にはそれぞれデイレィ時間検出回路２４
を構成する抵抗４９ａ〜４９ｃが接続されており、この
抵抗４９ａ〜４９ｃの他端は共通の抵抗５０を介してア
ースされている。そして、この抵抗４９ａ〜４９ｃは例
えば１０ＫΩ，４７ＫΩ，１００ＫΩの順次増加する抵
抗値が与えられており、町動接点ａによつて選択された
固定接点Ｂ２〜Ｂ，に接続された抵抗４９ａ〜４９ｃと
抵抗５０との分圧電圧が該選択設定値に対応したディレ
ィ時間検出信号としてデイレイ時間検出回路２４から発
生される。したがつて、ディレィビブラート選択スイツ
チ２１の町動接点ａが固定接点Ｂ２〜Ｂ，に向うにした
がつてデイレイ時間検出回路２４の出力電圧は上昇する
ことになる。例えばデイレイビブラート選択スイツチ２
１の町動接点ａを固定接点Ｂ２に切替設定すると、デイ
レイ時間検出回路２４から最も低い電圧信号が発生され
る。このデイレイ時間検出回路２４から発生された低い
電圧信号はＶＣＯ２７に供給され、このＶＣＯ２７は第
３図に示すようにデイレイ時間検出回路２４から供給さ
れる電圧信号に反比例した高い周波数の信号を発生する
。一方、デイレイビブラート選択スイツチ２１の町動接
点ａが固定接点Ｂ２に切替設定されたことによつて、固
定接点ＢＩの出力は００″となり、この固定接点Ｂ，の
出力を制御入力とするＶＣＯ２６ば０”信号の供給に伴
なつて低い周波数の発振出力を送出する。

このような状態において、鍵盤部である鍵が押鍵される
と、この押鍵操作に対応して午一アサイナ２から該操作
鍵を表わすキーデータＫＤの割当てチヤンネル時間に対
応して１スロツトタイム時間幅のアタツクパルスＡＰが
発生される。

このアタツクパルスＡＰはカウンタ２９のインバータ５
１において反転されて各アンドゲート５１ａ〜５１ｄを
インヒビツトする。この結果、同時最大発音チヤンネル
数と同一の記憶ステージを有する各シフトレジスタ５２
ａ〜５２ｄのシフト出力が加算器５３ａ〜５３ｄを介し
て該シフトレジスタ５２ａ〜５２ｄの入力側に戻されな
くなり、これに伴なつてアタツクパルスＡＰの発生に対
応したチヤンネルの記憶内容がりセツトぎれる。このシ
フトレジスタ５２ａ〜５２ｄのりセツトされたステージ
が順次シフトして出力されると、土位２ビツトを担当す
るシフトレジスタ５２ｃ，５２ｄの出力信号が゛０”，
“０”となる。この結果、クロツクセレクト回路２８の
ナンドゲート５４の出力信号が０１１となり・、またオ
アゲート５５の出力を反転するインバータ５５ａの出力
信号が１ピとなる。したがつて、アンドゲート５６はＶ
ＣＯ２６から比較的低い周波数の発振出力信号が供給さ
れる毎に゛１１信号を発生し この１１Ｓｊ信号をオア
ゲート５７を介して最下位ビツトを担当する加算器５３
ａの午ヤリイイン端子ＣＩに供給する。

このため、カウンタ２９はアタツクパルスＡＰの供給毎
に該アタツクパルスＡＰの供給チヤンネル時間に対応し
たチヤンネル部分の記憶がりセツトされ、以後はＶＣＯ
２６が出力信号を発生する毎に該チヤンネルにおいて順
次１１１力切口算されることになる。そして、このカウ
ンタ２９の該チヤンネルのカウント値がＶＣＯ２６の発
振周期に基ずいて順次上昇し、上位２ビツトの信号が０
０１″になると、クロツクセレクト回路２８のナンドゲ
ート５４およびオアゲート５５の出力が共に０１″にな
り、これに伴なつてアンドゲート５８が動作可能となり
、ＶＣＯ２７から出力信号が発生される毎に該アンドゲ
ート５８から“１″信号が出力され、この６１１信号が
オアゲート５７を介してカウンタ２９の該チヤンネルの
カウント値に順次加算され続ける。そして、このカウン
タ２９の該チヤンネルのカウント値がＶＣＯ２７の発振
周期に基ずいて順次上昇すると、上位２ビツトの信号が
６１０″になる。しかし、この場合にはクロツクセレク
ト回路２８のナンドゲート５４およびオアゲート５５の
出力は何ら変化せず、カウンタ２９にはＶＣＯ２７の出
力信号がクロツクパルスＣＰｌとして供給され続けられ
る。ＶＣＯ２７の発振周期に基ずいてカウンタ２９のカ
ウント値が更に順次上昇し、上位２ビツトが１１１ンに
なると、クロツクセレクト回路２８のナンドゲート５４
の出力が“０″となり、これに伴なつてアンドゲート５
６，５８は共にインヒビツトされてＶＣＯ２６およびＶ
ＣＯ２７の出力信号に同期したクロツクパルスＣＰ，の
送出を中止する。このため、カウンタ２９の上位２ビツ
トカげ１１″となつたチヤンネルは、カウント動作を中
止してそのカウント値゛１１００″を保持し続けること
になる。したがつて、カウント値の上位２ビツトを出力
信号とするカウンタ２９の内容は、アタツクパルスＡＰ
の供給時にりセツトされ、カウンタ２９はＶＣＯ２６の
発振出力に対応した低い周期のクロツクパルスＣＰｌを
０００００″からカウントしてそのカウント値が００１
００”に達すると県ＶＣＯ２７の発振出力に対応した周
期のクロツクパルスＣＰｌをカウントしてそのカウント
値が０１１００″に達するとカウント動作を中止するこ
とになる。

この場合、カウンタ２９の土位２ビツトの出力が１００
″である期間、つまりカウント値がＴｔＯＯＯＯ″から
０００１１″に達するまでの時間がノンビブラート時間
Ｔ１であり、この時間Ｔ１はＶＣＯ２６の発振周波数に
よつて決定される。また、カウンタ２９の上位２ビツト
の出カカピ０１″である期間、つまりカウント値が００
１００″から６０１１１″に達するまでの時間が第１デ
イレイ時間Ｔ２′であり、またカウンタ２９の上位２ビ
ツトの出力が′″１０まである期間。つまりカウント値
が６１０００″から０１０１１″に達するまでの時間が
第２デイレル時間Ｔ２″であつて、これら各時間Ｔ２′
，Ｔ２″はデイレイビブラート選択スイツチ２１によつ
て選択設定された値に対応して発振しているＶＣＯ２７
の発振周波数によつて決定される。更にカウンタ２９の
上位２ビツトの出力が“１１１である期間、つまりカウ
ント値が″１１００″となつてカウント動作を停止して
いる時間が定常ビブラード時間Ｔ８であり、この時間Ｔ
８は該チヤンネル時間に次のアタツクパルスＡＰが供給
されるまで保持し続けられる。したがつて、カウンタ２
９は４つの状態、つまり時間Ｔｌ，Ｔ／，Ｔ２″，Ｔ３
を設定していることになり、これをまとめて見ると第３
表に示すようになる。次にデプス変換回路３０について
説明する。

デプス変換回路３０は、クロツクセレクト回路２８の出
力に対応して零からビブラートデプス選択スイツチ２２
の各固定接点Ｂ２〜Ｂ８からオアゲート５９ａ〜５９９
を介して供給される深さ設定信号ＤＰの値まで順次増加
する深さ制御信号ＤＰＣを発生するものであつて、入力
端６０ａ〜６０９に対する深さのウエート付けをビブラ
ートデプス選択スイツチ２２の各固定接点Ｂ２〜Ｂ８に
対応して「１］とした場合におけるカウンタ２９の上位
２ビツトの出力に対する出力端６１ａ〜６１ｅの出力変
化は第４表に示すようになつている。なお、出力端６１
ａ〜６１ｅには［−★」，［昔」！普」「１」のウエイ
ト付けがなされている。したがつて、例えばビブラート
デプス選択スイツチ２２の町動接点ａが最も深い値の「
１」にウエィト付けされた固定接点Ｂ８に接続されると
、該固定接点Ｂ８からの゛１″信号がオアゲート５９９
を介してデプス変換回路３０の入力端６０９に供給され
る。

この状態においてカウンタ２９の土位２ビツトの出力が
前述したように時間Ｔ，において′″００″になると、
アンドゲート６２ａ〜６２ｃがすべてインヒビツトされ
てその出力は１０″となり、これに伴なつてアンドゲー
ト６３ａ〜６３ｆがすべてインヒビツトされるために、
デプス変換回路３０の出力端６１ａ〜６１ｅにはすべて
出力が発生されず、深さ制御信号は「０」となる。次に
カウンタ２９の上位２ビツト出力が”０１１となつて時
間Ｔ２′になると、オアゲート６４ａ，６４ｂの出力が
“０１″となり、またインバータ６５ａ，６５ｂの出力
信号が″１０８となるためにアンドゲート６２ｃの出力
信号が′″１″となる。この結果、オアゲート６６ｃの
出力信号とアンドゲート６２ｃの出力信号とを入力とす
るアンドゲート６３ｄの出力信号が０１″となり、これ
に伴なつてオアゲート６７ａの出力信号が“１”となる
。この結果、インバータ６８ａ〜６８ｃの出力信号が０
０１ビ亡なり、これに伴なつてアンドゲート６９ａ〜６
９９のうち、アンドゲート６９９の出力信号のみが“１
１となり、この信号“１″がオアゲート７０ａを介して
出力端６１ａに出力されて「−」の深さを指定する深さ
制御信号ＤＰＣとなる。更に、カウンタ２９の上位２ビ
ツトの出力が゛１０”となつて時間Ｔｒになると、アン
ドゲート６２ｂの出力信号が゛１″となり、これに伴な
つてアンドゲート６３ｂ，６３ｅの出力信号が共に゛１
”となる。この結果、オアゲート６７ａ〜６７ｃの出力
信号が゛１１０″となり、これに伴なつてアンドゲート
６９ｅの出力信号のみが６１１となる。したがつて、オ
アゲート７０ａ，７０ｃの出力信号が“１″となつて出
力端６１ａ，６１ｃにそれぞれ「★」，「暑」が出力さ
れ、この結果「★」＋「暑」＝「暑」のウエイト付けが
なされた深さ制御信号ＤＰＣが出力される 次にカウン
タ２９の土位２ビツト出カカげ１１″となつて時間Ｔ３
になると、アンドゲート６２ａの出力信号が０ビとなり
、゜これに伴なつてアンドゲート６３ａ，６３ｃ，６３
ｆの出力信号力げ１″となる。この結果、オアゲート６
７ａ〜６７ｃの出力信号が゛１１１“となり、これに伴
なつてアンドゲ＝ト６９ａの出力のみが６１″となる。
アンドゲート６９ａの出力信号が０１８になると、オア
ゲートＲＯｅの出力信号が″′１″となつで出力端６１
ｅに「１」のウエイト付けがなされた深さ制御信号ＤＰ
Ｃが出力されるしたがつて、デプス変換回路３０は、前
記時間Ｔ１においてビブラートの深さを零とし、時間Ｔ
２′，Ｔ２７，Ｔ，においてビブラートデプス選択スイ
ツチ２２において選択設定された深さをほぼ３段階に分
けて順次増加していることになり、このデイレイビブラ
ートの深さが段階的に増加する時間Ｔ２′＋Ｔ２″−Ｔ
２がデイレイビブラートのデイレイ時間となつてデイレ
イビブラート選択スイツチ２１の選択設定によつて変化
する。この場合、デイレイビブラート選択スイツチ２１
の可動接点ａが固定接点Ｂ２に切替わり、またビブラー
トデブス選択スイツチ２２の町動接点ａが固定接点Ｂ８
に切替わつたことによつて、アンドゲート７１の出力信
号が“０７となる。

また第５図のグラィド制御スイツチ１５およびアタツク
ピツチ制御スイツチ１６が共にオフとなつていることか
らグライド・アタツクピツチ制御回路３１のアンドゲー
ト７２、オアゲート７３，７４およびアンドゲート７５
の出力信号がすべて６０”となる。この結果、アンドゲ
ート７１の出力信号を入力とするアンドゲート７６およ
びオアゲート７４の出力信号を反転して入力とするアン
ドゲートJモVの出力信号が００″となり、これに伴なつ
てオアゲート７３の出力信号１０″とアンドゲートJモ
Vの出力信号゛０″とを入力とする比較・ゲート回路４
２のノアゲート７８の出力信号が゛１”になる。このノ
アゲート７８の出力信号１１″はアンドゲート７９ａ〜
７９ｅにそれぞれ供給される。この場合、アンドゲート
８０ａ〜８０ｅはアンドゲートJモVの出力信号６０″に
よつてすべてインヒビツトされ、またオアゲート７３の
出力信号も゛０７であることから、アンドゲート７９ａ
〜７９ｅオアゲート８１ａ〜８１ｅ加算器８２ａ〜８２
ｅおよび１２ステージのシフトレジスタ８３ａ〜８３ｅ
は５ビツト１２ステージのカウンタを構成することにな
り、最下位ビツトを担当する加算器８２ａの午ヤリイイ
ン端子ＣＩにパルス信号ＣＰ２が供給される毎に該チヤ
ンネルの現在のカウント値（シフトレジスタ８３ａ〜８
３ｅの記憶値）に゛１″を加算して再びシフトレジスタ
８３ａ〜８３ｅに保持することになる。このカウント動
作により該チヤンネルのカウント値が″１１１１１″と
なつてフルカウント値になるとオーバフローして１００
０００″から再びカウントを開始する。したがつて、こ
のカウンタの出力信号は周期関数となる。次に、このカ
ウンタの加算器８２ａに供給されるカウントパルスＣＰ
２について説明する。アンドゲート７１（第４図）およ
びオアゲート７４の出力信号が゛０″であることから、
クロツクセレクト回路３６のインバータ８４ａ，８４ｂ
の出力信号は共に゛１″となり、アンドゲート８５ａか
らはＶＣＯ３４の出力に同期したパルス信号が出力され
、このパルス信号はオアゲート８６を介して加算器８２
ａの午ヤリイィン端子ＣＩにクロツクパルスＣＰ２とし
て供給される。したがつて、この場合における前述した
カウンタは、ＶＣＯ３４の出力をカウントしていること
になり このカウントスピードは町変抵抗３２によつて
決定されることになる。次に、。

０００００″から″１１１１１″までＶＣＯ３４の発振
周波数に基ずいて変化するシフトレジスタ８３ａ〜８３
ｅの並列５ビツト出力信号は反転回路４４に供給される
。

この場合、オアゲート７４の出力信号を各チヤンネル毎
に記憶する１２ステージのシフトレジスタ８７の出力信
号およびアンドゲート７１（第４図）の出力信号は共に
００１であるために、ノアゲート４５の出力信号ば１”
となる。このノアゲート４５の出力信号６１１はアンド
ゲート８９ｄ１アンドゲート９０およびインバータ１０
０にそれぞれ供給される。この状態において、メモリ４
３の並列５ビツト出力信号が第７図ａに示すように００
００００″から１１１１１１１まで順次変化すると反転
回路４４からは第７図ｂに示すように上位２ビツトが一
致しない場合には下位４ビツトを反転した出力信号を送
出する。つまり、第７図に示すように００００００″を
基準として０１１１１１″までの変化を１〜３２ステツ
プとした場合、反転回路４４の入力信号を示す第７図ａ
において、上位２ビツトが゛００″である期間、つまり
第１〜第８ステツプにおいては、シフトレジスタ８３ｄ
，８３ｅの出力信号を入力とするイクスクルーシブオア
ゲー口０１の出力信号が゛０″となり、これに伴なつて
アンドゲート９０の出力信号も“０″となつてこの信号
００″をインバータ１０３において反転した信号を入力
とするアンドゲート８９ａ〜８９ｃはすべてイネーブル
される。一方、アンドゲート９０の出力信号゛０″を入
力するアンドゲ山卜１０２ａ〜１０２ｃはすべてインヒ
ビツトされる。従つてシフトレジスタ８３ａ〜８３ｃの
出力信号がそのままアンドゲート８９ａ〜８９ｃ１オア
ゲート１０４ａ〜１０４ｃを介して出力される。また、
アンドゲー口０２ｄはシフトレジスタ８３ｅの出力信号
００７によつてインヒビツトされ、アンドゲート８９ｄ
はインバータ１００の出力信号６０″によつてインヒビ
ツトされているために、オアゲー口０４ｄの出力信号は
００１となる。更にシフトレジスタ８３ｅの出力信号は
反転回路４４の最上位ビツトとしてそのまま出力される
。したがつて、入力信号の上位２ビツトの信号が共に″
００″である第１〜第８ステツプ（第７図ａ）において
は、反転回路４４の出力信号は第７図ｂに示すように入
力信号と同じになる。次ｔ（、第７図ａに第９〜１６ス
テツプで示すように、入力信号の上位２ビツトが６０１
″の場合には、イクスクルーシブオアゲート１０１の出
力信号が０１１となり、これに伴なつてアンドゲート９
０の出力信号も０１れとなる。この結果、アンドゲート
９０の出力を入力するアンドゲート１０２ａ〜１０２ｃ
のみがイネーブルされ シフ）トレジスタ８３ａ〜８３
ｃの出力信号がインバータ１０５ａ〜１０５ｃにおいて
すべて反転されて出力される。

また、オアゲー口０４ｄの信号は、前述した場合と同様
にアンドゲート８９ｄ，１０２ｄがインヒビツトされて
いるために６０、となる。したがつて、このように上位
２ビツトが００１″である信号が入力された場合には、
第７図ｂに示すように入力信号の下位４ビツトを反転し
た状態の信号が出力されることになる。更に、第７図ａ
に第１７〜２４ステツプで示すように、上位２ビツトが
０１０１である信号が入力された場合には、前述した第
９〜１６ステツプの場合と同様に第７図ｂに示すように
入力信号の下位４ビツトの信号が反転された出力信号が
反転回路４４から送出される。次に、第７図ａに第２５
〜３２ステツプで示すように、上位２ビツトが６１１２
である信号が入力されると、イクスクルーシブオアゲー
ト１０１が出力信号６０″を発生し、第１〜８ステツプ
の場合と同様に入力信号をそのまま出力する。したがつ
て、この反転回路４４はＩｌＯＯＯＯＯ″から″１１１
１１″まで連続的に一方向に変化する入力信号を土昇、
下降の変化を有する三角波信号に変換していることにな
り、この信号がビブラート信号ＶＳ′ となる。このよ
うにして作られた三角波状に変化するビブラート信号Ｖ
Ｓ′は、加算回路４６を構成する加算器１０６ａ〜１０
６ｅに供給され、該加算回路４６において下位２ビツト
を担当する加算器１０６ａ，１０６ｂにノアゲート４５
の出力信号０１″が加算されて第７図ｃに示すように変
換される。

これは、ビブラート演奏を行なうと楽音ピツチの平均が
下がつて聞こえるのを防止するために、１０進数の「３
」を加算してピツチを予め多少高くしておくためのもの
である。このようにして作られたビブラート信号ＶＳ′
は、シフト回路４７（第６図）に供給されてデプス変換
回路３０から供給される深さ制御信号ＤＰＣによつてそ
の値が変化される。

つまり、深さ制御信号ＤＰＣが「１」である場合を基準
にして、深さ制御信号ＤＰＣに対応した値のビブラート
制御信号ＶＳを送出する。つまり、例えばシフト回路４
７の入力端子１０７ｅにデイレイビブラートの最大深さ
を「１」とするために信号゛１”が供給されると、アン
ドゲー口０８ａ〜１０８ｅがイネーブルされ、ビブラー
ト信号ＶＳ′（５ビツトの信号）がアンドゲート１０８
ａ〜１０８ｅおよびオアゲート１０９ｃ，１０９ｅ，１
０９９，１０９１，１０９ｋを介してそのままの状態で
加算器１１０ｂ〜１１０ｆ０）Ａ入力端に供給される。
この場合、加算器１１０ｂ〜１１０ｆ０）Ｂ入力端はす
べて″０”であるために、加算器１１０ｂ〜１１０ｆか
らは入力信号がそのまま出力される。したがつて、この
場合には、入カビブラート制御信号ＶＳ′がそのまま出
力されて深さ「１］のビブラート制御信号ＶＳとなる。
次にデブス変換回路３０によつてビブラートの深さが「
旦」に指定された場合、つまり入力端１０７ｂ，１０７
ｄに信号０１″が供給された場合には、アンドゲート１
１４ａ〜１１４ｆおよびオアゲート１０９ｂ，１０９ｄ
，１０９ｆ，１０９ｈ，１０９ｊ，１０９ｔを介して加
算器１１０ａ〜１１０ｆのＢ入力端に供給される一倍さ
れたビブラート信号ＶＳ′と、アンドゲート１１１ａ〜
１１１ｆ，オアゲート１０９ａ，１０９ｃ，１０９ｅ，
１０９９，１０９１，１０９ｋを介して加算器１１０ａ
〜１１０ｆ０）Ａ入力側に供給される一倍されたビブラ
ード信号Ｖｓ′とが加算されて 旦倍されたビブラート
制御信号ＶＳが送出される。また、入力端１０７ａ，１
０７ｄに信号“１″が供給されると、アンドゲート１１
３ａ〜１１３ｆから出力される１倍されたビブラート信
号Ｖｓ′とアンドゲー口１１ａ〜１１１ｆから出力され
る一倍されたビブラート信号Ｖｓ′とが加算されて 旦
倍されたビブラート制御信号ＶＳが発生される。更に、
入力端１０７ｄに信号３１１が供給された場合には、ア
ンドゲート１１１ａ〜１１１ｆから出力される一倍され
たビブラート制御信号ＶＳが出力される。また、シフト
回路４７においては出力ビブラード制御信号ＶＳの最上
位ビツト信号は最上位加最器１１０ｆの出力信号とシフ
トレジスタ８７（第５図）の出力信号を入力とするオア
ゲート１１５の出力信号によつて形成されている。この
ように、デブス回路変換３０から供給される深さ制御信
号ＤＰＣによつてシフト制御されたビブラート制御信号
ＶＳは、加算器１７においてメモリ１９から供給される
セント一定ピツチコントロール信号ＰＣｌと加算されて
出力される。なお、このセント一定ピツチコントロール
信号ＰＣｌは、発生される全ての楽音の音高を所定のセ
ント量だけ全体的に変化させて楽音のピツチコントロー
ルを行なうための信号であり、セント一定ピツチコント
ロールスイツチ１８の操作に従つてメモリ１９から所定
のセント量を示す信号が読み出されてセント一定ピツチ
コントロール信号ＰＣｌとして出力される。この加算器
１７の出力信号は、十進数の「１］を中心として微少値
ずつ変化させるために、変換回路４８において最上位ビ
ツトが５ビツトに分けられ、その最上位ビツト信号がイ
ンバータ１１６で反転されて実数部を表わす信号となり
、他の１０ビツトが小数部を表わす信号となる。したが
つて、前述した第７図ｃに示す「１」のビブラート制御
信号ＶＳは、変換回路４８において最大値１．００００
１０１０（２進数）＋１．０３９０６２（１０進数）か
ら最小値０。１１１１１０１１（２進数）＋０．９８０
４６８７（１０進数）の範囲にわたつて変化する信号と
なり、これをグラフで表わすと第７図ｄに示すようにな
る。

このようにして変換されて変換回路４８から出力される
音高制御信号ＴＣを乗算回路４（第１図）において周波
数情報記憶回路３から供給され゛る押鍵に対応した周波
数情報数値Ｆに乗算することにより発生楽音の音高を変
化させてビブラート効果音を発音させる。

この場合、デプス変換回路３０は、第４表で示したよう
にカウンタ２９のカウント出力に対応して深さ制御信号
ＤＰＳを順次増加するために、変換回路４８から乗算回
路４に供給される音高制御信号ＴＣもこれに伴なつて変
化し、サウンドシステム１２から発生される楽音の音高
変化は第８図に示すようになる。つまり時間Ｔ，で示す
ノンビブラート時間においてはビブラート効果は得られ
ず、デイレィ時間Ｔ２′，Ｔ２″においてはビブラート
効果の深さが階段的に上昇し、時間Ｔ３においてビブラ
ートデプス選択スイツチ２２によつて選択設定された値
の深さを有するビブラート効果となつてデイレイビブラ
ート効果音が得られる。この場合、第８図におけるデイ
レイ時間Ｔ／＋Ｔ２７＝Ｔ２は、前述したようにデイレ
イビブラート選択スイツチ２１の選択設定に対応して発
振周波数が変化するＶＣＯ２７の出力によつて決定され
るものであり、このデイレィビブラート選択スイツチ２
１によつて自由に町変できる。以上の説明がデイレイビ
ブラート効果の通常操作時における動作説明である。次
に、ビブラートデブス選択スイツチ２２をオフした状態
、つまり町動接点ａを固定接点ｂ１に接続した状態のま
までデイレイビブラート選択スイツチ２１の町動接点ａ
をオフ以外の固定接点Ｂ２〜Ｂ４に切替えて所望のデイ
レイ時間Ｔ２を選択設定すると、従来の電子楽器では深
さ設定がなされていないためにビブラート効果音が得ら
れなくなる。

しかし、この実施例においては、デイレイ時間検出回路
２４の出力とビブラートデプス選択スイツチ２２のオフ
選択、つまり固定接点Ｂ，の出力を入力とするアンドゲ
ート１１７の出力信号６１”をオアゲート１１８を介し
てデプス（変換）回路３０に「旦」の深さ設定信号ＤＰ
として強制的に供給する深さ自動設定回路２５が設けら
れているために、ディレイビブラートを得る場合にビブ
ラートデプス選択スイツチ２２を誤操作しても、予め定
められた深さのデイレイビブラート効果音が発生されて
語操作によるデイレイビブラート音の発音停止が防止さ
れ、これによつてビブラート制御スイツチ１４の操作ヒ
が大幅に向上する。ノーマルビブラート効果音を得る場
合には、デイレイビブラート選択スイツチ２１の町動接
点ａをデイレイ時間のオフを担当する固定接点ｂ１に接
続するとともに、ビブラートデブス選択スイツチ２２の
町動接点ａを固定接点Ｂ２〜Ｂ８のいずれＰ）に接続し
てビブラ＝トの深さを設定する。

デイレイビブラート選択スイツチ２１の町動接点ａを固
定接点ｂ１に接続すると、ＶＣＯ２６に０１″信号が供
給されてＶＣＯ２６が極めて高い周波数で発振する。こ
の状態において、鍵盤部においてある鍵が押鍵されると
、これに伴なつて午一アサイネ２からアタツクパルスＡ
Ｐが発生される。

アタツクパルスＡＰが発生されたチヤンネル時間に対応
するカウンタ２９の該チヤンネルの計数値がりセツトさ
れると、クロツクセレクト回路２８がＶＣＯ２６の高速
パルス信号を選択してカウンタ２９に供給する。したが
つて、カウンタ２９は高速パルスをカウントしてノンビ
ブラート時間Ｔ，が実質的に零とみなせる程度の極めて
短い時間となる。次に、カウンタ２９の上位２ビツト，
の出力が′ＩＩＯｌ″になると、クロツクセレクト回路
２８は前述した場合と同様にＶＣＯ２７の出力を選択し
てカウンタ２９に供給する。この場合、デイレイビブラ
ート選択スイツチ２１の町動接点ａが固定接点ｂ１を選
択しているためにデイレイ時間検出回路２４からＶＣＯ
２７に供給される制御信号の電圧は零となり、ＶＣＯ２
７は第３図に示すように発振周波数が極めて高い状態に
ある。（したがつて、カウンタ，２９の前述したディレ
ィ時間Ｔ／，Ｔ２″は一瞬の内に通過して時間Ｔ３とな
つて、ビブラートデプス選択スイツチ２２で選択設定さ
れた深さのビブラート効果音が発生される。この結果、
押鍵操作とほぼ同時にビブラートデプス選択スィツチ２
２によつて選択設定された深さのノーマルビブラート効
果音が得られることになる。したがつて、このように構
成された回路においては、１つのビブラート回路でデイ
レイビブラート選択スイツチ２１を操作するのみでデイ
レイビブラートとノーマルビブラートが極めて容易に得
られ″る。鍵の左右動に対応して音高が変化するタツチ
ビプラート効果音を得る場合には、デイレイビブラート
選択スイツチ２１およびビブラートデプス選択スイツチ
２２の町動接点ａをともに固定接点Ｂ，に接続してオフ
状態にするとともに、タツチビブラート選択スイツチ２
０の町動接点ａを固定接点Ｂ２〜Ｂ８のいずれかに接続
してタツチビブラートにおけるビブラートの深さを設定
する。ディレイ曇ビブラート選択スイツチ２１およびビ
ブラートデプス選択スイツチ２２をオフにすると、タツ
チビブラートイネーブル回路２３を構成するアンドゲー
ト７１の出力信号が１１１となる。

この出力信一号″１１はタツチビブラートデプス選択ス
イツチ２０の選択設定された固定接点Ｂ２〜Ｂ８を介し
てデプス変換回路３０に深さ設定信号ＤＰとして供給さ
れる。また、アンドゲート７１の出力信号゛１れはγン
ドゲート７６（第５図）に供給される。この状態におい
て図示しない鍵盤部において、押鍵しながら該鍵を左右
動すると、この鍵の左右動に対応したアナログ量の鍵タ
ツチ信号ＴＳがキースイツチ回路１から比較器４０に供
給される。

比較器４０は発振器３７の出力をカウントするカウンタ
３８のカウント出力値を入力としてのこぎり波状の出力
を送出しているデジタル・アナログ変換器３９の出力と
鍵タツチ信号ＴＳとを切較し、両信号が一致する毎に出
力信号を反転する。この比較器４０の出力信号は、微分
回路４１においてその立上り部分が微分されて微分パル
スが送出される。この微分パルスはアンドゲートＲ６、
アンドゲートJモVを介して比較・ゲート回路４２に供給
される。比較・ゲート回路４２はアンドゲートJモVから
パルスが供給される毎にノアゲート７８の出力信号が“
０１に反゛転してアンドゲート７９ａ〜７９ｅをインヒ
ビツトし、これによつてカウンタ動作を中止させる。ま
た、アンドゲート７ｒから出力信号“１せがパルス的に
発生されると、アンドゲート８０ａ〜８０ｅがイネーブ
ルされてカウンタ３８の並列５ビツトのカウント出力信
号がアンドゲート８０ａ〜８０ｅ、オアゲート８１ａ〜
８１ｅおよび加算器８２ａ〜８２ｅを介してメモリ４３
を構成するシフトレジスタ８３ａ〜８３ｅに記憶される
。したがつて、この場合におけるカウンタ３８、デジタ
ル・アナログ変換器３９、比較器４０、微分回路４１、
アンドゲート７６，７７および比較・ゲート回路４２は
、午一スイツチ回路１から供給される鍵タツチ信号ＴＳ
を対応する５ビツトのデジタル信号に変換するアナログ
・デジタル変換部を構成していることになる。なお、ア
ンドゲートｒ１の出力信号が１１１となつた状態におい
ては、インバータ８４ａ，８４ｂの出力信号が５０１イ
となり、これに伴なつてアンドゲート８５ａ，８５ｂが
共にインヒビツトされてクロツクセレクト回路３６から
は出力パルスが送出されず、加算器８２ａ〜８２ｅは加
算動作を行なわない。この結果、メモリ４３を構成する
５ビツト・１２ステージのシフトレジスタ４３は、キー
スイツチ回路１から供給されるタツチ信号ＴＳに対応し
た並列５ビツト信号を順次記・憶して送出することにな
り、このメモル４３からはタツチ信号ＴＳに対応したビ
ブラート制御信号ＶＳが出力されることになる。次に反
転回路４４はアンドゲート７１（第４図）の出力信号が
０１″となつたことによつて、ノアゲート４５の出力信
号が“０″となり、これに伴なつて反転動作を行なわず
に入力信号をそのまま出力する。また、ノアゲート４５
の出力信号力げ０６となつたことによつて、加算回路４
６も加算動作を行なわずに入力信号をそのまま出力する
。したがつて、このタツチビブラート時においては、反
転回路４４および加算回路４６はメモリ４３の出力信号
わただ単に通過させてシフト回路４７に供給することに
なり、シフト回路４７はデプス変換回路３０から供給さ
れる深さ制御信号ＤＰＣに対応してシフト動作を行なう
。この場合、アンドゲート７１の出力信号“１１は、デ
プス変換回路３０のオアゲート６４ａ，６４ｂにも供給
されるために、アンドゲート６２ａの出力信号が０１７
となり、これに伴なつてアンドゲート６３ａ，６３ｃ，
６３ｆがイネーブルされてデプス変換回路３０からはタ
ツチビブラートデプス選択スイツチ２０によつて選択設
定された深さ制御信号ＤＰＣが常時出力されている。し
たがつて、シフト回路４７はメモリ４３から出力される
鍵タツチ信号ＴＳに対応したビブラート制御信号ＶＳを
タツチビブラート・デプス選択スイツチ２０によつて選
択設定された深さだけシフトして、該制御信号ＶＳの深
さ制御を行ない、この深さ制御されたビブラート制御信
号ＶＳを前述と同様に加算器１７および変換回路４８を
介して乗算器４（第１図）に音高制御信号ＴＣとして供
給する。この結果、サウンドシステム１２からは、鍵盤
部の鍵の左右動に対応して音高および周期が変化するタ
ツチビブラート効果音が得られる。次に、この発明を特
徴ずけるグライド演奏とアタツクピツチ演奏について、
第５図、第６図、第９図、第１０図を用いて詳細に説明
する。

グライド演奏 グライド演奏を行なう場合には、グラィド制御スイツチ
１５をオンにする。

これによつて、このスイツチ１５がオンされている間オ
アゲート７３，７４の出力信号が連続して６１間となる
。この結果、オアゲート７４の出力信号゛１ゝの反転信
号を入力とするγンドゲートJモVの出力信号が“０８と
なり、この出力信号“０″によつてアンドゲート８０ａ
〜８０ｅがすべてインヒビツトされる。また、オアゲー
ト７３の出力信号が０１１となることにより、ノアゲー
ト７８の出力信号が“０１となつてアンドゲート７９ａ
〜７９ｅがすべてインヒビツトされる。これにより、カ
ウンタ３８のカウント出力およびシフトレジスタ８３ａ
〜８３ｅの出力がオアゲート８１ａ〜８１ｅを介して加
算器８２ａ〜８２ｅに入力されるのを阻止する。また、
オアゲート７３の出力信号が“１止となることにより、
この信号０１１がオアゲート８１ａ，８１ｂを介して下
位２ビツトを担当する加算器８２ａ，８２ｂのみに供絵
される。この結果、加算器８２ａ，８２ｂからは各チヤ
ンネル時間において信号“１″が出力され、加算器８２
ｃ〜８２ｅからは各チヤンネル時間において信号００″
が出力されることになる。したがつて、比較・ゲート回
路４２からは、グライド制御スイツチ１５がオンされて
いる間中６０００１１″なる初期値が各チヤンネル時間
において連続して送出され続けられ。この００００１１
″なる信号メモリ４３がシフトレジスタ８３ａ〜８３ｅ
の全ステージに書き込まれる。これにより、メモリ４３
からはグライド制御スイツチ１５がオンされている間。
全てのチヤンネル時間において００００１１″の初期値
が繰り返し出力される。また、ノアゲート４５はシフト
レジスタ，８７を介してオアゲート７４の出力信号゛１
スが供給されるために。その出力信号は全てのチヤンネ
ル時間において″０″となる。これにより、この出力信
号１００を入力とする゜反転回路４４においては、イン
バータ１００および１０３の出力信号が“１″となつて
アンドゲート８９ａ〜８９ｄが動作可能となり。メモリ
４３の出力信号“０００１１″をアンドゲート８９ａ〜
８９ｄ０オアゲート１０４ａ〜１０４ｄを介してそのま
まカロ算回路４６に供給する、そして、加算回路４６に
おいても、ノアゲート４５の出力信号が゛０″であるた
め、反転回路４４から入力された信号をそのまま出力す
る。従つて、メモリ４３から出力される８０００１１１
なる信号は反転回転４４および加算回路４６を介してそ
のままシフト回路４７に供給きれる。一方、デプス変換
回路３０（第４図）はオアゲート６７ａ〜６７ｃにシフ
トレジスタ８７の出力信号０１〜が供給されることによ
り、各チヤンネル時間において「１」を示す深さ制御信
号ＤＰＣを出力する。

このため、第６図に示すように、シフト回路４７におい
ては、アンドゲート１０８ａ〜１０８ｅが動作可能とな
つて 上述したメモリ４３の出力信号１０００１１″を
このアンドゲート１０８ａ〜１０８ｅおよびオアゲート
１０９ｃ，１０９ｅ，１０９９，１０９１，１０９ｋ，
を介して加算器１１０ｂ〜１１０ｆ０）Ａ入力に供給す
る。なおこの場合、〃口算器１１０ａ０）Ａ入力および
加算器１１０ａ〜１１０ｆの各Ｂ入力は全て００１であ
る。この結果、加算器１１０ｆ〜１１０ａからは“００
０１１０１なる信号が出力される。そして、この信号６
０００１１０１の最上位ビツトのさらに上位にオアゲー
ト１１５の出力信号が付加されてグライド制御信号ＧＳ
としてシフト回路４７から出力されるが、オアゲート１
１５にはシフトレゲスタ８７の出力信号１１１が入力さ
れているため、グラィド制御信号ＧＳは０１０００１１
０１となる。このグライド制御信号ＧＳは、加算器１７
でメモリ１９からのピツチコントロール信号ＰＣｌと加
算された後に変換回路４８に供給されるが、いまピツチ
コントロール信号ＰＣｌを「０」とすれば、グライド制
御信号ＧＳ７ｌＯＯＯｌｌＯｌがそのまま変換回路４８
に供給される。

変換回路４８においては、入力される信号の最上位ビツ
ト信号をインバータ１１６で反転して音高制御信号ＴＣ
の整数部を表わす信号として出力するとともに、その下
位１０ビツトに入力信号の各ビツト信号を第６図の接続
に従つて割り当てて音高制御信号ＴＣの小数部として出
力する。この結果、グライド制御信号ＧＳが７１０００
１１０″のときに変換回路４８から出力される音高制御
信号ＴＣは８０．１１１１０００１１０″（１０進数「
「０．９４３３５９３７５」）となる。以上のように、
グライド制御スイツチ１５がオンされている期間におい
ては、シフト回路４７から各チヤンネル時間に出力され
るグライド制御信号ＧＳは全て″′１０００１１１とな
り、これにより変換回路４８から各チヤンネル時間に出
力される音高制御信号ＴＣは全て「０．９４３３５９３
７５］（１０進数）となる。

そして、この音高制御信号ＴＣが乗算回路４（第１図）
に供給されて周波数Ｚｄ情報記憶回路３（第１図）から
出力される周波数情報数値Ｆと乗算されることにより、
各チヤンネルで発生される楽音の音高は、第９図に示す
ようにグライド制御スイツチ１５のオン（時間Ｔ，）と
同時に低下し、該スイツチ１５のオン中はこの状態を保
持し続ける。

次に、グラィド制御スイツチ１５を第９図の時間Ｔ２に
おいてオフすると、オアゲート７３（第５図）の出力信
号が００１となり、ノアゲート７８の出力信号が全ての
チヤンネル時間において″１１となつてアンドゲート７
９ａ〜７９ｅがイネーブルされる。

この結果、メモリ４３の各シフトレジスタ８３ａ〜８３
ｅの出力信号が各加算器８２ａ〜８２ｅを介して各シフ
トレジスタ８３ａ〜８３ｅの入力側に戻されることにな
り、これによつて加算器８２ａ〜８２ｅ，シフトレジス
タ８３ａ〜８３ｅ１アンドゲート７９ａ〜７９ｅおよび
オアゲート８１ａ〜８１ｅによつて時分割で各チヤンネ
ル毎にそれぞれカウント動定を行なうカウンタが構成さ
れる。一方、メモリ４３のシフトレジスタ８３ａ〜８３
ｅの各ステージには上述のように初期値００００１１″
が強制的に書き込まれていることから、オアゲート１１
ｒの出力信号は全てのチヤンネル時間において７１１で
ある。したがつて、このオアゲート１１７の出力信号′
″１″、アタツクパルスＡＰを反転した信号０１１およ
びシフトレジスタ８７の出力信号０１″を入力とするγ
ンドゲート７５の出力信号０１１は、オアゲート７４を
介してシフトレジスタ８７の入力側に戻されて保持し続
けられる。また、オアゲート７４が出力信号０１“を送
出し続けることによつて、クロツクセレクト回路３６の
アンドゲート８５ｂが全てのチヤンネル時間においてイ
ネーブルされて町変抵抗器３３の設定値に対応して周期
が変化するＶＣＯ３５の出力パルスがアンドゲート８５
ｂ１オアゲート８６を介して送出される。この場合、ア
ンドゲート８５ａはアンドゲート７１（第４図）の出力
信号０１１を入力するインバータ８４ａの出力信号３０
１によつてインヒビツトされているので、ＶＣＯ３４の
出力パルスは阻止されている。ＶＣＯ３５の出力パルス
はクロツクパルスＣＰ２としてカロ算器８２ａのキャリ
ー入力Ｃｉに供給される。これにより、メモリ４３のシ
フトレジスタ８３ａ〜８３ｅから時分割出力される各チ
ヤンネルの出力信号の最下位ビツトに対してクロツクパ
ルスＣＰ２の発生タイミングで繰り返し“１クが加算さ
れるので、メモリ４３から時分割出力される各チヤンネ
ルの信号は、それぞれ第７図ａの第４〜第３２ステツプ
に示すように初期値００００１１７から″１１１１１″
に向けて順次増大する。このように順次変化するメモリ
４３の出力信号は、上述したように反転回路４４、加算
回路４６を介してそのままシフト回路４７に供給され、
その上位にオアゲー口１５の出力信号６１１が付加され
てグライド制御信号ＧＳとして出力される。これにより
〜シフト回路４７から各チヤンネル時間に出力されるグ
ライド制御信号ＧＳはそれぞれ０１０００１１０″１１
００１０００″，。１００１０１０８，・・・・・・１
１１１１１１０″と順次変化する。

このグライド制御信号ＧＳが加算器１７を介して変換回
路４８に入力されると、変換回路４８からは「０．９４
３３５９３７５］，「０．９４５３１２５」，「０．９
４７２６５６２５」，・・・・・・，「０．９９８０４
６８７５」（いずれも１０進数）と順次変化する音高制
御信号ＴＣが各チヤンネル時間においてそれぞれ出力さ
れることになる。

従つて、グライド制御スイツチ１５をオンからオフに切
換え操作すると、各チヤンネルで発生される楽音の音高
は第９図に時間Ｔ２〜Ｔ３で示すようにそれぞれ基準の
音高（グライド制御スイツチ１５をオンする前の音高）
に向つて徐々に上昇する。

この場合、音高の上昇速度は可変抵抗器３３の設定値に
対応してＶＣＯ３５の発振周波数によつて決定される。
メモリ４３の各チヤンネルの出力信号の内容が６０００
００１から６１１１１１１に向つて順次変化し、やがて
″１１１１１″に達するとオーバフローして１００００
０″に変化する。

この結果、メモリ４３の出力信号の各ビツト信号を入力
するオアゲー口１７の出力信号は６０８となり、これに
よつてアンドゲート７５の出力信号が゛Ｏ″となつてシ
フトレジスタ８７の各ステージの記憶が解除され、その
出力信号は全てのチヤンネル時間において００″となる
。シフトレジスタ８７の出力信号が００″になると、オ
アゲート７４の出力信号も６０７となり、クロツクセレ
クト回路３６内のアンドゲート８５ｂもインヒビツトさ
れてＶＣＯ３５の出力パルスが阻止される。これにより
、加算器８２ａ〜８２ｅ，シフトレジスタ８３ａ〜８３
ｅの部分からなるカウンタにクロツクパルスＣＰ２が供
給されなくなるのでそのカウント動作は停止する。この
結果、メモリ４３のシフトレジスタ８３ａ〜８３ｅの各
チヤンネル時間の出力信号は全て１０００００″の状態
に保持される。また、シフトレジスタ８６の出力信号が
１０８になると、デプス変換回路３０のオアゲート６７
ａ〜６７ｃの出力信号もすべで０”となり、これに伴な
つてデプス変換回路３０からシフト回路４７へ供給され
る深さ制御信号ＤＰＣがなくなる。

これにより、シフト回路４７においては、全てのアンド
ゲート１０８ａ〜１０８ｅ，１１１ａ〜１１１ｒ，１１
２ａ〜１１２ｆ，１１３ａ〜１１３ｆ，１１４ａ〜１１
４ｆがインヒビツトされて加算器１１０ａ〜１１０ｆの
出力信号は６００００００″となり、しかもシフトレジ
スタ８７の出力信号を入力するオアゲー口１５の出力信
号も゛０８となるので、シフト回路４７から出力される
グライド制御信号ＧＳは全てのチヤンネルに関して６０
００００００１となる。この結果、変換回路４８から出
力される音高制御信号ＴＣは４１．０００００００００
０″（１０進法で「１」）となつて、各チヤンネルで発
生される楽音は基準の音高となる。以上の説明が、楽音
発生中にグライド制御スイツチ１５を操作してグライド
演奏を行なつた場合における動作説明であり、該スイツ
チ１５のオン操作中は全てのチヤンネルの発生楽音が初
期設定値だけ低下した状態を保持し、グライド制御スイ
ツチ１５のオフ時から町変抵抗器３３の設定値に対応し
た速度で音高が基準音高まで徐々に上昇するグライド演
奏効果音が得られることになる。

アタツクピツチ演奏アタツ久ピツチ演奏を行なう場合に
は、グライド制御スイツチ１５をオフした状態でアタツ
クピツチ制御スイツチ１６をオンする。

アタツクピツチ制御スイツチ１６をオンすると、各チヤ
ンネルにおいてアタツクパルスＡＰが発生する毎に当該
チヤンネル時間においてアンドゲート７２から信号゛１
”が１回出力される。この出力信号゛１″はオアゲート
７３，７４を介してシフトレジスタ８７の該アタツクパ
ルスＡＰが発生したチヤンネルに対応するステージに記
憶される。このシフトレジスタ８７に書き込まれた０１
１信号は、アンドゲート７５、オアゲート７４を介して
シフトレジスタ８７の入力に戻り記憶保持される。これ
により、シフトレジスタ８７およびオアゲート７４から
は、パルスＡＰが消滅した後も当該チヤンネル時間にお
いて信号゛１７が繰り返し出力される。また、オアゲー
ト７３からあるチヤンネル時間においてアタツクパルス
ＡＰに同期した出力信号“１１が送出されると、この出
力信号″１信はオアゲート８１ａ，８１ｂを介して最下
位２ビツトの加算器８２ａ，８２ｂに供給される。なお
、このチヤンネル時間においては、アンドゲート７９ａ
〜７９ｅはノアゲート７８の出力信号２０″によつてイ
ンヒビツトされており、またアンドゲート８０ａ〜８０
ｅはオアゲート７４の出力信号′″１１を反転して入力
するアンドゲートJモVの出力信号１０ゝによつてインヒ
ビツトされている。したがつて、このように構成された
回路においては、アタツクパルスＡＰが発生されたチヤ
ンネルに対応する各シフトレジスタ８３ａ〜８３ｅのス
テージ部分のみに′″０００１１１なる初期値が書き込
まれ、上述したグライド演奏時における第９図の時間Ｔ
２〜Ｔ３の動作と同様に、ＶＣＯ３５の出力パルスの加
算が行なわれて徐々に音高が上昇する楽音が発生する。
したがつて、この場合における発生楽音は、押鍵ととも
に低い音高から徐々に音高が上昇して基準音高に達する
楽音となり、トランペツトおよびトロンホーン等の楽器
と同様な発音特性となる。そして、アタツクパルスＡＰ
が発生されたチヤンネルに対応したステージにおけるシ
フトレジスタ８３ａ〜８３ｅの出力信号が１１１１１１
ジに達した後に″０００００１にオーバフローすると、
オアゲート１１７の出力信号が″１″から１０１に変化
してシフトレジスタ８７の当該チヤンネルに対応したス
テージ部分の記憶値がりセツトされて、基準の発音音高
となる。したがつて、アタツクピツチ制御スイツチ１６
をオンした場合には、第１０図に示すように押鍵に対応
して基準音高よりも低い音高の楽音が発生され、以後は
可変抵抗器３５の設定値に対応した速度で基準音高まで
上昇するアタツクピツチ演奏効果音が得られる。これら
の動作は、前述したグラィド演奏時における時間Ｔ２〜
！３間（第９図）の動作を発音開始時に発音割当てされ
たチヤンネルについてのみ行つたものとなる。なお、上
述した実施例においては、比較・ゲート回路４２とメモ
リ４３とによつて構成されるカウンタの計数値出力によ
り発生される楽音の音高を制御する場合について説明し
たが、該計数値出力により楽音の音色等の楽音要素を制
御しても良い。

以上説明したようにこの発明による電子楽器は、１つの
計数回路によつてグライド効果制御信号とアタツクピツ
チ効果制御信号を形成することができるように構成され
ているため、グライド効果とアタツクピツチ効果の選択
を容易に行なえるとともに、回路構成が簡素化されると
いう優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明による電子楽器の一実施例を示す全体
構成図、第２図は第１図に示すＶＧＡ制御信号発生回路
のユ例を示す構成図、第３図は第２図に示す電圧制御型
発振器の制御入力電圧に対する発振周波数の関係を示す
特性図、第４図〜第６図は第２図に示すＶＧＡ制御信号
発生回路の具体例を示す回路図、第７図は第２図に示す
反転回路、加算回路の出力値を示す図、第８図はディレ
ィビブラート演奏時における音高変化を示す図、第９図
はグラィド演奏時における音高変化を示す図、第１０図
はアタツクピツチ演奏時における音高変化を示す図であ
る。 １・・・・・・キースイツチ回路、２・・・・・・キー
アサィナ、３・・・・・・周波数情報記憶装置、４・・
・・・・乗算回路、５・・・・・・サイクル一定ピツチ
コントロールスイツチＥ６・・・・・・メモリ、７・・
・・・・加算器、８・・・・・・ゲート回路、９・・・
・・・γキユームレータ、１０・・・・・・波形メモリ
、１１・・・・・・エンベロープ波形発生器、１２・・
・・・・サウンドシステム、．１３・・・・・・ＶＧＡ
制御信号発生回路、１４・・・・・・ビブラート制御ス
イツチ、１５・・・・・・グライト制御スイツチ、１６
・・・・・・アタツクピツチ制御スイツチ、１７・・・
・・・加算器、１８・・・・・・セント一定ピツチコン
トロールスイツチ、１９・・・・・・メモリ゛、２０・
・・・・・タツチビブラートデプス選択スイツチ、２１
・・・・・・ディレィビブラート選択スイツチ、２２・
・・・・・ビブラートデプス選択スイツチ、２３・・・
・・・タツチビブラートィネーブル回路、２４・・・・
・・ディレィ時間検出回路、２５・・・・・・深さ自動
設定回路、２６，２７，３４，３５・・・・・・ＶＣＯ
ｌ２８，３６・・・・・・クロツクセレクト回路、２９
，３８・・・・・・カウンタ、３０・・・・・・デプス
変換回路、３１・・・・・・グライト・アタツクピツチ
制御回路、３２，３３・・・・・・可変抵抗器、３７・
・・・・・発振器、３９・・・・・・デジタル・アナロ
グ変換器、４０・・・・・・比較器、４１・・・・・・
微分回路、４２・・・・・・比較・ゲート回路、４３・
・・・・・メモリ、４４・・・・・・反転回路、４６・
・・・・・加算回路、４７・・・・・・シフト回路、４
８・・・・・・変換回路。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤部の操作鍵に対応した鍵情報を複数の発音チャ
   ンネルのいずれかに割当て各発音チャンネルに割当てた
   鍵情報を各発音チャンネルの時間に同期して時分割的に
   順次出力するとともに、前記発音チャンネルへの新たな
   鍵情報の割当てに対応して当該発音チャンネルの時間に
   おいてパルスを出力するキーアサイナと、前記キーアサ
   イナから出力される各発音チャンネルの鍵情報に対応し
   た楽音を発生する楽音発生手段と、前記各発音チャンネ
   ルに対応した複数の計数チャンネルを有し、各計数チャ
   ンネルが前記発音チャンネル時間に同期して計数動作を
   行なう計数手段と、第１の効果選択スイッチと、 第２の効果選択スイッチと、 前記第１の効果選択スイッチが操作されたとき、前記キ
   ーアサイナから出力されるパルスによつて該パルスが生
   じた発音チャンネルに対応する前記計数チャンネルに初
   期値をセットした後該計数チャンネルにおいて所定のク
   ロックパルスの計数動作を実行させるとともに、該計数
   チャンネルの計数値が所定値に達したことを検出してそ
   の計数動作を停止させる制御を行なう第１の計数制御手
   段と、前記第２の効果選択スイッチが操作されたとき、
   該スイッチの操作中前記各計数チャンネルに初期値をそ
   れぞれセットし、その後該スイッチの操作解除に伴つて
   前記各計数チャンネルにおいて所定のクロックパルスの
   計数動作をそれぞれ実行させるとともに、各計数チャン
   ネルの計数値が所定値に達したことを検出してその計数
   動作を停止させる第２の計数制御手段と、前記各計数チ
   ャンネルの計数値出力に基づき前記楽音発生手段におけ
   る各発音チャンネルの楽音をそれぞれ制御する楽音制御
   手段とを備えてなる電子楽器。