JPH0693192B2 - 電子楽器 - Google Patents

電子楽器

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JPH0693192B2
JPH0693192B2 JP63114816A JP11481688A JPH0693192B2 JP H0693192 B2 JPH0693192 B2 JP H0693192B2 JP 63114816 A JP63114816 A JP 63114816A JP 11481688 A JP11481688 A JP 11481688A JP H0693192 B2 JPH0693192 B2 JP H0693192B2
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【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、音色に応じたアタックピッチ制御を行なう
ようにした電子楽器に関する。
〔従来の技術〕
アタックピッチ制御とは、音の出始めの短時間の間楽音
のピッチを変動させる制御である。電子楽器においてア
タックピッチ制御を行なうことは、例えば、特公昭54−
2088号公報あるいは特開昭53−106022号公報等に示され
ている。そこに示された従来のアタックピッチ制御は、
発生すべき楽音の正規のピッチから一定ピッチずれた初
期ピッチから正規のピッチまで徐々にピッチを変化させ
るものであった。その場合、初期ピッチ等の制御要素
は、発生すべき楽音に付与する音色とは無関係に設定さ
れるようになっていた。
〔発明が解決しようとする課題〕
しかし、例えば管楽器における吹き始めのピッチの乱れ
のように、楽器毎に特有の音の出始めのピッチの乱れを
アタックピッチ制御によって模倣しようとする場合、初
期ピッチ等の制御要素が発生すべき楽音に付与する音色
とは無関係に設定されるようになっていたのでは、かえ
って単調になり、好ましくない。
この発明は上述の点に鑑みてなされたもので、音色に応
じたアタックピッチ制御を行なうことができるようにし
た電子楽器を提供しようとするものである。
〔課題を解決するための手段〕
この発明に係る電子楽器は、発生すべき楽音の音高を指
定する音高指定手段と、発生すべき楽音の音色を指定す
る音色指定手段と、前記音高指定手段で指定された音高
を持つ楽音信号を前記音色指定手段で指定された音色で
発生する楽音信号発生手段と、前記音色指定手段で指定
可能な各音色のうちアタックピッチ効果を付与すべき音
色についてアタックピッチ効果の状態を該音色に対応し
て設定するためのアタックピッチ制御データを不揮発的
に記憶したデータ記憶手段を有し、このデータ記憶手段
から前記音色指定手段で指定された音色に応じたアタッ
クピッチ制御データを読み出すことによって、アタック
ピッチ効果の最大深さ及び時間の各特性に関する情報を
発生するアタックピッチ制御データ発生手段と、音の出
始めで前記楽音信号発生手段で発生する楽音信号のピッ
チを変調制御するための変調信号を形成するためのもの
であって、前記アタックピッチ効果の最大深さに関する
情報に対応して該最大深さが増すにつれて増すように変
化する変化幅データを繰返し演算することによって変調
信号を形成する演算手段を有すると共に、前記アタック
ピッチ効果の最大深さに関する情報に対応した値を最大
値として前記演算手段で前記変化幅データを繰返し演算
することにより該最大値から徐々に変化する演算結果が
得られるようにし、かつ前記アタックピッチ効果の時間
に関する情報に基づき前記演算手段での繰返し演算の演
算タイミングを設定する演算制御手段を有するアタック
ピッチ変調信号形成手段と、前記アタックピッチ変調信
号形成手段で形成した変調信号により前記楽音信号発生
手段で発生する楽音信号のピッチを変調制御する変調手
段とを具えたものである。これを図によって示すと第１
図のようであり、１は音高指定手段、２は音色指定手
段、３は楽音信号発生手段、４はアタックピッチ変調信
号形成手段、５はアタックピッチ制御データ発生手段、
６は変調手段である。
〔作用〕
アタックピッチ制御を行なう場合、アタックピッチ変調
信号形成手段において、音の出始めにおいて楽音信号の
ピッチを変調制御するための変調信号を形成する。この
変調信号の特性、例えば変調周波数や深さなどは、アタ
ックピッチ制御データ発生手段から発生されるアタック
ピッチ制御データにより制御される。このアタックピッ
チ制御データは、音色指定手段で指定された音色に応じ
て発生される。こうして、発生すべき楽音のために指定
した音色に応じた特性でアタックピッチ制御用の変調信
号が発生され、この変調信号に応じて楽音信号が変調さ
れることにより、音色に応じたアタックピッチ制御が行
なわれる。特に、アタックピッチ制御データ発生手段
が、音色指定手段で指定可能な各音色のうちアタックピ
ッチ効果を付与すべき音色について該音色に対応したア
タックピッチ制御データを不揮発的に記憶したデータ記
憶手段を有しており、このデータ記憶手段から音色指定
手段で指定された音色に応じたアタックピッチ制御デー
タを読み出すことにより、指定された音色に応じたアタ
ックピッチ制御データを自動的に発生するようになって
いるため、楽音の音色を指定するだけで、データ記憶手
段の記憶内容に従って、アタックピッチ効果を付与すべ
きか否かが自動的に決定されると共に、付与する場合は
そのためのアタックピッチ制御データの最適値が自動的
に設定されるようになる。従って、楽器音についての知
識が乏しい初心者であっても、常に音色に適した最適の
アタックピッチ効果を付与した楽音演奏を行うことがで
きるようになる。また、データ記憶手段においては、ア
タックピッチ効果を付与すべき音色について該音色に対
応したアタックピッチ制御データを記憶するので、アタ
ックピッチ効果を付与しない音色についてはそのような
制御データを記憶する必要がなく、その分データ記憶手
段のメモリ容量を節約することができる。
また、アタックピッチ制御データ発生手段では、上記の
ように、指定された音色に応じたアタックピッチ制御デ
ータを読み出すことによって、アタックピッチ効果を最
大深さ及び時間の各特性に関する情報を音色に応じて発
生するようになっているので、アタックピッチ効果の最
大深さ及び時間の各特性を音色に応じてそれぞれ独立に
制御することができる。また、アタックピッチ変調信号
形成手段は、上記のように演算手段と演算制御手段とを
有し、前記最大深さに関する情報に対応した値を最大値
として前記演算手段で前記変化幅データを繰返し演算す
ることにより該最大値から徐々に変化する演算結果が得
られるようにし、かつ前記時間に関する情報に基づき繰
返し演算の演算タイミングを設定するようにしたので、
アタックピッチ効果の最大深さと時間が独立に制御可能
となり、アタックピッチ効果の最大深さを変化させても
アタックピッチ効果の時間（アタックピッチの変化スピ
ード）に影響を与えないようにすることができる。従っ
て、１つの演算手段を使用するだけの簡単な構成であり
ながら、アタックピッチ効果の最大深さと時間をそれぞ
れ独立に制御することができ、良質のアタックピッチ効
果制御を行なうことができる。
〔実施例〕
以下、添付図面を参照してこの発明の一実施例を詳細に
説明しよう。
詳細な実施例の全体構成説明 次に、この発明を適用した電子楽器のより具体的な実施
例につき第２図以降の図を参照して説明する。第２図
は、第３図以降に分割して示された電子楽器の各詳細部
分の関連を大まかに示す全体構成ブロック図である。鍵
盤10は楽音の音高（音名）を選択するための複数の鍵を
具えている。タッチセンサ11は各鍵のタッチを検出して
鍵タッチに対応する出力信号を生じるものである。押鍵
検出部12は鍵盤10で押圧された鍵を検出し押圧鍵を示す
情報TDMを出力する。この押鍵検出部12では各鍵に対応
するキースイッチを走査するようになっており、そのた
めにカウンタ13の出力が利用される。発音割当て回路
（キーアサイナ）14は押圧鍵に対応する楽音を限られた
数の楽音発生チャンネルのいずれかに割当てて発生させ
るためのものであり、一実施例として単音キーアサイナ
14Aと複音キーアサイナ14Bとを含んでおり、この電子楽
器を単音モードまたは複音モードのどちらか一方で選択
的に動作させることができるようになっている。そのた
めに発音割当て回路14に関連して単音モード選択スイッ
チMONO−SWが設けられており、該スイッチMONO−SWがオ
ンのとき単音モード選択信号MONOとして“1"が該回路14
及びその他必要な回路に与えられてこの電子楽器が単音
モードで動作するようになっている。スラー効果選択ス
イッチSL−SWはスラー効果を選択するためのスイッチで
あり、該スイッチSL−SWがオンのときスラーオン信号SL
ONとして“1"が発音割当て回路14に与えられ、スラー効
果が可能になる。この実施例においてスラー効果とは、
単音モードでこの電子楽器が動作しているときに押圧鍵
がレガート形式で変更された（古い押圧鍵を完全に離鍵
する前に新しい押圧鍵を押圧する）場合、発生楽音のピ
ッチを古い押圧鍵のピッチから新しい押圧鍵のピッチへ
と滑らかに変化させることをいう。
各種効果設定操作子群15は、ビブラート、イニシャルタ
ッチコントロール、アフタータッチコントロール等の各
種効果の制御要素（時間、スピード、レベル等）の制御
量を設定するための可変操作子を夫々具えており、そこ
において、タッチコントロール用の制御要素に対応する
操作子はタッチセンサ11の出力信号の感度を調整するよ
うになっている。各種効果の一例を示せば、ピッチコン
トロール関係が、「ビブラート」、「ディレイビブラー
ト」、「アタックピッチコントロール」、「アフタータ
ッチビブラート」及び前述の「スラー」などであり、レ
ベルコントロール関係が「イニシャルタッチレベルコン
トロール」、「アフタータッチレベルコントロール」、
「エンベロープのサスティン時間制御」などである。
「ディレイビブラート」は楽音の発音開始時から或る時
間経過後にビブラートを徐々に付与する効果であり、
「アタックピッチコントロール」は楽音の立上り時にお
いてビブラートを付与する効果である。この実施例で
は、「アタックピッチコントロール」は鍵タッチに応答
して（好ましくはイニシャルタッチに応答して）制御さ
れるようになっている。「アフタータッチビブラート」
は鍵タッチ時に持続的押圧状態における鍵タッチに応答
してビブラートを制御するものである。「イニシャルタ
ッチレベルコントロール」は鍵を押し下げたときのつま
り押圧当初の鍵タッチ（これをイニシャルタッチとい
う）に応じて楽音のレベルを制御すること、「アフター
タッチレベルコントロール」は持続的押圧状態における
鍵タッチ（これをアフタータッチという）に応じて楽音
のレベルを制御すること、である。イニシャルタッチ及
びアフタータッチに応じた制御は音高（ピッチ）、音量
（レベル）のみならず音色その他の楽音要素に対しても
行なえる。
この実施例では、操作子群15から出力される各操作子に
対応する設定データはアナログ電圧で表わされており、
アナログ電圧マルチプレクサ16でこれらのアナログ電圧
を時分割多重化する。アナログ／ディジタル変換（以下
単にA/D変換という）部17は、A/D変換器18と制御及び記
憶部19とを含んでおり、マルチプレクスされたアナログ
電圧をA/D変換すると共に、ディジタル変換された各操
作子の設定デタを夫々記憶し、デマルチプレクスする。
マルチプレクサ16における時分割多重化とA/D変換部17
における制御のためにカウンタ13の出力が利用される。
この実施例ではイニシャルタッチとアフタータッチの検
出を共通のタッチセンサを用いて行なうようにしてい
る。すなわち、タッチセンサ11としてアフタータッチ検
出可能なものを用い、このタッチセンサ11の出力信号を
鍵押圧開始時から所定時間の間イニシャルタッチ検出の
ために選択し、選択したタッチセンサ出力信号にもとづ
いてイニシャルタッチを検出するようにしている。例え
ば、鍵押圧開始時から所定時間の間選択したタッチセン
サ出力信号のピーク値をホールドし、このピーク値をイ
ニシャルタッチ検出信号として用いる。そのために、鍵
押圧開始時から所定時間（例えば人間の聴覚ではほとん
ど無視できる程度の10ms程度の時間）の間発音割当て回
路14からイニシャルセンシング信号ISを出力し、この信
号ISによってマルチプレクサ16及びA/D変換部17を制御
してこの間は専ら上述のイニシャルタッチ検出を行なう
ようにしている。同時に、発音割当て回路14では、イニ
シャルセンシング信号ISを出力する間は楽音の発音開始
を遅らすようにしている。これは、イニシャルタッチが
検出される前に発音開始されるのを禁止し、発音開始と
同時にイニシャルタッチコントロールを施すようにする
ためである。尚、前述の通り、この実施例ではアタック
ピッチコントロールもイニシャルタッチに応じて行なわ
れる。
効果付与回路20は、ッチコントロール関係の各種効果を
付与するための回路であり、ビブラート、ディレイビブ
ラート、アタッチピッチコントロール、及びアフタータ
ッチビブラートに関しては楽音周波数を変調するための
変調信号VALを出力し、スラー効果に関してはスラー効
果を付与した楽音周波数情報SKCを出力する。A/D変換部
17から出力される各種効果設定操作子の設定データのう
ちピッチコントロール関係の設定データが効果付与回路
20に与えられ、レベルコントロール関係の設定データは
楽音信号発生部21に与えられる。発音割当て回路14から
効果付与回路20にはアタックピッチスタート信号ASとス
ラースタート信号SS及び単音モードのときの押圧鍵を示
すキーコードMKCが与えられる。尚、端音キーアサイナ1
4Aにおいては押圧鍵の中の単一鍵（例えば最高または最
低押圧鍵）を選択して単音モード用の押圧鍵キーコード
MKCとして出力するようになっている。
アタックピッチデータROM（リードオンリメモリの略）2
2には、アタックピッチコントロールを付与すべき各種
音色に対応してアタックピッチ制御データAPS,APR,APER
を夫々予じめ記憶している。アタックピッチコントロー
ルは、例えば各音色に適した態様で制御が行なわれるよ
うになっており、管楽器の吹き始めのピッチの乱れを表
現できることから特に管楽器系音色に適した効果であ
る。そのため、音色選択スイッチ23で選択された音色に
応じてその音色に適したアタックピッチコントロールを
実現し得る値をもつ制御データAPS,APR,APERをROM22か
ら読み出すようになっている。アタックピッチの制御態
様を決定する要素は、初期の（音の出始めの）ピッチず
れの深さと、ピッチずれの深さの時間的変化を示すエン
ベロープと、ピッチずれの繰返し周波数である。初期の
ピッチずれの深さすなわちアタックピッチの初期値は、
前述のイニシャルタッチ検出データに応じて設定され
る。詳しくは、音色に対応するアタックピッチ初期値係
数データAPSによってイニシャルタッチ検出データをス
ケーリングすることによりイニシャルタッチ及び音色に
応じたアタックピッチ初期値を設定する。ピッチずれの
深さの時間的変化を示すエンベロープは、アタックピッ
チエンベロープレートデータAPERによって設定される。
ピッチずれの繰返し周波数はアタックピッチレートデー
タAPRによって設定される。
効果付与回路20は、アタックピッチスタート信号ASが与
えられたとき上述のような各データにもとづいてアタッ
クピッチコントロール用の変調信号VALの形成を開始
し、その後、通常のビブラートあるいはディレイビブラ
ートあるいはアフタータッチビブラートのための変調信
号VALを形成する。後述するように、変調信号VALを形成
するために効果付与回路20では、変調周波数及び変調の
深さの制御が容易になるような工夫が施されている。ま
た、効果付与回路20では、スラースタート信号SSが与え
られたとき単音モード用押圧鍵の楽音周波数情報SKCを
古い押圧鍵に対応する値から新たな押圧鍵に対応する値
まで滑らかに変化させる処理を行なう。新たな押圧鍵は
発音割当て回路14から与えられる単音モード用押圧鍵キ
ーコードMKCによって示されている。
楽音信号発生部21では、単音モード時は効果付与回路20
から与えられる単音モード用の楽音周波数情報SKCにも
とづき楽音信号を発生し、複音モード時は発音割当て回
路14（複音キーアサイナ14B）から与えられる複数の各
チャンネルに割当てられた押圧鍵を示すキーコードPKC
にもとづき複数のチャンネルで楽音信号を夫々発生す
る。これらの楽音信号は、変調信号VALに応じてその周
波数（ピッチ）が変調され、かつA/D変換部17からのレ
ベルコントロールデータに応じてその音量レベルが制御
される。更に、これらの楽音信号には音色選択スイッチ
23で選択された音色が付与され、サウンドシステム24に
与えられる。
次に、第２図各部の詳細例について説明する。
押鍵検出部及び単音キーアサイナの説明 第３図には押鍵検出部12及びカウンタ13の詳細例が示さ
れており、第４図には単音キーアサイナ14Aの詳細例が
示されている。カウンタ13には、２相のシステムクロツ
クパルスφ１，φ２によって制御される16ステージ/1ビ
ットのシフトレジスタ25と、１ビット分の半加算器26
と、シフトレジスタ25の内容を定期的にラッチするラッ
チ回路27とを含み、シリアル演算によってカウント動作
を行なう。このカウンタ13に限らず、以下で説明する詳
細例においては随所でシリアル演算が用いられ、回路構
成の節約に寄与している。押鍵検出部12は、鍵盤10の各
鍵に対応するキースイッチをマトリクス状に配列したキ
ースイッチマトリクス28と、このマトリクス28における
半オクターブ毎の入力ラインに走査信号を供給するデコ
ーダ29と、このマトリクス28における各半オクターブ内
の６つの各音名に対応する出力ラインの信号を多重化す
るマルチプレクサ30とを含んでいる。キースイッチマト
リクス28は高音側のキースイッチから順に走査されるよ
うになっており、単音キーアサイナ14Aでは最高押圧鍵
を単音モード用の押圧鍵として選択するようになってい
る。
キースイッチマトリクス28における１鍵分の走査時間換
言すれば単音キーアサイナ14Aにおける１鍵分の処理時
間（これを１キータイムということにする）は第５図に
示すように32個のタイムスロットから成る。１タイムス
ロットの長さはシステムクロックパルスφ１，φ２の１
周期に対応し、例えば0.5μｓである。従って、１キー
タイムの長さは16μｓである。この１キータイム内の各
タイムスロットあるいは区間に同期して様々な処理が制
御されるようになっている。そのために、第５図に示す
ような各種のタイミング信号が図示しないタイミング信
号発生回路で発生され、様々な回路に供給されるように
なっている。32個のタイムスロットの各々は16μｓの周
期で繰返しあらわれる。１キータイム内における個々の
タイムスロットを区別するために発生順序の早い方から
順番に第１乃至第32タイムスロットということにする。
各種タイミング信号の発生タイミング及び発生周期及び
パルス幅を一目瞭然にするために、以下の法則で各タイ
ミング信号に符号をつけるものとする。例えば「1y8」
のように文字「ｙ」を挾んで前後に数字が記されている
場合は、前者の数字は１キータイムにおいてパルスが最
初に発生するタイムスロット順位を示し、後者の数字は
パルスが繰返し発生する周期をタイムスロット数で示し
ている。例えば信号1y8は、第５図に示すように最初は
第１タイムスロットで発生し、以後は８タイムスロット
毎に、つまり第９、第17、第25タイムスロットで夫々パ
ルス（“1"）が発生する。次に、「1y8S」のように末尾
に文字「Ｓ」が追加されているものは、パルス幅が１タ
イムスロット幅全部ではなく、１タイムスロットの前半
でつまりクロックパルスφ２のパルス幅に同期して発生
することを意味する。また、「1T8」のように、文字
「Ｔ」を挾んで前後に数字が記されている場合は、前者
の数字によって示されるタイムスロット順位から後者の
数字によって示されるタイムスロット順位までパルス
（“1"）が持続して発生するものとし、例えば信号1T8
は第１タイムスロットから第８タイムスロットまでの区
間で持続的に発生する８タイムスロット分のパルス幅を
もち、かつ32タイムスロットの周期で繰返し発生する。
また、「1T6y8」のように、パルス幅表示「1T6」の次に
文字「ｙ」と数字が続く場合は、文字「ｙ」の次に記さ
れた数字によって繰返し周期をタイムスロット数によっ
て示している。例えば信号1T6y8は、最初に第１タイム
スロットから第６タイムスロットまでの６タイムスロッ
ト幅で発生したパルスが８タイムスロット分の繰返し周
期で、つまり第９乃至第14タイムスロットまで、及び第
17乃至第22タイムスロットまで、及び第25乃至第30タイ
ムスロットまでの各区間でパルス発生することを意味す
る。
第３図において、加算器26の入力Ａにはシフトレジスタ
25の最終ステージの出力Q16が加えられ、入力Ciにはオ
ア回路31を介して信号17y32が与えられる。従って、信
号17y32が“1"となる第17タイムスロットにおいてシフ
トレジスタ25の最終ステージ出力に“1"が加算されるこ
とになる。入力Ａ及びCiが共に“1"でキャリィアウト信
号が生じるとき、キャリィアウト出力C0＋１は演算タイ
ミングよりも１タイムスロット遅れて“1"となるものと
する。C0の次に付加した信号＋１は１タイムスロットの
遅れを示す。以下で出てくる加算器のキャリィアウト出
力C0＋１はすべて演算タイミングよりも１タイムスロッ
トの遅れがあるものとする。尚、加算出力Ｓには遅れが
ないものとする。キャリィアウト出力C0＋１はアンド回
路32及びオア回路31を介して入力Ciに戻される。従って
上位ビットに対してキャリィアウト信号を加算すること
ができる。
加算器26の出力Ｓの信号はアンド回路33を介してシフト
レジスタ25に入力され、16タイムスロット遅延後に入力
Ａに戻される。アンド回路33の他の入力に加えられてい
る信号Z1は通常は“1"である。以上の構成によって信号
17y32をカウントクロックとして１キータイム（32タイ
ムスロット）毎に１カウントアップするシリアル演算が
実行される。従って、第17タイムスロットにおいてシフ
トレジスタ25の最終ステージから出力される信号がカウ
ント値の最下位ビットであり、そのとき各ステージには
最終ステージから第１ステージにさかのぼって順次上位
ビットのカウント値が夫々保有されている。第17タイム
スロットの16タイムスロット後の第１タイムスロットに
おいても同様にシフトレジスタ25の最終ステージから第
１ステージまでには最下位ビットから最上位ビットまで
のカウント値が並んでいる。従って、第１タイムスロッ
トの前半で発生する信号1y32Sによってシフトレジスタ2
5の第７ステージ出力Q7乃至最終ステージ出力Q16をラッ
チ回路27にラッチすることにより、10ビットの並列２進
カウント値が得られる。尚、信号1y16のタイミングすな
わち第１及び第17タイムスロットにおいてアンド回路32
を動作不能にしているが、これは最上位ビットのキャリ
ィアウト信号が最下位ビットに加算されないようにする
ためである。
カウンタ13における下位７ビットのカウント値が鍵走査
及び多重化のために利用される。そのうち下位４ビット
▲▼，▲▼▲▼，▲▼によって鍵の音
名（１オクターブ内の音名）を指定し、上位３ビット▲
▼，▲▼，▲▼によってその鍵が所属する
オクターブを指定する。ラッチ回路27にラッチされたカ
ウント値のうちビット▲▼，▲▼，▲▼，
▲▼はデコーダ29でデコードされ、キースイッチマ
トリクス28における半オクターブ毎の入力ラインに走査
信号を与える。また、下位ビット▲▼，▲▼，
▲▼はマルチプレクサ30に与えられ、キースイッチ
マトリクス28における各半オクターブ内の６本の出力ラ
インの信号を時分割多重化する。こうして、マルチプレ
クサ30からは鍵の押圧または離鍵を示す時分割多重化さ
れたキーデータTDMが各鍵の走査に対応して出力され
る。時分割多重化キーデータTDMは現在走査中の鍵が押
圧されていれば“1"であり、押圧されていなければ“0"
である。
ラッチ回路27にラッチされたカウント値▲▼〜▲
▼が変化する毎に走査すべき鍵が切換わるので、１鍵
分の走査時間は第５図に示すように第１タイムスロット
から第32タイムスロットまでの32タイムスロットであ
り、この間１鍵分のキーデータTDMが持続して出力され
る。前述の通り、１鍵分の走査に要する１キータイムは
16μｓであるので、１走査サイクルすなわちカウント値
▲▼〜▲▼が１巡する時間は約2ms（＝16μｓ
×27）である。
キースイッチマトリクス28では高音順に走査が行なわれ
るようになっている。すなわち、カウント値▲▼〜
▲▼が小さいほど高音になり大きいほど低音になる
ようにその所定の値に対応して各鍵が順次割当てられて
おり、カウント値▲▼〜▲▼が増すに従って高
音側から順次低音側に走査が移行するようになってい
る。カウンタ13における下位７ビットのカウント値（▲
▼〜▲▼）は現在走査中の鍵すなわち時分割多
重化キーデータTDMに対応する鍵を表わすコード信号す
なわちキーコード▲▼である。しかし、カウンタ13
のカウント値▲▼〜▲▼をそのまま用いたキー
コード▲▼は高音鍵ほどその値が小さく、低音鍵ほ
どその値が大きい。キーコードの下位２ビットを下位桁
に無限に繰返し付加してキーコードを周波数情報に変換
する場合、高音鍵になるほどキーコードの値が大きくな
らないと不都合が生じるので、カウンタ13から出力され
るキーコード▲▼を反転したものを正式なキーコー
ドKCとしてキーアサイナ14A,14Bで用いるようにしてい
る。正式なキーコードKCと各鍵との関係は例えば次表の
ようになっている。キーコードKCは上位３ビットのオク
ターブコードB3,B2,B1と下位４ビットのノートコードN
4,N3,N2,N1とから成る。
尚、シフトレジスタ25の第７乃至最終ステージ内に記さ
れた表示は第１及び第17タイムスロットのときの各ステ
ージの重みを示している。すなわち、このとき第10乃至
最終ステージ（Q10〜Q16）には前述の通りカウント値の
下位７ビット▲▼〜▲▼が入っている。また、
第７乃至第９ステージ（Q7〜Q9）には、時間表示にして
約8ms,約4ms及び約2msの重みのビットが入っている。こ
れらの時間表示はカウンタ13がリセットされたときから
それらのビットに“1"が立つまでの時間を示している。
後述のように、カウンタ13をタイマとして用いるときこ
れらの時間表示ビットを利用する。これらの時間表示ビ
ットはキーコード▲▼〜▲▼と共にラッチ回路
27にラッチされる。
第４図において、単音キーアサイナ14Aは第９タイムス
ロットを起点にして各鍵の時分割多重化キーデータTDM
に関する処理を行なうようにしている。そのため、第３
図のマルチプレクサ30から出力された時分割多重化キー
データTDMは第４図のラッチ回路34に入力され、信号9y3
2によって第９タイムスロットに同期してラッチされ
る。従ってラッチ回路34からはキーデータTDMを８タイ
ムスロット遅延したものが出力される。一方、第１タイ
ムスロットのときにシフトレジスタ25（第３図）の最終
ステージ（Q16）から出力されるキーコード▲▼の
最下位ビット▲▼は、８タイムスロット後の第９タ
イムスロットでは第８ステージ（Q8）にシフトされてき
ている。そこで、ラッチ回路34（第４図）におけるキー
データTDMの遅延に同期させるため、シフトレジスタ25
（第３図）の第８ステージ（Q8）の出力をシリアルキー
コード▲▼（９〜）として取り出し、第４図の単音
キーアサイナ14Aに供給するようにしている。このキー
コード▲▼（９〜）は第９タイムスロットから第15
タイムスロットまでの間で下位ビットから順番に各ビッ
ト▲▼，▲▼，▲▼，▲▼，▲
▼，▲▼，▲▼が並んでいる。このキーコード
▲▼（９〜）は第４図のインバータ35で反転され、
前述の通りの正式のキーコードKCがシリアル形式で該イ
ンバータ35から出力される。
第４図において、単音キーアサイナ14Aは主に次の３つ
の機能を実行する。その１つは、最高押圧鍵のキーコー
ドKCを選択することであり、もう１つは、新たな押鍵を
検出することであり、もう１つは、新たな押鍵が検出さ
れたとき一定時間の間新たな押圧鍵に関する処理を禁止
しその間でイニシャルタッチの検出を可能にすることで
ある。新たな押鍵の検出は、全べての鍵が離鍵されてい
る状態から初めて何らかの鍵が押圧された場合（これを
エニーニューキーオンという）と、何らかの鍵が押圧さ
れている状態からレガート形式で新たな押圧鍵に変更さ
れた場合（これをレガートニューキーオンという）とを
区別して行なうようになっている。エニーニューキーオ
ンが検出された場合はフリップフロップAKQがセットさ
れ、レガートニューキーオンが検出された場合はフリッ
プフロップNKQがセットされる。ニューキーオン検出に
よってフリップフロップAKQまたはNKQがセットされたと
き第３図のカウンタ13をタイマとして動作させ、一定時
間（約10ms）の間イニシャルセンシング信号ISを出力す
る。この間新たな押圧鍵に関する処理を禁止し、前記一
定時間が終了したときアタックピッチスタート信号ASあ
るいはスラースタート信号SSを発生してアタックピッチ
あるいはスラーの制御を開始させる。最高押圧鍵キーコ
ードレジスタ36は最高押圧鍵のキーコードXKCを暫定的
に記憶するためのものであり、単音キーコードレジスタ
37は端音モードで発生する押圧鍵のキーコードMKCを記
憶するためのものである。前記一定時間が終了したとき
レジスタ36のキーコードXKCがレジスタ37にロードされ
るようになっている。従って、新たな押鍵があったとき
直ちに単音モード用の押圧鍵キーコードMKCが変化する
のではなく、前記一定時間の後に変化する。
各フリップフロップXKQ,MK1,MK2,AKQ,NKQ,TM6はタイミ
ング信号6y8（第５図参照）によって入力信号をロード
し、信号1y8（第５図）に同期して出力を切換える。従
って、ロードした信号は信号1y8の発生タイムスロット
（第１または第９または第17または第25タイムスロッ
ト）から８タイムスロットの間持続的に出力される。
フリップフロップXKQは、１走査サイクルにおいて何ら
かの押圧鍵が検出されたことを示すためのものである。
ラッチ回路34から出力されるキーデータTDMが“1"のと
き、アンド回路38及びオア回路40を介してこのフリップ
フロップXKQに“1"がロードされる。このフリップフロ
ップZKQの“1"はアンド回路39及びオア回路40を介して
ホールドされる。１走査サイクルが終了したときインバ
ータ41の出力が“0"となり、アンド回路39が動作不能と
なってフリップフロップXKQがリセットされる。第３図
のラッチ回路27から出力されるカウント値の下位３ビッ
ト▲▼，▲▼，▲▼がアンド回路42に入力
され、上位４ビット▲▼，▲▼，▲▼，▲
▼がアンド回路43に入力されている。アンド回路42
の出力信号N7及びアンド回路43の出力信号B15が第４図
のアンド回路44に入力される。１走査サイクルの終了時
にはカウント値▲▼〜▲▼の全ビットが“1"と
なり、信号N7及びB15が共に“1"となってアンド回路44
の条件が成立する。アンド回路44の他の入力にはタイミ
ング信号9T16（第５図参照）が入力されている。従っ
て、１走査サイクル終了時の第９から第16タイムスロッ
トまでの間アンド回路44の出力が“1"となる。このアン
ド回路44の出力信号“1"が走査終了信号SCEであり、イ
ンバータ41ではこの信号SCEを反転する。従って、何ら
かの鍵が押圧されている場合、１走査サイクルにおいて
キーデータTDMが最初に“1"となる鍵走査タイミングす
なわち最高押圧鍵の走査タイミングから走査終了時まで
のフリップフロップXKQの出力が“1"となる。何も鍵が
押されていないときはXKQは常に“0"である。
フリップフロップXKQの出力を反転した信号とラッチ回
路34から出力されるキーデータTDMとが入力されたアン
ド回路45は最高押圧鍵を検出するためのものである。す
なわち、フリップフロップXKQにおける入力と出力の８
タイムスロットの遅れにより、１走査サイクルにおいて
最初に最高押圧鍵のキーデータTDMが“1"に立上ると
き、キーデーテTDMの立上りの３タイムスロットつまり
第９乃至第16タイムスロットまでの間はフリップフロッ
プXKQの出力はまだ“0"であり、その反転信号は“1"と
なっている。従って、最高押圧鍵のキーデータTDMの立
上りの第９図乃至第16タイムスロット（合計８タイムス
ロット）の間でのみアンド回路45の条件が成立し、その
出力信号XSが“1"となる。この信号XSの“1"によってア
ンド回路46を可能にし、インバータ35から与えられる最
高押圧鍵のキーコードKCをアンド回路46及びオア回路47
を介してレジスタ36にロードする。
前述の量り、インバータ35から出力されるキーコードKC
とラッチ回路34から出力されるキーデータTDMとは同期
しており、信号XSが“1"となる第９乃至第16タイムスロ
ットの間で、最高押圧鍵のキーコードKCが下位ビットか
ら順にレジスタ36にロードされる。キーコードKCの全ビ
ットN1〜B3は第９乃至第15タイムスロットの間でレジス
タ36にロードされ、第16タイムスロットにおいてはキー
コードKCに無関係なカウントデータがあらわれる。その
ため、タイミング信号16y32を反転した信号をアンド回
路46に加え、第16タイムスロットにおいては強制的に
“0"がロードされるようにしている。レジスタ36にロー
ドされた最高押圧鍵キーコードXKCはアンド回路48を介
して自己保持される。アンド回路48の他の入力には信号
XSをインバータ49で反転した信号が加わり、アンド回路
46を可能にしてキーコードKCをレジスタ36にロードする
ときには自己保持をクリアするようにしている。
レジスタ36及びこのレジスタ36の内容XKCが転送される
レジスタ37は８ステージ/1ビットのシフトレジスタであ
り、システムクロックパルスφ１，φ２によってシフト
制御される。従って、レジスタ36及び37の内容は８タイ
ムスロット毎に循環する。図においては、第９あるいは
第17あるいは第25あるいは第１タイムスロットのときの
レジスタ36及び37の各ステージの重みが示されている。
フリップフロップMK1は、前回の走査サイクルにおいて
何らかの押圧鍵が検出されたことを示すためのものであ
る。１サイクル分の走査が終了したときにすなわち走査
終了信号SCEが“1"のときにフリップフロップXKQに“1"
が記憶されていることを条件にアンド回路50が“1"を出
力し、オア回路52を介して該フリップフロップMK1に
“1"をロードする。このフリップフロップMK1の“1"は
アンド回路51及びオア回路52を介して１走査サイクルの
間保持され、走査終了信号SCEによってリセットされ
る。
フリップフロップMK2は、前々回の走査サイクルにおい
て何らかの押圧鍵が検出されたことを示すためのもので
ある。走査終了信号SCEの発生時に、フリップフロップM
K1の出力をアンド回路53及びオア回路55を介してフリッ
プフロップMK2にロードする。アンド回路54はフリップ
フロップMK2の記憶を１走査サイクルの間保持するため
のもので、走査終了信号SCEが発生するとき動作不能と
なってフリップフロップMK2をリセットする。これらの
３つのフリップフロップXKQ,MK1,MK2は、単音モードに
おける鍵の押圧及び離鍵をチャタリングを排除して検出
するのに役立つ。
フリップフロップAKQは、前述のエニーニューキーオン
が検出されたことを示すためのものである。アンド回路
56には、フリップフロップXKQの出力、フリップフロッ
プMK1,MK2,AKQ,NKQの反転出力、及び走査終了信号SCEが
与えられており、エニーニューキーオンのとき条件が成
立して走査終了信号SCEのタイミングで“1"を出力す
る。つまり、アンド回路56においては、前回及び前々回
の走査サイクルでは鍵が全く押圧されていず（MK1,MK2
が共に“0"）、かつ今回の走査サイクルで初めて鍵押圧
が検出された（XKQが“1"）ことを条件にエニーニュー
キーオンを検出する。AKQ及びNKQの反転出力がアンド回
路56に加えられている理由は、AKQまたはNKQに“1"が記
憶されているときはアンド回路56の条件が成立しないよ
うにするためであり、後述のタイマが何度もスタート状
態にリセットされないようにするためである。アンド回
路56の出力信号“1"はオア回路58を介してフリップフロ
ップAKQにロードされる。このフリップフロップAKQの
“1"はアンド回路57、オア回路58を介して一定時間の間
ホールドされる。
アンド回路56の出力信号“1"すなわちエニーニューキー
オン検出信号はタイマスタート信号としても利用され
る。この出力信号“1"がオア回路59を介して２段のフリ
ップフロップ60,61に入力される。これらのフリップフ
ロップ60,61はフリップフロップXKQと同様にタイミング
信号6y8、1y8によって制御される。両フリップフロップ
60,61の出力がオア回路62に加わり、更にインバータ63
で反転され、信号Z1として第３図のアンド回路33に入力
される。アンド回路56から出力されるエニーニューキー
オン検出信号は走査終了信号SCEに同期して第９から第1
6タイムスロットまでの８タイムスロットの間“1"とな
る。これをフリップフロップ60,61及びオア回路62で16
タイムスロット幅に拡張し、16タイムスロットの間イン
バータ63の出力信号Z1を“0"にする。それ以外のときは
信号Z1は常に“1"であり、カウンタ13（第３図）におけ
るカウント動作を可能にしている。信号Z1が“0"になる
16タイムスロットの間、アンド回路33（第３図）が動作
不能になり、シフトレジスタ25の全16ステージの内容を
すべて“0"にクリアする。こうして、カウンタ13はカウ
ント値オール“0"からのカウント動作を開始し、タイマ
機能がスタートする。
第３図のラッチ回路27にラッチしたカウント値のうち時
間表示にして約8msの重みをもつビットがアンド回路64
に入力され、約4ms及び約2msの重みをもつビットが夫々
反転されてアンド回路64の他の入力に加わる。このアン
ド回路64の出力信号TM5は第４図のアンド回路65に与え
られる。アンド回路65には第３図のアンド回路42及び43
から信号N7及びB15が入力され、更にタイミング信号9T1
6とオア回路66の出力が加わる。オア回路66にはフリッ
プフロップAKQ及びNKQの出力が加わる。アンド回路65の
出力はタイマ終了信号QRとして利用される。フリップフ
ロップAKQまたはNKQの出力をアンド回路65に入力する理
由は、これらのフリップフロップがセットされたときの
みつまりニューキーオンのときのみタイマ機能を働らか
せるためである。
カウンタ13の下位10ビットのカウント値が“100111111
1"となったとき、すなわち信号Z1によってクリアされた
ときから約10ms経過したとき、アンド回路42,43,64（第
３図）の条件がすべて成立し、第４図のアンド回路65に
加えられる信号N7,B15,TM5がすべて“1"となる。このと
き信号9T16に対応して第９乃至第16タイムスロットの間
アンド回路65の出力信号QRが“1"となる。尚、図におい
て信号線の傍に記した（９〜16）なる表示はこの信号が
第９タイムスロットから第16タイムスロットまでの間発
生することを意味している。
このタイマ終了信号QRはインバータ67で反転されてアン
ド回路57に加わる。従って、フリップフロップAKQの
“1"はタイマ終了信号QRが発生するまでの約10msの間ホ
ールドされるが、このタイマ終了信号QRが発生したとき
にクリアされる。詳しくは、タイマ終了信号QRが第17タ
イムスロットで立下るときにフリップフロップAKQの出
力も“0"に立下る。
タイマ終了信号QRが発生したときフリップフロップXKQ
に“1"がセットされていること（鍵押圧中であること）
を条件にアンド回路68の出力信号KSが“1"となる。この
信号KSによってアンド回路69を可能にし、レジスタ36の
最高押圧鍵キーコードXKC（これは新たな押圧鍵を示し
ている）を該アンド回路69及びオア回路70を介してレジ
スタ37にロードする。レジスタ37にロードされた新たな
最高押圧鍵のキーコードは単音モード用の押圧鍵キーコ
ードMKCとしてキーアサイナ14Aから出力されると共にア
ンド回路71を介してレジスタ37を循環する。前記信号KS
によって新たなキーコードXKCをロードするときアンド
回路71が動作不能となり、古いキーコードMKCがクリア
される。
アンド回路72,73,73、オア回路75及び遅延フリップフロ
ップ76は、レジスタ36と37のキーコードXKC,MKCを比較
するためのものである。キーコードMKCの反転信号とキ
ーコードXKCとがアンド回路72に入力され、キーコードX
KCの反転信号とキーコードMKCとがアンド回路73に入力
される。キーコードXKC及びMKCは同じ重みのビットN1〜
B3が同期してレジスタ36,37から夫々出力される。両キ
ーコードMKC,XKCの値が１ビットでも異なるとアンド回
路72または73の条件が成立し、フリップフロップ76に
“1"がロードされる。このフリップフロップ76の“1"は
アンド回路74を介して自己保持される。最高押圧鍵検出
信号XSをインバータ49で反転して信号が各アンド回路7
2,73,74に加わるようになっており、各走査サイクルに
おいて最高押圧鍵が検出される毎にフリップフロップ76
の記憶がクリアされる。
フリップフロップNKQは、前述のレガートニューキーオ
ンが検出されたことを示すためのものである。アンド回
路77はレガートニューキーオンを検出するためのもの
で、前記フリップフロップ76の出力信号NEQ、単音モー
ド選択信号MONO、フリップフロップXKQ,MK1、MK2の出力
信号、フリップフロップAKQ及びNKQの出力を反転した信
号、及び走査終了信号SCEが入力される。単音モード選
択信号MONOは単音モードのときのみレガートニューキー
オンの検出を可能にするために入力されている。前述の
通り、レジスタ36と37のキーコードXKC,MKCが異なると
き、フリップフロップ76の出力信号NEQが“1"となる。
この信号NEQの“1"は、新たな押鍵があったことを示し
ている。この新たな押鍵がエニーニューキーオンに該当
するものであれば、前述の如くアンド回路56の条件が成
立し、フリップフロップAKQがセットされるので、その
反転信号が“0"となり、アンド回路77の条件は成立しな
い。この新たな押鍵がレガートニューキーオンに該当す
るものであれば、フリップフロップAKQがセットされて
いず、かつ各フリップフロップXKQ,MK1,MK2の出力が
“1"であり、何らかの鍵が持続的に押圧されていること
を示している。従って、レガートニューキーオンのとき
は走査終了信号SCEのタイミングでアンド回路77の条件
が成立し、オア回路79を介してフリップフロップNKQに
“1"がロードされる。このフリップフロップNKQの“1"
はアンド回路78を介して自己保持される。
一方、アンド回路77から出力されたレガートニューキー
オン検出信号は、エニーニューキーオン検出信号と同様
に、オア回路59を介して遅延フリップフロップ60に与え
られ、タイマスタート信号として利用される。従って、
レガートニューキーオン検出にもとづき第３図のカウン
タ13が前述と同様にタイマとして機能し、約10ms後にア
ンド回路65（第４図）からタイマ終了信号QRが出力され
る。このタイマ終了信号QRによってアンド回路78が動作
不能となり、フリップフロップNKQがリセットされる。
従って、レガートニューキーオン検出時から約10msの間
フリップフロップNKQが“1"をホールドする。また、前
述と同様に、タイマ終了信号QRにもとづきアンド回路68
から信号KSが出力され、レジスタ36に記憶されている新
たな最高押圧鍵キーコードXKCがレジスタ37にロードさ
れる。
フリップフロップTM6は、複音モードのときのアタック
ピッチスタート信号を形成するためにエニーニューキー
オンによる約10msの時間待ちが終了したことを示すため
のものである。タイマ終了信号QRがアンド回路80、オア
回路82を介してフリップフロップTM6に入力されるよう
になっており、エニーニューキーオンにもとづく約10ms
の時間待ちが終了したときこのタイマ終了信号QRによっ
て該フリップフロップTM6に“1"がセットされる。この
フリップフロップTM6の“1"はアンド回路81を介して自
己保持され、走査終了信号SCEによってリセットされ
る。従って、フリップフロップTM6の“1"は１走査サイ
クルの間だけホールドされる。尚、複音モードのときは
レガートニューキーオンの検出は行なわれないため、単
音モード時にレガートニューキーオンにもとづくタイマ
終了信号QRによってフリップフロップTM6がセットされ
たとしても何の影響も及ぼさない。
アンド回路83,84,85は単音モード用のキーオフ信号MKOF
を形成するためのものである。各回路83,84,85には単音
モード選択信号MONOが与えられており、単音モードのと
き動作可能となる。アンド回路85にはフリップフロップ
MK1,MK2,NKQの反転信号が入力されており、２走査サイ
クル続けて全鍵の離鍵が検出されていることを条件に
“1"を出力する。このアンド回路85の出力“1"は通常の
キーオフを示している。MK1,MK2が共に“0"であること
を条件にしたのはチャタリング対策のためである。アン
ド回路83にはフリップフロップAKQの出力が入力されて
おり、エニーニューキーオン検出時の約10msの待ち時間
の間“1"を出力する。アンド回路84にはフリップフロッ
プNKQの出力及びスラーオン信号SLONをインバータ86で
反転した信号が加わり、スラー効果が選択されていない
ことを条件に、レガートニューキーオン検出時の約10ms
の待ち時間の間“1"を出力する。
各アンド回路83,84,85の出力はオア回路87に入力され、
単音モード用のキーオフ信号MKOFとして利用される。こ
のキーオフ信号MKOFをインバータ88で反転したものが単
音モード用のキーオン信号MKONである。楽音信号発生部
21（第２図）において、単音モード用の押圧鍵キーコー
ドMKCに対応する楽音信号を発生する際にこのキーオン
信号MKONにもとづいて振幅エンベロープを制御するよう
にすればよい。単音モードにおいてエニーニューキーオ
ンが検出された場合あるいはスラー効果が選択されてい
ないときにレガートニューキーオンが検出された場合は
アタックピッチコントロールを行なうようになってお
り、そのためのイニシャルタッチ検出を行なう前記一定
の待ち時間（約10ms）の間は、アンド回路83または84の
出力“1"にもとづき強制的にキーオフ状態としているの
である。そして、この待ち時間における強制的なキーオ
フ状態のときに前音のサステインを除去するために、ア
ンド回路83及び84の出力がオア回路89を介して強制ダン
プ信号FDMPとしてキーアサイナ14Aから出力され、楽音
信号発生部21（第２図）に与えられるようになってい
る。
アンド回路84の出力はオア回路90にも与えられる。ま
た、フリップフロップAKQの出力がアンド回路91を介し
てオア回路90に与えられる。尚、入力が１つしかないア
ンド回路38,80,91等は入力信号が単に通過するだけであ
り、特に必要ないが図示の都合上示した。オア回路90の
出力はイニシャルセンシング信号ISとしてイニシャルタ
ッチ検出のために利用される。このイニシャルセンシン
グ信号ISは、単音モードあるいは複音モードに係わりな
くエニーニューキーオンがあった場合はフリップフロッ
プAKQの出力にもとづき新たな鍵の押圧開始時から約10m
sの間“1"となる。また、単音モードでスラー効果が選
択されていないときにレガートニューキーオンがあった
場合もフリップフロップNKQの出力にもとづき新たな鍵
の押圧開始時から約10msの間“1"となる。単音モードで
スラー効果が選択されているときはレガートニューキー
オンがあってもイニシャルセンシング信号ISは発生され
ない。
アンド回路92は単音モード用のアタックピッチスタート
信号MASを発生するためのものであり、オア回路87から
のキーオフ信号MKOF、フリップフロップXKQの出力信号
及びタイマ終了信号QRが入力される。ニューキーオン検
出にもとづく約10msの待ち時間の間アンド回路83あるい
は84の出力信号によってキーオフ信号MKOFが“1"とな
り、アンド回路92が動作可能となる。待ち時間が終了し
たとき、鍵が押圧されていることを条件に（XKQが
“1"）タイマ終了信号QRに対応する第９乃至第16タイム
スロットの間アンド回路92の出力信号MASが“1"とな
る。この信号MASはオア回路93を介して遅延フリップフ
ロップ94に入力される。このフリップフロップ94はタイ
ミング信号13y32で入力信号をロードし、信号17T24に同
期して出力を切換える。従って、第９乃至第16タイムス
ロットで発生する信号MASの“1"は第13タイムスロット
でフリップフロップ94にロードされ、第17タイムスロッ
トから次の第16タイムスロットまでの１キータイム（32
タイムスロット）の間アタックピッチスタート信号ASと
して出力される。
アンド回路95は複音モード用のアタックピッチスタート
信号EASを発生するためのものであり、フリップフロッ
プTM6の出力、フリップフロップXKQの出力の反転信号、
単音モード選択信号MONOをインバータ96で反転した信
号、及びラッチ回路34からのキーデータTDMが入力され
る。複音モードのとき、インバータ96の出力“1"によっ
てアンド回路95が動作可能となる。前述の通り、エニー
ニューキーオン検出にもとづく約10msの時間待ちの終了
直後の１走査サイクルの間フリップフロップTM6の出力
が“1"となり、このサイクルにおける最高押圧鍵のキー
データTDMの立上りの第９乃至第16タイムスロットの間
アンド回路95の条件が成立する。第９乃至第16タイムス
ロットの間で“1"となるアンド回路95の出力信号EASは
オア回路93を介してフリップフロップ94に入力され、前
述と同様に、第17タイムスロットから次の第16タイムス
ロットまでの１キータイムの間アタックピッチスタート
信号ASとして出力される。
アンド回路97はスラースタート信号SSを発生するための
ものであり、タイマ終了信号QR、フリップフロップXKQ
の出力、単音モード選択信号MONO、単音モード用キーオ
ン信号MKON、及びキーコードの不一致を示す信号NEQが
入力される。レジスタ36及び37のキーコードXKC,MKCが
一致していないときは（NEQが“1"）、待ち時間中であ
り（AKQまたはNKQが“1"）、かつこのときアンド回路83
及び84の条件が成立していなければ（MKONが“1"）、ス
ラー効果が選択されておりかつレガートニューキーオン
であったことを意味する。従って、スラー効果が選択さ
れかつレガートニューキーオンがあったとき、このレガ
ートニューキーオンにもとづく待ち時間の終了時に発生
するタイマ終了信号QRに対応して、現在鍵が押圧されて
いること（XKQが“1"）を条件に、アンド回路97の出力
が第９乃至第16タイムスロットの間“1"となる。この出
力“1"はフリップフロップ94に入力され、前述と同様に
第17タイムスロットから次の第16タイムスロットまでの
１キータイムの間スラースタート信号SSとして出力され
る。
以上の通り、アタックピッチスタート信号AS及びスラー
スタート信号SSは、約10msの待ち時間の終了後に発生さ
れるものである。そして、アタックピッチスタート信号
ASは、単音モードにおいてはエニーニューキーオンのと
きあるいはスラー非選択時のレガートニューキーオンの
ときに発生され、複音モードにおいてはエニーニューキ
ーオンのときに発生される。また、スラースタート信号
SSは、単音モードのスラー選択時においてレガートニュ
ーキーオンがあったときに発生される。
アナログ電圧マルチプレクサ及びA/D変換部 各種効果設定操作子群15の詳細例は第６図に示されてい
る。A/D変換部17は図示の都合上、A/D変換部18の部分が
第６図に、制御及び記憶部19の部分が第７図に示されて
いる。
第６図において、各種効果設定操作子群15は各種効果の
制御要素に対応する制御量をアナログ電圧で設定するた
めのボリュームV1〜V8を具えている。V1はビブラートス
ピード（周波数）、V2はビブラートディプス（深さ）、
V4はディレイビブラートの時間、V5はスラー効果におけ
るピッチ変化の速度（スラースピード）、V7は振幅エン
ベロープのサステイン部分の減衰速度（サステインスピ
ード）、を夫々設定するためのものである。V3,V6,V8は
タッチセンサ11の出力信号の感度調整用ボリュームであ
る。V3はアフタータッチビブラートの深さ設定用の鍵タ
ッチ検出信号を感度調整するもの、V6はアフタータッチ
レベルコントロールのレベル設定用の鍵タッチ検出信号
を感度調整するもの、V8はイニシャルタッチ検出信号を
感度調整するものである。ボリュームV8で感度調整され
たイニシャルタッチ検出信号は２つの用途で使われる。
１つはアタックピッチコントロールの初期値設定のた
め、もう１つはイニシャルタッチレベルコントロールの
レベル設定のためである。
タッチセンサ11としては各種共通のアフタータッチセン
サ11Aが使用される。アフタータッチセンサ11Aは鍵押圧
持続時において鍵タッチを検出し得るものであれば如何
なるものでもよく、例えば、押圧速度あるいは押圧深さ
あるいは押圧力あるいは強さ等のいずれに応答して鍵タ
ッチを検出するものであってもよい。アフタータッチセ
ンサ11Aの出力信号は増幅器98を介してイニシャルタッ
チ感度調整用ボリュームV8に加わると共にローパスフィ
ルタ99に加わる。ローパスフィルタ99の出力はアフター
タッチビブラート用感度調整ボリュームV3とアフタータ
ッチレベル用感度調整ボリュームV6に加えられる。ロー
パスフィルタ99はアフタータッチ制御に用いるタッチ検
出信号の急激な変動を抑えるためのものである。
アフタータッチセンサ11Aはイニシャルタッチ検出及び
アフタータッチ検出の両方に共用される。例えば、アフ
タータッチセンサ11Aから出力されるタッチ検出信号が
第８図（ａ）のようであるとすると、単音キーアサイナ
14A（第４図）からイニシャルセンシング信号IS（第８
図（ｂ））が与えられる約10msの間においてこのタッチ
検出信号のピーク値を検出し、このピーク値をホールド
してイニシャルタッチ検出信号として用いる。前述の通
り、イニシャルセンシング信号ISが立下ってから（ピー
ク値検出終了後に）発音が開始する。また、ピーク値検
出を行なっているときの（IS発生時の）アフタータッチ
センサ出力信号はアフタータッチ検出信号として用い
ず、それ以外のときのセンサ出力信号をアフタータッチ
検出信号として用いる。このようにすることにより、イ
ニシャルタッチセンサとアフタータッチセンサを別々に
設ける必要がなくなり、経済的であると共に鍵下方に設
けるセンサ装置が簡略化される。
ボリュームV1〜V8で設定もしくは調整された８個のアナ
ログ電圧は１個のA/D変換器18を用いてディジタルデー
タに変換される。そのためにアナログ電圧マルチプレク
サ16が設けられており、各ボリュームV1〜V8のアナログ
電圧を時分割多重化してA/D変換器18に送る。また、A/D
変換器18に関連して第７図に示す制御及び記憶部19が設
けられており、A/D変換器18における時分割的なA/D変換
動作及びこのA/D変換によって得たディジタルデータの
デマルチプレクス動作を制御する。このようなA/D変換
操作によって回路構成をかなり簡略化することができ
る。
第７図に示す制御及び記憶部19は、各ボリュームV1〜V8
に対応する記憶手段としてレジスタ101〜108を含んでい
る。各レジスタ101〜108の近傍に記した（V1）〜（V8）
は夫々に対応するボリュームV1〜V8を示している。これ
らのレジスタ101〜108には、各々に対応するボリューム
V1〜V8の出力電圧をディジタル変換したディジタルデー
タが夫々記憶される。これらのレジスタ101〜108は、シ
ステムクロックパルスφ１，φ２によってシフト制御さ
れる８ステージ/1ビットの循環型シフトレジスタから成
る。各レジスタ101〜108の各ステージのブロック内に記
した数字は、第1,第9,第17及び第25タイムスロットのと
きの各ステージ内のデータの重みを一例として示すもの
である。夫々のレジスタ101〜108における重み数値の単
位は、各出力データ表示の近傍に記されているように、
夫々の制御要素の性質に応じて「Hz」（周波数）、「セ
ント」（ピッチずれの深さを示すセント値）、「ms」
（時間）、「dB」（レベル）である。これらの重み表示
はあくまでも一例として示したにすぎず、回路動作の面
ではあまり重要ではなく、ただ、シリアルデータとして
送り出されるときに各ビットの重みとタイムスロットと
の関係を明らかにする面で役立つ。
第７図の制御及び記憶部19には、各レジスタ101〜108に
対応してマルチプレクス及びデマルチプレクス制御回路
111〜118が設けられている。回路112〜117は同一構成で
あるため、回路112のみ詳細を示し、回路113〜117は省
略してある。このマルチプレクス及びデマルチプレクス
制御回路111〜117は、アナログ電圧マルチプレクサ16
（第６図）における時分割多重化操作に対応して各レジ
スタ101〜107のディジタルデータをマルチプレクスして
A/D変換器18（第６図）に送り、時分割的なA/D変換操作
に利用させると共に、その結果得られるディジタルデー
タをA/D変換器18から受け入れてデマルチプレクスし、
対応するレジスタ101〜107にロードする機能をもつ。但
し、イニシャルタッチ検出データ記憶用のレジスタ108
に対応する制御回路118はマルチプレクス機能（レジス
タ108のデータをA/D変換器18に送り出す機能）をもたな
い。
第６図において、アナログ電圧マルチプレクサ16の制御
入力には第３図のデコーダ29から８本の出力信号H0〜H7
が与えられると共に第４図のオア回路90からイニシャル
センシング信号ISが与えられる。デコーダ29はカウンタ
13（第３図）のカウント値のうちビット▲▼，▲
▼，▲▼の値をデコードしたものを信号H0〜H7と
して出力する。各信号H0〜H7は第９図（ａ）に示す順で
順次“1"となる。１つの信号H0〜H7が“1"を持続してい
る時間は８キータイムであり、１走査サイクルの間で各
信号H0〜H7が２巡する。
マルチプレクサ16は、常時は信号H1〜H7に応じてボリュ
ームV1〜V7のアナログ電圧を第９図（ｂ）に示すように
順次サンプリングし、多重化して出力する。イニシャル
センシング信号ISが“1"のときは、上述の信号H1〜H7に
よるV1〜V7のサンプリングを禁止し、イニシャルタッチ
感度調整用ボリュームV8からのアナログ電圧を持続的に
選択して出力する。マルチプレクサ16の出力電圧はA/D
変換器18内のアナログ比較器110の入力Ｂに供給され
る。まず、通常のA/D変換について説明し、次にイニシ
ャルタッチ検出信号のA/D変換について説明する。
A/D変換器18は、システムクロックパルスφ１，φ２に
よってシフト制御される８ステージ/1ビットの循環型シ
フトレジスタから成るデータレジスタ100を含んでい
る。A/D変換器18における通常のA/D変換操作はマルチプ
レクサ16による各アナログ電圧の時分割的サンプリング
に対応して時分割で行なわれる。初め、データレジスタ
100には前回のA/D変換によるディジタルデータが取り込
まれる。この前回データをディジタル／アナログ変換
（以下D/A変換という）回路119でアナログ電圧に変換
し、これを比較器110の入力Ａに加えてマルチプレクサ1
6からのアナログ電圧と比較し、この比較結果に応じて
データレジスタ100の内容をカウントアップまたはダウ
ンすることによりA/D変換を行なう。
前回のA/D変換によるディジタルデータはサンプリング
タイミングの直前に第７図のレジスタ101乃至107の１つ
からデータレジスタ100に取り込まれる。そのため制御
信号として信号N7・25T32が第３図のアンド回路120から
第７図の各制御回路111〜117内のアンド回路121,122,12
3に入力される。第３図において、アンド回路120にはア
ンド回路42の出力とタイミング信号25T32が与えられ
る。アンド回路42はカウンタ13のカウント値の下位３ビ
ット▲▼，▲▼，▲▼が“111"のとき条件
が成立する。これはサンプリング用の各信号H0〜H7にお
ける最後の１キータイムを示す。信号25T32は１キータ
イムにおける第25から第32タイムスロットまでの８タイ
ムスロットの間“1"となるものである。従って、信号N7
・25T32は各信号H0〜H7の最後の８タイムスロットにお
いて“1"となる。
第７図において、制御回路111〜117にはデコーダ29（第
３図）の出力信号H0〜H7が供給されており、この信号H0
〜H7と前記信号N7・25T32にもとづいてマルチプレクス
とデマルチプレクスを同時に制御する。各制御回路111
〜117はマルチプレクス用アンド回路124,125、デマルチ
プレクス用アンド回路126,127、及びホールド用アンド
回路128,129を含んでいる。或るサンプリングタイミン
グの最後の８タイムスロットにおいて、その次のサンプ
リングタイミングに対応するレジスタ（101〜107のうち
１つ）の記憶データがマルチプレクス用アンド回路124,
125を介して選択されてA/D変換器18のデータレジスタ10
0（第６図）に供給されると同時に、そのサンプリング
タイミングでA/D変換したデータがデマルチプレクス用
アンド回路126,127を介してそのサンプリングタイミン
グに対応するレジスタ（101〜107のうち１つ）に取り込
まれる。このようなレジスタ101〜107に対するデマルチ
プレクス及びマルチプレクス制御は、イニシャルタッチ
検出のための約10msの待ち時間以外のときに実行され
る。そのために、制御回路111〜117内の各アンド回路12
1,122,123にはイニシャルセンシング信号ISの反転信号
▲▼がインバータ130から与えられ、ISが“0"のと
きに可能化されるようになっている。また、各アンド回
路121,222,123には信号N7・25T32が共通に入力される。
各アンド回路121,122,123には信号H0,H1,H2が各別に入
力され、更に各制御回路113〜117のアンド回路123と同
等のアンド回路には信号H3〜H7が各別に入力される。
信号H0が“1"のとき、第９図に示すようにアナログ電圧
マルチプレクサ16（第６図）はどのボリュームV1〜V8の
電圧もサンプリングしない。従って、このときはA/D変
換器18ではA/D変換動作を行なわない。信号H0の最後の
８タイムスロットにおいて信号N7・25T32が“1"となる
と、アンド回路121（第７図）の条件が成立し、このア
ンド回路121からアンド回路124及びオア回路131に対し
て“1"が与えられる。従って、オア回路131の出力信号T
iMは第10図（ｂ）のように発生する。同図（ａ）は信号
H0からH1へ変化するタイミングを拡大して示したもので
ある。尚、オア回路131の他の入力には各制御回路111〜
117におけるアンド回路121と同等のアンド回路122,123
の出力が夫々与えられる。尚、第10図、その他のタイミ
ングチャートにおいて、パルス中に記す「25〜32」等の
数字はタイムスロットの順位を示す。
アンド回路124の他の入力にはレジスタ101の最終ステー
ジから出力されるシリアルな８ビットディジタルデータ
が与えられる。このシリアルディジタルデータは、第25
乃至第32タイムスロットの間では最下位ビット（以下LS
Bという）から最上位ビット（以下MSBという）まで順次
に並んでいる。アンド回路124が第10図（ｂ）に示す信
号TiMと同じ８タイムスロットの間可能化されることに
よりレジスタ101に記憶している８ビットディジタルデ
ータはこの信号TiMに同期してアンド回路124でサンプリ
ングされ、オア回路132に与えられる。オア回路132の出
力ODD（オールドディジタルデータ）は第６図のA/D変換
器18に供給され、オア回路133及び加算器134を経由して
データレジスタ100にロードされる。従って、次のサン
プリング信号H1が“1"に立上るときにはデータレジスタ
100にはレジスタ101のデータ（これをVBRで示す）が転
送されてきている。尚、オア回路132（第７図）には各
制御回路111〜117のマルチプレクス用アンド回路124,12
5の出力が夫々印加される。各レジスタ101〜107のデー
タをVBR,VBD,KVBD,DVER（またはDEL）、SRM及びSRE,AT
L,STRで示すとすると、各サンプリングタイミングの冒
頭でデータレジスタ100から出力されるデータは第９図
（ｃ）のようになる。すなわち、第９図（ｂ）に示すよ
うにサンプリングされる各ボリュームV1〜V7のアナログ
電圧の前回サンプリングタイミングにおけるディジタル
変換結果が、同じボリュームV1〜V7の今回サンプリング
タイミングに対応してデータレジスタ100から出力され
る。
一方、第７図のオア回路131から出力された信号TiMは第
６図のA/D変換器18に与えられる。この信号TiMはインバ
ータ135で反転され、アンド回路136を動作不能にする。
アンド回路136はデータレジスタ100のデータをホールド
するためのもので、オールドデータODDをロードすると
き信号TiMによってレジスタ100のホールドを禁止する。
信号TiMは３段の遅延フリップフロップ（シフトレジス
タ）137に入力される。このフリップフロップ137はタイ
ミング信号6y8で入力信号をロードし、信号1y8に同期し
て出力を切換える。従って、その第１ステージの出力信
号TiM1は第10図（ｃ）に示すように信号H1の立上りの第
１乃至第８タイムスロットの間で“1"となり、その第２
及び第３ステージ出力をオア回路138でまとめた信号TiM
2＋３は第10図（ｄ）のように信号TiM1の立下り直後の
第９図乃至第24タイムスロットの間で“1"となる。
第６図において、データレジスタ100は１ビット分の全
加算器134と共に８ビットのシリアルカウンタを構成し
ている。ラッチ回路139は信号1y8Sのタイミングでレジ
スタ100の各ステージの出力（すなわちカウント値）を
並列的にラッチするためのものである。信号1y8Sが発生
する第1,第9,第17,第25タイムスロットにおいてレジス
タ100の第１ステージ乃至第８ステージにはMSBからLSB
までのデータが順に並んでおり、これがラッチ回路139
にラッチされる。第10図（ｅ）に示すように、信号H1の
立上りの８タイムスロットにおいては、ラッチ回路139
の内容はレジスタ101（第７図）のデータVBRを示してい
る。このラッチ回路139の内容は、カウント値（レジス
タ100の内容）の変化に応じて８タイムスロット毎に変
化する。
ラッチ回路139の出力はD/A変換回路119に与えられ、ア
ナログ電圧に変換される。比較器110は入力ＡとＢを比
較し、Ｂ≧Ａのとき、つまりマルチプレクサ16から入力
Ｂに与えられるアナログ電圧の値がデータレジスタ100
のデータの値と同じかそれよりも大きいとき、“1"を出
力する。この比較器110の出力は遅延フリップフロップ1
40に与えられ、信号1y8に同期して８タイムスロット遅
延して出力される。このフリップフロップ140の出力は
インバータ141で反転され、ダウンカウント用のアンド
回路142に印加される。また、フリップフロップ140の出
力はイニシャルタッチ検出時におけるアップカウント用
のアンド回路143に印加される。アンド回路144は通常の
A/D変換動作時におけるアップカウント用である。
第７図のインバータ130から第６図のA/D変換器18にイニ
シャルセンシング信号ISの反転信号▲▼が与えられ
ている。この信号▲▼はアンド回路142及び144に加
えられ、イニシャルタッチ検出時以外のときつまり通常
のA/D変換動作時にこれらの回路142,144を動作可能にす
る。信号▲▼をインバータ145で反転した信号ISが
アンド回路143に印加されており、イニシャルタッチ検
出時にこの回路143を可能にする。
通常のA/D変換動作時は、比較器110の比較結果に無関係
に、信号TiM1のタイミングでデータレジスタ100の内容
を１カウントアップする。すなわち、信号TiM1と信号1y
8がアンド回路144に入力されており、信号TiM1が立上る
第１タイムスロットにおいて該アンド回路144の出力が
“1"となる。アンド回路144の出力“1"はオア回路146を
介して加算器134の入力Ａに加わる。信号TiM1が“1"の
とき信号TiMは“0"であり、データレジスタ100の出力が
アンド回路136、オア回路133を介して加算器134の入力
Ｂに加わる。信号1y8のタイミングではレジスタ100にロ
ードしたデータVBRの最下位ビットが加算器134の入力Ｂ
に加わる。従って、最下位ビットに“1"が加算される。
キャリィアウト信号がある場合は１タイムスロット遅れ
てキャリィアウト出力C0＋１から“1"が出力され、アン
ド回路147を介して入力Ciに加わる。最下位ビットのタ
イミングでキヤリィアウト信号が加算されることのない
ようにするために、信号1y8によってアンド回路147を動
作不能にするようになっている。こうして、第10図
（ｆ）に示すTiM1の区間で前回のデータVBRに１が加算
される。この加算結果「VBR＋１」が次のTiM2の区間の
間ラッチ回路139にラッチされる（第10図（ｅ））。
第10図（ｆ）のTiM2の区間では、データ「VBR＋１」の
アナログ電圧（Ａ）とボリュームV1の現在のアナログ電
圧（Ｂ）とを比較器110で比較し、「Ｂ≧Ａ」が成立し
たときは加算も減算も行なわずに「VBR＋１」をレジス
タ100で保持する。他方、「Ｂ≧Ａ」が成立しないとき
つまり「Ａ＞Ｂ」のときは、データ「VBR＋１」から１
を減算する。「Ａ＞Ｂ」のときは遅延フリップフロップ
140の出力が“0"であり、インバータ141からアンド回路
142に“1"が与えられる。このアンド回路142にはオア回
路138から信号TiM2＋３が与えられており、区間TiM2及
びTiM3（第10図（ｆ）参照）のとき動作可能となる。区
間TiM2においてアンド回路142の条件が成立すると、区
間TiM2の間中（８タイムスロットの間）アンド回路142
の出力が“1"となる。このアンド回路142の出力“1"は
オア回路146を介して加算器134の入力Ａに与えられる。
従って、レジスタ100のデータ「VBR＋１」の全ビットに
“1"が加算され、事実上の１カウントダウンが行なわれ
る。従って、区間TiM2の演算によってレジスタ100に得
られるデータの値は「VBR＋１」または「VBR（＝VBR＋
１−１）」のどちらかであり、このデータは区間TiM3に
おいてラッチ回路139にラッチされる（第10図（ｅ）参
照）。
区間TiM3ではラッチ回路139のデータ「VBR＋１」または
「VBR」とボリュームV1の現在のアナログ電圧とを比較
器110で比較し、「Ｂ≧Ａ」が成立したときは加算も減
算も行なわずにレジスタ100の現在値「VBR＋１」または
「VBR」を保持する。他方、「Ａ＞Ｂ」のときは前述と
同様にアンド回路142から“1"を出力し、レジスタ100の
データから１を減算する。この２度目の減算によってレ
ジスタ100のデータは「VBR−１（＝VBR＋１−１−
１）」となる。
区間TiM3が終了すると、信号TiM2＋３が立下り、アンド
回路142が動作不能となる。従って、以後のカウント動
作は停止する。こうして、A/D変換動作はサンプリング
信号H1の立上りの３区間TiM1〜TiM3（24タイムスロッ
ト）の間でのみ行なわれる。
前回のA/D変換によって求めたデータVBRの値（Ａ）と今
回サンピリングされたボリュームV1の設定値（Ｂ）とが
一致している場合、区間TiM1における１加算によってレ
ジスタ100の内容が「VBR＋１」となることにより、区間
TiM2における比較ではＡ＞Ｂが成立し、１減算されてレ
ジスタ100の内容が「VBR」となる。区間TiM3における比
較ではＡ＝Ｂが成立し、１減算は行なわれない。従っ
て、最終的には前回と同じデータ「VBR」がデータレジ
スタ100にホールドされる。
前回のA/D変換によって求めたデータVBRの値（Ａ）より
も今回サンプリングされたボリュームV1の設定値（Ｂ）
の方が大きい場合、区間TiM1における１加算によってレ
ジスタ100の内容が「VBR＋１」となっても比較器110で
はＢ＝ＡまたはＢ＞Ａのどちらかが成立するだけであ
る。従って、区間TiM2及びTiM3で減算は行なわれず、最
終的には「VBR＋１」がレジスタ100にホールドされる。
前回のA/D変換によって求めたデータVBRの値（Ａ）より
も今回サンプリングされたボリュームV1の設定値（Ｂ）
の方が小さい場合、区間TiM2及びTiM3では常にＡ＞Ｂが
成立する。従って、１加算の後に１減算が２度行なわ
れ、最終的には「VBR−１」がレジスタ100にホールドさ
れる。
上述のように、１サンプリング周期（約1ms）における
ディジタルデータの最大変化量は±１に限定されてい
る。これは、ボリュームV1〜V7によるアナログ設定値が
急激に変更されたときこれにそのまま応答したのではク
リック等不快な雑音をもたらす原因となるのでこれを防
止するため、及び、雑音等によってアナログ設定値が一
時的に急激に変化したときこれに反応しないようにする
ため、等の理由による。１サンプリング周期におけるデ
ィジタルデータの最大変化量は±１に限らず、要するに
滑らかなA/D変換が行なえる程度であればよい。
また、１回のA/D変換動作において３つの区間TiM1,TiM
2,TiM3で加減算を行なうようにしているが、これはノイ
ズ等によって比較器110の出力が不安定な場合にディジ
タルデータが乱りに変動することを防止するのに役立
つ。例えば、区間TiM2でＢ≧Ａが成立したのに区間TiM3
では成立しないような場合、区間TiM1における「＋１」
と区間TiM3における「−１」によって最終的にはディジ
タルデータは変化しない。
尚、ラッチ回路139の全出力を入力したアンド回路148と
ノア回路149（第６図）は最大カウント値と最小カウン
ト値を夫々検出するためのものである。最大カウント値
になったときアンド回路148の出力によってアンド回路1
43,144を動作不能にし、アップカウントを禁止する。最
小カウント値になったときはノア回路149の出力によっ
てアンド回路142を動作不能にし、ダウンカウントを禁
止する。
サンプリング信号H1が発生しているときの説明に戻る
と、区間TiM3の終了後はA/D変換結果であるディジタル
データがアンド回路136、オア回路133、加算器134の入
力Ｂを介してデータレジスタ100で循環してホールドさ
れる。このレジスタ100のデータはニューディジタルデ
ータNDDとして第７図の各制御回路111〜117のデマルチ
プレクス用アンド回路126,127に供給される。信号H1が
“1"のときは制御回路111のアンド回路122が動作可能で
あるが、信号N7・25T32が“0"の間は条件が成立せず、
このアンド回路122の出力は“0"となっている。アンド
回路122の出力“0"はインバータ150で反転され、ホール
ド用のアンド回路128に与えられる。レジスタ101のデー
タVBRはこのアンド回路128及びオア回路151を介して循
環保持される。
信号H1の最後の８タイムスロットにおいて信号N7・25T3
2が“1"となると、アンド回路122の条件が成立し、この
アンド回路122からアンド回路126に“1"が与えられる。
同時に、アンド回路122の出力“1"は、次のサンプリン
グ信号H2に対応する制御回路122のマルチプレクス用ア
ンド回路125に加えられると共にオア回路131に与えられ
る。制御回路111では、アンド回路122の出力“1"によっ
てホールド用アンド回路128が動作不能となり、アンド
回路126が動作可能となる。従って、信号H1のタイミン
グでA/D変換されたボリュームV1の設定値を示すニュー
ディジタルデータNDDがアンド回路126で選択され、オア
回路151を介してレジスタ101にロードされる。アンド回
路122は第25から第32タイムスロットの間“1"を出力
し、この間にデータレジスタ100（第６図）から出力さ
れるデータNDDは丁度下位ビットから最上位ビットまで
の８ビットがシリアルに順番に並んでいる。従って、第
25タイムスロットから第32タイムスロットの間でニュー
ディジタルデータNDDがレジスタ101に順番にロードされ
ることになり、第１タイムスロットにおけるレジスタ10
1の各ステージの重みは図中に示すように第１ステージ
が最上位ビット であり、ステージが進むにつれて下位ビットに移り、第
８ステージが最下位ビット である。
一方、アンド回路122の出力“1"に対応してオア回路131
から信号TiMが出力され、かつアンド回路125及びオア回
路132を介してレジスタ102のデータVBDがオールドディ
ジタルデータODDとしてA/D変換器18（第６図）に与えら
れる。そして、サンプリング信号がH2に切換わると、前
述と同様の手順で、ボリュームV2に関するA/D変換が行
なわれる。以下、信号H2〜H7に対応して制御回路112〜1
17が前述と同様に動作し、各ボリュームV3〜V7に関する
A/D変換が順次行なわれる。こうして、各レジスタ101〜
107には、各ボリュームV1〜V7の出力に対応するディジ
タルデータが夫々記憶される。
尚、ディレイビブラート（ボリュームV4）に対応するレ
ジスタ104のデータ表示がDVERとDELの２通り有る理由
は、ボリュームV4をディレイビブラートの開始時間設定
とディレイビブラート深さ変化のエンベロープの傾き設
定の両方に兼用しているためである。DVERはディレイビ
ブラートにおける深さの時間的変化の速度を設定するた
めのディレイビブラートエンベロープレートデータであ
り、その重みはレジスタ104の各ステージブロック内の
下側に示されてる。この重みの単位が（Hz）である理由
は、エンベロープ変化レートを周波数に換算した速さで
示したためである。すなわち、エンベロープの開始時か
ら終了時までの時間が周波数表示の1/4周期に対応して
いる。DELはディレイビブラート開始時間データであ
り、その重みはレジスタ104の各ステージブロック内の
上側に示されている。この２つのデータDVER,DELは勿論
真理値が異なっているわけではなく、利用する側での重
みづけが異なっているだけである。
スラースピード（ポリュームV5）に対応するレジスタ10
5のデータ表示がSRMとSREの２通り有る理由は、ダイナ
ミックレンジを広くとるために８ビットのデータを仮数
部と指数部に分けて利用するためである。最下位ビット
は利用せず、下位２ビット目から５ビット目までを仮数
部M1,M2,M3,4Mとし、上位３ビットを指数部E1,E2,E3と
する。SRMはスラーレート仮数部のデータ表示であり、S
REはスラーレートの指数部のデータ表示である。
第４図のオア回路90から出力されたイニシャルセンシン
グ信号ISは第７図の遅延フリップフロップ152に入力さ
れる。２段の遅延フリップフロップ152は信号6y8によっ
て入力信号をロードし、信号1y8に同期して出力状態を
切換えるものである。遅延フリップフロップ152の第１
ステージの出力がアンド回路153に加わり、かつインバ
ータ155で反転されてアンド回路154に加わる。第２ステ
ージの出力はアンド回路154に加わり、かつインバータ1
30で反転されてアンド回路153に加わる。このインバー
タ130の出力が信号▲▼として第６図のA/D変換器18
に与えられる。アンド回路153は信号ISの立上りに対応
して８タイムスロット幅のパルスを出力し、アンド回路
154は信号ISの立下りに対応して８タイムスロット幅の
パルスを出力する。アンド回路153及び154の出力はオア
回路131に加えられ、信号TiMとして第６図のA/D変換器1
8に与えられる。信号ISに対応して発生する信号TiM及び
▲▼の状態を第11図に示す。
第６図において、信号ISの立上りに対応して信号TiMが
“1"となる８タイムスロットの間でアンド回路136が動
作不能にされ、データレジスタ100の全ビットが“0"に
クリアされる。また、信号▲▼が“0"となることに
よって第７図の各制御回路111〜117が動作不能にされ、
各レジスタ101〜107はその記憶データを循環保持する。
かつ、第６図のアンド回路142及び144が動作不能とな
り、アンド回路143が動作可能となる。アンド回路143が
可能化された最初の８タイムスロットでは、信号TiMを
８タイムスロット遅延した信号TiM1が“1"であり、イン
バータ156の出力“0"によってアンド回路143の動作が禁
止される。これは信号ISの立上り時において各信号の状
態が安定するのを待つためであるが、この処理は特に行
なわなくてもよい。アンド回路143の他の入力には信号1
y8と遅延フリップフロップ140の出力が加えられる。従
って、比較器110で「Ｂ≧Ａ」が成立すれば、信号1y8の
タイミングでアンド回路143から“1"が出力され、オア
回路146を介して加算器134の入力Ａに与えられる。前述
の通り、この信号1y8のタイミングはデータレジスタ100
のデータの最下位ビットのタイミングである。従って、
アンド回路143から信号1y8のタイミングで１パルス与え
られる毎に（約４μｓ毎に）データレジスタ100の内容
が１カウントアップされる。
前述の通り、イニシャルセンシング信号ISが発生してい
る間はマルチプレクサ16でボリュームV8のアナログ電圧
を持続して選択する。従って、ボリュームV8で感度調整
されたタッチ検出信号が比較器110の入力Ｂに専ら与え
られる。データレジスタ100は初めにオール“0"にクリ
アされるので、初めは比較器110で「Ｂ≧Ａ」が成立す
る。データレジスタ100の値がタッチ検出信号の値に一
致するまで、信号1y8が発生する毎に急速に該レジスタ1
00の内容がカウントアップされる。データレジスタ100
のカウント値がタッチ検出信号の値に一致すると、比較
器110で「Ｂ＝Ａ」が成立する。これにもとづきレジス
タ100の内容が更に１カウントアップされた後、比較器1
10で「Ｂ＜Ａ」が成立し、アンド回路143が動作不能に
され、カウントが停止する。その後、タッチ検出信号の
レベルが下がったとしてもデータレジスタ100のダウン
カウントは行なわれないので、ピーク値が保持されるこ
とになる。また、タッチ検出信号がデータレジスタ100
の値よりも更に大きくなった場合は比較器110で「Ｂ≧
Ａ」が成立し、追加のカウントアップが行なわれる。こ
うして、イニシャルセンシング信号ISが発生している間
のタッチ検出信号のピーク値に相当するディジタルデー
タがデータレジスタ100でホールドされる。このデータ
レジスタ100にホールドされたピーク値のデータはデー
タNDDのラインを介して第７図の制御回路118内のアンド
回路157に与えられる。
鍵押圧開始時から約10msが経過してイニシャルセンシン
グ信号ISが立下ると、第７図のアンド回路154の出力が
第25乃至第32タイムスロットに同期して８タイムスロッ
ト間“1"となる。このアンド回路154の出力“1"はアン
ド回路158に与えられる。アンド回路158の他の入力に
は、第４図のフリップフロップXKQの出力XKQSが２段の
遅延フリップフロップ159を介して加えられる。この遅
延フリップフロップ159は遅延フリップフロップ152の出
力タイミングに同期させるためのものである。アンド回
路158はイニシャルタッチ検出時間終了時に何らかの鍵
が押圧されていること（XKQSは“1"）を条件に８タイム
スロットの間“1"を出力する。このアンド回路158の出
力“1"によってアンド回路157が動作可能となり、デー
タレジスタ100（第６図）にホールドされているタッチ
検出信号のピーク値データ（NDD）を通過させ、オア回
路160を介してレジスタ108にロードする。また、アンド
回路154の出力“1"に対応してオア回路131から第６図の
インバータ135に与えられる信号TiMによってデータレジ
スタ100にホールドしていたピーク値データがクリアさ
れる。アンド回路154の出力が“1"となる８タイムスロ
ットの間にレジスタ108（第７図）に対応するピーク値
データのロードが完了し、該アンド回路154の出力が
“0"に立下るとアンド回路157に代わってアンド回路16
が動作可能となる。レジスタ108にロードされたタッチ
検出信号のピーク値データはこのアンド回路161を介し
て以後ホールドされる。こうして、イニシャルタッチ検
出データがレジスタ108にホールドされる。
尚、レジスタ108のデータ表示がAPIとITLの２通り有る
理由は、同じイニシャルタッチ検出データをアタックピ
ッチコントロールとイニシャルタッチレベルコントロー
ルの両方に使用するためである。APIは、アタックピッ
チ初期値設定データであり、その重みはレジスタ108の
各ステージブロック内の上側に記されている。下位３ビ
ットは切捨てられ、上位５ビットが約1.2セント乃至約1
9セントのピッチずれに対応する。ITLは、イニシャルタ
ッチレベル制御データである。
第７図の各レジスタ101〜108に記憶されたデータのうち
ピッチコントロール関係のデータ、すなわちビブラート
レートデータVBR、ビブラート深さデータVBD、アフター
タッチビブラート深さデータKVBD、ディレイビブラート
エンベロープレートデータDVER、ディレイビブラート開
始時間データDEL、スラーレート仮数部データSRM、スラ
ーレート指数部データSRE、アタックピッチ初期値設定
データAPIは効果付与回路20（第12図の部分）に供給さ
れる。レベルコントロール関係のデータ、すなわちアフ
タータッチレベル制御データATL、サステインレートデ
ータSTR、イニシャルタッチレベル制御データITLは楽音
信号発生部21（第２図）に供給される。
効果付与回路の説明 図示の都合上、効果付与回路20の詳細例は３つの部分に
分けて第12図、第13図、第14図に示されている。各図は
第２図の回路20のブロック中に示されたように結合す
る。効果付与回路20では、アタックピッチコントロー
ル、ディレイビブラート、アフタータッチビブラート、
及びノーマルビブラートのための変調信号を夫々形成す
る処理、及びスラー効果のために単音モードの押圧鍵キ
ーコードMKCを変調する処理、を実行する。まず、アタ
ックピッチ及びビブラートのための変調信号を形成する
部分について説明する。
効果付与回路20は、第13図に示す４つの演算器CUL1,CUL
2,CUL3,CUL4を含んでいる。各演算器CUL1〜CUL4は、シ
ステムクロックパルスφ１，φ２によってシフト制御さ
れる16ステージ/1ビットの直列シフトレジスタ162,163,
164,165と、１ビット分の全加算器166,167,168,169と、
演算及び記憶動作制御用の論理回路170〜196（アンド回
路）、197〜204（オア回路）とを夫々具えており、シリ
アル演算を行なう。演算器CUL2は変調信号の瞬時値を示
すデータVALを求めるものである。演算器CUL1は変調信
号の周波数を示すデータを繰返し演算して演算器CUL2に
おける演算タイミングを示す信号を発生するものであ
る。演算器CUL3は変調信号のエンベロープ（深さ）の瞬
時値を示すデータENVを求めるものである。このデータE
NVを所定ビットシフトして変調信号の変化幅を示す微小
値ΔENVとして利用する。演算器CUL2において、この変
化幅ΔENVを演算器CUL1からのタイミング信号に応じて
繰返し演算することにより変調信号の瞬時値を示すデー
タVALを求める。演算器CUL4は、後述するように多目的
に使用される。
第15図（ａ）は、アタックピッチ、ディレイビブラー
ト、ノーマルビブラートにおける変調信号及びそのエン
ベロープ（深さ）の一例を示すものである。この図を参
照して変調信号の形成法の概略を説明する。第15図
（ａ）の横軸は時間、たて軸は正規周波数（０セント）
からのピッチずれをセント値によって示す。
アタックピッチの初期値は負の値（正規周波数の低音側
のピッチずれ）「−APiS」である。このアタックピッチ
初期値の絶対値「APiS」は、レジスタ108（第７図）か
ら与えられるアタックピッチ初期値設定データAPIにROM
22（第２図）から与えられる音色に対応したアタックピ
ッチ初期値係数APSを乗算したものである。前述の通
り、データAPIは鍵のイニシャルタッチに対応したもの
であるので、アタックピッチ初期値APiSはイニシャルタ
ッチに応じて制御されることになる。アタックピッチに
おけるエンベロープの初期値もアタックピッチ初期値AP
iSと同じである。演算器CUL3（第13図）にエンベロープ
瞬間値ENVの初期値としてAPiSをプリセットし、以後、
この初期値APiSを下位桁にｎビットシフト（2-n倍）し
た微小値ΔAPiSを、ROM22（第２図）から与えられる音
色に対応したアタックピッチエンベロープレートデータ
APERに応じた時間間隔で繰返し演算することにより、徐
々に減衰するエンベロープの瞬間値ENVが求められる。
演算器CUL4で上記エンベロープレートデータAPERを規則
的にアキュムレートし、その最上位ビットからのキャリ
ィアウト信号の発生タイミングによって演算器CUL3にお
ける上記減算の繰返し時間間隔を定める。ΔAPiSはイニ
シャルタッチに対応したものであるので、アタックピッ
チのエンベロープもイニシャルタッチに応じて制御され
ることになる。一方、演算器CUL2では、変調信号瞬時値
VALの初期値として「−APiS」をプリセットし、エンベ
ロープ瞬時値ENVを下位桁にｎビットシフト（2-n倍）し
た微小値ΔENVを、ROM22（第２図）から与えられる音色
に対応したアタックピッチレートデータAPRに応じた時
間間隔で繰返し加算もしくは減算することにより、変調
信号の瞬時値VALを求める。VALの初期値は負の値「−AP
iS」であるので、初めは加算を行ない、VALを徐々に大
きくする。値VALが値ENVに達したとき減算に切換える。
以後、加算と減算を交互に行ない、エンベロープ値ENV
の範囲内で値VALが繰返し折返すようにする。演算器CUL
1で上記レートデータAPRを規則的にアキュムレートし、
その最上位ビットからのキャリィアウト信号の発生タイ
ミングによって演算器CUL2における上記加算または減算
の時間間隔を定める。エンベローフ値ENVが０セントに
なったときアタックピッチコントロールが終了する。
アタックピッチあるいはスラーが終了したとき演算器CU
L4でディレイビブラート開始までの時間がカウントされ
る。このカウント時間が、レジスタ104（第７図）に記
憶されたディレイビブラート開始時間DELに一致する
と、ディレイビブラートが開始する。
ディレイビブラートにおけるエンベロープ（深さ）は０
セントから始まり、レジスタ102（第７図）から与えら
れるビブラート深さデータVBDに対応するセント値まで
徐々に増大する。演算器CUL3では、深さデータVBDを下
位桁にｎビットシフトした微小値ΔVBDを、レジスタ104
（第７図）から与えられるディレイビブラートエンベロ
ープレートデータDVERに応じた時間間隔で繰返し加算す
ることにより、徐々に増大するエンベロープ瞬間値ENV
を求める。上記エンベロープレートデータDVERに対応す
る値が演算器CUL4でアキュムレートされ、そのキャリィ
アウト信号によって演算器CUL3における計算時間間隔が
設定される。一方、演算器CUL2では、エンベロープ瞬間
値ENVをシフトした微小値ΔENVを、レジスタ101（第７
図）から与えられるビブラートレートデータVBRに応じ
た時間間隔で繰返し加算または減算することにより、変
調信号の瞬時値VALを求める。上記レートデータVBRは演
算器CUL1でアキユムレートされ、そのキヤリイアウト信
号によって演算器CUL2における計算時間間隔が設定され
る。
演算器CUL3のエンベロープ瞬時値ENVが深さデータVBDに
対応するセント値に達するとディレイビブラートが終了
し、ノーマルビブラートに移行する。ノーマルビブラー
トにおいては、演算器CUL3で深さデータVBDに対応する
一定のエンベロープ値ENVを保持し、演算器CUL1,CUL2で
は上述のディレイビブラートのときと同じ処理を行な
う。第15図（ａ）には示してないが、アフタータッチビ
ブラートにおいては、演算器CUL3のエンベロープ値ENV
をレジスタ103（第７図）から与えられるアフタータッ
チビブラート深さデータKVBDに対応する値とし、ディレ
イビブラートあるいはノーマルビブラートのときと同じ
ように演算器CUL1,CUL2を動作させる。尚、この実施例
では、ノーマルビブラートあるいはアフタータッチビブ
ラートが奏者によって選択された場合はディレイビブラ
ートはかからないようになっている。また、この実施例
では、第15図（ａ）に示されているように、ディレイビ
ブラート、ノーマルビブラート及びアフタータッチビブ
ラートのときのピッチずれの深さは高音側と低音側とで
は非対称になっている。すなわち、高音側の深さVBDに
対して低音側の深さは となっている。このような非対称の深さ設定は、自然楽
器に近い、好ましいビブラートをもたらす。
第13図の各演算器CUL1〜CUL4において、シリアル演算は
第１乃至第16タイムスロットの間で行なわれる。各レジ
スタ162〜165内の16ビットのデータは第１乃至第16タイ
ムスロットの間で最下位ビットから順番に出力される。
各ビットのシリアル演算結果は第１乃至第16タイムスロ
ットの間で加算器166〜169から出力され、各レジスタ16
2〜165に取り込まれる。こうしてレジスタ162〜165内の
データは16タイムスロット毎に循環する。第16タイムス
ロットにおける最上位ビットの演算によるキャリイアウ
ト信号が第17タイムスロットにあらわれる最下位ビット
データに加算されないようにするために、加算器166〜1
69のキャリイアウト出力C0＋１を入力Ciに与えるための
アンド回路170,175,183,191に信号▲▼が加
えられる。この信号▲▼は信号17y32の反転
信号であり、第17タイムスロットで“0"、それ以外のタ
イムスロットで“1"である。
第13図において、各シフトレジスタ162〜165の各ステー
ジ内に記された数字は、第１タイムスロット及び第17タ
イムスロットのときの各ステージ内のデータの重みを示
すものである。夫々の重み表示の単位は、レジスタ162
が「Hz」、164及び164が「セント」、165の上側が「H
z」、下側が「ms」である。レジスタ162の上側の重み表
示は、演算器CUL1をアタックピッチレートデータAPRの
アキュムレートに用いるときの重みを示す。例えば第７
ステージの「１」は1Hzの重みを示す。レジスタ162の下
側の重み表示は、演算器CUL1をビブラートレートデータ
VBRのアキュムレートに用いるときの重みを示す。例え
ば第７ステージの「4/3」は4/3Hzを示す。アタックピッ
チのときとビブラートのときとで重みが異なる理由は、
ビブラートのときは前述の非対称形の深さ設定を行なう
ためである。レジスタ165の上側の重み表示は演算器CUL
4をエンベロープレートデータAPER,DVER（更にSLR）の
アキュムレートに用いるときの重みを示す。下側の重み
表示は演算器CUL4をディレイビブラート開始時間のカウ
ントに用いるときの重みを示す。レジスタ163の第１ス
テージの「Ｓ」はサインビットを示す。変調信号の瞬時
値VALは負の値にもなるので、正負を区別するためにサ
インビットＳが存在する。尚、負の値は２の補数で表わ
される。次に各制御の詳細を説明する。
（１）アタックピッチコントロール 第13図の各演算器CUL1〜CUL4の動作を制御するために第
14図に遅延フリップフロップ222〜227が設けられてい
る。これらのフリップフロップ222〜227は、信号1T8
（第５図）のタイミングで入力信号を取り込み17T24
（第５図）のタイミングで出力状態を切換えるものであ
る。これらのフリップフロップのうち、222,223及び225
がアタックピッチコントロールのときに動作する。
前述の通り、アタックピッチコントロールを行なうべき
条件が成立したとき、イニシャルセンシング信号ISの立
下りに対応してアタックピッチスタート信号ASが単音キ
ーアサイナ14A（第４図）から出力される。このアタッ
クピッチスタート信号ASは第14図のアンド回路211に加
わると共にインバータ214で反転される。インバータ214
の出力はアンド回路205〜209,212に加わる。第16図に示
すように、イニシャルセンシング信号ISは第16タイムス
ロットで立下り、アタックピッチスタート信号ASはその
直後の第17タイムスロットから次の第16タイムスロット
までの32タイムスロットの間“1"となる。信号ASに対応
してアンド回路211の出力が“1"となり、オア回路1,4,6
及び７に与えられる。オア回路４の出力はフリップフロ
ップ225に与えられる。信号ASが立上ったときから32タ
イムスロット後にフリップフロップ225の出力が“1"に
立上り、以後、アンド回路210及びオア回路４を介して
自己保持される。このフリップフロップ225の状態をAPQ
なる符号で示す。オア回路４の出力がAPQ信号に相当す
る。APQ信号が“1"のとき、効果付与回路20（第12〜14
図）内の各回路に対してアタックピッチコントロールを
実行するよう指示する。
オア回路１の出力はフリップフロップ222で32タイムス
ロット遅延され、USET（アップセット）信号として出力
される。オア回路７の出力はインバータ228で反転され
て▲▼信号として利用されると共に、遅延フリッ
プフロップ223で32タイムスロット遅延される。このフ
リップフロップ223の出力はインバータ229で反転され、
▲▼信号として利用される。また、アンド回路
211の出力はAPSET信号として利用される。
従って、アタックピッチスタート信号ASにもとづいて発
生される各信号APQ、USET、▲▼、▲
▼、APSETの状態は第16図のようになる。また、第15図
（ｂ）には上記各信号の状態を第15図（ａ）のタイムス
ケールに合わせて示したものが示されている。
▲▼信号は第13図のアンド回路174,177〜180,18
2,184〜187,190,196に加えられ、各演算器CUL1〜CUL4の
古いデータをクリアする。USET信号は第13図のオア回路
230を介して遅延フリップフロップ231に加えられる。こ
のフリップフロップ231は第14図のフリップフロップ222
〜227と同様に信号1T8,17T24によって制御される。この
フリップフロップ231の内容はアンド回路232または233
を介して自己保持される。初めはアンド回路232が動作
可能となっており、USET信号によってフリップフロップ
231に取り込まれた“1"が該フリップフロップ231で自己
保持される。このフリップフロップ231で保持している
信号UPQは演算器CUL2の加減算方向を指示するものであ
り、UPQが“1"のときはアップカウント（Ｕ）を指示
し、“0"のときはダウンカウント（Ｄ）を指示する。
▲▼信号は第13図における比較器COM1の出力用
アンド回路234,235及び第14図における比較器COM2の出
力用アンド回路236,237に入力される。第14図の各フリ
ップフロップ224〜227の状態切換えが比較器COM1,COM2
によって制御されるようになっているため、これらのフ
リップフロップ224〜227に“1"をセットしたばかりのと
きは比較出力を禁止するためである。
APQ信号は第14図のアンド回路240,244及び第13図のアン
ド回路171,184,185,186,194,217に与えられる。アタッ
クピッチの場合は、このAPQ信号が入力されたこれらの
アンド回路によって演算器CUL1〜CUL4及び比較器COM1,C
OM2が制御される。
APSET信号は第13図のアンド回路176,181,188に入力され
る。このAPSET信号は演算器CUL2及びCUL3にアタックピ
ッチ初期値をロードするためのものである。尚、第14図
のオア回路６にはアンド回路205〜213の出力がすべて入
力されており、アタックピッチあるいはディレイビブラ
ートあるいはスラーの処理をしている間は常に“1"を出
力する。このオア回路６の出力信号ANYQが第13図のアン
ド回路190に入力さており、演算器CUL3における時間的
に変化するデータENVの演算を可能にしている。
前述の通り、第７図のレジスタ108では、イニシャルセ
ンシング信号ISの立下り直後に第25乃至第32タイムスロ
ットの間でイニシャルタッチ検出データをロードする。
このレジスタ108の５ステージ目からアタックピッチ初
期値設定データAPIがとり出され、第12図のアンド回路2
48に与えられる。信号1T5y8のタイミングでアンド回路2
48を可能にすることにより1.2セント乃至19セントの重
みの５ビット（第７図108参照）だけを選択する。この
データAPIを２段の遅延フリップフロップ249で２タイム
スロット遅延したものをアンド回路250に入力し、１タ
イムスロット遅延したものをアンド回路251に入力し、
遅延していないものをアンド回路252に入力する。ROM22
（第２図）から与えられる係数データAPSは２ビットAPS
1，APS2であり、これを第17タイムスロットに同期して
ラッチ回路253にラッチする。ラッチ回路253の２ビット
出力はその値“11"または“10"または“01"をデコード
する形式で各アンド回路250〜252に与えられ、３通りの
状態のデータAPIのいずれかを選択する。こうして、デ
ータAPIが係数データAPS1，APS2に応じてシフトされ、
オア回路254を介してアタックピッチ初期値データAPiS
が得られる。このデータAPiSは第16図に示すように例え
ば第１乃至第８タイムスロットの間では第１乃至第７タ
イムスロットの間の７タイムスロットにおいて有効値が
あらわれる。前述の通り、係数データAPS（APS1，AP
S2）は音色に対応するものである。従って、データAPI
をAPSによってスケーリングすることによりアタックピ
ッチコントロールのかかり具合が選択された音色に応じ
て制御されることになる。もしアタックピッチを付与し
ない音色が選択された場合はAPS1，APS2が“00"であ
り、アンド回路250,251,252がすべて不能化され、初期
値データAPiSはオール“0"となり、アタックピッチが禁
止される。
初期値データAPiSは第13図のアンド回路188に与えられ
ると共に、インバータ255で反転されてアンド回路181及
び185に入力される。アンド回路188はAPSET信号発生時
に信号9T16（第５図）のタイミングでデータAPiSを通過
し、オア回路203及び加算器168の入力Ｂを介してシフト
レジスタ164にロードする。従って、第17タイムスロッ
トにおけるレジスタ164の各ステージの重みは図のよう
になる。APSET信号が立下るのと入れ替わりに▲
▼信号が立上り、アンド回路190を介してレジスタ164の
初期値APiSがホールドされる。こうして、エンベロープ
瞬時値データENVとしてアタックピッチ初期値APiSが演
算器CUL3（レジスタ164）にプリセットされる。
アンド回路181はAPSET信号発生時に信号9T16のタイミン
グで反転データ▲▼を通過し、オア回路200を
介して加算器167の入力Ｂに与える。APSET信号発生時
は、信号9y32のタイミングでアンド回路176から“1"が
出力され、オア回路198を介して加算器167の入力Ciに与
えられる。信号9y32は、信号9T16のタイミングで選択さ
れる反転データ▲▼の最下位ビットのタイミン
グを示しており、加算器167では反転データ▲
▼に「１」を加算して、初期値データAPiSの２の補数を
求める演算を行なう。こうして２の補数で表わされた負
の初期値データ「−APiS」が変調信号瞬時値VALとして
演算器CUL2（レジスタ163）にプリセットされる。
演算器CUL4では、ROM22（第２図）から与えられるアタ
ックピッチエンベロープレートデータAPERがアンド回路
194に入力される。このデータAPERは第17タイムスロッ
ト乃至第16タイムスロットのシリアル演算１サイクルに
同期してシリアルに与えられるものとする。APQ信号の
発生中は、このデータAPERがアンド回路194、オア回路2
04を介して加算器169の入力Ａに繰返し与えられる。ま
た、加算器169の出力Ｓを16タイムスロット遅延させた
シフトレジスタ165の出力ERDTが▲▼信号の発生
中は常にアンド回路196を介して加算器169の入力Ｂに与
えられる。従って、データAPERが演算器CUL4で繰返し加
算される。16ビットの演算器CUL4のモジュロ数は216で
あり、216/APER回の加算が行なわれる毎に最上位ビット
からキャリィアウト信号が発生する。加算器169のキャ
リィアウト出力C0＋１はラッチ回路256に入力される。
ラッチ回路256は信号17y32Sによってラッチ制御され
る。最上位ビットの演算タイミングは第16タイムスロッ
トであるため、最上位ビットのキャリィアウト信号は１
タイムスロット遅れの第17タイムスロットで出力C0＋１
から出力される。従って、第17タイムスロットで発生す
る信号17y32Sによってラッチ制御することにより、ラッ
チ回路256では演算器CUL4の最上位ビットのキャリィア
ウト信号が32タイムスロットの間保持される。
尚、演算器CUL1〜CUL4のシリアル演算タイミングは第17
図（ａ）のようになっている。各レジスタ162〜165にス
トアされる16ビットデータの最下位ビット（LSB）から
最上位ビット（MSB）までのシリアル演算が第１乃至第1
6タイムスロットで順次行なわれる。次の第17乃至第32
タイムスロットでは演算は行なわれず、演算結果が循環
保持される。信号9T16のタイミングで選択された前述の
初期値「−APiS」、「APiS」は、第17図（ｂ）に示すよ
うに第９乃至第16タイムスロットにおいて上位８ビット
の重みで各演算器CUL2,CUL3にロードされたことにな
る。
ラッチ回路256で32タイムスロット幅に拡大されたキャ
リィアウト信号は演算器CUL3のアンド回路184,185,186
に入力される。これらのアンド回路184,185,186はAPQ信
号及び▲▼信号によって可能化されている。アン
ド回路185はインバータ255から与えられるアタックピッ
チ初期値APiSの反転データ▲▼を信号1T8のタ
イミングで選択し、オア回路202を介して加算器168の入
力Ａに与える（第17図（ｃ）参照）。アンド回路184は
信号1y32のタイミングでオア回路201を介して加算器168
の入力Ciに“1"を与える（第17図（ｃ）参照）。その結
果、信号1T8のタイミングで選択した反転データ▲
▼の最下位ビット（第１タイムスロットのタイミン
グ）に１が加算され、APiSの２の補数すなわち−APiSが
求まる（第17図（ｃ）参照）。アンド回路186は信号9T1
6のタイミングでオア回路202を介して加算器168の入力
Ａに“1"を与える（第17図（ｃ））。その結果、第１乃
至第８タイムスロットの「−APiS」に対して第９乃至第
16タイムスロットでオール“1"が追加され、APiSを８ビ
ット下位にシフトした（2-8倍した）微小値ΔAPiSの２
の補数「−ΔAPiS」が求まる。
アンド回路190、オア回路203及び加算器168の入力Ｂを
介して循環するシフトレジスタ164のデータENVに対して
上記微小値「−ΔAPiS」が加算される（ΔAPiSが減算さ
れる）。この加算は演算器CUL4の最上位ビットからキャ
リィアウト信号が１回発生する毎に１回の割合いで実行
される。当初、データENVとしてはタックピッチ初期値A
PiSがプリセットされる。従って、演算器CUL4のキャリ
ィアウト信号が発生する毎にAPiSからΔAPiSを順次減算
していったものがデータENVの現在地である。ΔAPiSを
１回減算する時間間隔は演算器CUL4でアキュムレートす
るデータAPERの値に応じて定まる。前述の通り、減算器
CUL4で216/APER回の加算が行なわれる毎にキャリィアウ
ト信号がラッチ回路256にラッチされるので、演算器CUL
3でΔAPiSを１回減算する時間間隔は「16μｓ×216/APE
R」である。例えば、データAPERの値をHzで示せば、CUL
4のモジュロ数216のHz表示が であるため、 の加算が行なわれる毎に演算器CUL4からキャリィアウト
信号が発生し、ΔAPiSの計算周期は「16μｓ×64（Hz）
/APER（Hz）」と表わせる。以上のようにして、第15図
（ａ）のアタックピッチ部分に示すように徐々に減少す
るエンベロープデータENVが減算器CUL3で求まる。
一方、演算器CUL1のアンド回路171にはROM22（第２図）
からアタックピッチレートデータAPRが与えられてお
り、APQ信号の発生中はこのデータAPRが加算器166の入
力Ａに常に加えられる。前述のデータAPERと同様に、こ
のデータAPRも、第17乃至第16タイムスロットのシリア
ル演算１サイクルに同期してシリアルに与えられるもの
である。また、▲▼信号の発生中は、加算器166
の出力Ｓを16タイムスロット遅延したシフトレジスタ16
2の出力がアンド回路174を介して加算器166の入力Ｂに
常に与えられる。従って、データAPRが演算器CUL1で16
μｓ（32タイムスロット）毎にアキュムレートされる。
このアキュムレートによって生じる最上位ビットのキャ
リィアウト信号は信号17y32Sのタイミングでラッチ回路
257にラッチされ、32タイムスロット幅に拡張される。
演算器CUL1の最上位ビットからキャリィアウト信号が発
生する時間間隔は前述と同様に「16μｓ×216/APR」で
ある。APRをHz表示に置換えれば、モジュロ数216のHz表
示が のため「16μｓ×128（Hz）/APR（Hz）」と表わせる。
ラッチ回路257の出力は演算器CUL2のアンド回路177〜18
0に与えられる。これらのアンド回路177〜180は▲
▼信号によって可能化される。アンド回路177〜179は
ダウンカウント（減算）用であり、UPQ信号をインバー
タ258で反転した信号が与えられる。アンド回路180はア
ップカウント用であり、UPQ信号が与えられる。前述の
通り、初めはUSET信号によってUPQ信号が“1"にセット
されており、アンド回路180が動作可能となっている。
アンド回路180にはシフトレジスタ164の９ステージ目の
出力ΔENVが与えられており、これを信号1T8のタイミン
グで選択し、オア回路199を介して加算器167の入力Ａに
与える。
第１タイムスロットのときレジスタ164の各ステージの
重みは図中に示すようになっているので、信号1T8によ
って第１乃至第８タイムスロットの間でレジスタ164の
第９ステージの出力ΔENVを選択することにより、デー
タENVの８ビット目から15ビット目までの重みのデータ
を７ビット下位にシフトしたものを選択することができ
る。すなわち、第１乃至第８タイムスロットの間でアン
ド回路180で選択されるデータΔENVは演算器CUL3のエン
ベロープデータENVを７ビット下位にシフトした（2-7倍
した）微小値である。このシフト状態を図に示すと第17
図（ｄ）のようになる。すなわち、演算器CUL3では第８
乃至第15タイムスロットのタイミングでシリアル演算さ
れる重みをもっているデータENVの上位８ビット部分
が、７タイムスロット早く取り出されることにより７ビ
ット下位の第１乃至第８タイムスロットの演算タイミン
グにシフトされて微小値データΔENVとなる。
演算器CUL2のデータVALは、アンド回路182、オア回路20
0、加算器167の入力Ｂ及びシフトレジスタ163を介して
循環しており、このデータVALに対して上記微小値ΔENV
が加算される。この加算は演算器CUL1の最上位ビットか
らキャリィアウト信号が１回発生する毎に１回の割合い
で行なわれる。当初、データVALとしては負のアタック
ピッチ初期値「−APiS」がプリセットされている。従っ
て、この「−APiS」に対してΔENVが順次加算され、第1
5図（ａ）のアタックピッチ部分に示すようにデータVAL
の値が徐々に上昇する。ΔENVを繰返し演算する時間間
隔は、演算器CUL1のキャリィアウト信号の発生間隔「16
μｓ×216/APR」であり、レートデータAPRによって定ま
る。
データVALは信号1T16のタイミングでアンド回路215を介
して比較器COM1の入力Ａに与えられる。演算器CUL2でア
ップカウントを行なっているときは、UPQ信号の“1"に
よってアンド回路216が可能化される。アンド回路216は
信号1T16のタイミングでエンベロープデータENVを選択
し、オア回路221を介して比較器COM1の入力Ｂに与え
る。アップカウント状態において、VALがENVよりも小さ
いとき、すなわち変調信号瞬時値VALがエンベロープ瞬
時値ENVに向って上昇中のとき、比較器COM1では「Ａ＜
Ｂ」が成立し、アンド回路235に出力“1"が与えられ、
アンド回路234には出力“0"が与えられる。尚、アンド
回路234,235の他の入力に与えられる▲▼信号
は通常は“1"である。アンド回路234の出力“0"はイン
バータ259で反転され、アンド回路232に“1"が与えられ
る。アップカウント状態では遅延フリップフロップ231
の出力は“1"であり、この出力“1"がアンド回路232、
オア回路230を介してフリップフロップ231でホールドさ
れている。VALがENVに到達し、比較器COM1で「Ａ＞Ｂ」
が成立すると、アンド回路234から“1"が出力され、イ
ンバータ259の出力“0"によってアンド回路232が動作不
能となる。これによりフリップフロップ231がリセット
され、UPQ信号が“0"となり、演算器CUL2がダウンカウ
ントモードとなる。尚、比較器COM1（及び第14図のCOM
2）は信号17y32に同期して出力状態が切換わるようにな
っている。
ダウンカウントモードにおいては、UPQ信号を反転した
インバータ258の出力“1"によってアンド回路177,178,1
79が動作可能となる。これらのアンド回路177,178,179
は、演算器CUL2で利用する加数ΔENVを２の補数に変換
する働きをする。データΔENVをインバータ260で反転し
たもの がアンド回路179に与えられ、信号1T8のタイミングで加
算器167の入力Ａに与えられる。信号1T8は前述の通り、
データENVを７ビットシフトした微小値ΔENVを得るため
に寄与する。アンド回路177は信号1y32のタイミングで
加算器167の入力Ciに“1"を与え、 の最下位ビットに１を加算するためのものである。アン
ド回路178は、信号9T16のタイミングで加算器167の入力
Ａに８タイムスロット分の“1"を与えるためのものであ
る。こうして、第１乃至第16タイムスロットにおいて微
小値ΔENVの２の補数「−ΔENV」が得られる（第17図
（ｅ）参照）。
ダウンカウントモードにおいては、演算器CUL1の最上位
ビットのキャリィアウト信号が発生する毎に、演算器CU
L2においてデータVALに「−ΔENV」を加算することによ
り、事実上、VALからΔENVを減算する。従って、第15図
（ａ）に示すように、データVALはエンベロープデータE
NVに対応する頂点に達した後、上昇時と同じレートで徐
々に下降する。
ダウンカウントモードでは、アンド回路216が動作不能
となり、アンド回路217,218,219が動作可能となる。ア
タックピックの場合は、アンド回路217,218,219のうち2
17だけがAPQ信号によって可能化される。演算器CUL3の
レジスタ164から出力されるエンベロープデータENVが信
号1T16のタイミングでアンド回路217を通過し、オア回
路220を介して補数回路261に与えられる。変調信号瞬時
値VALが下降しているときは負の領域でこのVALが折返す
ので、エンベロープデータENVを負の値に変換するため
にこの補数回路261が設けられている。補数回路261は、
信号1T16のタイミング（第１乃至第16タイムスロット）
で送り込まれるエンベロープデータENVの２の補数を求
め、これをオア回路221を介して比較器COM1の入力Ｂに
与える。データVALの下降中は、「VAL＞−ENV」である
ため比較器COM1の「Ａ＜Ｂ」は成立せず、ダウンカウン
トモードが保持される。データVALがデータENVの負の値
（−ENV）に到達すると、比較器COM1では「Ａ＜Ｂ」が
成立し、アンド回路235に“1"が与えられる。このエン
ド回路235の出力“1"はアンド回路233に与えられる。ダ
ウンカウントモードのときは、遅延フリップフロップ23
1の出力“0"を反転したインバータ262の出力“1"によっ
てアンド回路233が可能化されている。従って、比較器C
OM1で「Ａ＜Ｂ」が成立したときアンド回路233から“1"
が出力され、フリップフロップ231にロードされる。ま
た、比較器COM1の「Ａ＞Ｂ」出力は“0"となり、インバ
ータ259からアンド回路232に“1"が与えられる。従っ
て、フリップフロップ231の出力“1"はアンド回路232を
介して自己保持される。こうして、UPQ信号が“1"とな
り、演算器COU2はアップカウントモードに切換わる。
以上のようにして、データVALはデータENVによって示さ
れたエンベロープの範囲内で上昇と下降を繰返し、第15
図（ａ）のアタックピッチ部分に示すように徐々に減衰
する変調信号（VAL）が得られる。
一方、減算器COU3のエンベロープデータENVは第14図の
アンド回路238及び240に供給される。比較器COM2の制御
用アンド回路のうち240と244にAPQ信号が与えられてお
り、データENVはアンド回路240及びオア回路246を介し
て入力Ａに与えられる。アンド回路244の他の入力には
タイミング信号8y32が与えられており、第８タイムスロ
ット毎に比較器COM2の入力Ｂに“1"が与えられる。第13
図に示すレジスタ164の重み表示から明らかなように、
エンベロープデータENVにおける第８タイムスロットの
重みは0.6セントである。従って、第８タイムスロット
に対応して“1"を入力することは、比較器COM2の入力Ｂ
に0.6セントを示すデータを入力することを意味する。
従って、比較器COM2ではエンベロープの現在のセント値
を示すデータENV（入力Ａ）と0.6セント（入力Ｂ）とを
比較する。尚、当初にレジスタ164（第13図）にロード
されるデータAPiSの最下位ビットの重みが1.2セントで
あるため、0.6セントとはこの回路では事実上の０セン
トを意味する。
データENVがまた0.6セントに達していないときは、比較
器COM2では「Ａ＞Ｂ」が成立し、「Ａ≦Ｂ」の出力は
“0"である。この出力“0"がアンド回路237からインバ
ータ263に与えられ、インバータ263の出力“1"によって
アンド回路210が可能化され、APQ信号がホールドされて
いる。
データENVが0.6セント以下（すなわち０セント）になる
と、比較器COM2で「Ａ≦Ｂ」が成立し、アンド回路237
の出力が“1"となる。これはアタックピッチのための深
さ設定用エンベロープが０セントになったこと、すなわ
ちアタックピッチが終了したこと、を意味する。アンド
回路237の出力“1"によりインバータ263の出力が“0"と
なり、アンド回路210が動作不能となる。従って、APQ信
号が“0"となり、アタックピッチコントロールが終了す
る。尚、データENVは初期値APiSを８ビット下位シフト
した値ΔAPiSをこの初期値APiSから順次減算したもので
あるので、28回減算したとき丁度０となる。
（２）ディレイビブラート アンド回路237の出力はアンド回路208にも与えられる。
アンド回路208は、フリップフロップ225の出力（APQ）
によってアタックピッチ制御中可能化されており、アタ
ックピッチ終了時に前記アンド回路237の出力が“1"と
なったとき条件が成立して“1"を出力する。このアンド
回路208の出力“1"はオア回路3,6,7に入力される。オア
回路３の出力“1"によってフリップフロップ226に“1"
がロードされる。このフリップフロップ226の“1"はア
ンド回路207、オア回路３を介してホールドされる。こ
のフリップフロップ226の状態をDELQなる符号で示す。
オア回路３の出力がDELQ信号である。DELQ信号が“1"の
ときディレイビブラート開始時間のカウントを行なう。
このDELQ信号を第15図（ａ）に対応したタイムスケール
で第15図（ｂ）に示す。
アンド回路208の出力がオア回路７に与えられているの
で、前述のAPQ信号の立上りのときと同様に（第16図参
照）、DELQ信号の立上りの32タイムスロットにおいて▲
▼信号が“0"となり、その次の32タイムスロット
において▲▼信号が“0"となる。
尚、アフタータッチビブラート選択スイッチKVBS及びノ
ーマルビブラート選択スイッチNVBSの出力がオア回路26
4を介してラッチ回路265にラッチされ、その出力をイン
バータ266で反転した信号▲▼がディレイビブラ
ート用のアンド回路205〜209に与えられる。従って、ア
フタータッチビブラートあるいはノーマルビブラートが
選択されている場合は信号▲▼が“0"となり、ア
ンド回路205〜209がすべて不能化され、ディレイビブラ
ートが禁止される。
また、後述のスラー制御が終了したときアンド回路209
の条件が成立し、前述のアンド回路208の条件が成立し
たときと全く同様にDELQ信号がセットされる。すなわ
ち、アタックピッチ終了時及びスラー終了時にDELQ信号
がセットされる。
DELQ信号は第13図の演算器CUL4のアンド回路193に入力
される。このCUL4のレジスタ165の古いデータは▲
▼信号の“0"によって予めクリアされる。DELQ信号の
発生中は演算器CUL4はタイマとして機能する。すなわ
ち、レジスタ165の各ステージの重みは下側ち示すよう
に512ms、256ms等の時間に対応している。アンド回路19
3の他の入力には信号1y32が与えられており、この信号1
y32にもとづき第１タイムスロットにおいて繰返し（16
μｓ毎に）１が加算される。従って、第１タイムスロッ
トあるいは第17タイムスロットにおいてレジスタ165の
第16ステージから出力されるデータの重みが16μｓであ
り、また第10ステージに来ているデータの重みが約1ms
（詳しくは1024μｓ）である。こうして、DELQ信号の立
上り時点からの時間経過に対応して演算器CUL4の内容ER
DTが逐次増加する。この演算器CUL4のカウントデータER
DTは第14図のアンド回路239に入力される。アンド回路2
39は、DELQ信号発生中の信号1T16のタイミングでデータ
ERDTを選択し、比較器COM2の入力Ａに与える。
一方、第７図のレジスタ104の第８ステージから取り出
されるディレイビブラート開始時間データDELは、第12
図、第13図を経由して第14図のアンド回路243に与えら
れる。アンド回路243は、DELQ信号発生中の信号9T16の
タイミングでデータDELを選択し、比較器COM2の入力Ｂ
に与える。８ビットのデータDELが16タイムスロットの
演算タイミングのうち上位の重みの第９乃至第16タイム
スロットで選択されることにより、これらのデータDEL
は第７図のレジスタ104に示したような大きな重みをも
つことになる。データERDTの値がデータDELよりも小さ
いときは、比較器COM2で「Ａ＜Ｂ」が成立し、「Ａ≧
Ｂ」の出力は“0"であり、アンド回路236からインバー
タ267に“0"が与えられ、インバータ267の出力“1"がア
ンド回路207に与えられる。従ってフリップフロップ226
のDELQ信号がアンド回路207を介してホールドされる。
データDELによって設定された開始時間が到来すると、E
RDT≧DELとなり、比較器COM2の「Ａ≧Ｂ」が成立し、ア
ンド回路236から“1"が出力される。インバータ267の出
力は“0"となり、アンド回路207が動作不能にされ、DEL
Q信号が立下る。こうして、ディレイビブラート開始ま
での時間待ちが終了する。
アンド回路236の出力はアンド回路206に与えられる。ア
ンド回路206はフリップフロップ226の出力（DELQ）によ
って上記時間待ちの間可能化されており、上記時間待ち
終了時に前記アンド回路236の出力“1"に対応して“1"
を出力する。このアンド回路206の出力はオア回路1,2,
6,7に入力される。オア回路２の出力にもとづきフリッ
プフロップ227に“1"がロードされる。このフリップフ
ロップ227の“1"はアンド回路205、オア回路２を介して
ホールドされる。このフリップフロップ227の状態をDVB
Qなる符号で示す。オア回路２の出力がDVBQ信号であ
る。DVBQ信号が“1"のときディレイビブラート用の変調
信号を形成する。このDVBQ信号を第15図（ａ）に対応す
るタイムスケールで第15図（ｂ）に示す。
アンド回路206の出力がオア回路１及び７に加えられて
いるので、前述のAPQ信号の立上りのときと同様に（第1
6図参照）、DVBQ信号の立上りの32タイムスロットにお
いて▲▼信号が“0"となり、その次の32タイムス
ロットにおいて▲▼信号が“0"となり、かつUS
ET信号が“1"となる。USET信号の“1"により、第13図の
フリップフロップ231（UPQ信号）が“1"にセットされ
る。従って、演算器CPU2は初めはアップカウントモード
に設定される。また、▲▼信号“0"により第13図
の各演算器CUL1〜CUL4がクリアされる。
ディレイビブラートにおける変調信号データVALの形成
手順はアタックピッチの場合とほぼ同様に行なわれる。
そこにおいて演算に使用されるデータがアタックピッチ
の場合と異なる。
エンベロープデータ（ENV）計算のための計算時間間隔
を設定する演算器CUL4では、アンド回路192に与えられ
るディレイビブラートエンベロープレートデータDVER′
をアキュムレートする。このデータDVER′は第７図のレ
ジスタ104の第１ステージから出力されるデータDVERに
もとづき第12図の回路で形成される。
第12図において、データDVERはインバータ268で反転さ
れ、ラッチ回路269及びアンド回路270に入力される。ア
ンド回路270の出力及び信号9y32がオア回路271で合成さ
れて、データDVER′が得られる。これらの回路268〜271
は、データDVERに対して逆特性のデータDVER′を作るた
めのものである。この実施例では１個のディレイビブラ
ート用ボリュームV4（第６図）によってディレイビブラ
ート開始時間（DEL）とディレイビブラートエンベロー
プレート（DVER）の両方を設定するようにしている。そ
のため、ボリュームV4の接地値をそのまま用いると、開
始時間（DEL）が長くなるほどエンベロープの傾きが急
になりディレイビブラートの期間が短くなってしまう。
これは自然なディレイビブラートに反する。そのため、
ディレイビブラート開始時間データDELはボリュームV4
の設定値をそのまま用いるが、エンベロープレートデー
タDVER′はボリュームV4の設定値（DVER）を逆特性で変
換したものを用い、開始時間（DEL）が長くなるほどエ
ンベロープの傾きを緩やかにしてディレイビブラート期
間が長くなるようにするのである。
データDVERは第７図のレジスタ104の第１ステージから
取り出されるため、第１タイムスロット乃至第８タイム
スロットにおけるこのデータDVERの重みは第18図のよう
になる。すなわち、第１タイムスロットで最上位ビット
（1/4Hzの重み）があらわれ、第２乃至第８タイムスロ
ットで最下位ビット から７ビット目 までがあらわれる。第18図の重み表示は第７図のレジス
タ104の下側の重み表示に対応している。第12図におい
て、ラッチ回路269は信号1y32Sによってラッチ制御され
るものであり、第１タイムスロットであらわれるデータ
DVERの最上位ビットMSB の反転信号をラッチする。このラッチ回路269の出力は
アンド回路270に与えられる。アンド回路270は、ラッチ
回路269に“1"がラッチされているときつまりデータDVE
Rの最上位ビットが“0"のとき可能化され、信号2T8のタ
イミングでデータDVERの反転データ▲▼のうち
最下位ビット（1/512Hzの重み）から７ビット目（1/8Hz
の重み）までのデータを選択する（第18図参照）。アン
ド回路270で選択されたデータはオア回路271を介して出
力される。オア回路271では、アンド回路270で選択され
たデータの次に（上位に）第９タイムスロットにおいて
信号9y32にもとづき“1"を追加する（第18図参照）。こ
うして、第２乃至第９タイムスロットの間で最下位ビッ
トから最上位ビットまでの順で並んだデータDVER′が得
られる。
ラッチ回路269に“0"がラッチされているときつまりデ
ータDVERの最上位ビットが“1"のときはアンド回路270
が動作不能となり、第２乃至第８タイムスロットにおけ
るデータDVER′はオール“0"となる。この場合、信号9y
32のタイミングで“1"が与えられるだけであるので、デ
ータDVERが如何なる値であろうと、データDVER′は常に
“10000000"である（第18図参照）。
データDVER（DEL）の変化に対応するデータ▲
▼,DVER′の状態を上位３ビットにつき次表に示す。
上記表から明らかなように、データDVERの最上位ビット
が“0"のときはデータDVER′はDVERの逆特性を示すが、
最上位ビットが“1"のときは（つまりある程度以上大き
くなると）データDVER′は一定値（最小値）を保持す
る。第２表の値の欄にはDVER′の値が例示されている。
DVER′がオール“1"のときはディレイビブラートのエン
ベロープレートが約1/2Hzであり、DVER′が“10000000"
のときは1/4Hzである。つまり、ディレイビブラートの
エンベロープレートは約1/2Hzから1/4Hzの範囲で規制可
能（設定可能）である。約1/2Hzのエンベロープレート
によるディレイビブラート期間は約0.5秒であり、1/4Hz
のエンベロープレートによるディレイビブラート期間は
１秒である。
以上の制御によって、ボリュームV4の設定値とディレイ
ビブラート開始時間データDEL及びディレイビブラート
エンベロープレートデータDVER′との関係、並びにボリ
ュームV4の設定値とデータDELにもとづく実際の開始時
間及びデータDVER′にもとづく実際のディレイビブラー
ト期間との関係は、第19図のようになる。横軸がボリュ
ームV4の設定値、左たて軸データDEL,DVER′の値、右た
て軸が時間長、を示す。「DEL」のカーブはボリュームV
4の設定値対データDELの値の関係を示し、「EDLの時
間」のカーブはボリュームV4の設定値対データDELにも
とづく実際の開始時間の関係を示し、両カーブは同特性
である。「DVER′」のカーブはボリュームV4の設定値対
データDVER′の値の関係を示し、「DVER′の時間」のカ
ーブはボリュームV4の設定値対データDVER′にもとづく
実際のディレイビブラート期間の関係を示す。
第７図のレジスタ102の第６ステージから出力されたビ
ブラート深さデータVBDは第12図のアンド回路272に加わ
り、信号1T6y8（第５図参照）のタイミングで該アンド
回路272で選択され、ライン273を介して第13図のアンド
回路187に加わる。アンド回路272は、このデータVBDの
有効値であるL2セントから38セントまでの重みの６ビッ
トデータ（第７図のレジスタ102参照）だけを選択し、
不要の２ビットを阻止するためのものである。第13図の
アンド回路187はDVBQ信号及び▲▼信号によって
可能化されており、演算器CUL4のキャリイアウト信号が
ラッチ回路256にラッチされたとき、信号1T8のタイミン
グでデータVBDを選択し、加算器168のＡ入力に与える。
データVBDは、下位の演算タイミングである第１乃至第
８タイムスロットで選択されて、演算に利用されるの
で、演算器CUL3では事実上下位６ビットの重みに対応す
る微小値ΔVBDを加算することになる。すなわち、第７
図のレジスタ102におけるデータVBDの重み表示（1.2セ
ント乃至38セント）に比較して８ビット下位にシフトし
た（2-8倍した）微小値ΔVBDとして演算器CUL3で利用さ
れる。このデータΔVBDは演算器CUL4の最上位ビットか
らキャリィアウト信号が発生する毎に演算器CUL3で繰返
し加算される。
前述の通り、演算器CUL4の加算器169にはアンド回路192
を介してデータDVER′が第２乃至第９タイムスロットに
おいて与えられる。従って、演算器CUL4では1/4Hzから1
/512Hzまでの重みに対応する８ビットのデータDVER′を
32タイムスロット（16μｓ）毎にアキュムレートする。
因みに、この演算器CUL4の最上位ビットはレジスタ165
の上側の重み表示から明らかなように32Hzの重みをも
つ。この演算器CUL4のキャリィアウト信号にもとづき、
演算器CUL3ではデータΔVBDをデータDVER′すなわちDVE
Rに対応する周期でアキュムレートする。こうして、第1
5図（ａ）のディレイビブラートの部分に示すように、
エンベロープデータENVが徐々に増加する。
第７図のレジスタ101の第４ステージから導き出された
ビブラートレートデータVBRは第12図のアンド回路274に
与えられる。アンド回路274は信号5T12（第５図参照）
にもとづき第５乃至第12タイムスロットの間でデータVB
Rを選択し、ライン275を介して第13図のアンド回路172
に与える。第７図のレジスタ101内の重み表示は第１タ
イムスロットのときのものであり、第５タイムスロット
では最下位の の重みのデータが第４ステージから出力される。従っ
て、ライン275には、第５乃至第12タイムスロットにお
いて、最下位ビットから順に並んだ８ビットのデータVB
Rが与えられる。
アンド回路172はDVBQ信号によってディレイビブラート
中可能化されており、データVBRは該回路172、オア回路
197を介して加算器166の入力Ａに与えられる。第５タイ
ムスロットのときに加算器166からシフトレジスタ162に
与えられた重み のビットは第17（及び第１）タイムスロットには該レジ
スタ162の第12ステージまでシフトされる。従ってビブ
ラートレートデータVBRをアキュムレートするときのシ
フトレジスタ162内のデータの重みは各ステージブロッ
ク内の下側に示すようになる。演算器CUL1ではデータVB
Rを32タイムスロット（16μｓ）毎にアキュムレート
し、最上位ビットのキャリィアウト信号をラッチ回路25
7にラッチする。データVBRをHz表示で示せば、演算器CU
L1の最上位ビットからキャリィアウト信号が発生する周
期は、 と表わせる。
はCUL1のモジュロ数216に対応するHz表示である。
ラッチ回路257に“1"がラッチされると、アタックピッ
チの場合と同様にアンド回路177〜180が可能化される。
アップカウントモードのときはアンド回路180を介して
データΔENVを選択し、演算器CUL2の内容VALに該データ
ΔENVを加算する。ディレイビブラートの場合、初めは
アップカウントモードに設定されており、かつ演算器CU
L2の内容（VAL）はリセットされているので、データVAL
は０セントから正方向に向って上昇する。このデータVA
Lの１回の変化幅はエンベロープデータENVを７ビットシ
フトしたデータΔENVであり、変化の時間間隔すなわち
データΔENVを演算器CUL2で繰返し加算する周期はビブ
ラートレートデータVBRに対応している。
データVALの上昇中に演算器CUL2をアップカウントモー
ドからダウンカウントモードに切換える制御は、アタッ
クピッチの場合と同様に行なわれる。すなわち、アンド
回路215及び216を介して比較器COM1の入力Ａ及びＢにデ
ータVALとENVを夫々入力し、「Ａ＞Ｂ」が成立したとき
すなわちVALがENVに到達したとき、フリップフロップ23
1のUPQ信号をリセットする。
UPQ信号が“0"となると、演算器CUL2のアンド回路177,1
78,179が可能となり、アタックピッチの場合と同様に、
演算器CUL1のキャリィアウト信号がラッチ回路257にラ
ッチされる毎に「ΔENV」を演算する（ΔENVの２の補数
を加算する）。これに伴ない、データVALが徐々に下降
する。下降時のデータVALの変化幅及び時間間隔は上昇
時と同様、ΔENV及びVBRによって定まる。
ディレイビブラートのダウンカウントモードにおいて
は、DVBQ信号とインバータ258の出力によってアンド回
路218が可能化される。このアンド回路218にはシフトレ
ジスタ164の第15ステージの出力 が与えられており、信号1T16のタイミングで該データ を選択する。このデータ は同じ信号1T16のタイミング（第１〜第16タイムスロッ
ト）でレジスタ164の第16ステージから出力されるエン
ベロープデータENVの の値である。こうして、低域側（負のセント値）のエン
ベロープデータ（すなわちビブラート深さ）として高域
側（正）のデータENVの が用いられる。その結果、第15図（ａ）のディレイビブ
ラート部分に示すように高域側のビブラート深さと低域
側のビブラート深さを非対称（２対１）とすることがで
きる。
アンド回路218で選択されたデータ は補数回路261で２の補数に変換され、負の値となる。
比較器COM1では下降中のデータVAL（Ａ入力）とデータ （Ｂ入力）とを比較し、「Ａ＜Ｂ」が成立したときフリ
ップフロップ231の状態UPQをアップカウントモードに切
換える。
以上のようにして、データVALはデータENV及び によって示されたエンベロープの範囲内で上昇と下降を
繰返し、第15図（ａ）のディレイビブラート部分に示す
ように徐々に深さが増す変調信号（VAL）が得られる。
一方、第14図の比較器COM2の入力ＡにはDVBQ信号によっ
て可能化されたアンド回路238を介して信号1T16のタイ
ミングでエンベロープデータENVが与えられる。また、
入力ＢにはDVBQ信号によって可能化されたアンド回路24
2を介して信号9T16のタイミングでライン273（第12図、
第13図）のビブラート深さデータVBDが与えられる。こ
の場合、比較器COM2ではデータENVとVBDとが同じ重みで
比較される。前述の通り、データENVはデータVBDを８ビ
ット下位シフトした値ΔVBDを繰返し加算したものであ
るので、28加算したときENVはVBDに一致する。
データENVがデータVBDの値にまだ到達していないとき
は、比較器COM2で「Ａ＜Ｂ」が成立し、「Ａ≧Ｂ」の出
力は“0"である。この出力“0"がアンド回路236からイ
ンバータ267に与えられ、インバータ267の出力“1"によ
ってアンド回路205が可能化され、DVBQ信号がホールド
される。
データENVがデータVBDの値に一致すると、比較器COM2の
「Ａ≧Ｂ」が成立し、アンド回路236の出力が“1"とな
る。これによりインバータ267の出力が“0"となり、DVB
Q信号がリセットされる。こうして、ディレイビブラー
トが終了する。
ディレイビブラートの終了後は自動的にノーマルビブラ
ートに移行する。
（３）ノーマルビブラート ノーマルビブラートの始まり方には２通りあり、１つは
デイレイビブラート終了後自動的に移行する場合と、も
う１つはスイツチNVBS（第14図）によつて積極的にノー
マルビブラートを選択し、デイレイビブラートを行なわ
ずにノーマルビブラートのみを行なう場合である。
ノーマルビブラート及び後述のアフタータツチビブラー
トは、第14図のアンド回路205〜213の全出力を入力した
オア回路６の出力信号ANYQが“0"のとき実行される。こ
のANYQ信号は第13図のアンド回路190に加わると共にイ
ンバータ276で反転され、▲▼信号としてアン
ド回路173,189,219に入力される。
第14図において、デイレイビブラート終了時は、前述の
通り、アンド回路236から“1"が出力されるが、この出
力はDVBQ信号をリセットするためにのみ作用する。従つ
て、DVBQ信号が“0"に立下ると同時にANYQ信号が“0"と
なり、第15図（ｂ）に示すように▲▼信号が立
上る。従つて、デイレイビブラート終了後に自動的にノ
ーマルビブラートに移行する。スイツチNVBS（またはKV
BS）によつて積極的にノーマルビブラート（またはアフ
タータツチビブラート）が選択されている場合は、▲
▼信号の“0"によつてデイレイビブラート関係のア
ンド回路205〜209が常時動作不能にされる。そのため、
アタツクピツチ（またはスラー）終了時にアンド回路20
8（または209）が動作せず、APQ信号（または後述のSLQ
信号）の立下りと同時に▲▼信号が立上る。従
つて、その場合はアタツクピツチ（スラー）終了後に直
ちにノーマルビブラートに移行する。アタツクピツチあ
るいはスラーも行なわない場合は常にANYQ信号が“0"、
▲▼信号が“1"であり、初めからノーマルビブ
ラートが行なわれる。
ノーマルビブラート（及びアフタータツチビブラート）
は第13図の演算器CUL1,CUL2,CUL3を使用して処理され
る。▲▼信号が立上るとき▲▼信号は
“0"にならないので、演算器CUL1及びCUL2はクリアされ
ず、変調信号瞬時値データVALはそれまでの値を保持す
る。また、USET信号も発生されないので、フリツプフロ
ツプ231の状態UPQはそれまでの状態を維持する。従つ
て、デイレイビブラートからノーマルビブラートに移行
する場合、デイレイビブラートのときの変調信号が滑ら
かにノーマルビブラートに移行する。
演算器CUL1では、▲▼信号によつて可能化され
たアンド回路173を介してライン275のビブラートレート
データVBRを加算器166に受入れ、デイレイビブラートの
ときと同様に、該データVBRを32タイムスロツト（16μ
ｓ）毎にアキユムレートする。演算器CUL2では、▲
▼信号によつてアンド回路177〜180が可能化され、デ
イレイビブラートのときと全く同様に、演算器CUL1の最
上位ビツトからキヤリイアウト信号が発生する毎に、演
算器CUL3から与えられるデータΔENVを加算または減算
する。
演算器CUL3では、ANYQ信号の“0"によりアンド回路190
が動作不能とされ、レジスタ164のデータENVの循環が禁
止される。他方、▲▼信号によつて可能化され
たアンド回路189を介してオア回路277から与えられる一
定のビブラート深さデータが選択され、このデータが加
算器168を通過してレジスタ164に常に入力される。第14
図のアフタータツチビブラート選択スイツチKVBSの出力
がラツチ回路265に周期的にラツチされ、その出力信号K
VBSSが第13図のアンド回路278に加わると共にインバー
タ280で反転されてアンド回路279に加わる。アフタータ
ツチビブラートが選択されていないとき、すなわちノー
マルビブラートのとき、信号KVBSSは常時“0"であり、
アンド回路278が動作不能、279が可能となる。アンド回
路279は、ライン273のビブラート深さデータVBDを信号9
T16y16（第５図参照）のタイミングで選択し、オア回路
277を介してアンド回路189に与える。
第12図のアンド回路272ではレジスタ102（第７図）から
のビブラート深さデータVBDの有効ビツト（1.2セントの
重みから38セントの重みまでの６ビツト）を第１乃至第
６及び第９乃至第14及び第17乃至第22及び第25乃至第30
タイムスロツトの各区間で繰返し選択してライン273に
与える。第13図のアンド回路279ではこのライン273のデ
ータVBDを第９乃至第16及び第25乃至第32タイムスロツ
トの各区間（すなわち第17図（ａ）に示す16タイムスロ
ツト同期の演算タイミングのうち上位８ビツトのタイム
スロツト）で選択する。従つて、第７図のレジスタ102
のデータVBDがその重みの通りのタイミングで演算器CUL
3内のシフトレジスタ164に繰返しロードされる。その結
果、演算器CUL3のエンベロープデータENVは事実上一定
の深さデータVBDを保持しているのと同じ状態になる。
従つて、演算器CUL3から演算器CUL2に与えられるデータ
ΔENVは、深さデータVBDを７ビツト下位にシフトした
（2-7倍した）データΔVBDである。
以上のように、ノーマルビブラートにおいてはエンベロ
ープデータENVは常に一定のVBDであり、従つてデータVA
Lの１計算時間間隔当りの変化量ΔENVはΔVBDであり、
第15図（ａ）のノーマルビブラート部分に示すように一
定の深さの変調信号（VAL）が得られる。尚、低域側の
エンベロープデータはデイレイビブラートのときと同
様、 であり、高域側と低域側の深さが非対称形となる。すな
わち、▲▼信号によつてアンド回路219が可能
化され、レジスタ164の第15ステージの出力 がダウンカウントモード時の信号1T16の期間で選択さ
れ、補数回路261を介して比較器COM1に与えられる。従
つて、データVALが上昇しているときはVALが深さデータ
VBD（すなわちENV）に到達した段階で下方向に（ダウン
カウントモードに）折返し、VALが下降中はVALが に到達した段階で上方向に（アツプカウントモードに）
折返す。
（４）アフタータツチビブラート アフタータツチビブラートは上述のノーマルビブラート
とほぼ同様に処理される。異なる点は、エンベロープデ
ータENVとして一定の深さデータVBDのみならずアフター
タツチビブラート深さデータKVBDも加味される点であ
る。第７図において、データKVBDはデータVBDと同様に
レジスタ103の第６ステージから取り出される。このデ
ータKVBDは第12図のアンド回路281に与えられ、信号1T6
y8のタイミングで有効ビツト（1.2セントの重みから38
セトの重みまでの６ビツト）が選択されて加算器282の
入力Ｂに与えられる。加算器282の入力Ａにはアンド回
路272からデータVBDが与えられ、１タイムスロツト遅れ
のキヤリイアウト出力C0＋１は入力Ciに与えられるよう
になつている。従つて、この加算器282で、ビブラート
深さデータVBDとアフタータツチビブラート深さデータK
VBDとがシリアルに加算される。その加算出力「VBD＋KV
BD」は第13図のアンド回路278に与えられる。
前述の通り、アフタータツチビブラートが選択されてい
る場合は信号KVBSSが“1"であり、アンド回路278が可能
化され、279が動作不能にされる。アフタータツチを加
味した深さデータ「VBD＋VBD」が信号9T16y16のタイミ
ング（上位８ビツトの重みの演算タイミング）でアンド
回路278で選択され、オア回路277,アンド回路189,加算
器168を介してシフトレジスタ164に繰返しロードされ
る。こうして、エンベロープデータENVは一定のビブラ
ート深さデータVBDにアフタータツチビブラート深さデ
ータKVBDを加算した値となり、鍵タツチに応じてビブラ
ート深さが制御されることになる。
（５）アタツクピツチ及びビブラートの補足説明 前述の通り、アタツクピツチにおける時間的に変化する
エンベロープデータENVは、初期値APiSを８ビツト下位
にシフトした値ΔAPiSをこの初期値APiSから順次減算し
たものである。従つて、初期値APiSがいかなる値であろ
うとも、演算器CUL3でΔAPiSを28＝256回演算すると、
データENVの値は丁度０になる。従つて、エンベロープ
データENVが初期値APiSから０になるまでの時間すなわ
ちアタツクピツチがかかる時間は、初期値APiSに無関係
であり、演算器CUL4の最上位ビツトキヤリイアウト信号
の同期すなわちアタツクピツチエンベロープレートデー
タAPERによつて決定される。換言すれば、データAPERが
一定（選択された音色に対応した所定値）であれば、イ
ニシヤルタツチに無関係に、一定時間の間アタツクピツ
チがかかる。そして、アタツクピツチの深さ（初期値）
がイニシヤルタツチに応じて制御され、かつ選択された
音色に応じてアタツクピツチのかかり具合（深さ）が更
に制御される。自然楽器における発音開始時の周波数変
動でも同様の現象が見られるので、上述のような態様の
アタツクピツチコントロールによつて自然楽器に近い効
果をあげることができる。データAPERが同一のときの、
異なる３つの初期値APiS1,APiS2,APiS3に夫々対応する
エンベロープデータENVの状態を模式的に第20図（ａ）
に示す。
デイレイビブラートにおけるエンベロープデータENVの
変化に関しても上述と同様のことがいえる。この場合、
到達目標値はビブラート深さデータVBDであり、この目
標値VBDを８ビツト下位にシフトした値ΔVBDを順次加算
したものがデータENVである。従つて、目標値VBDがいか
なる値であろうとも、演算器CUL3でΔVBDを28＝256回加
算すると、データENVは目標値VBDに到達する。従つて、
デイレイビブラートがかかる時間は、目標値VBDの大き
さに無関係であり、演算器CUL4の最上位ビツトキヤリイ
アウト信号の周期すなわちデイレイビブラートエンベロ
ープレートデータDVER（DVER′）によつて決定される。
データDVERが同一のときの、異なる３つの目標値VBD1、
VBD2、VBD3に夫々対応するエンベロープデータENVの状
態を模式的に第20図（ｂ）に示す。従つて、デイレイビ
ブラート時間を一定に保つための特別の演算調整をビブ
ラート深さの変化に応じて行なう必要がなく、ボリュー
ムV4（第６図）によつて設定した通りのデイレイビブラ
ート時間が常に実現され、制御の容易化が図れる。
ノーマルビブラート（及びこれらに限らずアフタータツ
チビブラート、デイレイビブラート、アタツクピツチも
同様）における変調信号形成には次のような特徴があ
る。第１には、変調信号（VAL）の周波数を可変設定す
るために電圧制御型発振器のようなアナログ回路を用い
ずに演算器CUL1におけるデイジタルデータのアキユムレ
ートによつてこれを可能にしている点である。すなわ
ち、演算器CUL1でアキユムレートするデータ（APR,VB
R）の値に応じた周期でキヤリイアウト信号（計算タイ
ミング制御信号）を発生し、演算器CUL2においてこのキ
ヤリイアウト信号に対応する時間間隔で所定の変化幅デ
ータΔENVを繰返し加算もしくは減算しかつ目標値（EN
V）に到達する毎に加減算方向を切換えることにより、
演算器CUL1でアキユムレートしたデータ（APR、VBR）に
対応する周波数の変調信号データVALが演算器CUL2で得
られる。第２には、周波数及び深さの制御が容易である
という点である。すなわち変化幅データΔENVは目標値
（VALの折返し点）であるエンベロープデータENVを７ビ
ツト下位にシフトしたものであるので、目標値すなわち
エンベロープデータENV（もしくは深さデータVBD）がい
かなる値であつても、ΔENVを27＝128回加算するとデー
タVALは０から目標値ENVまで変化し、次にΔENVを128回
減算するとデータVALはENVから０まで変化し、次にΔEN
Vを64回減算するとVALは０から まで変化し、更にΔENVを64回加算するとVALは から０まで変化する。従つて、変調信号VALの繰返し周
期はビブラート深さVBD（エンベロープENV）に無関係で
あり、減算器CUL1から発生されるキヤリイアウト信号の
周期すなわちレードデータVBRによつて決定される。レ
ートデータVBRが同一のときの、異なる２つの深さデー
タ（VBD）すなわちエンベロープ瞬時値ENV1,ENV2に夫々
対応する変調信号VALの状態を模式的に第20図（ｃ）に
示す。この図からもレートデータVBRが一定でありさえ
すれば深さ（エンベロープ）に無関係に周波数が一定に
なることがわかる。従つて、周波数と深さとを相互に調
整する必要がなく、両者を夫々独立に制御できるように
なり、制御の容易化が図れる。
（６）スラー 効果付与回路20は、スラー効果のために第14図に示す２
つの演算器CUL5,CUL6を含んでいる。各演算器CUL5,CUL6
は、システムクロツクパルスφ１、φ２によつてシフト
制御される32ステージ/1ビツトの直列シフトレジスタ28
3,284と、全加算器285,286と、演算及び記憶動作制御用
の論理回路287〜296（アンド回路）、297〜300（オア回
路）とを夫々具えており、シリアル演算及び記憶を行な
う。演算器CUL5は、単音モードにおいて発音すべき楽音
の周波数情報SKCを記憶するもので、スラー制御時はこ
の情報SKCを前回押圧鍵に対応する値から新押圧鍵に対
応する値まで滑らかに変化させる演算を行なう。第４図
に示す単音キーアサイナ14Aのレジスタ37から第14図の
周波数情報変換部301内のアンド回路302,304に単音モー
ド時の押圧鍵キーコードMKCが与えられる。この周波数
情報変換部301はキーコードMKCに対応する周波数を対数
形式で表わした周波数情報MKCLを出力する。演算器CUL6
は、スラー制御を開始するときに前回押圧鍵の周波数情
報SKCと新押圧鍵の周波数情報MKCLとの差KCDを求め、か
つこの差KCDに対応する微小値ΔKCDを出力する。演算器
CUL5において、前回押圧鍵の周波数情報SKCに対して前
記ΔKCDを繰返し加算または減算することにより、このS
KCを新周波数情報MKCLに徐々に近づけ、最終的にSKC＝M
KCLとなつたときスラー制御を終了する。演算器CUL5に
おけるΔKCDの繰返し演算のタイミングは第13図の演算
器CUL4から与えられるキヤリイアウト信号COTによつて
設定される。
演算器CUL4は第12図のセレクタ306から与えられるスラ
ーレートデータSLRをアキユムレートする。スラーレー
トデータSLRは第７図のレジスタ105の第４ステージから
出力されるスラーレート指数部データSREと第８ステー
ジから出力される仮数部データSRMとにもとづき求めら
れる。第12図において指数部データSREは３ステージの
シフトレジスタ307に入力され、システムクロツクパル
スφ１、φ２に従つてシフトされる。仮数部データSRM
はアンド回路308を介して信号2T5のタイミングで選択さ
れ、オア回路309を介してシフトレジスタ310に入力され
る。
第７図のレジスタ105の各ステージの重み表示から明ら
かなように、第１タイムスロツトにおいてレジスタ105
の第１乃至第３ステージには指数部データSREの各ビツ
トE3、E2、E1が有り、第４乃至第７ステージには仮数部
データSRMの各ビツトM4、M3、M2、M1が有る。従つて、
信号2T5が発生する第２乃至第５タイムスロツトではデ
ータSRMとしてビツトM1、M2、M3、M4が順次現われ、こ
れらのビツトM1、M2、M3、M4だけがアンド回路308で選
択されシフトレジスタ310に入力される。シフトレジス
タ310は入力されたデータM1、M2、M3、M4をクロツクパ
ルスφ１、φ２に従つて順次シフトする。第６タイムス
ロツトでは信号6y32がオア回路309を介してシフトレジ
スタ310に入力される。従つてシフトレジスタ310にはデ
ータM1、M2、M3、M4、“1"が順次ロードされ、これらの
データがタイムスロツトの進展に伴つてレジスタ310内
を順次シフトされていく。レジスタ310の各ステージ内
には第５タイムスロツトのときの重みが示されている。
すなわち、第２タイムスロツトのときにデータSRMとし
て出力されたビツトM1は、その３タイムスロツト後の第
５タイムスロツトではレジスタ310の第３ステージにシ
フトされてきており、第２ステージ及び第１ステージに
はビツトM2、M3がきている。
一方、指数部データSREとしては第２乃至第４タイムス
ロツトの間でビツトE1、E2、E3が現われ、これらがシフ
トレジスタ307でシフトされるので、第５タイムスロツ
トでは図示のようにレジスタ307の第１ステージにE3、
第２ステージにE2、第３ステージにE1がシフトされる。
このレジスタ307の３ステージ出力はラツチ回路311に並
列的に入力される。ラツチ回路311は信号5y32Sにもとづ
き第５タイムスロツトのときのレジスタ307の各ステー
ジ出力すなわち“E3、E2、E1"の指数部データSREをラツ
チする。このラツチ回路311にラツチされたデータ“E
3、E2、E1"はセレクタ306の制御入力に与えられる。
セレクタ306はラツチ回路311の３ビツトデータE3、E2、
E1をデコードし、デコードされた値（10進数の０〜７の
いずれか１つ）に対応する番号の入力ライン（０〜７の
いずれか１つ）を選択する。セレクタ306の各入力ライ
ンには、番号の若い方から順にシフトレジスタ310の第
３乃至第10ステージの出力が与えられる。シフトレジス
タ310の各ステージの出力を見ると、番号の若いステー
ジほど、データM1、M2、M3、M4、“1"が早いタイミング
で現われる。例えば、番号０に対応する第３ステージの
出力は、第５乃至第９タイムスロツトでM1、M2、M3、M
4、“1"が順に現われる。また、番号７に対応する第10
ステージの出力は第12乃至第16タイムスロツトでM1、M
2、M3、M4、“1"が順に現われる。第17図（ａ）に示し
たようにシリアル演算においては第１タイムスロツトが
最下位ビツトであり、第16タイムスロツトが最上位ビツ
トである。従つて、レジスタ310の第３ステージ（番号
０）から出力されるデータの重みが最小であり、ステー
ジが進むにつれてデータの重みは２倍、４倍、８倍・・
・・と2n倍になる。
こうして、シフトレジスタ310の第３乃至第10ステージ
のうちいずれか１つのステージの出力がラツチ回路311
の出力に応じて選択され、スラーレートデータSLRとし
て出力される。３ビツト２進データE3、E2、E1の10進値
をｅで示し、５ビツト２進データ“1"、M4、M3、M2、M1
の10進値をｍで示すと、結局、「ｍ・2e」なる演算の結
果がスラーレートデータSLRである。このスラーレート
データSLRの有効タイムスロツトは、最小重みのレジス
タ310の第３ステージ出力を選択した場合の最下位ビツ
トM1のタイムスロツトである第５タイムスロツトから最
大重みのレジスタ310の第10ステージ出力を選択した場
合の最上位ビツト“1"のタイムスロツトである第16タイ
ムスロツトまでであり、合計12ビツトである。他方、ボ
リユームV5（第６図）によつて設定したスラースピード
データはSRM（M1〜M4）及びSRE（E1〜E3）の７ビツトで
ある。従つて、上述のような処理によつてスラースピー
ド設定量のダイナミツクレンジを拡大することができ
る。
前述の通り、第４図のレジスタ37では、タイマ終了信号
QRが発生する第９乃至第16タイムスロツトの間で新たな
押圧鍵のキーコードXKCがロードされる。従つて、レジ
スタ37の出力は第17タイムスロツトに同期して切換わ
る。このレジスタ37から出力されるキーコードMKCの各
タイムスロツトにおける状態は第21図のようである。す
なわち、第17タイムスロツトから次の第16タイムスロツ
トまでの32タイムスロツトの間で８タイムスロツト毎に
ビツトN1乃至B3が４巡する。このキーコードMKCは第14
図のアンド回路302及び304に加わる。信号17T18（第５
図参照）によつて第17及び第18タイムスロツトにおいて
可能化されたアンド回路304を介してキーコードMKCの下
位ビツトN1、N2が選択され、オア回路313を介して２段
のフリツプフロツプ314に入力される。フリツプフロツ
プ314で夫々２タイムスロツト遅延された２ビツトN1、N
2は、第19から次の第16タイムスロツトまでの間可能化
されるアンド回路305を介してフリツプフロツプ314を循
環する（第21図314Q参照）。このフリツプフロツプ314
の出力は、信号25T8（第５図）によつて可能化されたア
ンド回路303を介して第25乃至第８タイムスロツトの間
選択され、オア回路315を介してMKCLとして出力され
る。それに引き続く第９乃至第16タイムスロツトでは信
号9T16によつて可能化されたアンド回路302を介してキ
ーコードMKCが８ビツトすべて選択され、オア回路315を
介してMKCLとして出力される。従つて、周波数情報MKCL
は第21図に示すように第25タイムスロツトから次の第16
タイムスロツトまで続く24ビツトのデータであり、上位
８ビツト（第16タイムスロツト〜第９タイムスロツト）
が“0"及びキーコードMKCのオクターブコードB3、B2、B
1とノートコードN4、N3、N2、N1から成り、下位16ビツ
トはノートコードの下位２ビツトN2、N1を繰返し付加し
たものである。このような構成の周波数情報は、例えば
特開昭56−74298号公報等で公知であり、キーコードMKC
に対応する楽音の周波数を２を底とする対数（セント
値）で表わしたものである。
前述の通り、スラー制御を行なうべき条件が成立したと
き、約10msの時間待ち終了直後の第17から第16タイムス
ロツトまでの32タイムスロツトの間スラースタート信号
SSが単音キーアサイナ14A（第４図）から出力される。
このスラースタート信号SSは第14図のアンド回路213に
与えられる。また、単音キーアサイナ14Aでは、スラー
スタート信号SSが立上る直前の第９乃至第16タイムスロ
ツトにおいてタイマ終了信号QRが発生し、これにもとづ
きレジスタ37に新たな押圧鍵のキーコードMKCがロード
される。従つて、第22図に示すように、レジスタ37から
出力されるキーコードMKCはスラースタート信号SSの立
上りに対応して旧押圧鍵から新押圧鍵に切換わる。
第14図において、スラースタート信号SSに対応してアン
ド回路213の出力が“1"となり、オア回路5,6,7に与えら
れる。オア回路５の出力はフリツプフロツプ224に与え
られる。信号SSが立上つたときから32タイムスロツト後
にフリツプフロツプ224の出力が“1"に立上り、以後、
アンド回路212及びオア回路５を介して自己保持され
る。このフリツプフロツプ224の状態をSLQで示す。オア
回路５の出力がSLQ信号に相当する。このSLQ信号はスラ
ー制御を行なつている間中保持される。また、オア回路
７の出力にもとづき前述と同様に▲▼信号及び▲
▼が32タイムスロツトの間“0"になる（第16図
参照）。また、アンド回路213の出力はSLSET信号として
アンド回路293〜295に与えられ、かつインバータで反転
されてアンド回路296に与えられる。
オア回路５から出力されたSLQ信号はアンド回路288,28
9,291に与えられると共に、インバータ312で反転されて
アンド回路290に与えられる。スラースタート信号SSが
発生する以前はSLQ信号は“0"であり、演算器CUL5のア
ンド回路290が可能化され、288,289,291が不能となつて
いる。アンド回路290には押圧鍵キーコードMKCに対応す
る周波数情報MKCLが与えられる。この周波数情報MKCL
は、アンド回路290、オア回路298、加算器285を通過し
てシフトレジスタ283に入力される。従つて、キーコー
ドMKCに対応する周波数情報MKCLがそのまま発音すべき
楽音の周波数情報SKCとなる。MKCLは第21図に示すよう
に第25タイムスロツトから次の第16タイムスロツトの間
で発生するので、第17タイムスロツトにおいてレジスタ
283の各ステージに保有されるデータの重みは図中に示
すようになる。ノートコードの下位２ビツトN2,N1が繰
返す部分の重みはセント値で表示されている。すなわ
ち、キーコードを２を底とする対数表示の周波数情報に
変換した場合、その本来のノートコードの最下位ビツト
N1は75セントの重みを持つので、例えば、その１ビツト
下位（第17タイムスロツトにおけるレジスタ283の第９
ステージ）は約38セント、更に１ビツト下位は約19セン
トの重みをもつ。
SLQ信号が“1"に立上ると、アンド回路291が可能化さ
れ、209は不能となる。従つて、新しい押圧鍵に対応す
る周波数情報MKCLは阻止され、その直前にレジスタ283
にロードされた前回の押圧鍵に対応する周波数情報SKC
がアンド回路291を介してレジスタ283で循環保持され
る。
スラースタート信号SSに対応したSLSET信号によつて演
算器CUL6のアンド回路293〜295が第17から次の第16タイ
ムスロツトまでの32タイムスロツトの間可能化される。
第21図と第22図を参照すれば明らかなように、SLSET信
号が発生する32タイムスロツトの内第25乃至第16タイム
スロツトで新たな押圧鍵の周波数情報MKCLが出力され、
アンド回路295及びオア回路300を介して加算器286の入
力Ｂに与えられる。同時に、レジスタ283の最終ステー
ジから出力された前回押圧鍵の周波数情報SKCをインバ
ータ316で反転したもの（▲▼）がアンド回路294
を通り、加算器286の入力Ａに加わる。また、SKCの最下
位ビツトに対応する第17タイムスロツトにおいて、信号
17y32にもとづきアンド回路293から“1"が出力され、加
算器286の入力Ciに与えられる。アンド回路293、294及
びインバータ316はSKCを２の補数すなわち負の値「−SK
C」に変換するためのものである。従つて、SLSET信号に
もとづき、加算器286では新押圧鍵の周波数譲歩MKCLか
ら旧押圧鍵の周波数情報SKCを減算するシリアル演算「M
KCL−SKC」を行ない、両情報の差を求める。こうして求
めた差のデータKCDがレジスタ284にロードされ、SLSET
信号が立下つた後可能化されるアンド回路296を介して
レジスタ284で循環保持される。差データKCDが保持され
るとき、アンド回路293〜295は不能化されるので加算器
236で演算は行なわれない。
一方、演算器CUL5では、SLSET信号にもとづき演算器CUL
6で差データKCDの演算を行なつているときは、▲
▼信号によつてアンド回路288及び289が不能化されてお
り、演算を行なわずに前回押圧鍵の周波数情報SKCをア
ンド回路291を介してホールドする。また、第13図の演
算器CUL4では、▲▼信号によつてレジスタ165の
古い内容をクリアすると共に、SLQ信号によつて可能化
されたアンド回路195を介して前記スラーレートデータS
LRを取り込む。前述の通り、セレクタ306（第12図）か
ら出力されるスラーレートデータSLRは第５乃至第16タ
イムスロツトで有効なデータであり、これが32タイムス
ロツト毎に繰返し与えられる。演算器CUL4では、このス
ラーレートデータSLRを32タイムスロツト（16μｓ）毎
に繰返し加算する。第17タイムスロツトにおいて最上位
ビツトのキヤリイアウト信号COTが演算器CUL4から出力
されると、信号17y32Sによつて第14図のラツチ回路317
に“1"がラツチされ、32タイムスロツトの間保持され
る。このラツチ回路317の出力は演算器CUL5のアンド回
路288及び289に与えられる。
レジスタ284の第24ステージからは差データKCDを８ビツ
ト下位にシフトした（2-8倍した）データΔKCDが出力さ
れる。このデータΔKCDはアンド回路289に与えられると
共にラツチ回路318に入力される。ラツチ回路318はデー
タΔKCDのサインビツト（Ｓ）を拡張するためのもので
ある。差データKCDは、負の値（２の補数）にもなるた
め、最上位ビツト（B3）の１ビツト上がサインビツト
（Ｓ）になつている。これを８ビツト下位にシフトして
データΔKCDを得るので、サインビツト（Ｓ）が１ビツ
トだけでは不十分であり、更にその上位にサインビツト
を拡張する必要がある。レジスタ284の第24ステージか
ら取り出されるデータΔKCDにおいては、サインビツト
（Ｓ）は第８タイムスロツトで出現する。すなわちデー
タKCDでは第16タイムスロツトでサインビツト（Ｓ）が
出現するので、これを８ビツト下位シフトしたデータΔ
KCDでは第８タイムスロツトで出現する。そこで、ラツ
チ回路318では信号8y32S（第５図）によりサインビツト
（Ｓ）の値をラツチし、直流化する。このラツチ回路31
8の出力はアンド回路288に与えられる。
差データKCD（ΔKCDも同様）が正の値のとき、すなわ
ち、新押圧鍵が旧押圧鍵よりも高音のとき、サインビツ
ト（Ｓ）は“0"であり、アンド回路288は常時不能化さ
れる。この場合、演算器CUL4からのキヤリイアウト信号
COTに対応してアンド回路289だけが動作可能となる。デ
ータΔKCDはアンド回路289及びオア回路297を介して加
算器285の入力Ａに与えられ、SKCに加算される。データ
ΔKCDはデータKCDを８ビツト下位にシフトしたものであ
るため、上位８ビツト分の演算タイミングすなわち第９
乃至第16タイムスロツトでは無意味なデータが現われ
る。この無意味なデータを阻止し、このビツトをオール
“0"にするために信号9T16を反転した信号がアンド回路
289に与えられている。演算器CUL5では、周波数情報SKC
に対して、スラーレートデータSLRに対応する（演算器C
UL4のキヤリイアウト信号に対応する）時間間隔でデー
タΔKCDが順次加算され、このSKCが新押圧鍵の周波数情
報MKCLに徐々に近づく（第23図参照）。
一方、差データKCD（ΔKCDも同様）が負のとき、すなわ
ち、新押圧鍵が旧押圧鍵よりも低音のとき、サインビツ
ト（Ｓ）は“1"であり、アンド回路288は常時可能化さ
れる。この場合、演算器CUL4からのキヤリイアウト信号
COTに対応してアンド回路288及び289が共に動作可能と
なる。データΔKCDは前述のように、アンド回路289で第
17乃至第８タイムスロツトで有効ビツトが選択されて加
算器285に与えられる。この場合、データΔKCDは２の補
数で表わされている。アンド回路288には信号9T16が入
力されており、データΔKCDを阻止した上位８ビツト分
の演算タイミングすなわち第９乃至第16タイムスロツト
でオール“1"を加算器285に与える。こうして、２の補
数で表わされたデータΔKCDの上位８ビツトにサインビ
ツト（Ｓ）すなわち“1"が拡張される。この場合、演算
器CUL5では、周波数情報SKCからスラーレートデータSLR
に対応する時間間隔でデータΔKCDを順次減算し、このS
KCが新押圧鍵のMKCLに徐々に近づく。
スラー制御中はSLQ信号によつてアンド回路241及び245
が可能化され、これらの回路を介して周波数情報SKCが
比較器COM2の入力Ａに、MKCLが入力Ｂに、夫々与えられ
る。比較器COM2は、演算器CUL5の周波数情報SKCが目標
値である新押圧鍵の周波数情報MKCLに到達したか否かを
検出する。前述の通り、新押圧鍵が前回押圧鍵よりも高
音のときはラツチ回路318に“0"がラツチされ、低音の
ときは“1"がラツチされる。このラツチ回路318の出力
はラツチ回路319に与えられ、信号17T24により第17タイ
ムスロツトに同期してラツチされる。このラツチ回路31
9の出力はアンド回路320に加えられると共に、インバー
タ323で反転されてアンド回路321に加えられる。
新押圧鍵が前回押圧鍵よりも高音のときにはラツチ回路
319の出力は“0"であり、インバータ323の出力“1"によ
りアンド回路321が可能化される。この場合、SKCが目標
値MKCLに未だ到達していないときは、比較器COM2では
「Ａ＜Ｂ」が成立し、「Ａ≧Ｂ」の出力は“0"である。
従つて、アンド回路236からアンド回路321には“0"が与
えられる。アンド回路321の出力“0"はオア回路322を介
してインバータ324で反転され、該インバータ324からア
ンド回路212に“1"が与えられる。従ってフリツプフロ
ツプ224のSLQ信号がこのアンド回路212を介してホール
ドされる。SKCが目標値MKCLに到達すると、比較器COM2
の「Ａ≧Ｂ」の出力が“1"となり、アンド回路236を介
してアンド回路321に“1"が与えられ、インバータ324の
出力が“0"となる。これにより、SLQ信号がリセツトさ
れ、スラー制御が終了する。
他方、新押圧鍵が前回押圧鍵よりも低音のときはラツチ
回路319の出力は“1"であり、アンド回路320が可能化さ
れる。SKCが目標値MKCLに未だ到達していないときは比
較器COM2では「Ａ＞Ｂ」が成立し、「Ａ≦Ｂ」出力は
“0"である。従つて、アンド回路237からアンド回路320
に“0"が与えられ、オア回路322を介してインバータ324
に“0"が与えられ、前述と同様にSLQ信号がホールドさ
れる。SKCが目標値MKCLに到達すると、比較器COM2の
「Ａ≦Ｂ」出力が“1"となり、アンド回路237からアン
ド回路320に“1"が与えられ、インバータ324の出力“0"
によつてアンド回路212が不能化されてSLQ信号がリセツ
トされる。
SLQ信号が立下ると演算器CUL5のアンド回路288,289,291
が不能化され、アンド回路290が可能化される。従つ
て、以後は押圧鍵の周波数情報MKCLがそのままSKCとし
てレジスタ283にロードされる。以上のようにして、レ
ガートニューキーオンがあつた場合は、発音すべき楽音
の周波数情報SKCが前回押圧鍵に対応する値から新押圧
鍵に対応する値まで一定のレートで滑らかに変化し、ス
ラー効果が実現される。尚、周波数情報SKCが変動する
時間はボリユームV5（第６図）によつて設定されたスラ
ーレートSLRによつて決定され、前回押圧鍵と今回押圧
鍵の周波数差とは無関係である。これは、差データKCD
を８ビツト下位シフトしたデータΔKCDをスラーレートS
LRに対応する時間間隔で繰返し加算もしくは減算する構
成によつて、差データKCDが如何なる値でもΔKCDの28＝
256回の演算によりスラーが終了するからである。尚、
スラー終了時におけるオア回路322の出力“1"によつて
アンド回路209が可能化され、デイレイビブラートのた
めの制御を開始する条件が成立する。
（７）各種効果の整理 効果付与回路20において、アタツクピツチ、スラー、ビ
ブラート等の各種効果は上述のように制御されるので、
効果選択状態及び鍵演奏法に応じて第24図に示すような
組合せで各種効果が付与される。第24図において、横欄
は効果選択状態を示し、DVBはテイレイビブラート、VNB
はノーマルビブラート、KVBはアフタータツチビブラー
トを夫々示す。“0"は選択されていないことを示す。
“1"は選択されていることを示す。デイレイビブラート
（DVB）の選択はボリユームV4（第６図）によつて行な
われる。このボリユームV4の設定量が０のときは選択さ
れていないことを意味し、０以外のときは選択されてい
ることを示す。ノーマルビブラート（NVB）及びアフタ
ータツチビブラート（KVB）は夫々の選択スイツチNVBS,
KVBS（第14図）によつて選択される。尚、これらの選択
スイツチNVBS,KVBSは特別に設けずに、ボリユームV2,V3
（第６図）を利用してもよい。たて欄は、鍵演奏法を示
す。スタツカート演奏とは、前述の「エニーニューキー
オン」が検出される演奏法であり、何も押鍵されていな
い状態で新たな鍵を押圧することである。この奏法のと
きは単音モード、複音モード共通の効果組合せが得られ
る。何故なら、第４図の単音キーアサイナ14Aでは、単
音モード及び複音モードのどちらが選択されている場合
でも、「エニーニューキーオン」に応じてアタックピッ
チスタート信号ASを発生するようになつているためであ
る。レガート演奏とは、前述の「レガートニューキーオ
ン」が検出される奏法であり、以前から押圧している鍵
を離鍵する前に新たな鍵を押圧することである。この奏
法のときは単音モードと複音モードとで可能な効果組合
せが異なり、単に単音モードの場合はスラーが選択され
ているか否かで効果組合せが異なる。すなわち、前述の
通り、第４図の単音キーアサイナ14Aでは、レガートニ
ューキーオンがあつた場合、単音モードでスラーが選択
されている（スラーオン）ときはスラースタート信号SS
を発生し、単音モードでスラーが選択されていない（ス
ラーオフ）ときはアタツクピツチスタート信号ASを発生
するようになつており、複音モードのときはレガートニ
ューキーオンの検出そのものを行なわない（アンド回路
77及びフリツプフロツプNKQ参照）ようになつているた
めである。
たて欄とよこ欄の交点に該当する効果組合せが模式的に
示されている。この模式図の意味するところは第15図
（ａ）から理解できると思われる。すなわち、効果組合
せを特徴づける変調信号（VAL）及び深さエンベロープ
（ENV）の変遷状態を誇張して示してある。組合わされ
る効果名を明瞭にするために、符号が添えられている。
この符号は効果付与回路20における各フリツプフロツプ
224〜227（第14図）の状態に対応するもので、APQはア
タツチピツチ、DELQはデイレイビブラート開始時間、DV
BQはデイレイビブラート、▲▼はノーマルビブ
ラートであるいはアフタータツチビブラートを示す。ま
たSLQはスラーがかかる部分を示している。また、VBDは
ノーマルビブラートの深さを示し、KVBDはアフタータツ
チビブラートの深さを示す。
第24図に示すような種々の効果組合せが可能になる理由
は、これまでの説明から明らかであるので、ここで改め
て説明することはしない。この整理によつて明瞭となる
１つの特徴的な事柄は、鍵演奏法及び単音演奏、雑音演
奏の区別に応じてアタツクピツチ（APQ）を付与するか
否かが自動的に決定される点である。このような自動的
なアタツクピツチ付与は従来見られなかつたことであ
る。
楽音信号発生部の説明 第25図は、楽音信号発生部21（第２図）の詳細例、特に
該発生部21に含まれる周波数情報変更回路21Aの詳細、
を示すものである。周波数情報変更回路21Aは、効果付
与回路20のレジスタ163（第13図）から与えられる変調
信号瞬時値データVALに応じて発生すべき楽音の周波数
情報を変更し、ピツチコントロールされた周波数情報を
出力するものである。周波数情報変更回路21Aは単音モ
ードと複音モードとで共用されるようになつており、ど
ちらのモードが選択されているかに応じて回路機能が幾
分切換わる。
単音モードが選択されている場合、周波数情報変更回路
21Aでは、第14図の演算器CUL5内のレジスタ283から与え
られる単音周波数情報SKCに対して第13図の演算器CUL2
内のレジスタ163から与えられる変調信号瞬時値データV
ALを加算する。前述の通り、周波数情報SKCは対数表示
（セント値）であり、かつデータVALもセント値で表現
されている。従つて、両データを加算（もしくは減算）
することにより、単音周波数情報SKCのセント値をデー
タVALに対応するセント値だけ高域もしくは低域側にず
らした対数形式（セント表示）の周波数情報logFが得ら
れる。
単音周波数情報SKCは、上位７ビツトのキーコード部分
（B3〜N1）とそれよりも下位の38セント乃至1.2セント
の重みに対応するデータ部分とに分けて演算で利用され
る。そのために、第14図のレジスタ283の第８ステージ
からライン325を介して情報SKCが取り出されると共に、
その第14ステージからライン326を介して情報SKCが取り
出される。第25図において、ライン325の情報SKCは８ス
テージ/1ビツトのシフトレジスタ329に入力され、シス
テムクロツクパルスφ１、φ２に従つて順次シフトされ
る。シフトレジスタ329の第２乃至第８ステージの出力
（合計７ビツト）がラツチ回路330に与えられており、
タイミング信号25y32（第５図）によつて該レジスタ329
の内容がラツチ回路330に並列的にラツチされる。第17
タイムスロツトにおけるシフトレジスタ283の各ステー
ジの重みは第14図に示すようになつているため、第17乃
至第24タイムスロツト（合計８タイムスロツト）におい
ては、情報SKCの上位８ビツトのデータ（すなわちキー
コード部分）N1、N2、N3、N4、B1、B2、B3、“0"がライ
ン325に順次現われ、これらが第25図のシフトレジスタ3
29に順次ロードされる。従つて、その次の第25タイムス
ロツトにおいては、シフトレジスタ329の各ステージの
重みは図中に示すようになり、このとき発生する信号25
y32によつてラツチ回路330にはSKCの上位７ビツトのキ
ーコード部分B3〜N1がラツチされる。こうして、ラツチ
回路330は、単音周波数情報SKCのうちキーコード部分B3
〜N1を常時出力する。
ラツチ回路330の出力はセレクタ331のＢ入力に入力され
る。単音モード選択スイツチMONO−SW（第２図）から出
力された単音モード選択信号MONOがセレクタ331のＢ選
択制御入力SBに与えられており、単音モードのときはラ
ツチ回路330からＢ入力に与えられるデータB3〜N1がセ
レクタ331で選択される。
一方、ライン326の情報SKCはアンド回路332に与えられ
る。アンド回路332には単音モード選択信号MONOとタイ
ミング信号17T22が与えられており、単音モードである
ことを条件に第17乃至第22タイムスロツトの区間でライ
ン326のデータを選択する。第17タイムスロツトにおけ
るシフトレジスタ283の各ステージの重みは第14図に示
すようであるため、第17乃至第22タイムスロツト（合計
６タイムスロツト）では情報SKCのうち1.2セント乃至38
セントの重みの６ビツトのデータ部分がライン326に順
次現われ、これらのシリアル６ビツトデータSKC（38〜
1.2）がアンド回路332で選択されて加算器333の入力Ｂ
に与えられる（第26図参照）。
第13図のレジスタ163に記憶された変調信号データVALは
第８ステージからライン327を介して取り出されると共
に第９ステージからライン328を介して取り出される。
第25図において、ライン327の変調信号データVALはアン
ド回路334に与えられ、タイミング信号17T24（第５図）
によつて第17乃至第24タイムスロツトの区間で選択され
る。第17タイムスロツトにおけるシフトレジスタ163の
各ステージの重みは第13図のようであるため、第17乃至
第24タイムスロツト（合計８タイムスロツト）ではデー
タVALのうち上位８ビツトの1.2セント乃至75セントの重
みのデータ並びにサインビツト（Ｓ）がライン327に順
次現われ、これらがアンド回路334で選択される。アン
ド回路334の出力はオア回路335を介して加算器333の入
力Ａに与えられる。従つて、加算器333の入力Ａには第1
7乃至第23タイムスロツトにおいてデータVALの上位８ビ
ツト（1.2セント〜75セントの重みの７ビツトのサイン
ビツト）が第26図に示すようにシリアルに入力される。
第26図から明らかなように、加算器333では、情報SKCの
下位６ビツトデータSKC（32〜1.2）とデータVALとを同
じ重み同士で加算することによりシリアル演算を実行す
る。或る重みのビツトの加算によつて生じたキヤリイア
ウト信号はその次のタイムスロツトにおいてキヤリイア
ウト出力C0＋１から出力され、Ci入力に与えられて１ビ
ツト上のデータに加算される。尚、データVALは負の値
（２の補数）で表わされていることもあるので、その場
合は加算器333で実質的には減算が行なわれる。
加算器333の出力は８ステージ/1ビツトのシフトレジス
タ336に入力され、ロツクパルスφ１、φ２に従つて順
次シフトされる。シフトレジスタ336及びラツチ回路337
は、シフトレジスタ329及びラツチ回路337と同様、シリ
アルな加算出力を並列データに置換えるためのものであ
る。第17タイムスロツトにおいて加算器333から出力さ
れる1.2セントの重みのビツトに関する加算結果はその
８タイムスロツト後の第25タイムスロツトにおいてはシ
フトレジスタ336の第８ステージまでシフトされてく
る。従つて、第25タイムスロツトにおいて、シフトレジ
スタ336の各ステージの重みは図中に示すように1.2セン
ト乃至75セント及びサインビツト（Ｓ）に対応するもの
となり、これらの重みのデータがタイミング信号25y32
によつてラツチ回路337に並列的にラツチされる。
ラツチ回路337にラツチされた1.2セント乃至75セントの
重み及びサインビツトに対応する８ビツトデータは８ビ
ツトの並列加算器338の入力Ａに与えられる。加算器338
の上位２ビツトの入力Ｂにはセレクタ331から出力され
るキーコードの下位２ビツトN1、N2が夫々入力される。
また、加算器338の下位６ビツトの入力ＢにはデータNN
1、NN2が入力されるようになつているが、これらは単音
モードのときは常に“0"である。従つて、加算器338で
は、ラツチ回路337から与えられる75セントの重みの加
算結果に対して情報SKCのキーコード部分の最下位ビツ
トN1を加算し、ラツチ回路337から与えられるサインビ
ツトの重みの加算結果に対して前記キーコード部分のN2
を加算する。この理由は、加算器333では情報SKCのうち
38セント乃至1.2セントの重みのビツトとデータVALの対
応する重みのビツトとの加算が実質的に行なわれただけ
であり、情報SKCとデータVALとの演算に関して75セント
以上の重みのビツトに関する加算はまだ行なわれていな
いためである。従つて75セント以上の重みのビツトに関
する加算を加算器338及び339で行なうのである。
加算器338の最上位ビツトのキヤリイアウト出力C0は加
算器339の最下位ビツトのキヤリイイン入力Ciに与えら
れる。この加算器339は５ビツトの並列加算器であり、
セレクタ331から出力された情報SKCのキーコード部分の
うち上位５ビツトB3、B2、B1、N4、N3が各入力Ｂに与え
られる。前述のような対数形式の周波数情報SKCにあつ
ては、キーコード部分の最下位ビツトN1は75セントの重
みに相当し、その上のビツトN2は150セントの重みに相
当する。従つて加算器338において、75セント及びその
１ビツト上の重みのラツチ回路337の出力とビツトN1、N
2とを夫々加算するのである。そして、更に上の重みの
ビツトに関しては加算器339で加算が行なわれる。
ところで、この補数を用いた演算にあつては、サインビ
ツトを最上位まで拡張しなければならない。そのため、
ラツチ回路337は拡張したサインビツト信号PSのための
ラツチ位置を余分に含み、このラツチ位置に加算器333
の出力を入力するようにしている。ライン328のデータV
ALがアンド回路340に与えられている。第26図に示すよ
うに第24タイムスロツトにおいてライン327に現われた
データVALのサインビツト（Ｓ）はその１タイムスロツ
ト後の第25タイムスロツトにおいてライン328に現われ
る。アンド回路340では、この１タイムスロツト遅れの
サインビツト（Ｓ）をタイミング信号25y32によつてサ
ンプリングし、オア回路335を介して加算器333の入力Ａ
に与える。この遅延されたサインビツト（Ｓ）に対応す
る加算出力がラツチ回路337にラツチされ、拡張された
サインビツト信号PSとして利用される。この信号PSは加
算器339の各入力Ａに与えられる。こうして、拡張した
サインビツト（オール“1"またはオール“0"）が情報SK
Cの上位５ビツトB3〜N3に加算される。
以上の構成によつて、結局、単音モードにおいては周波
数情報変更回路21Aでは、単音周波数情報SKCに対して変
調信号データVALを双方の重みを一致させて加算するこ
とを実行する。そして、データVALが負の値（２の補
数）のときは実質的な減算を行なう。こうして、周波数
情報SKCをデータVALのセント値に応じて高域まては低域
側にずらした周波数情報logFが加算器339、338から出力
される。この加算器339、338の各ビツト出力の重みは図
に示す通りである。尚、ピツチが全く生じていない場合
は、38セント乃至1.2セントの重みの箇所にかつこ書き
したようにそれらの重みの各ビツトの真理値はキーコー
ド部分の下位２ビツトN2、N1を繰返した値となる。
周波数情報変更回路21Aから出力されたピツチコントロ
ール済みの対数形式の周波数情報logFは対数／リニア変
換回路21Bに入力され、リニア形式の周波数情報Ｆに変
換される。この周波数情報Ｆは楽音発生回路21Cに入力
され、該情報Ｆに対応する周波数の楽音信号が該回路21
Cから発生される。この楽音発生回路21Cにおける楽音発
生方式は、周波数変調方式、高調波合成方式、波形メモ
リ読み出し方式等如何なる方式でもよく、その詳細は特
に説明しない。
複音モードが選択されている場合、周波数情報変更回路
21Aでは、複音モードにおける押圧鍵のキーコードPKCに
もとづき前述と同様の対数形式の周波数情報を形成し、
この周波数情報に対して変調信号瞬時値データVALを加
算する。複音モードの場合、複数の各楽音発生チヤンネ
ルに割当てられた押圧鍵を示す複数のキーコードPKCが
各チヤンネル毎に時分割で複音キーアサイナ14B（第２
図）から出力され、周波数情報変換回路21Aに与えられ
る。キーコードPKCは前述同様にB3〜N1の７ビツトから
成る。
このキーコードPKCの各ビツトB3〜N1はセレクタ331のＡ
入力に与えられる。単音モード選択信号MONOは“0"であ
り、これを反転したインバータ341の出力“1"によつて
Ａ選択制御入力が可能化され、複音モード用のキーコー
ドPKCがセレクトされる。また、インバータ341の出力
“1"によつてアンド回路342、343が可能化され、キーコ
ードPKCの下位２ビツトN2、N1が選択されてデータNN2、
NN1として加算器338の下位６ビツトの入力Ｂに交互に入
力される。こうして、キーコードPKCはその下位２ビツ
トN2、N1を更に下位に繰返し付加したものとなる（すな
わち対数形式の周波数情報に変換される）。
一方、信号MONOの“0"によりアンド回路332が不能化さ
れ、加算器333は変調信号データVALをそのまま出力す
る。従つて、ラツチ回路337にはデータVALがそのままラ
ツチされ、かつそのサインビツト拡張信号PSがラツチさ
れる。従つて、加算器338、339では、キーコードPKCに
対応する対数形式の周波数情報に対してデータVALを双
方の重みを一致させて加算（VALが負のときは減算）
し、ピツチコントロール済みの対数形式の周波数情報lo
gFを出力する。楽音発生回路21Cは、複数の楽音発生チ
ヤンネルを含み、時分割的に与えられる各チヤンネルの
周波数情報にもとづき夫々のチヤンネルで楽音を発生す
る。
勿論、楽音発生回路21Cは単音モード及び複音モードの
どちらにでも対応して楽音信号を発生し得る構成であ
り、例えば単音モード用の楽音発生チヤンネルと複音モ
ード用の楽音発生チヤンネル（複数の楽音発生チヤンネ
ル）とを含んでいる。単音モード選択信号MONO及び単音
キーアサイナ14A（第４図）から出力された単音用キー
オン信号MKON及び複音キーアサイナ14B（後述の第27
図）から出力された複音用のキーオン信号KONが楽音発
生回路21Cに与えられている。単音モードが選択されて
いる場合（MONOが“1"の場合）、楽音発生回路21Cでは
単音用キーオン信号MKONにもとづいて楽音の振幅エンベ
ロープを形成し、単音用の楽音発生チヤンネルを使用し
てこの振幅エンベロープに対応して楽音信号の発音を制
御する。複音モードが選択されている場合（MONOが“0"
の場合）は、複音用キーオン信号KONにもとづいて各チ
ヤンネル毎に楽音の振幅エンベロープを形成し、この振
幅エンベロープによつて各チヤンネルの楽音の発音を制
御する。また、楽音発生回路21Cには第７図のレジスタ1
06、107、108からアフタータツチレベルデータATL、サ
ステインスピードデータSTR、イニシャルタッチレベル
データITLが与えられており、これらのデータにもとづ
いて楽音の音量及び振幅エンベロープのサステイン時間
が制御される。
複音キーアサイナの説明 第27図において、複音キーアサイナ14Bは、キーコード
メモリ246、キーオンレジスタ347、トランケート装置34
8及び割当て処理を実行しこれらの回路装置346、347、3
48を制御する制御装置（14Bにおける346、347、348以外
の部分）を含んでおり、キースイツチのチヤタリングに
よる時分割多重化キーデータTDMの一時的な途切れに対
処しつつ有効な割当て動作を行なうことを特徴としてい
る。
押鍵検出部12のマルチプレクサ30（第３図）から出力さ
れた時分割多重化キーデータTDMはライン349を介して第
27図のラツチ回路350に与えられ、タミイング信号9y32
によつてラツチされる。また、キースイツチ走査制御用
のカウンタ13に含まれるシフトレジスタ25（第３図）の
最終ステージ（Q16）から出力されるシリアルキーコー
ド▲▼がライン351を介して第27図のキーアサイナ1
4Bに与えられる。前述の通りこのキーコード▲▼は
正式なキーコードKCを反転したものに相当するので、イ
ンバータ352でこれを反転し、正式なキーコードKCを求
める。このシリアルキーコードKCは８ステージ/1ビツト
のシフトレジスタ353に与えられ、システムクロツクパ
ルスφ１、φ２に従つて順次シフトされる。シフトレジ
スタ353の第２乃至第８ステージ出力がラツチ回路354に
並列に入力されており、信号9y32のタイミングでこれら
がラツチされる。前述の通り、第１タイムスロツトにお
けるシフトレジスタ25の各ステージの重みは第３図のブ
ロツク中に示すようになつているため、その８タイムス
ロツト後の第９タイムスロツトにおいてはシフトレジス
タ353の第２乃至第８ステージには第27図のブロツク中
に示すようにキーコードKCの各ビツトB3〜N1がシフトさ
れてきている。従つて、ラツチ回路354では、現在走査
中の鍵を示すキーコードKCの各ビツトB3〜N1が第９タイ
ムスロツトから次の第８タイムスロツトまでの32タイム
スロツトの間保持される。これに同期して、このラツチ
回路354にラツチされたキーコードKCに対応する鍵の押
圧または離鍵を示すキーデータTDMが第９タイムスロツ
トから次の第８タイムスロツトまでの32タイムスロツト
の間ラツチ回路350で保持される。すなわち、ラツチ回
路350から出力されるキーデータTDM（９〜）はキーデー
タTDMを８タイムスロツト遅延したものである。１キー
分のキーデータTDM（９〜）の区間を第28図に示す。こ
の区間でキーデータTDM（９〜）が“1"のときキースイ
ツチオンを示し、“0"のときキースイツチオフを示す。
キーコードメモリ346は各チヤンネルに割当てられた押
圧鍵のキーコードPKCを夫々記憶するためのものであ
る。このメモリ346は、８ステージ/1ビツトのシフトレ
ジスタ355をキーコードPKCの各ビツトB3〜N1に対応して
夫々具えており、８チヤンネル分のキーコードPKCを時
分割的に記憶する。シフトレジスタ355はシステムクロ
ツクパルスφ１、φ２によつてシフト制御されるもの
で、その最終ステージの出力がアンド回路356及びオア
回路357を介して循環保持される。すなわち、常時は信
号▲▼が“1"であり、アンド回路356が可能化
されている。358は書込み用のアンド回路である。キー
コードメモリ346を構成するこれらの回路355〜358はビ
ツトN1のみに関して図示したが、他のビツトB3〜N2に関
しても同様のものが設けられている。各チヤンネルの時
分割タイミングを番号１乃至８で示すと、１キータイム
中の各タイムスロツトに対して第28図のような関係にな
る。すなわち、32タイムスロツトにおいて各チヤンネル
タイミングが４巡する。また、キーコードメモリ346か
ら時分割的に出力される各チヤンネルのキーコードPKC
は楽音信号発生部21（第25図の周波数情報変更回路21
A）に与えられ、これらのキーコードPKCにもとづき各チ
ヤンネルで楽音信号が発生される。
トランケート装置348は、各チヤンネルに対する割当て
可能性を順位づけるためのものであり、割当て可能性が
最大値に順位づけられた１つのチヤンネルをトランケー
トチヤンネル（すなわち古い割当て情報をトランケート
し、そこに新たな鍵が割当てられることを可能にするチ
ヤンネル）として指定する。このトランケート装置348
は、トランケートメモリ359、４ビツトの加算器360、比
較器361及び最大値メモリ362を含んでいる。トランケー
トメモリ359は８ステージ/1ビツトのヒフトレジスタ363
を４個並列に具えており、各レジスタ363の入力側には
クリア制御用のアンド回路364が設けられている。この
メモリ359は、各チヤンネルの割当て可能性の順位（ト
ランケート順位）を示すデータTO1、TO2、TO3、TO4を並
列４ビツト形式で各チヤンネル毎に時分割で記憶するも
のである。そのため、シフトレジスタ363はシステムク
ロツクパルスφ１、φ２によつて、キーコードメモリ34
6の時分割チヤンネルタイミングに同期して、シフト制
御される。トランケートメモリ359を構成するシフトレ
ジスタ363及びアンド回路364は、２進４ビツトのトラン
ケート順位データTO1〜TO4のうちビツトTO1に対応する
もののみ図示したが、他のビツトTO2〜TO4に関しても同
様のものが設けられる。
トランケートメモリ359における各レジスタ363の出力TO
1〜TO4は加算器360に入力される。加算器360ではキヤリ
イイン入力Ciに信号“1"が与えられる毎にデータTO1〜T
O4に１を加算する。この４ビツト加算出力はトランケー
トメモリ359に与えられ、各ビツト毎にアンド回路364を
介してシフトレジスタ363に記憶される。トランケート
メモリ359から加算器360に与えられるデータTO1〜TO4は
各チヤンネル毎に時分割化されており、入力Ciに加わる
カウント信号DCは各チヤンネル別にその時分割タイミン
グに対応して与えられる。こうして、トランケートメモ
リ359と加算器360は、カウント信号DCを各チヤンネル別
に時分割で計数するカウントを構成している。或るチヤ
ンネルタイミングでカウント信号DCが与えられる毎にそ
のチヤンネルに関するトランケート順位データTO1〜TO4
の値が増加する。また、トランケートメモリ359の各ア
ンド回路364には信号▲▼が入力されており、
常時はこの信号▲▼の“1"により加算器360の
出力（すなわちTO1〜TO4）がメモリ359でホールドされ
るが、或るチヤンネルタイミングでこの信号▲
▼が“0"になると、そのチヤンネルに関するトランケー
ト順位データTO1〜TO4がオール“0"にクリアされる。
トランケート順位データTO1〜TO4は、その値が10進数の
「０」（２進数の“0000"）のとき割当て可能性ゼロ、
（すなわち現在押圧中の鍵がそのチヤンネルに割当てら
れており、別の鍵をそのチヤンネルに割当てることがで
きないこと）を示す。データTO1〜TO4の値が10進数の
「１」（２進数の“0001"）以上であつてその値が大き
いほど割当て可能性が増すのであるが、キースイツチの
チヤタリング対策上、所定値以下の場合は事実上割当て
可能性ゼロと見なすようにしている。実施例では、デー
タTO1〜TO4の10進値が「１」のときは、そのチヤンネル
に割当てられている鍵に関するキーデータTDMが前走査
サイクルで初めて“0"になつたことを示しており、これ
はチヤタリングによる一時的なキーデータTDMの途切れ
であるかもしれないので、真の離鍵とは見なさず、割当
て可能性ゼロ（鍵押圧が持続している）と見なすように
している。データTO1〜TO4の10進値が「２」以上のとき
は、そのチヤンネルに割当てられている鍵が離鍵されて
いることを示しており、割当て可能性が存在することを
示す。「２」以上のデータTO1〜TO4は、後から別の鍵が
離鍵される毎にカウントアツプされ、最も古く離鍵され
たチヤンネルのデータTO1〜TO4が最大値を示すようにな
る。
アンド回路365、366、オア回路367及びインバータ368〜
371は、トランケート順位データTO1〜TO4を上記３つの
状態に応じてデコードするためのものである。アンド回
路365には、データTO1〜TO4の全ビツトをインバータ368
〜371によつて反転した信号が与えられており、その値
が10進数の「０」のチヤンネルすなわち現在押圧中の鍵
が割当てられているチヤンネルに対応して出力信号TC0
が“1"となる。アンド回路366には、データTO1及びデー
タTO2〜TO4をインバータ369〜371で反転した信号が加え
られており、データTO1〜TO4の10進値が「１」のチヤン
ネルすなわちキーデータTDMが前走査サイクルで初めて
“0"になつた鍵が割当てられているチヤンネルに対応し
て出力信号TC1が“1"となる。オア回路367にはデータTO
1〜TO4の上位３ビツトTO2〜TO4が入力されており、デー
タTO1〜TO4の10進値が「２」以上のチヤンネルすなわち
既に離鍵された鍵が割当てられているチヤンネルに対応
してその出力信号TC2−15が“1"となる。
最大値メモリ362は各チヤンネルのデータTO1〜TO4のう
ち最大値を記憶するためのもので、最大値データの各ビ
ツトMT1〜MT4毎に遅延フリツプフロツプ372、アンド回
路373、374及びオア回路375を夫々具えている。これら
の回路372〜375はビツトMT1に関するもののみ図示した
が、他のビツトMT2〜MT4に関しても同様のものを具えて
いる。比較器361のＡ入力にはトランケートメモリ359に
記憶されている各チヤンネルの前記データTO1〜TO4が時
分割で与えられており、Ｂ入力には最大値メモリ362に
記憶した最大値データMT1〜MT4が入力される。「Ａ＞
Ｂ」が成立したとき、すなわちメモリ362に記憶してい
るデータMT1〜MT4よりも大きな値のデータTO1〜TO4が与
えられたとき、比較器361からアンド回路376に対して
“1"が与えられる。アンド回路376はタイミング信号9T1
6によつて第９乃至第16タイムスロツトの間可能化され
るようになつており、この間で比較器361の「Ａ＞Ｂ」
出力が選択され、DSET信号としてアンド回路373に与え
られる。各ビツトMT1〜MT4に対応するアンド回路373に
はデータTO1〜TO4が夫々入力されており、DSET信号が
“1"のときこれらのデータTO1〜TO4を選択してオア回路
375を介して遅延フリツプフロツプ372にロードする。遅
延フリツプフロツプ372にロードされたデータTO1〜TO4
は１タイムスロツト後に新たな最大値データMT1〜MT4と
して出力されると共にアンド回路374を介してホールド
される。アンド回路374はDSET信号が“0"のとき可能化
され、“1"のとき動作不能となる。すなわち、比較器36
1で「Ａ＞Ｂ」が成立したとき、古い最大値データMT1〜
MT4をクリアする。また、アンド回路374にはタイミング
信号24y32をインバータ402で反転した信号が加えられて
おり、第24タイムスロツトのとき該アンド回路374を動
作不能とし、メモリ362の記憶データMT1〜MT4をクリア
する。従つて、信号9T16が立上る第９タイムスロツトに
おいてデータMT1〜MT4はオール“0"である。
こうして、信号9T16によつてアンド回路376が可能化さ
れる第９から第16タイムスロツトまでの８タイムスロツ
トの間で各チヤンネルのデータTO1〜TO4が順次比較さ
れ、より大きな値のデータTO1〜TO4がデータMT1〜MT4と
してメモリ362に記憶され、最終的に第16タイムスロツ
トが終了したときメモリ362には各チヤンネルのデータT
O1〜TO4のうち最大値を示すデータMT1〜MT4が記憶され
ている。この比較期間は第28図のＡ期間に相当する。そ
して、この最大値データMT1〜MT4は、信号24y32によつ
てクリアされるまでの間、すなわち第17から第24タイム
スロツトまでの８タイムスロツトの間、メモリ362でホ
ールドされる。この最大値データホールド期間は第28図
のＢ期間に相当する。また、比較器361は、「Ａ＝Ｂ」
が成立したとき、すなわちデータTO1〜TO4の値が最大値
（MT1〜MT4）であるチヤンネルのタイミングに対応して
トランケートチヤンネル指定信号TCHを発生する（TCHを
“1"にする）。上述から明らかなように、このトランケ
ートチヤンネル指定信号TCHは第28図のＢ期間（第17乃
至第24タイムスロツト）で有効な信号である。
一方、一致検出回路377ではラツチ回路354にラツチした
キーコードKCとキーコードメモリ346に記憶した各チヤ
ンネルのキーコードPKCとを比較し、現在走査中の鍵を
示すキーコードKCと同じものがキーコードメモリ346に
記憶されている場合そのチヤンネルタイミングに対応し
てキーコード一致信号KCEQを出力する。一致検出回路37
7は、ラツチ回路354に記憶したキーコードKCとキーコー
ドメモリ346の各シフトレジスタ355から時分割的に出力
されるキーコードPKCとを各ビツトB3〜N1毎に比較する
ための排他オア回路378と、各ビツトB3〜N1に対応する
排他オア回路378の出力を入力したノア回路379とを含ん
でいる。図ではビツトN1に対応する排他オア回路378の
み示したが、他のビツトB3〜N2に関しても同様のものが
設けられる。現在走査中の鍵のキーコードKCと或るチヤ
ンネルのキーコードPKCとが一致している場合、各ビツ
トB3〜N1の排他オア回路378の出力が“0"となり、オア
回路379の出力信号KCEQがそのチヤンネルタイミングに
対応して“1"となる。反対に、１ビツトでも異なつてい
れば排他オア回路378からノア回路379に“1"が入力さ
れ、その出力信号KCEQが“0"となる。尚、キーコードPK
Cの全ビツトが入力されたノア回路380が設けられてお
り、その出力がノア回路379に与えられている。これ
は、キーコードPKCがオール“0"のとき一致信号KCEQが
出ないようにするためである。
システムクロツクパルスφ１、φ２によつて制御される
２つの遅延フリツプフロツプRG0、RG1のうち一方のフリ
ツプフロツプRG0は、既にいずれかのチヤンネルに割当
てられておりかつ前走査サイクルまでは鍵押圧が検出さ
れていた鍵に関する今回走査サイクルにおける鍵走査タ
イミングが到来したことを記憶するためのものである。
他方のフリツプフロツプRG1は、既にいずれかのチヤン
ネルに割当てられておりかつ前走査サイクルで初めて離
鍵が検出された鍵に関する今回走査サイクルにおける鍵
走査タイミングが到来したことを記憶するためのもので
ある。これらのフリツプフロツプRG0、RG1の状態をセツ
トする操作はアンド回路383及び384によつて第９乃至第
17タイムスロツトの間（第28図のＡ期間）で行なわれ
る。前述の通り、この第９乃至第17タイムスロツトの期
間（Ａ期間）は１キー分のキーデータTDM（９〜）がラ
ツチ回路350から出力される最初の８タイムスロツトで
ありかつこのキーデータTDM（９〜）に対応するキーコ
ードKCがラツチ回路354から出力される最初の８タイム
スロツトである。
アンド回路383には、第９乃至第17タイムスロツトの期
間を示すタイミング信号9T16及び一致検出回路377から
出力されるキーコード一致信号KCEQ及びアンド回路365
から出力される信号TC0が与えられる。現在走査中の鍵
が既に或るチヤンネルに割当てられている場合、前述の
通り、そのチヤンネルのタイミングに対応して一致信号
KCEQが“1"となり、かつその鍵が現在押圧中である（厳
密には前走査サイクルまでは鍵押圧中であることが検出
されていた）場合はそのチヤンネルタイミングに対応し
て信号TC0が“1"となり、アンド回路383の条件が成立す
る。アンド回路383の出力“1"はオア回路390を介して遅
延フリツプフロツプRG0にロードされ、１タイムスロツ
ト後に該フリツプフロツプRG0から出力される。このフ
リツプフロツプRG0の出力はアンド回路381及びオア回路
390を介して自己保持される。
アンド回路384には、タイミング信号9T16及びキーコー
ド一致信号KCEQ及びアンド回路366から出力される信号T
C1が与えられる。現在走査中の鍵が既に或るチヤンネル
に割当てられている場合は前述の通りそのチヤンネルタ
イミングに対応してキーコード一致信号KCEQが“1"とな
り、かつその鍵に対応するキーデータTDMが前走査サイ
クルで初めて“0"になつた場合はそのチヤンネルタイミ
ングに対応して信号TC1が“1"となり、アンド回路384の
条件が成立する。アンド回路384の出力“1"はオア回路3
91を介して遅延フリツプフロツプRG1にロードされ、１
タイムスロツト後にRG1から出力される。このフリツプ
フロツプRG1の出力はアンド回路382、オア回路391を介
して自己保持される。
タイミング信号24y32をインバータ392で反転した信号が
アンド回路381及び382に与えられる。従つてフリツプフ
ロツプRG0及びRG1の状態は、第９乃至第16タイムスロツ
ト（第28図のＡ期間）においてアンド回路383及び384の
出力によつてセツトされた後は第24タイムスロツトまで
保持され、第24タイムスロツトにおいて信号24y32によ
つてリセツトされる。
フリツプフロツプRG0及びRG1が有効な状態を保持する第
17乃至第24タイムスロツトの間（第28図のＢ期間）にお
いて、アンド回路385〜389を利用してキーコードメモリ
346及びトランケート装置348に対する制御が実行され
る。そのため、アンド回路385〜389にはタイミング信号
17T24が入力されており、Ｂ期間において可能化され
る。また、信号ASiは通常“0"であり、これをインバー
タ393で反転した信号▲▼が各アンド回路385〜38
9に与えられている。
アンド回路386はニユーキーオン（NEWKON）の処理を行
なうためのものである。ニユーキーオン（NEWKON）の処
理とは、新たに押圧された鍵をトランケートチヤンネル
指定信号TCHによつて指定されたチヤンネルに割当てる
処理である。このアンド回路386には、上述の信号のほ
かに、キーデータTDM（９〜）、トランケートチヤンネ
ル指定信号TCH、オア回路367の出力信号TC2−15、フリ
ツプフロツプRG0及びRG1の出力をインバータ394及び395
で夫々反転した信号が加えられる。TDM（９〜）が“1"
とは現在走査中の鍵が押圧されていることを示してお
り、RG0及びRG1の状態が夫々“0"（インバータ394及び3
95の出力が“1"）とはその鍵が未だどのチヤンネルにも
割当てられていないことを示しており、これらの条件が
成立したとき新たな鍵が押圧されたことを示す。また、
前述の通り、信号TC2−15は既に離鍵された鍵が割当て
られているチヤンネルを示しており、信号TCHはトラン
ケート順位データTO1〜TO4が最大値のチヤンネルを示し
ている。従つて、キーデータTDMに対応する鍵が新たに
押圧された鍵である場合、最も古く離鍵されたチヤンネ
ル（TCHのチヤンネル）のタイムスロツトに対応してア
ンド回路386の条件が成立する。アンド回路386の出力
“1"はオア回路396を介してKSET信号としてキーコード
メモリ346に与えられる。
KSET信号が“1"のとき、メモリ346内の各ビツト毎の書
込み用アンド回路358が可能化され、ラツチ回路354にラ
ツチされている新たな押圧鍵のキーコードKCがメモリ34
6（すなわち各ビツト毎のシフトレジスタ355）にロード
される。このとき、KSET信号をインバータ397で反転し
▲▼信号は“0"であり、メモリ346における当
該チヤンネルの古い割当て鍵を示すキーコードPKCがク
リアされる。また、▲▼信号の“0"によりトラ
ンケートメモリ359の各ビツト毎のアンド回路364が動作
不能となり、当該チヤンネルに関するデータTO1〜TO4を
オール“0"にする。こうして、新たな押圧鍵の割当てが
実行される。
尚、最大値MT1〜MT4と同値のデータTO1〜TO4を保有する
チヤンネルが複数有る場合は、アンド回路386が信号9T1
6によつて可能化される８タイムスロツトの間に信号TCH
が複数タイムスロツトで発生する。そこで、新たな押圧
鍵が複数チヤンネルに連続して割当てられることを防止
するために、アンド回路386の出力がオア回路390を介し
て遅延フリツプフロツプRG0に与えられるようになつて
おり、１つのタイムスロツトでアンド回路386の条件が
成立したとき該フリツプフロツプRG0をセツトし、以後
はアンド回路386の条件が成立しないようにしている。
従つて、KSET信号は１つのタイムスロツトで１度だけ
“1"となり、新たな押圧鍵は１つのチヤンネルにのみ割
当てられる。
アンド回路387はプリニユーキーオフ（NEWKOF1）の処理
を行なうためのものである。プリニユーキーオフ（NEWK
OF1）の処理とは、今まで押圧されていた鍵のキーデー
タTDMが今回の走査サイクルで初めて“0"になつたとき
に行なう処理であり、真の離鍵とチャタリングとの区別
をするための予備的な処理である。アンド回路387に
は、前述の信号▲▼、17T24のほかに、キーデー
タTDM（９〜）をインバータ398で反転した信号、キーコ
ード一致信号KCEQ、信号TC0及びフリツプフロツプRG0の
出力信号が入力される。キーデータTDM（９〜）が“0"
（インバータ398の出力信号が“1"）とは現在走査中の
鍵が離鍵されていることもしくはキースイツチチヤリン
グによつて一時的にスイツチオフとなつていることを示
し、RG0が“1"とはその鍵が今まで押圧されていたもの
でありかついずれかのチヤンネルに現在割当てられてい
ることを示しており、これらの条件が成立したとき今ま
で押圧されていた鍵のキーデータTDMが今回の走査サイ
クルで初めて“0"となつたことを示す。これがプリニユ
ーキーオフ（NEWKOF1）の検出条件であり、この条件が
成立したとき、その鍵が割当てられているチヤンネルタ
イミング（これは信号KCEQとTC0によつて特定される）
に対応してアンド回路287の出力が“1"となる。アンド
回路287の出力“1"はオア回路399を介してカウント信号
DCとして加算器360に与えられる。これにより、それま
ではオール“0"（TC0が“1"）であつた当該チヤンネル
のトランケート順位データTO1〜TO4が“0001"（10進数
の「１」）となり、信号TC1が“1"となる。前述の通
り、このプリニユーキーオフ（NEWKOF1）の処理によつ
てデータTO1〜TO4が「１」（10進数）となつただけでは
まだ真の離鍵とは判断しない。
このプリニユーキーオフ（NEWKOF1）の処理を行なつた
走査サイクルの次の走査サイクルにおける当該プリニユ
ーキーオフ処理に係る鍵の走査タイミングにおいて前述
のフリツプフロツプRG1のセツトが行なわれる。すなわ
ち、当該鍵が割当てられているチヤンネルのタイミング
に対応して信号TC1が“1"となりかつ信号KCEQが“1"と
なるからである。前述の通り、このフリツプフロツプRG
1のセツトはＡ期間（第28図）で行なわれる。その直後
のＢ期間において、このフリツプフロツプRG1の出力が
“1"であること（すなわち前走査サイクルでプリニユー
キーオフ処理を行なつたこと）を条件に、オールドキー
オン（OLDKON）あるいは真のニユーキーオフ（NEWKOF
2）及びキーオフインクリメント（KOFINC）の処理を行
なう。
アンド回路385はオールドキーオン（OLDKON）の処理を
行なうためのものである。オールドキーオン（OLDKON）
の処理とは、前走査サイクルにおいてプリニユーキーオ
フ処理された鍵のキーデータTDMが今回の走査サイクル
では“1"に復帰した場合に行なう処理である。すなわ
ち、このオールドキーオン（OLDKON）が成立する場合
は、前回のキーデータTDMの“0"はキースイツチのチヤ
タリングによる一時的な途切れであつたことを意味す
る。アンド回路385には、前述の信号▲▼、17T24
のほかに、キーデータTDM（９〜）、キーコード一致信
号KCEQ、信号TC1及びフリツプフロツプRG1の出力信号が
入力される。キーデータTDM（９〜）が“1"とは現在走
査中の鍵が押圧されていることを示し、RG1が“1"とは
その鍵に関して前走査サイクルでプリニユーキーオフ処
理を行なつたことすなわち前走査サイクルにおいてその
鍵のキーデータTDMが初めて“0"になつたことを示して
おり、これらの条件が成立したとき前走査サイクルにお
けるキーデータTDMの“0"はチヤタリングによる一時的
な途切れであつたにすぎないことを意味する。これがオ
ールドキーオン（OLDKON）の検出条件であり、この条件
が成立したとき、その鍵が割当てられているチヤンネル
タイミング（これは信号KCEQとTC1によつて特定され
る）に対応してアンド回路385の出力が“1"となる。
このアンド回路385の出力“1"はオア回路396を介してKS
ET信号として利用される。オールドキーオン（OLDKON）
処理におけるKSET信号は、新たな割当てのためのもので
はなく、トランケート順位データTO1〜TO4をプリニユー
キーオフ処理を行なう前の状態に（つまりオール“0"
に）戻すために利用される。すなわち、KSET信号を反転
した▲▼信号によつて当該チヤンネルにおける
データTO1〜TO4の値“0001"がクリアされ、“0000"に戻
される。キーコードメモリ346では、KSET信号によつて
ラツチ回路354からのキーコードKCをロードするが、こ
れは当該チヤンネルにおける古いキーコードPKCと同じ
であるため実質的な変化はない。
アンド回路388は真のニユーキーオフ（NEWKOF2）の処理
を行なうためのものである。アンド回路388には、前述
の信号▲▼、17T24のほかに、キーデータTDM（９
〜）をインバータ398で反転した信号、キーコード一致
信号KCEQ、信号TC1及びフリツプフロツプRG1の出力信号
が入力される。キーデータTDM（９〜）が反転されてい
る点だけが異なり、他は前記アンド回路385と同じ信号
が入力される。今まで押圧されていた鍵のキーデータTD
Mが２走査サイクル連続して“0"のときこのアンド回路3
88の条件が成立し、該鍵が割当てられているチヤンネル
のタイミングで“1"が出力される。このようにキーデー
タTDMが２走査サイクル続けて“0"になつたとき初めて
新たな離鍵がなされたと判断する。アンド回路388の出
力“1"はオア回路399を介して加算器360に与えられる。
これにより、前走査サイクルにおけるプリニユーキーオ
フ処理によつて“0001"とされた当該チヤンネルのトラ
ンケート順位データTO1〜TO4が更に１カウントアツプさ
れて“0010"（10進数の「２」）となる。こうして、ト
ランケート順位データTO1〜TO4の10進値が「２」以上の
チヤンネルは離鍵状態となつていることを示している。
アンド回路389はキーオフインクリメント（KOFINC）の
処理を行なうためのものである。キーオフインクリメン
ト（KOFINC）とは、上述の真のニユーキーオフ（NEWKOF
2）の条件が成立したときすなわち新たな離鍵が検出さ
れたとき、既に離鍵状態となつている他のチヤンネルの
トランケート順位データTO1〜TO4を夫々１カウントアツ
プする処理である。アンド回路389には、前記アンド回
路38と同様に、キーデータTDM（９〜）の反転信号とフ
リツプフロツプRG1の出力信号が入力されており、新た
な離鍵が検出されたときすなわち前走査サイクルでプリ
ニユーキーオフ処理を行ない（RG1が“1"）かつ今回走
査サイクルでもキーデータTDMが“0"のとき、動作可能
となる。アンド回路389には更に信号TC2−15が入力され
ている。従つて、前記アンド回路388が新たな離鍵を検
出したチヤンネルのタイミングに対応して“1"を出力す
るのに対して、アンド回路389は新たな離鍵が検出され
たチヤンネルとは別の既に離鍵状態となつているチヤン
ネルのタイミングに対応して“1"を出力する。アンド回
路389の出力“1"はオア回路399を介してカウント信号DC
として加算器360に与えられる。こうして、既に離鍵状
態となつているチヤンネルのデータTO1〜TO4〜10進値の
「２」以上の値）が更に１カウントアツプされる。従つ
て、このキーオフインクリント処理によつて、離鍵状態
となつているチヤンネルのデータTO1〜TO4は新たな離鍵
（真のニユーキーオフNEWKOF2）がある毎に１カウント
アツプされることになり、結局最も古く離鍵されたチヤ
ンネルのデータTO1〜TO4が最大値を示すものとなる。
尚、図示は省略したが、電源投入時に全チヤンネルのデ
ータTO1〜TO4を「２」以上の所定値にプリセツトしてお
く必要があるのはいうまでもない。
トランケートメモリ359から出力されるデータTO1〜TO4
のうち上位３ビツトTO2、TO3、TO4がオア回路400に入力
されており、このオア回路400からキーオフ信号KOFが得
られる。データTO1〜TO4の10進値が「２」以上のチヤン
ネル（すなわち離鍵状態となつているチヤンネル）のタ
イミングに対応してキーオフ信号KOFが“1"となる。キ
ーオフ信号KOFが“0"のチヤンネルは押鍵中のチヤンネ
ルを示す。そこでこのキーオフ信号KOFをインバータ401
を反転してキーオン信号KONを作り、これを８ステージ/
1ビツトのシフトレジスタから成るキーオンレジスタ347
を経由さて出力するようにしている。レジスタ347から
出力されるキーオン信号KONはキーコードメモリ346から
出力されるキーコードPKCの時分割チヤンネルタイミン
グに同期しており、押鍵中のチヤンネルで“1"、離鍵さ
れたチヤンネルで“0"となる。このキーオン信号KONは
楽音信号発生部21（第25図の楽音発生回路21C）に与え
られ、各チヤンネルで発生する楽音の発音を制御する。
前述のプリニユーキーオフ処理（NEWKOF1）の後オール
ドキーオン処理（OLDKON）が行なわれた場合すなわちチ
ヤタリングがあつた場合、キーオン信号KONは全く途切
れず、従つてチヤタリングを除去することができる。
尚、信号ASiは複音モードのときのイニシヤルセンシン
グ信号ISに対応して第４図の単音キーアサイナ14Aから
与えられるものであり、イニシヤルタツチ検出を行なう
前記約10msの待ち時間の間、複音キーアサイナ14Bの割
当て動作を禁止するために利用される。第４図におい
て、フリツプフロツプAKQの出力がアンド回路91を介し
てオア回路345に与えられると共にアンド回路344の出力
がオア回路345に与えられており、このオア回路345の出
力が信号ASiとして第27図に与えられる。アンド回路344
にはフリツプフロツプXKQの出力及びフリツプフロツプM
K1、MK2の出力反転信号が入力されている。前述の「エ
ニーニユーキーオン」に相当するキーデータTDMが与え
られたとき、第17タイムスロツトでフリツプフロツプXK
Qの出力が“1"に立上り、その８タイムスロツト後の第2
5タイムスロツトでフリツプフロツプAKQの出力が“1"に
立上り、その後約10msの間AKQの“1"が保持される。そ
してこのAKQの“1"に対応してイニシヤルセンシング信
号ISが“1"となり、前述のイニシヤルタツチ検出処理が
実行される。イニシヤルタツチ検出期間中は発音を開始
せず、その期間終了後に発音開始しなければならないこ
とは前述の通りであり、そのために信号ISに対応する信
号ASiによつて複音キーアサイナ14Bの割当て動作特にア
ンド回路385〜389による処理（OLDKON、NEWKON、NEWKOF
1、NEWKOF2、KOFINC）を禁止するのである。信号ASiは
信号ISよりもアンド回路344の出力の分だけ早く“1"に
立上る。これは、信号ISすなわちフリツプフロツプAKQ
の出力は第25タイムスロツトで立上るため、これだけで
は「アニーニユーキーオン」検出のときの第17乃至第24
タイムスロツト（第28図のＢ期間）をカバーすることが
できないので、この期間でも確実に割当て動作を禁止す
るためである。すなわち、アンド回路344はフリツプフ
ロツプAKQのセツト条件と同じ条件で動作し、該フリツ
プフロツプAKQの出力が“1"に立上る８タイムスロツト
前の第17タイムスロツトからその出力が“1"に立上る。
上述のように第27図の複音キーアサイナ14Bを用いれ
ば、トランケート装置348を利用してキースイツチのチ
ヤタリングを除去することができるので、押鍵検出部12
（第２図、第３図）の側に特別にチヤタリング除去回路
を設ける必要がなくなり、回路構成を簡単化することが
できる。尚、上記実施例では、キーデータTDMが１走査
サイクル（約2ms）だけ途切れた場合をチヤタリングと
見なし、２走査サイクル以上続けて途切れた場合は離鍵
と判断するようにしているが、チヤタリングと見なすキ
ーデータTDMの途切れ期間は１走査サイクルに限らず任
意に設定できる。すなわち、前記ブリニユーキーオフ
（NEWKOF1）処理が所定走査サイクル連続して行なわれ
るように構成すれよく、そのためには前記トランケート
順位データTO1〜TO4の値が「１」乃至所定値のとき前記
信号TC1を発生しかつデータTO1〜TO4の値が該所定値を
越えているとき前記信号TC2−15を発生するように構成
すればよい。
尚、押鍵検出部12は第３図に示すような時分割多重化キ
ーデータTDMを発生する方式に限らず、如何なる押鍵検
出方式を用いてもよい。また、上記実施例では単音モー
ドと複音モードが選択可能であるが、どちらか一方のみ
であつてもよい。
アタツクピツチコントロールに鍵タツチ検出信号を利用
する場合、タツチセンサ10はアナログ出力を生じるもの
に限らずデイジタル出力を生じるものを用いてもよい。
また、アタツクピツチコントロールに鍵タツチ検出信号
を利用する場合、タツチセンサ10は必らずしもアフター
タツチセンサである必要はなく、イニシヤルタツチ検出
専用のセンサであつてもよい。また、アタツクピツチの
初期深さに限らずアタツクピツチのかかる期間（エンベ
ロープレート）をイニシヤルタツチに応じて制御するよ
うにしてもよい。
また、上記実施例ではタツチセンサ11は全鍵共通である
が、各鍵毎にもしくは半オクターブあるいはオクターブ
等所定音域毎に夫々独立にタツチセンサを設けてもよ
い。また、アフタータツチセンサ11Aの形状、材質等は
特に限定されず、要するに押鍵持続中においても鍵タツ
チに応じた出力が得られるものであればよい。例えば、
感圧導電ゴムあるいは圧電素子、半導体圧力センサ、光
学方式を用いたもの、コイルを用いたもの、磁気作用を
用いたもの、等如何なる動作原理にもとづくセンサを用
いてもよい。
「エニーニユーキーオン」あるいは「レガートニユーキ
ーオン」にもとづきアフタータツチセンサ11Aの出力信
号のピーク値を所定期間内で検出しこれをホールドする
場合において、必ずしも厳密なピーク値ホールドを行な
わねばならないわけではなく、要するに演奏者が押鍵圧
当初に鍵に与えた力（イニシヤルタツチ）を前記所定期
間内で量的に検出するように構成されていればよい。ま
た、イニシヤルタツチ検出のための前記所定期間は実施
例では約10ms（ミリ秒）となつているが、発音開始を遅
らせてもさしつかえない程度ならどの程度でもよい。
上記実施例ではタツチ検出信号（ボリユームV3、V6、V8
の出力）と他の効果設定信号（ボリユームV1、V2、V4、
V5、V7の出力）とを共通のA/D変換部17でA/D変換するよ
うにしているが、タツチ検出信号専用のA/D変換装置を
設けてもよい。
第６図のA/D変換器18においては、ボリユームV1乃至V7
に関するA/D変換に関して、データの急激な変化を防ぐ
ために１サンプリング周期におけるデータ変化量は±１
に限定されている。しかし、１サンプリング周期におけ
るデータ変化量を±Ｎ（Ｎは２以上の所定数）以内に限
定する、あるいはデータ変化量を全く限定しないように
する、ことも可能である。後者の場合、第６図のアップ
カウント用のアンド回路144に遅延フリツプフロツプ140
の出力を入力し、かつアンド回路142、144から信号TiM2
＋３、TiM1を除去すればよい。また、前者の場合は、上
述と同様にアンド回路142、144の入力組合せを変更した
上で、遅延フリツプフロツプ137の連結数（シフトステ
ージ数）をＮに対応して増加し、その各ステージからTi
M信号の遅延信号が出力されている間のみアンド回路14
2、144を動作可能にすればよい。また、タツチ検出信号
に応じて音高、音量のみならず音色その他の楽音要素を
制御するようにしてもよいのは勿論である。
第13図の演算器CUL2では演算器CUL3で求めたエンベロー
プデータENV（到達目標値）を所定ビツト下位シフトし
たデータΔENVを変化幅データとして用いているが、こ
れに限らず、別途適宜の変化幅データ発生手段で発生し
たデータを演算に用いるようにしてもよい。また、演算
器CUL1〜CUL4更にはCUL5、CUL6はシリアル演算を行なう
ものに限らずパラレル演算器を用いてもよい。また実施
例では、演算器CUL2で変化幅データΔENVの演算を行な
うタイミングは演算器CUL1の最上位ビツトのキャリイア
ウト信号の出力タイミングとなつているが、これに限ら
ず、演算器CUL1の内容が所定値になつたときに演算器CU
L2で演算が行なわれるようにしてもよい。そのために
は、例えば演算器CUL1の内容が所定値になったことを検
出する比較器を設け、この比較器の出力によって演算器
CUL2の演算タイミングを制御すればよい。また、ラッチ
回路257のラッチタイミングを代えることによっても可
能である。
尚、アタックピッチコントロールの態様は上記実施例に
示したようなビフラート型のものに限らずいかなる態様
でもよく、要するに音の出初めでピッチの乱れを実現し
得る態様であればよい。
〔発明の効果〕
以上の通り、この発明によれば、発生すべき楽音のため
に指定した音色に応じた特性でアタックピッチ制御デー
タを発生し、このアタックピッチ制御データによりアタ
ックピッチ制御用の変調信号の特性を制御し、この変調
信号により楽音信号を変調するようにしたことにより、
音色に応じたアタックピッチ制御を行うことができるよ
うになる。従って、発生すべき楽音の音色に応じて特有
のアタックピッチ制御を行うことができ、表現力豊なア
タックピッチ制御を実現することができる、という優れ
た効果を奏する。また、音色指定手段で指定可能な各音
色のうちアタックピッチ効果を付与すべき音色について
該音色に対応したアタックピッチ制御データを不揮発的
に記憶したデータ記憶手段を有しており、このデータ記
憶手段から音色指定手段で指定された音色に応じたアタ
ックピッチ制御データを読み出すようにしたので、楽音
の音色を指定するだけで、該データ記憶手段の記憶内容
に従って、アタックピッチ効果を付与すべきか否かが自
動的に決定されると共に、付与する場合はそのためのア
タックピッチ制御データの最適値が自動的に設定される
ようになるという優れた効果を奏する。従って、楽器音
についての知識が乏しい初心者であっても、常に音色に
適した最適のアタックピッチ効果を付与した楽音演奏を
行うことができるようになる。また、データ記憶手段に
おいては、アタックピッチ効果を付与すべき音色につい
て該音色に対応したアタックピッチ制御データを記憶す
るので、アタックピッチ効果を付与しない音色について
はそのような制御データを記憶する必要がなく、その分
データ記憶手段のメモリ容量を節約することができる。
また、アタックピッチ制御データ発生手段では、上記の
ように、指定された音色に応じたアタックピッチ制御デ
ータを読み出すことによって、アタックピッチ効果の最
大深さ及び時間の各特性に関する情報を音色に応じて発
生するようになっているので、アタックピッチ効果の最
大深さ及び時間の各特性を音色に応じてそれぞれ独立に
制御することができる。しかも、アタックピッチ変調信
号形成手段は、上記のように演算手段と演算制御手段と
を有し、前記最大深さに関する情報に対応した値を最大
値として前記演算手段で前記変化幅データを繰返し演算
することにより該最大値から徐々に変化する演算結果が
得られるようにし、かつ前記時間に関する情報に基づき
繰返し演算の演算タイミングを設定するようにしたの
で、アタックピッチ効果の最大深さと時間が独立に制御
可能となり、アタックピッチ効果の最大深さを変化させ
てもアタックピッチ効果の時間（アタックピッチの変化
スピード）に影響を与えないようにすることができる。
従って、１つの演算手段を使用するだけの簡単な構成で
ありながら、アタックピッチ効果の最大深さと時間をそ
れぞれ独立に制御することができ、良質のアタックピッ
チ効果制御を行なうことができる、等の種々の優れた効
果を奏する。
【図面の簡単な説明】
第１図はこの発明の構成を示す機能ブロック図、第２図
はこの発明に係わる電子楽器の一実施例を示す全体構成
ブロック図、第３図は第２図の押鍵検出部及びカウンタ
の詳細例を示す回路図、第４図は第２図の単音キーアサ
イナの詳細例を示す回路図、第５図は第２図各部で使用
するタイミング信号の一例を示すタイミングチャート、
第６図は第２図のタッチセンサ、各種効果設定操作子
群、アナログ電圧マルチプレクサ及びA/D変換器の部分
の詳細例を示す回路図、第７図は第２図のA/D変換部内
の制御及び記憶部の詳細例を示す回路図、第８図は第６
図のアフタータッチセンサの出力にもとづきイニシャル
タッチ及びアフタータッチの両方を検出することを示す
ための信号波形図、第９図は第６図及び第７図の回路に
よるアナログ／デイジタル変換のための時分割状態を示
すタイミングチャート、第10図は第６図のA/D変換器の
通常の（イニシャルタッチ検出時以外のときの）動作例
を示すタイミングチャート、第11図は第６図及び第７図
におけるイニシャルタッチ検出時の主な信号の発生状態
を示すタイミングチャート、第12図及び第13図及び第14
図は第２図の効果付与回路の詳細例を３分割して夫々示
す回路図、第15図（ａ）はアタックピッチ及びディレイ
ビブラート及びノーマルビブラートにおける変調信号及
びそのエンベロープの一例を示す図、第15図（ｂ）は第
13図及び第14図における各種制御信号の状態を同図
（ａ）に対応させて示すタイミングチャート、第16図は
アタックピッチコントロール開始時における第12図乃至
第14図の各種信号状態を示すタイミングチャート、第17
図は第13図の演算器におけるシリアル演算を説明するた
めのタイミングチャート、第18図は第12図におけるディ
レイビブラートエンベロープレートデータの変換処理を
説明するためのタイミングチャート、第19図はディレイ
ビブラート用の制御データ設定ボリュームとディレイビ
ブラート開始時間データ及びディレイビブラートエンベ
ロープレートデータとの関係並びにこれらのデータによ
って決定されるディレイビブラート開始時間及びディレ
イビブラート期間との関係を示すグラフ、第20図（ａ）
はアタックピッチコントロールにおける変調信号のエン
ベロープデータの変化を３つの異なる初期値に対応して
夫々示す図、同図（ｂ）はディレイビブラートにおける
変調信号のエンベロープデータの変化を３つの異なる目
標値に対応して夫々示す図、同図（ｃ）はビブラートに
おける変調信号の変化を２つの異なる深さ（エンベロー
プ瞬時値）に対応して夫々示す図、第21図は第14図の周
波数情報変換部において単音モードの押圧鍵キーコード
を対数形式の周波数情報に変換する動作を示すタイミン
グチャート、第22図はスラー制御開始時における第14図
の各種信号状態を示すタイミングチャート、第23図はス
ラー制御を行なったときの周波数情報の変化を例示する
図、第24図は各種効果の選択状態及び鍵演奏法に応じて
この実施例において実現される各種効果の組合せを示す
図、第25図は第２図の楽音信号発生部の詳細例を特に周
波数情報変更回路に関して示す回路図、第26図は第25図
における単音周波数情報の下位ビットと変調信号瞬時値
データとの演算タイミングを示すタイミングチャート、
第27図は第２図の複音のキーアサイナの詳細例を示す回
路図、第28図は第27図における各種処理の時間関係を示
すタイミングチャート、である。 10……鍵盤、11……タッチセンサ、11A……アフタータ
ッチセンサ、12……押鍵検出部、13……鍵走査用及び待
ち時間設定用及びA/D変換時分割動作制御用のカウン
タ、14……発音割当て回路、14A……単音キーアサイ
ナ、14B……複音キーアサイナ、20……アタックピッチ
制御用の変調信号発生手段を含む効果付与回路、21……
楽音信号発生部、CUL2……変調信号形成用の演算器、CU
L3……エンベロープ信号形成用の演算器、17……タッチ
検出信号をアナログ／デイジタル変換するためのA/D変
換部、COM1……変調信号形成用演算器の加減算切換え制
御に関与する比較器、56、57、AKQ……エニーニユーキ
ーオン検出に関与するアンド回路及び遅延フリップフロ
ップ、77、78、NKQ……レガートニユーキーオン検出に
関与するアンド回路及び遅延フリップフロップ、MONO−
SW……単音モード選択スイッチ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】発生すべき楽音の音高を指定する音高指定
    手段と、 発生すべき楽音の音色を指定する音色指定手段と、 前記音高指定手段で指定された音高を持つ楽音信号を前
    記音色指定手段で指定された音色で発生する楽音信号発
    生手段と、 前記音色指定手段で指定可能な各音色のうちアタックピ
    ッチ効果を付与すべき音色についてアタックピッチ効果
    の状態を該音色に対応して設定するためのアタックピッ
    チ制御データを不揮発的に記憶したデータ記憶手段を有
    し、このデータ記憶手段から前記音色指定手段で指定さ
    れた音色に応じたアタックピッチ制御データを読み出す
    ことによって、アタックピッチ効果の最大深さ及び時間
    の各特性に関する情報を発生するアタックピッチ制御デ
    ータ発生手段と、 音の出始めで前記楽音信号発生手段で発生する楽音信号
    のピッチを変調制御するための変調信号を形成するため
    のものであって、前記アタックピッチ効果の最大深さに
    関する情報に対応して該最大深さが増すにつれて増すよ
    うに変化する変化幅データを繰返し演算することによっ
    て変調信号を形成する演算手段を有すると共に、前記ア
    タックピッチ効果の最大深さに関する情報に対応した値
    を最大値として前記演算手段で前記変化幅データを繰返
    し演算することにより該最大値から徐々に変化する演算
    結果が得られるようにし、かつ前記アタックピッチ効果
    の時間に関する情報に基づき前記演算手段での繰返し演
    算の演算タイミングを設定する演算制御手段を有するア
    タックピッチ変調信号形成手段と、 前記アタックピッチ変調信号形成手段で形成した変調信
    号により前記楽音信号発生手段で発生する楽音信号のピ
    ッチを変調制御する変調手段と を具えた電子楽器。
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