JPH0230518B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器におけるビブラート等の変
調信号発生装置に関する。 ビブラートのための変調信号をデイジタルで発
生するようにした電子楽器の従来技術としては、
特開昭53−106023号公報に開示されたものがあ
る。そこに示されたような従来の変調信号発生装
置では、電圧制御型発振器（以下VCOという）
によつて周波数可変のクロツクパルスを発振し、
このクロツクパルスによつてカウンタタの内容を
１づつカウントアツプもしくはダウンし、このカ
ウンタの出力にもとづきデイジタルの変調信号を
形成するようにしている。そこにおいて、ビブラ
ート周波数はVCOの発振周波数を可変調整する
ことにより制御される。また、ビブラート深さは
カウンタの出力信号をシフト回路において適宜シ
フトすることにより制御される。ところで、上述
のような従来装置においては、ビブラート周波数
を可変調整するためにVCOが必要であるため、
回路構成が大規模になつてしまうという欠点があ
つた。また、数値シフトによつて深さ制御を行な
わねばならないためシフト回路の構成を複雑なも
のにしなければならないという欠点があつた。何
故ならば、２進数のシフトによつて得られる数
は、単純には元の数の2ⁿの数に限定されるため、
単純なシフト回路では単純な深さ制御しか行なう
ことができず、深さ制御に幅をもたせるには様々
にシフトされた数値を加算もしくは減算する機能
を具備した複雑なシフト回路を用いねばならない
からである。また、シフト回路の代わりに乗算器
を用いて深さ制御を行なうことも考えられるが、
そうすると回路構成がより一層複雑になつてしま
う。 この発明は上述の点に鑑みてなされたもので、
VCOを使用せずに構成を簡単化し、かつ自由な
深さ制御を可能にした電子楽器におけるデイジタ
ル式の変調信号発生装置を提供しようとするもの
である。 この発明に係る変調信号発生装置は、演算タイ
ミングを設定するための第１の数値を発生する第
１の数値情報発生手段と、前記第１の数値を繰返
し加算もしくは減算し、その計算内容が所定値に
到達する毎に制御信号を出力する第１の演算手段
と、前記演算タイミング毎のデータの変化幅を示
す第２の数値を発生する第２の数値情報発生手段
と、前記制御信号に基づき、前記演算タイミング
毎に前記第２の数値を加算もしくは減算する第２
の演算手段と、目標値を示すデータを発生する目
標値データ発生手段と、前記目標値を示すデータ
と前記第２の演算手段の計算内容とを比較する比
較手段と、この比較手段の比較結果に基づき、前
記計数内容が前記目標値に一致したときもしくは
超えたとき前記第２の演算手段を加算モードから
減算モードにあるいはその逆に切り換える制御を
行ない、前記第２の演算手段の計数内容が前記目
標値の範囲内で増減を繰り返すようにする制御手
段とを具え、前記第２の演算手段の出力を楽音を
変調するための変調信号として用いるようにした
ものである。 第１の演算手段では第１の数値に応じたタイミ
ングで制御信号を出力する。第２の演算手段で
は、この制御信号に基づき、第１の数値により設
定した演算タイミング毎に第２の数値を加算もし
くは減算する。また、制御手段では、比較手段に
よる比較結果に応じて第２の演算手段を加算モー
ドから減算モードにあるいはその逆に切り換える
制御を行ない、第２の演算手段の計数内容が目標
値の範囲内で増減を繰り返すようにする。 こうして、第２の演算手段の出力に得られる変
調信号は、第１の数値により設定した演算タイミ
ング毎に、第２の数値により設定した変化幅分だ
け順次増加または減少するものとなり、この増加
または減少の繰返しが目標値の範囲内で行なわれ
るものとなる。 第１の数値を変化させることにより第２の数値
の演算タイミングが変化し、変調信号の数値変化
時間間隔が制御され、変調信号の周波数を制御す
ることができる。また、第２の数値によつて変調
信号の数値変化幅を制御することによつても変調
信号の周波数を制御することができる。従つて、
VCOを使用することなく周波数の制御を行なう
ので構成を簡単化することができ、また、数値デ
ータによる周波数の制御が可能であり、デイジタ
ル制御に適している。 また、変調信号は目標値の範囲内で振動するた
め、その深さは目標値によつて制御されることに
なる。比較手段による第２の演算手段の計数内容
と目標値との比較に基づき、深さ制御が行なわれ
るため、シフト回路を使用する場合のように2ⁿの
数に限定されることはなく、従つて、深さ制御が
自由に行なえる。 次に、上述したこの発明の構成と以下で説明す
る実施例との対応を大略示す。 第１の数値情報発生手段：周波数データ発生装
置４００（第１図）、ビブラートレートデータ
VBR（第１３図）を発生するための装置（第２図
の操作子群１５、アナログ電圧マルチプレクサ１
６、A/D変換部１７の部分）、アタツクピツチレ
ートデータAPR（第１３図）を発生するための装
置（第２図のアタツクピツチROM２２、音色選
択スイツチ２３の部分）。第１の数値に対応する
のは上記VBR、APR。 第１の演算手段：演算回路４０１（第１図）、
演算器CUL１（第１３図）。 第２の数値情報発生手段：変化幅データ発生装
置４０４（第１図）、演算器CUL３（第１３図）。
第２の数値に対応するのは変化幅データ△ENV。 第２の演算手段：演算回路４０５（第１図）、
演算器CUL２（第１３図）。 目標値データ発生手段：目標値データ発生装置
４１０（第１図）、演算器CUL３（第１３図）。
目標値に対応するのはデータENV。 比較手段：比較器４１１（第１図）、比較器
COM１（第１３図）。 制御手段：演算制御回路４０９（第１図）、比
較器COM１の出力側に設けられた各種ロジツク
回路２３０〜２３５，２５８，２５９，２６２の
部分（第１３図）。 以下添付図面を参照してこの発明の実施例を詳
細に説明しよう。 発明の基本構成を示す実施例の説明 第１図において、周波数データ発生装置４００
は、発生しようとする変調信号の周波数を設定す
るための数値データを発生する。第１の演算回路
４０１は、周波数データ発生装置４００から発生
された数値データを繰返し加算し（または減算で
もよい）、その計算内容が所定値に到達する毎に
演算タイミング制御信号OTCを出力する。例え
ば、演算回路４０１は加算器４０２と遅延回路４
０３によつて構成した所定モジユロ数のアキユム
レータから成るもので、所定のクロツクパルスφ
に従つた規則的時間間隔で装置４００から与えら
れる数値データを繰返しアキユムレートする。計
算内容が所定モジユロ数に到達する毎に加算器４
０２のキヤリイアウト出力C₀からキヤリイアウ
ト信号が発生され、このキヤリイアウト信号が演
算タイミング制御信号OTCとして出力される。
従つて、周波数データ発生装置４００から発生さ
れた数値データの値に対応する時間間隔で制御信
号OTCが周期的に発生する。 変化幅データ発生装置４０４は、第２の演算回
路４０５での１回の演算における数値の変化幅を
示す数値データを発生するものである。第２の演
算回路４０５は、前記演算タイミング制御信号
OTCが第１の演算回路４０１から与えられる毎
に前記変化幅データ発生装置４０４から与えられ
る数値データを加算もしくは減算するものであ
る。この演算回路４０５では、加減算器４０７と
遅延回路４０８によつてアキユムレータが構成さ
れており、演算タイミング制御信号OTCが与え
られる毎にゲート４０６を開き、変化幅データ発
生装置４０４から発生された数値データを加減算
器４０７のＡ入力に与える。加減算器４０７は加
算モードと減算モードのどちらででも動作可能な
ものであり、加算モードのときは遅延回路４０８
からＢ入力に与えられる前回の計算結果にＡ入力
に与えられる変化幅数値データを加算し、減算モ
ードのときはＢ入力に与えられる前回の計算結果
からＡ入力に与えられる変化幅数値データを減算
する。 演算制御回路４０９は第２の演算回路４０５に
おける演算モードを加算モードから減算モードに
またはその逆に切換制御するものであり、目標値
データ発生装置４１０と比較器４１１とを含んで
いる。目標値データ発生装置４１０は、発生しよ
うとする変調信号の深さを設定するための目標値
データを発生するものである。比較器４１１は第
２の演算回路４０５の出力と目標値データとを比
較し、その比較結果に応じて加減算器４０７の演
算モードを制御する信号U/Dを出力する。目標
値データ発生装置４１０は変調信号の上限値に対
応する目標値と下限値に対応する目標値の一方を
比較器４１１の出力信号U/Dに応じて選択的に
発生する。 例えば、比較器４１１の出力信号U/Dが加算
モードを指示しているとき、第２の演算回路４０
５では制御信号OTCが発生する毎に変化幅を示
す数値データを繰返し加算し、その結果、演算回
路４０５の出力信号の値は徐々に増大してゆく。
そのとき、目標値データ発生装置４１０は上限目
標値を示すデータを発生する。徐々に増大する演
算回路４０５の出力信号の値が上限目標値に到達
すると、比較器４１１の出力信号U/Dは減算モ
ードを指示する内容に切換わる。これにより、演
算回路４０５では制御信号OTCが発生する毎に
変化幅を示す数値データを繰返し減算するように
なり、かつ、目標値データ発生装置４１０は下限
目標値を示すデータを発生するようになる。演算
回路４０５の出力信号の値は徐々に減少し、やが
てその値が下限目標値に到達すると、比較器４１
１の出力信号U/Dは加算モードを指示する内容
に切換わる。こうして、演算回路４０５の演算モ
ードが交互に切換えられ、演算回路４０５の出力
信号は上限目標値と下限目標値の範囲内で振動す
る。この第２の演算回路４０５の出力信号がデイ
ジタルの変調信号として楽音の音高あるいは音量
等を変調制御するための回路（図示せず）に供給
される。 破線で示すように、目標値データ発生装置４１
０から発生した目標値データを変化幅データ発生
装置４０４に供給し、該装置４０４ではこの目標
値データを所定ビツト下位にシフトして微小値を
求め、この微小値を変化幅を示す数値データとし
て出力するようにするとよい。こうすれば、目標
値の値が変化すればそれに応じて変化幅データの
値も変化し（目標値に対する変化幅データの値が
常に一定の比率をもつ）、演算回路４０５で求ま
る変調信号が上限目標値から下限目標値に（ある
いはその逆に）到達するまでの計算回数が常に一
定となる。その結果、変調信号の振動周期（周波
数）は演算タイミング制御信号OTCの発生間隔
にのみ依拠するようになり、変調信号の周波数の
設定が容易となる。また、変調信号の深さは目標
値データ発生装置４１０で発生する目標値の値を
変更することにより自由に設定できる。従つて、
深さ制御のための複雑なシフト回路が不要であ
る。深さが時間的に一定であるような変調効果
（例えばノーマルビブラート効果）のためには、
目標値データ発生装置４１０は演奏者によつて選
択された深さに対応する一定の目標値データを単
に持続的に発生する構成でありさえすればよい。
他方、深さが時間的に変化するような変調効果
（例えばデイレイビブラート効果）のためには、
目標値データ発生装置４１０は時間的に変化する
エンベロープ状の目標値データを発生する構成で
あればよい。 尚、以下で説明するより詳細な実施例におい
て、この発明に係る変調信号発生装置は効果付与
回路２０（第２図、第１２図、第１３図、第１４
図参照）に含まれており、主にその詳細例は第１
３図に示されている。また、変調信号の周波数及
び深さを設定する部分は、各種効果設定操作子群
１５及びA/D変換部１７（第２図、第６図、第
７図参照）にも関連している。 より詳細な実施例の全体構成説明 次に、この発明を適用した電子楽器のより具体
的な実施例につき第２図以降の図を参照して説明
する。第２図は、第３図以降に分割して示された
電子楽器の各詳細部分の関連を大まかに示す全体
構成ブロツク図である。鍵盤１０は楽音の音高
（音名）を選択するための複数の鍵を具えている。
タツチセンサ１１は各鍵のタツチを検出して鍵タ
ツチに対応する出力信号を生じるものである。押
鍵検出部１２は鍵盤１０で押圧された鍵を検出し
押圧鍵を示す情報TDMを出力する。この押鍵検
出部１２では各鍵に対応するキースイツチを走査
するようになつており、そのためにカウンタ１３
の出力が利用される。発音割当て回路（キーアサ
イナ）１４は押圧鍵に対応する楽音を限られた数
の楽音発生チヤンネルのいずれかに割当てて発生
させるためのものであり、一実施例として単音キ
ーアサイナ１４Ａと複音キーアサイナ１４Ｂとを
含んでおり、この電子楽器を単音モードまたは複
音モードのどちらか一方で選択的に動作させるこ
とができるようになつている。そのために発音割
当て回路１４に関連して単音モード選択スイツチ
MONO−SWが設けられており、該スイツチ
MONO−SWがオンのとき単音モード選択信号
MONOとして“１”が該回路１４及びその他必
要な回路に与えられてこの電子楽器が単音モード
で動作するようになつている。スラー効果選択ス
イツチSL−SWはスラー効果を選択するためのス
イツチであり、該スイツチSL−SWがオンのとき
スラーオン信号SLONとして“１”が発音割当て
回路１４に与えられ、スラー効果が可能になる。
この実施例においてスラー効果とは、単音モード
でこの電子楽器が動作しているときに押圧鍵がレ
ガート形式で変更された（古い押圧鍵を完全に離
鍵する前に新しい押圧鍵を押圧する）場合、発生
楽音のピツチを古い押圧鍵のピツチから新しい押
圧鍵のピツチへと滑らかに変化させることをい
う。 各種効果設定操作子群１５は、ビブラート、イ
ニシヤルタツチコントロール、アフタータツチコ
ントロール等の各種効果の制御要素（時間、スピ
ード、レベル等）の制御量を設定するための可変
操作子を夫々具えており、そこにおいて、タツチ
コントロール用の制御要素に対応する操作子はタ
ツチセンサ１１の出力信号の感度を調整するよう
になつている。各種効果の一例を示せば、ピツチ
コントロール関係が、「ビブラート」、「デイレイ
ビブラート」、「アタツクピツチコントロール」、
「アフタータツチビブラート」及び前述の「スラ
ー」などであり、レベルコントロール関係が「イ
ニシヤルタツチレベルコントロール」、「アフター
タツチレベルコントロール」、「エンベロープのサ
ステイン時間制御」などである。「デイレイビブ
ラート」は楽音の発音開始時から或る時間経過後
にビブラートを徐々に付与する効果であり、「ア
タツクピツチコントロール」は楽音の立上り時に
おいてビブラートを付与する効果である。この実
施例では、「アタツクピツチコントロール」は鍵
タツチに応答して（好ましくはイニシヤルタツチ
に応答して）制御されるようになつている。「ア
フタータツチビブラート」は鍵タツチ特に持続的
押圧状態における鍵タツチに応答してビブラート
を制御するものである。「イニシヤルタツチレベ
ルコントロール」は鍵を押し下げたときのつまり
押圧当初の鍵タツチ（これをイニシヤルタツチと
いう）に応じて楽音のレベルを制御すること、
「アフタータツチレベルコントロール」は持続的
押圧状態における鍵タツチ（これをアフタータツ
チという）に応じて楽音のレベルを制御するこ
と、である。イニシヤルタツチ及びアフタータツ
チに応じた制御は音高（ピツチ）、音量（レベル）
のみならず音色その他の楽音要素に対しても行な
える。 この実施例では、操作子群１５から出力される
各操作子に対応する設定データはアナログ電圧で
表わされており、アナログ電圧マルチプレクサ１
６でこれらのアナログ電圧を時分割多重化する。
アナログ／デイジタル変換（以下単にA/D変換
という）部１７は、A/D変換器１８と制御及び
記憶部１９とを含んでおり、マルチプレクスされ
たアナログ電圧をA/D変換すると共に、デイジ
タル変換された各操作子の設定データを夫々記憶
し、デマルチプレクスする。マルチプレクサ１６
における時分割多重化とA/D変換部１７におけ
る制御のためにカウンタ１３の出力が利用され
る。 この実施例ではイニシヤルタツチとアフタータ
ツチの検出を共通のタツチセンサを用いて行なう
ようにしている。すなわち、タツチセンサ１１と
してアフタータツチ検出可能なものを用い、この
タツチセンサ１１の出力信号を鍵押圧開始時から
所定時間の間イニシヤルタツチ検出のために選択
し、選択したタツチセンサ出力信号にもとづいて
イニシヤルタツチを検出するようにしている。例
えば、鍵押圧開始時から所定時間の間選択したタ
ツチセンサ出力信号のピーク値をホールドし、こ
のピーク値をイニシヤルタツチ検出信号として用
いる。そのために、鍵押圧開始時から所定時間
（例えば人間の聴覚ではほとんど無視できる程度
の10ms程度の時間）の間発音割当て回路１４か
らイニシヤルセンシング信号ISを出力し、この信
号ISによつてマルチプレクサ１６及びA/D変換
部１７を制御してこの間は専ら上述のイニシヤル
タツチ検出を行なうようにしている。同時に、発
音割当て回路１４では、イニシヤルセンシング信
号ISを出力する間は楽音の発音開始を遅らすよう
にしている。これは、イニシヤルタツチが検出さ
れる前に発音開始されるのを禁止し、発音開始と
同時にイニシヤルタツチコントロールを施すよう
にするためである。尚、前述の通り、この実施例
ではアタツクピツチコントロールもイニシヤルタ
ツチに応じて行なわれる。 効果付与回路２０は、ピツチコントロール関係
の各種効果を付与するための回路であり、ビブラ
ート、デイレイビブラート、アタツクピツチコン
トロール、及びアフタータツチビブラートに関し
ては楽音周波数を変調するための変調信号VAL
を出力し、スラー効果に関してはスラー効果を付
与した楽音周波数情報SKCを出力する。A/D変
換部１７から出力される各種効果設定操作子の設
定データのうちピツチコントロール関係の設定デ
ータが効果付与回路２０に与えられ、レベルコン
トロール関係の設定データは楽音信号発生器２１
に与えられる。発音割当て回路１４から効果付与
回路２０にはアタツクピツチスタート信号ASと
スラースタート信号SS及び単音モードのときの
押圧鍵を示すキーコードMKCが与えられる。尚、
単音キーアサイナ１４Ａにおいては押圧鍵の中の
単一鍵（例えば最高または最低押圧鍵）を選択し
て単音モード用の押圧鍵キーコードMKCとして
出力するようになつている。 アタツクピツチデータROM（リードオンリメ
モリの略）２２には、アアタツクピツチコントロ
ールを付与すべき各種音色に対応してアタツクピ
ツチ制御データAPS，APR，APERを夫々予じ
め記憶している。アタツクピツチコントロール
は、例えば各音色に適した態様で制御が行なわれ
るようになつており、管楽器の吹き始めのピツチ
の乱れを表現できることから特に管楽器系音色に
適した効果である。そのため、音色選択スイツチ
２３で選択された音色に応じてその音色に適した
アタツクピツチコントロールを実現し得る値をも
つ制御データAPS，APR，APERをROM２２か
ら読み出すようになつている。アタツクピツチの
制御態様を決定する要素は、初期の（音の出始め
の）ピツチずれの深さと、ピツチずれの深さの時
間的変化を示すエンベロープと、ピツチずれの繰
返し周波数である。初期のピツチずれの深さすな
わちアタツクピツチの初期値は、前述のイニシヤ
ルタツチ検出データに応じて設定される。詳しく
は、音色に対応するアタツクピツチ初期値係数デ
ータAPSによつてイニシヤルタツチ検出データ
をスケーリングすることによりイニシヤルタツチ
及び音色に応じたアタツクピツチ初期値を設定す
る。ピツチずれの深さの時間的変化を示すエンベ
ロープは、アタツクピツチエンベロープレートデ
ータAPERによつて設定される。ピツチずれの繰
返し周波数はアタツクピツチレートデータAPR
によつて設定される。 効果付与回路２０は、アタツクピツチスタート
信号ASが与えられたとき上述のような各データ
にもとづいてアタツクピツチコントロール用の変
調信号VALの形成を開始し、その後、通常のビ
ブラートあるいはデイレイビブラートあるいはア
フタータツチビブラートのための変調信号VAL
を形成する。後述するように、変調信号VALを
形成するために効果付与回路２０では、変調周波
数及び変調の深さの制御が容易になるような工夫
が施されている。また、効果付与回路２０では、
スラースタート信号SSが与えられたとき単音モ
ード用押圧鍵の楽音周波数情報SKCを古い押圧
鍵に対応する値から新たな押圧鍵に対応する値ま
で滑らかに変化させる処理を行なう。新たな押圧
鍵は発音割当て回路１４から与えられる単音モー
ド用押圧鍵キーコードMKCによつて示されてい
る。 楽音信号発生部２１では、単音モード時は効果
付与回路２０から与えられる単音モード用の楽音
周波数情報SKCにもとづき楽音信号を発生し、
複音モード時は発音割当て回路１４（複音キーア
サイナ１４Ｂ）から与えられる複数の各チヤンネ
ルに割当てられた押圧鍵を示すキーコードPKC
にもとづき複数のチヤンネルで楽音信号を夫々発
生する。これらの楽音信号は、変調信号VALに
応じてその周波数（ピツチ）が変調され、かつ
Ａ／Ｄ変換部１７からのレベルコントロールデー
タに応じてその音量レベルが制御される。更に、
これらの楽音信号には音色選択スイツチ２３で選
択された音色が付与され、サウンドシステム２４
に与えられる。 次に、第２図各部の詳細例について説明する。 押鍵検出部及び単音キーアサイナの説明 第３図には押鍵検出部１２及びカウンタ１３の
詳細例が示されており、第４図には単音キーアサ
イナ１４Ａの詳細例が示されている。カウンタ１
３は、２相のシステムクロツクパルスφ₁，φ₂に
よつて制御される16ステージ／１ビツトのシフト
レジスタ２５と、１ビツト分の半加算器２６と、
シフトレジスタ２５の内容を定期的にラツチする
ラツチ回路２７とを含み、シリアル演算によつて
カウント動作を行なう。このカウンタ１３に限ら
ず、以下で説明する詳細例においては随所でシリ
アル演算が用いられ、回路構成の節約に寄与して
いる。押鍵検出部１２は、鍵盤１０の各鍵に対応
するキースイツチをマトリクス状に配列したキー
スイツチマトリクス２８と、このマトリクス２８
における半オクターブ毎の入力ラインに走査信号
を供給するデコーダ２９と、このマトリクス２８
における各半オクターブ内の６つの各音名に対応
する出力ラインの信号を多重化するマルチプレク
サ３０とを含んでいる。キースイツチマトリクス
２８は高音側のキースイツチから順に走査される
ようになつており、単音キーアサイナ１４Ａでは
最高押圧鍵を単音モード用の押圧鍵として選択す
るようになつている。 キースイツチマトリクス２８における１鍵分の
走査時間換言すれば単音キーアサイナ１４Ａにお
ける１鍵分の処理時間（これを１キータイムとい
うことにする）は第５図に示すように32個のタイ
ムスロツトから成る。１タイムスロツトの長さは
システムロツクパルスφ₁，φ₂の１周期に対応し、
例えば0.5μsである。従つて、１キータイムの長
さは16μsである。この１キータイム内の各タイム
スロツトあるいは区間に同期して様々な処理が制
御されるようになつている。そのために、第５図
に示すような各種のタイミング信号が図示しない
タイミング信号発生回路で発生され、様々な回路
に供給されるようになつている。32個のタイムス
ロツトの各々は16μsの周期で繰返しあらわれる。
１キータイム内における個々のタイムスロツトを
区別するために発生順序の早い方から順番に第１
乃至第32タイムスロツトということにする。各種
タイミング信号の発生タイミング及び発生周期及
びパルス幅を一目瞭然にするために、以下の法則
で各タイミング信号に符号をつけるものとする。
例えば「1y8」のように文字「ｙ」を挾んで前後
に数字が記されている場合は、前者の数字は１キ
ータイムにおいてパルスが最初に発生するタイム
スロツト順位を示し、後者の数字はパルスが繰返
し発生する周期をタイムスロツト数で示してい
る。例えば信号１ｙ８は、第５図に示すように最
初は第１タイムスロツトで発生し、以後は８タイ
ムスロツト毎に、つまり第９、第17、第25タイム
スロツトで夫々パルス（“１”）が発生する。次
に、「1y8S」のように末尾に文字「Ｓ」が追加さ
れているものは、パルス幅が１タイムスロツト幅
全部ではなく、１タイムスロツトの前半でつまり
クロツクパルスφ₂のパルス幅に同期して発生す
ることを意味する。また、「1T8」のように、文
字「Ｔ」を挾んで前後に数字が記されている場合
は、前者の数字によつて示されるタイムスロツト
順位から後者の数字によつて示されるタイムスロ
ツト順位までパルス（“１”）が持続して発生する
ものとし、かつその周期は32タイムスロツトであ
るとする。例えば信号1T8は第１タイムスロツト
から第８タイムスロツトまでの区間で持続的に発
生する８タイムスロツト分のパルス幅をもち、か
つ32タイムスロツトの周期で繰返し発生する。ま
た、「1T6y8」のように、パルス幅表示「1T6」
の次に「ｙ」と数字が続く場合は、文字「ｙ」の
次に記された数字によつて繰返し周期をタイムス
ロツト数によつて示している。例えば信号１Ｔ６
ｙ８は、最初に第１タイムスロツトから第６タイ
ムスロツトまでの６タイムスロツト幅で発生した
パルスが８タイムスロツト分の繰返し周期で、つ
まり第９乃至第14タイムスロツトまで、及び第17
乃至第22タイムスロツトまで、及び第25乃至第30
タイムスロツトまでの各区間でパルス発生するこ
とを意味する。 第３図において、加算器２６の入力Ａにはシフ
トレジスタ２５の最終ステージの出力Ｑ１６が加
えられ、入力C_iにはオア回路３１を介して信号１
７ｙ３２が“１”となる第17タイムスロツトにお
いてシフトレジスタ２５の最終ステージ出力に
“１”が加算されることになる。入力Ａ及びC_iが
共に“１”でキヤリイアウト信号が生じるとき、
キヤリイアウト出力C₀＋１は演算タイミングよ
りも１タイムスロツト遅れて“１”となるものと
する。C₀の次に付加した記号＋１は１タイムス
ロツトの遅れを示す。以下で出てくる加算器のキ
ヤリイアウト出力C₀＋１はすべて演算タイミン
グよりも１タイムスロツトの遅れがあるものとす
る。尚、加算出力Ｓには遅れがないものとする。
キヤリイアウト出力C₀＋１はアンド回路３２及
びオア回路３１を介して入力C_iに戻される。従つ
て上位ビツトに対してキヤリイアウト信号を加算
することができる。 加算器２６の出力Ｓの信号はアンド回路３３を
介してシフトレジスタ２５に入力され、16タイム
スロツト遅延後に入力Ａに戻される。アンド回路
３３の他の入力に加えられている信号Ｚ１は通常
は“１”である。以上の構成によつて信号１７ｙ
３２をカウントクロツクとして１キータイム（32
タイムスロツト）毎に１カウントアツプするシリ
アル演算が実行される。従つて、第17タイムスロ
ツトにおいてシフトレジスタ２５の最終ステージ
から出力される信号がカウント値の最下位ビツト
であり、そのとき各ステージには最終ステージか
ら第１ステージにさかのぼつて順次上位ビツトの
カウント値が夫々保有されている。第17タイムス
ロツトの16タイムスロツト後の第１タイムスロツ
トにおいても同様にシフトレジスタ２５の最終ス
テージから第１ステージまでには最下位ビツトか
ら最上位ビツトまでのカウント値が並んでいる。
従つて、第１タイムスロツトの前半で発生する信
号１ｙ３２Ｓによつてシフトレジスタ２５の第７
ステージ出力Ｑ７乃至最終ステージ出力Ｑ１６を
ラツチ回路２７にラツチすることにより、10ビツ
トの並列２進カウント値が得られる。尚、信号１
ｙ１６のタイミングすなわち第１及び第17タイム
スロツトにおいてアンド回路３２を動作不能にし
ているが、これは最上位ビツトのキヤリイアウト
信号が最下位ビツトに加算されないようにするた
めである。 カウンタ１３における下位ビツトのカウント値
が鍵走査及び多重化のために利用される。そのう
ち下位４ビツト４，３，２，１によつて
鍵の音名（１オクターブ内の音名）を指定し、上
位３ビツト３，２，１によつてその鍵が所
属するオクターブを指定する。ラツチ回路２７に
ラツチされたカウント値のうちビツト３，
２，１，４はデコーダ２９でデコードされ、
キースイツチマトリクス２８における半オクター
ブ毎の入力ラインに走査信号を与える。また、下
位ビツト３，２，１はマルチプレクサ３０
に与えられ、キースイツチマトリクス２８におけ
る各半オクターブ内の６本の出力ラインの信号を
時分割多重化する。こうして、マルチプレクサ３
０からは各鍵の押圧または離鍵を示す時分割多重
化されたキーデータTDMが各鍵の走査に対応し
て出力される。時分割多重化キーデータTDMは
現在走査中の鍵が押圧されていれば“１”であ
り、押圧されていなければ“０”である。 ラツチ回路２７にラツチされたカウント値３
〜１が変化する毎に走査すべき鍵が切換わるの
で、１鍵分の走査時間は第５図に示すように第１
タイムスロツトから第32タイムスロツトまでの32
タイムスロツトであり、この間１鍵分のキーデー
タTDMが持続して出力される。前述の通り、１
鍵分の走査に要する１キータイムは16μsであるの
で、１走査サイクルすなわちカウント値３〜
１が１巡する時間は約2ms（＝16μs×2⁷）である。 キースイツチマトリクス２８では高音順に走査
が行なわれるようになつている。すなわち、カウ
ント値３〜１が小さいほど高音になり大きい
ほど低音になるようにその所定の値に対応して各
鍵が順次割当てられており、カウント値３〜
１が増すに従つて高音側から順次低音側に走査が
移行するようになつている。カウンタ１３におけ
る下位７ビツトのカウント値（３〜１）は現
在走査中の鍵すなわち時分割多重化キーデータ
TDMに対応する鍵を表わすコード信号すなわち
キーコードである。しかし、カウンタ１３の
カウント値３〜１をそのまま用いたキーコー
ドは高音鍵ほどその値が小さく、低音鍵ほど
その値が大きい。キーコードの下位２ビツトを下
位桁に無限に繰返し付加してキーコードを周波数
情報に変換する場合、高音鍵になるほどキーコー
ドの値が大きくならないと不都合が生じるので、
カウンタ１３から出力されるキーコードを反
転したものを正式なキーコードKCとしてキーア
サイナ１４Ａ，１４Ｂで用いるようにしている。
正式なキーコードKCと各鍵との関係は例えば次
表のようになつている。キーコードKCは上位３
ビツトのオクターブコードＢ３，Ｂ２，Ｂ１と下
位４ビツトのノートコードＮ４，Ｎ３，Ｎ２，Ｎ
１とから成る。

【表】 尚、シフトレジスタ２５の第７乃至最終ステー
ジ内に記された表示は第１及び第17タイムスロツ
トのときの各ステージの重みを示している。すな
わち、このとき第10乃至最終ステージＱ１０〜Ｑ
１６には前述の通りカウント値の下位７ビツト
３〜１が入つている。また、第７乃至第９ステ
ージＱ７〜Ｑ９には、時間表示にして約8ms、約
4ms及び約2msの重みのビツトが入つている。こ
れらの時間表示はカウンタ１３がリセツトされた
ときからそれらのビツトに“１”が立つまでの時
間を示している。後述のように、カウンタ１３を
タイマとして用いるときこれらの時間表示ビツト
を利用する。これらの時間表示ビツトはキーコー
ド３〜１と共にラツチ回路２７にラツチされ
る。 第４図において、単音キーアサイナ１４Ａは第
９タイムスロツトを起点にして各鍵の時分割多重
化キーデータTDMに関する処理を行なうように
している。そのため、第３図のマルチプレクサ３
０から出力された時分割多重化キーデータTDM
は第４図のラツチ回路３４に入力され、信号９ｙ
３２によつて第９タイムスロツトに同期してラツ
チされる。従つてラツチ回路３４からはキーデー
タTDMを８タイムスロツト遅延したものが出力
される。一方、第１タイムスロツトのときにシフ
トレジスタ２５（第３図）の最終ステージＱ１６
から出力されるキーコードの最下位ビツト1
は、８タイムスロツト後の第９タイムスロツトで
は第８ステージＱ８にシフトされてきている。そ
こで、ラツチ回路３４（第４図）におけるキーデ
ータTDMの遅延に同期させるため、シフトレジ
スタ２５（第３図）の第８ステージＱ８の出力を
シリアルキーコード（９〜）として取り出し、
第４図の単音キーアサイナ１４Ａに供給するよう
にしている。このキーコード（９〜）は第９
タイムスロツトから第15タイムスロツトまでの間
で下位ビツトから順番に各ビツト１，２，
３，４，１，２，３が並んでいる。この
キーコード（９〜）は第４図のインバータ３
５で反転され、前述の通りの正式のキーコード
KCがシリアル形式で該インバータ３５から出力
される。 第４図において、単音キーアサイナ１４Ａは主
に次の３つの機能を実行する。その１つは、最高
押圧鍵のキーコードKCを選択することであり、
もう１つは、新たな押鍵を検出することであり、
もう１つは、新たな押鍵が検出されたとき一定時
間の間新たな押圧鍵に関する処理を禁止しその間
でイニシヤルタツチの検出を可能にすることであ
る。新たな押鍵の検出は、全べての鍵が離鍵され
ている状態から初めて何らかの鍵が押圧された場
合（これをエニーニユーキーオンという）と、何
らかの鍵が押圧されている状態からレガート形式
で新たな押圧鍵に変更された場合（これをレガー
トニユーキーオンという）とを区別して行なうよ
うになつている。エニーニユーキーオンが検出さ
れた場合はフリツプフロツプAKQがセツトされ、
レガートニユーキーオンが検出された場合はフリ
ツプフロツプNKQがセツトされる。ニユーキー
オン検出によつてフリツプフロツプAKQまたは
NKQがセツトされたとき第３図のカウンタ１３
をタイマとして動作させ、一定時間（約10ms）
の間イニシヤルセンシング信号ISを出力する。こ
の間新たな押圧鍵に関する処理を禁止し、前記一
定時間が終了したときアタツクピツチスタート信
号ASあるいはスラースタート信号SSを発生して
アタツクピツチあるいはスラーの制御を開始させ
る。最高押圧鍵キーコードレジスタ３６は最高押
圧鍵のキーコードXKCを暫定的に記憶するため
のものであり、単音キーコードレジスタ３７は単
音モードで発音する押圧鍵のキーコードMKCを
記憶するためのものである。前記一定時間が終了
したときレジスタ３６のキーコードXKCがレジ
スタ３７にロードされるようになつている。従つ
て、新たな押鍵があつたとき直ちに単音モード用
の押圧鍵キーコードMKCが変化するのではなく、
前記一定時間の後に変化する。 各フリツプフロツプXKQ，MK１，MK２，
AKQ，NKQ，TM６はタイミング信号６ｙ８
（第５図参照）によつて入力信号をロードし、信
号１ｙ８（第５図）に同期して出力を切換える。
従つて、ロードした信号は信号１ｙ８の発生タイ
ムスロツト（第１または第９または第17または第
25タイムスロツト）から８タイムスロツトの間持
続的に出力される。 フリツプフロツプXKQは、１走査サイクルに
おいて何らかの押圧鍵が検出されたことを示すた
めのものである。ラツチ回路３４から出力される
キーデータTDMが“１”のとき、アンド回路３
８及びオア回路４０を介してこのフリツプフロツ
プXKQに“１”がロードされる。このフリツプ
フロツプXKQの“１”はアンド回路３９及びオ
ア回路４０を介してホールドされる。１走査サイ
クルが終了したときインバータ４１の出力が
“０”となり、アンド回路３９が動作不能となつ
てフリツプフロツプXKQがリセツトされる。第
３図のラツチ回路２７から出力されるカウント値
の下位３ビツト３，２，１がアンド回路４
２に入力され、上位４ビツト３，２，１，
Ｎ４がアンド回路４３に入力されている。アンド
回路４２の出力信号Ｎ７及びアンド回路４３の出
力信号Ｂ１５が第４図のアンド回路４４に入力さ
れる。１走査サイクルの終了時にはカウント値
３〜１の全ビツトが“１”となり、信号Ｎ７及
びＢ１５が共に“１”となつてアンド回路４４の
条件が成立する。アンド回路４４の他の入力には
タイミング信号９Ｔ１６（第５図参照）が入力さ
れている。従つて、１走査サイクル終了時の第９
から第16タイムスロツトまでの間アンド回路４４
の出力が“１”となる。このアンド回路４４の出
力信号“１”が走査終了信号SCEであり、インバ
ータ４１ではこの信号SCEを反転する。従つて、
何らかの鍵が押圧されている場合、１走査サイク
ルにおいてキーデータTDMが最初に“１”とな
る鍵走査タイミングすなわち最高押圧鍵の走査タ
イミングから走査終了時までの間フリツプフロツ
プXKQの出力が“１”となる。何も鍵が押され
ていないときはXKQは常に“０”である。 フリツプフロツプXKQの出力を反転した信号
とラツチ回路３４から出力されるキーデータ
TDMとが入力されたアンド回路４５は最高押圧
鍵を検出するためのものである。すなわち、フリ
ツプフロツプXKQにおける入力と出力の８タイ
ムスロツトの遅れにより、１走査サイクルにおい
て最初に最高押圧鍵のキーデータTDMが“１”
に立上るとき、キーデータTDMの立上りの８タ
イムスロツトつまり第９乃至第16タイムスロツト
までの間はフリツプフロツプXKQの出力はまだ
“０”であり、その反転信号は“１”となつてい
る。従つて、最高押圧鍵のキーデータTDMの立
上りの第９乃至第16タイムスロツト（合計８タイ
ムスロツト）の間でのみアンド回路４５の条件が
成立し、その出力信号XSが“１”となる。この
信号XSの“１”によつてアンド回路４６を可能
にし、インバータ３５から与えられる最高押圧鍵
のキーコードKCをアンド回路４６及びオア回路
４７を介してレジスタ３６にロードする。 前述の通り、インバータ３５から出力されるキ
ーコードKCとラツチ回路３４から出力されるキ
ーデータTDMとは同期しており、信号XSが
“１”となる第９乃至第16タイムスロツトの間で、
最高押圧鍵のキーコードKCが下位ビツトから順
にレジスタ３６にロードされる。キーコードKC
の全ビツトＮ１〜Ｂ３は第９乃至第15タイムスロ
ツトの間でレジスタ３６にロードされ、第16タイ
ムスロツトにおいてはキーコードKCに無関係な
カウントデータがあらわれる。そのため、タイミ
ング信号１６ｙ３２を反転した信号をアンド回路
４６に加え、第16タイムスロツトにおいては強制
的に“０”がロードされるようにしている。レジ
スタ３６にロードされた最高押圧鍵キーコード
XKCはアンド回路４８を介して自己保持される。
アンド回路４８の他の入力には信号XSをインバ
ータ４９で反転した信号が加わり、アンド回路４
６を可能にしてキーコードKCをレジスタ３６に
ロードするときは自己保持をクリアするようにし
ている。 レジスタ３６及びこのレジスタ３６の内容
XKCが転送されるレジスタ３７は８ステージ／
１ビツトのシフトレジスタであり、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される。
従つて、レジスタ３６及び３７の内容は８タイム
スロツト毎に循環する。図においては、第９ある
いは第17あるいは第25あるいは第１タイムスロツ
トのときのレジスタ３６及び３７の各ステージの
重みが示されている。 フリツプフロツプMK１は、前回の走査サイク
ルにおいて何らかの押圧鍵が検出されたことを示
すためのものである。１サイクル分の走査が終了
したときにすなわち走査終了信号SCEが“１”の
ときにフリツプフロツプXKQに“１”が記憶さ
れていることを条件にアンド回路５０が“１”を
出力し、オア回路５２を介して該フリツプフロツ
プMK１に“１”をロードする。このフリツプフ
ロツプMK１の“１”はアンド回路５１及びオア
回路５２を介して１走査サイクルの間保持され、
走査終了信号SCEによつてリセツトされる。 フリツプフロツプMK２は、前々回の走査サイ
クルにおいて何らかの押圧鍵が検出されたことを
示すためのものである。走査終了信号SCEの発生
時に、フリツプフロツプMK１の出力をアンド回
路５３及びオア回路５５を介してフリツプフロツ
プMK２にロードする。アンド回路５４はフリツ
プフロツプMK２の記憶を１走査サイクルの間保
持するためのもので、走査終了信号SCEが発生す
るとき動作不能となつてフリツプフロツプMK２
をリセツトする。これらの３つのフリツプフロツ
プXKQ，MK１，MK２は、単音モードにおけ
る鍵の押圧及び離鍵をチヤタリングを排除して検
出するのに役立つ。 フリツプフロツプAKQは、前述のエニーニユ
ーキーオンが検出されたことを示すためのもので
ある。アンド回路５６には、フリツプフロツプ
XKQの出力、フリツプフロツプMK１，MK２，
AKQ，NKQの反転出力、及び走査終了信号SCE
が与えられており、エニーニユーキーオンのとき
条件が成立して走査終了信号SCEのタイミングで
“１”を出力する。つまり、アンド回路５６にお
いては、前回及び前々回の走査サイクルでは鍵が
全く押圧されていず（MK１，MK２が共に
“０”）、かつ今回の走査サイクルで初めて鍵押圧
が検出された（XKQが“１”）ことを条件にエニ
ーニユーキーオンを検出する。AKQ及びNKQの
反転出力がアンド回路５６に加えられている理由
は、AKQまたはNKQに“１”が記憶されている
ときはアンド回路５６の条件が成立しないように
するためであり、後述のタイマが何度もスタート
状態にリセツトされないようにするためである。
アンド回路５６の出力信号“１”はオア回路５８
を介してフリツプフロツプAKQにロードされる。
このフリツプフロツプAKQの“１”はアンド回
路５７、オア回路５８を介して一定時間の間ホー
ルドされる。 アンド回路５６の出力信号“１”すなわちエニ
ーニユーキーオン検出信号はタイマスタート信号
としても利用される。この出力信号“１”がオア
回路５９を介して２段のフリツプフロツプ６０，
６１に入力される。これらのフリツプフロツプ６
０，６１はフリツプフロツプXKQと同様にタイ
ミング信号６ｙ８，１ｙ８によつて制御される。
両フリツプフロツプ６０，６１の出力がオア回路
６２に加わり、更にインバータ６３で反転され、
信号Ｚ１として第３図のアンド回路３３に入力さ
れる。アンド回路５６から出力されるエニーニユ
ーキーオン検出信号は走査終了信号SCEに同期し
て第９から第16タイムスロツトまでの８タイムス
ロツトの間“１”となる。これをフリツプフロツ
プ６０，６１及びオア回路６２で16タイムスロツ
ト幅に拡張し、16タイムスロツトの間インバータ
６３の出力信号Ｚ１を“０”にする。それ以外の
ときは信号Ｚ１は常に“１”であり、カウンタ１
３（第３図）におけるカウント動作を可能にして
いる。信号Ｚ１が“０”になる16タイムスロツト
の間、アンド回路３３（第３図）が動作不能にな
り、シフトレジスタ２５の全16ステージの内容を
すべて“０”にクリアする。こうして、カウンタ
１３はカウント値オール“０”からのカウント動
作を開始し、タイマ機能がスタートする。 第３図のラツチ回路２７にラツチしたカウント
値のうち時間表示にして約8msの重みをもつビツ
トがアンド回路６４に入力され、約4ms及び約
2msの重みをもつビツトが夫々反転されてアンド
回路６４の他の入力に加わる。このアンド回路６
４の出力信号TM５は第４図のアンド回路６５に
与えられる。アンド回路６５には第３図のアンド
回路４２及び４３から信号Ｎ７及びＢ１５が入力
され、更にタイミング信号９Ｔ１６とオア回路６
６の出力が加わる。オア回路６６にはフリツプフ
ロツプAKQ及びNKQの出力が加わる。アンド回
路６５の出力はタイマ終了信号QRとして利用さ
れる。フリツプフロツプAKQまたはNKQの出力
をアンド回路６５に入力する理由は、こられのフ
リツプフロツプがセツトされたときのみつまりニ
ユーキーオンのときのみタイマ機能を働らかせる
ためである。 カウンタ１３の下位10ビツトのカウント値が
“1001111111”となつたとき、すなわち信号Ｚ１
によつてクリアされたときから約10ms経過した
とき、アンド回路４２，４３，６４（第３図）の
条件がすべて成立し、第４図のアンド回路６５に
加えられる信号Ｎ７，Ｂ１５，TM５がすべて
“１”となる。このとき信号９Ｔ１６に対応して
第９乃至第16タイムスロツトの間アンド回路６５
の出力信号QRが“１”となる。尚、図において
信号線の傍に記した（９〜16）なる表示はこの信
号が第９タイムスロツトから第16タイムスロツト
までの間発生することを意味している。 このタイマ終了信号QRはインバータ６７で反
転されてアンド回路５７に加わる。従つて、フリ
ツプフロツプAKQの“１”はタイマ終了信号QR
が発生するまでの約10msの間ホールドされるが、
このタイマ終了信号QRが発生したときにクリア
される。詳しくは、タイマ終了信号QRが第17タ
イムスロツトで立下るときにフリツプフロツプ
AKQの出力も“０”に立下る。 タイマ終了信号QRが発生したときフリツプフ
ロツプXKQに“１”がセツトされていること
（鍵押圧中であること）を条件にアンド回路６８
の出力信号KSが“１”となる。この信号KSによ
つてアンド回路６９を可能にし、レジスタ３６の
最高押圧鍵キーコードXKC（これは新たな押圧鍵
を示している）を該アンド回路６９及びオア回路
７０を介してレジスタ３７にロードする。レジス
タ３７にロードされた新たな最高押圧鍵のキーコ
ードは単音モード用の押圧鍵キーコードMKCと
してキーアサイナ１４Ａから出力されると共にア
ンド回路７１を介してレジスタ３７を循環する。
前記信号KSによつて新たなキーコードXKCをロ
ードするときアンド回路７１が動作不能となり、
古いキーコードMKCがクリアされる。 アンド回路７２，７３，７４、オア回路７５及
び遅延フリツプフロツプ７６は、レジスタ３６と
３７のキーコードXKC，MKCを比較するための
ものである。キーコードMKCの反転信号とキー
コードXKCとがアンド回路７２に入力され、キ
ーコードXKCの反転信号とキーコードMKCとが
アンド回路７３に入力される。キーコードXKC
及びMKCは同じ重みのビツトＮ１〜Ｂ３が同期
してレジスタ３６，３７から夫々出力される。両
キーコードMKC，XKCの値が１ビツトでも異な
るとアンド回路７２または７３の条件が成立し、
フリツプフロツプ７６に“１”がロードされる。
このフリツプフロツプ７６の“１”はアンド回路
７４を介して自己保持される。最高押圧鍵検出信
号XSをインバータ４９で反転した信号が各アン
ド回路７２，７３，７４に加わるようになつてお
り、各走査サイクルにおいて最高押圧鍵が検出さ
れる毎にフリツプフロツプ７６の記憶がクリアさ
れる。 フリツプフロツプNKQは、前述のレガートニ
ユーキーオンが検出されたことを示すためのもの
である。アンド回路７７はレガートニユーキーオ
ンを検出するためのもので、前記フリツプフロツ
プ７６の出力信号NEQ、単音モード選択信号
MONO、フリツプフロツプXKQ，MK１，MK
２の出力信号、フリツプフロツプAKQ及びNKQ
の出力を反転した信号、及び走査終了信号SCEが
入力される。単音モード選択信号MONOは単音
モードのときのみレガートニユーキーオンの検出
を可能にするために入力されている。前述の通
り、レジスタ３６と３７のキーコードXKC，
MKCが異なるとき、フリツプフロツプ７６の出
力信号NEQが“１”となる。この信号NEQの
“１”は、新たな押鍵があつたことを示している。
この新たな押鍵がエニーニユーキーオンに該当す
るものであれば、前述の如くアンド回路５６の条
件が成立し、フリツプフロツプAKQがセツトさ
れるので、その反転信号が“０”となり、アンド
回路７７の条件は成立しない。この新たな押鍵が
レガートニユーキーオンに該当するものであれ
ば、フリツプフロツプAKQがセツトされていず、
かつ各フリツプフロツプXKQ，MK１，MK２
の出力が“１”であり、何らかの鍵が持続的に押
圧さていることを示している。従つて、レガート
ニユーキーオンのときは走査終了信号SCEのタイ
ミングでアンド回路７７の条件が成立し、オア回
路７９を介してフリツプフロツプNKQに“１”
がロードされる。このフリツプフロツプNKQの
“１”はアンド回路７８を介して自己保持される。 一方、アンド回路７７から出力されたレガート
ニユーキーオン検出信号は、エニーニユーキーオ
ン検出信号と同様に、オア回路５９を介して遅延
フリツプフロツプ６０に与えられ、タイマスター
ト信号として利用される。従つて、レガートニユ
ーキーオン検出にもとづき第３図のカウンタ１３
が前述と同様にタイマとして機能し、約10ms後
にアンド回路６５（第４図）からタイマ終了信号
QRが出力される。このタイマ終了信号QRによ
つてアンド回路７８が動作不能となり、フリツプ
フロツプNKQがリセツトされる。従つて、レガ
ートニユーキーオン検出時から約10msの間フリ
ツプフロツプNKQが“１”をホールドする。ま
た、前述と同様に、タイマ終了信号QRにもとづ
きアンド回路６８から信号KSが出力され、レジ
スタ３６に記憶されている新たな最高押圧鍵キー
コードXKCがレジスタ３７にロードされる。 フリツプフロツプTM６は、複音モードのとき
のアタツクピツチスタート信号を形成するために
エニーニユーキーオンによる約10msの時間待ち
が終了したことを示すためのものである。タイマ
終了信号QRがアンド回路８０、オア回路８２を
介してフリツプフロツプTM６に入力されるよう
になつており、エニーニユーキーオンにもとづく
約10msの時間待ちが終了したときこのタイマ終
了信号QRによつて該フリツプフロツプTM６に
“１”がセツトされる。このフリツプフロツプ
TM６の“１”はアンド回路８１を介して自己保
持され、走査終了信号SCEによつてリセツトされ
る。従つて、フリツプフロツプTM６の“１”は
１走査サイクルの間だけホールドされる。尚、複
音モードのときはレガートニユーキーオンの検出
は行なわれないため、単音モード時にレガートニ
ユーキーオンにもとづくタイマ終了信号QRによ
つてフリツプフロツプTM６がセツトされたとし
ても何の影響も及ぼさない。 アンド回路８３，８４，８５は単音モード用の
キーオフ信号MKOFを形成するためのものであ
る。各回路８３，８４，８５には単音モード選択
信号MONOが与えられており、単音モードのと
き動作可能となる。アンド回路８５にはフリツプ
フロツプMK１，MK２，NKQの反転信号が入
力されており、２走査サイクル続けて全鍵の離鍵
が検出されていることを条件に“１”を出力す
る。このアンド回路８５の出力“１”は通常のキ
ーオフを示している。MK１，MK２が共に
“０”であることを条件にしたのはチヤタリング
対策のためである。アンド回路８３にはフリツプ
フロツプAKQの出力が入力されており、エニー
ニユーキーオン検出時の約10msの待ち時間の間
“１”を出力する。アンド回路８４にはフリツプ
フロツプNKQの出力及びスラーオン信号SLON
をインバータ８６で反転した信号が加わり、スラ
ー効果が選択されていないことを条件に、レガー
トニユーキーオン検出時の約10msの待ち時間の
間“１”を出力する。 各アンド回路８３，８４，８５の出力はオア回
路８７に入力され、単音モード用のキーオフ信号
MKOFとして利用される。このキーオフ信号
MKOFをインバータ８８で反転したものが単音
モード用のキーオン信号MKONである。楽音信
号発生部２１（第２図）において、単音モード用
の押圧鍵キーコードMKCに対応する楽音信号を
発生する際にこのキーオン信号MKONにもとづ
いて振幅エンベロープを制御するようにすればよ
い。単音モードにおいてエニーニユーキーオンが
検出された場合あるいはスラー効果が選択されて
いないときにレガートニユーキーオンが検出され
た場合はアタツクピツチコントロールを行なうよ
うになつており、そのためのイニシヤルタツチ検
出を行なう前記一定の待ち時間（約10ms）の間
は、アンド回路８３または８４の出力“１”にも
とづき強制的にキーオフ状態としているのであ
る。そして、この待ち時間における強制的なキー
オフ状態のときに前音のサステインを除去するた
めに、アンド回路８３及び８４の出力がオア回路
８９を介して強制ダンプ信号FDMPとしてキー
アサイナ１４Ａから出力され、楽音信号発生部２
１（第２図）に与えられるようになつている。 アンド回路８４の出力はオア回路９０にも与え
られる。また、フリツプフロツプAKQの出力が
アンド回路９１を介してオア回路９０に与えられ
る。尚、入力が１つしかないアンド回路３８，８
０，９１等は入力信号が単に通過するだけであ
り、特に必要ないが図示の都合上示した。オア回
路９０の出力はイニシヤルセンシング信号ISとし
てイニシヤルタツチ検出のために利用される。こ
のイニシヤルセンシング信号ISは、単音モードあ
るいは複音モードに係わりなくエニーニユーキー
オンがあつた場合はフリツプフロツプAKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。また、単音モードでスラー効
果が選択されていないときにレガートニユーキー
オンがあつた場合もフリツプフロツプNKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。単音モードでスラー効果が選
択されているときはレガートニユーキーオンがあ
つてもイニシヤルセンシング信号ISは発生されな
い。 アンド回路９２は単音モード用のアタツクピツ
チスタート信号MASを発生するためのものであ
り、オア回路８７からのキーオフ信号MKOF、
フリツプフロツプXKQの出力信号及びタイマ終
了信号QRが入力される。ニユーキーオン検出に
もとづく約10msの待ち時間の間アンド回路８３
あるいは８４の出力信号によつてキーオフ信号
MKOFが“１”となり、アンド回路９２が動作
可能となる。待ち時間が終了したとき、鍵が押圧
されていることを条件に（XKQが“１”）タイマ
終了信号QRに対応する第９乃至第16タイムスロ
ツトの間アンド回路９２の出力信号MASが“１”
となる。この信号MASはオア回路９３を介して
遅延フリツプフロツプ９４に入力される。このフ
リツプフロツプ９４はタイミング信号１３ｙ３２
で入力信号をロードし、信号１７Ｔ２４に同期し
て出力を切換える。従つて、第９乃至第16タイム
スロツトで発生する信号MASの“１”は第13タ
イムスロツトでフリツプフロツプ９４にロードさ
れ、第17タイムスロツトから次の第16タイムスロ
ツトまでの１キータイム（32タイムスロツト）の
間アタツクピツチスタート信号ASとして出力さ
れる。 アンド回路９５は複音モード用のアタツクピツ
チスタート信号EASを発生するためのものであ
り、フリツプフロツプTM６の出力、フリツプフ
ロツプXKQの出力の反転信号、単音モード選択
信号MONOをインバータ９６で反転した信号、
及びラツチ回路３４からのキーデータTDMが入
力される。複音モードのとき、インバータ９６の
出力“１”によつてアンド回路９５が動作可能と
なる。前述の通り、エニーニユーキーオン検出に
もとづく約10msの時間待ちの終了直後の１走査
サイクルの間フリツプフロツプTM６の出力が
“１”となり、このサイクルにおける最高押圧鍵
のキーデータTDMの立上りの第９乃至第16タイ
ムスロツトの間アンド回路９５の条件が成立す
る。第９乃至第16タイムスロツトの間で“１”と
なるアンド回路９５の出力信号EASはオア回路
９３を介してフリツプフロツプ９４に入力され、
前述と同様に、第17タイムスロツトから次の第16
タイムスロツトまでの１キータイムの間アタツク
ピツチスタート信号ASとして出力される。 アンド回路９７はスラースタート信号SSを発
生するためのものであり、タイマ終了信号QR、
フリツプフロツプXKQの出力、単音モード選択
信号MONO、単音モード用キーオン信号
MKON、及びキーコードの不一致を示す信号
NEQが入力される。レジスタ３６及び３７のキ
ーコードXKC，MKCが一致していないときは
（NEQが“１”）、待ち時間中であり（AKQまた
はNKQが“１”）、かつこのときアンド回路８３
及び８４の条件が成立していなければ（MKON
が“１”）、スラー効果が選択されておりかつレガ
ートニユーキーオンであつたことを意味する。従
つて、スラー効果が選択されかつレガートニユー
キーオンがあつたとき、このレガートニユーキー
オンにもとづく待ち時間の終了時に発生するタイ
マ終了信号QRに対応して、現在鍵が押圧されて
いること（XKQが“１”）を条件に、アンド回路
９７の出力が第９乃至第16タイムスロツトの間
“１”となる。この出力“１”はフリツプフロツ
プ９４に入力され、前述と同様に第17タイムスロ
ツトから次の第16タイムスロツトまでの１キータ
イムの間スラースタート信号SSとして出力され
る。 以上の通り、アタツクピツチスタート信号AS
及びスラースタート信号SSは、約10msの待ち時
間の終了後に発生されるものである。そして、ア
タツクピツチスタート信号ASは、単音モードに
おいてはエニーニユーキーオンのときあるいはス
ラー非選択時のレガートニユーキーオンのときに
発生され、複音モードにおいてはエニーニユーキ
ーオンのときに発生される。また、スラースター
ト信号SSは、単音モードのスラー選択時におい
てレガートニユーキーオンがあつたときに発生さ
れる。 アナログ電圧マルチプレクサ及びA/D変換部 各種効果設定操作子群１５の詳細例は第６図に
示されている。A/D変換部１７は図示の都合上、
A/D変換器１８の部分が第６図に、制御及び記
憶部１９の部分が第７図に示されている。 第６図において、各種効果設定操作子群１５は
各種効果の制御要素に対応する制御量をアナログ
電圧で設定するためのボリユームＶ１〜Ｖ８を具
えている。Ｖ１はビブラートスピード（周波数）、
Ｖ２はビブラートデイプス（深さ）、Ｖ４はデイ
レイビブラートの時間、Ｖ５はスラー効果におけ
るピツチ変化の速度（スラースピード）、Ｖ７は
振幅エンベロープのサステイン部分の減衰速度
（サステインスピード）、を夫々設定するためのも
のである。Ｖ３，Ｖ６，Ｖ８はタツチセンサ１１
の出力信号の感度調整用ボリユームである。Ｖ３
はアフタータツチビブラートの深さ設定用の鍵タ
ツチ検出信号を感度調整するもの、Ｖ６はアフタ
ータツチレベルコントロールのレベル設定用の鍵
タツチ検出信号を感度調整するもの、Ｖ８はイニ
シヤルタツチ検出信号を感度調整するものであ
る。ボリユームＶ８で感度調整されたイニシヤル
タツチ検出信号は２つの用途で使われる。１つは
アタツクピツチコントロールの初期値設定のた
め、もう１つはイニシヤルタツチレベルコントロ
ールのレベル設定のためである。 タツチセンサ１１としては各鍵共通のアフター
タツチセンサ１１Ａが使用される。アフタータツ
チセンサ１１Ａは鍵押圧持続時において鍵タツチ
を検出し得るものであれば如何なるものでもよ
く、例えば、押圧速度あるいは押圧深さあるいは
押圧力あるいは強さ等のいずれに応答して鍵タツ
チを検出するものであつてもよい。アフタータツ
チセンサ１１Ａの出力信号は増幅器９８を介して
イニシヤルタツチ感度調整用ボリユームＶ８に加
わると共にローパスフイルタ９９に加わる。ロー
パスフイルタ９９の出力はアフタータツチビブラ
ート用感度調整ボリユームＶ３とアフタータツチ
レベル用感度調整ボリユームＶ６に加えられる。
ローパスフイルタ９９はアフタータツチ制御に用
いるタツチ検出信号の急激な変動を抑えるための
ものである。 アフタータツチセンサ１１Ａはイニシヤルタツ
チ検出及びアフタータツチ検出の両方に共用され
る。例えば、アフタータツチセンサ１１Ａから出
力されるタツチ検出信号が第８図ａのようである
とすると、単音キーアサイナ１４Ａ（第４図）か
らイニシヤルセンシング信号IS（第８図ｂ）が与
えられる約10msの間においてこのタツチ検出信
号のピーク値を検出し、このピーク値をホールド
してイニシヤルタツチ検出信号として用いる。前
述の通り、イニシヤルセンシング信号ISが立下つ
てから（ピーク値検出終了後に）発音が開始す
る。また、ピーク値検出を行なつているときの
（IS発生時の）アフタータツチセンサ出力信号は
アフタータツチ検出信号として用いず、それ以外
のときのセンサ出力信号をアフタータツチ検出信
号として用いる。このようにすることにより、イ
ニシヤルタツチセンサとアフタータツチセンサを
別々に設ける必要がなくなり、経済的であると共
に鍵下方に設けるセンサ装置が簡略化される。 ボリユームＶ１〜Ｖ８で設定もしくは調整され
た８個のアナログ電圧は１個のA/D変換器１８
を用いてデイジタルデータに変換される。そのた
めにアナログ電圧マルチプレクサ１６が設けられ
ており、各ボリユームＶ１〜Ｖ８のアナログ電圧
を時分割多重化してA/D変換器１８に送る。ま
た、A/D変換器１８に関連して第７図に示す制
御及び記憶部１９が設けられており、A/D変換
器１８における時分割的なA/D変換動作及びこ
のA/D変換によつて得たデイジタルデータのデ
マルチプレクス動作を制御する。このようなA/
Ｄ変換操作によつて回路構成をかなり簡略化する
ことができる。 第７図に示す制御及び記憶部１９は、各ボリユ
ームＶ１〜Ｖ８に対応する記憶手段としてレジス
タ１０１〜１０８を含んでいる。各レジスタ１０
１〜１０８の近傍に記したＶ１〜Ｖ８は夫々に対
応するボリユームＶ１〜Ｖ８を示している。これ
らのレジスタ１０１〜１０８には、各々に対応す
るボリユームＶ１〜Ｖ８の出力電圧をデイジタル
変換したデイジタルデータが夫々記憶される。こ
れらのレジスタ１０１〜１０８は、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される８
ステージ／１ビツトの循環型シフトレジスタから
成る。各レジスタ１０１〜１０８の各ステージの
ブロツク内に記した数字は、第１、第９、第17及
び第25タイムスロツトのときの各ステージ内のデ
ータの重みを一例として示すものである。夫々の
レジスタ１０１〜１０８における重み数値の単位
は、各出力データ表示の近傍に記されているよう
に、夫々の制御要素の性質に応じて「Hz」（周波
数）、「セント」（ピツチずれの深さを示すセント
値）、「ms」（時間）、「dB」（レベル）である。こ
れらの重み表示はあくまでも一例として示したに
すぎず、回路動作の面ではあまり重要ではなく、
ただ、シリアルデータとして送り出されるときに
各ビツトの重みとタイムスロツトとの関係を明ら
かにする面で役立つ。 第７図の制御及び記憶部１９には、各レジスタ
１０１〜１０８に対応してマルチプレクス及びデ
マルチプレクス制御回路１１１〜１１８が設けら
れている。回路１１２〜１１７は同一構成である
ため、回路１１２のみ詳細を示し、回路１１３〜
１１７は省略してある。このマルチプレクス及び
デマルチプレクス制御回路１１１〜１１７は、ア
ナログ電圧マルチプレクサ１６（第６図）におけ
る時分割多重化操作に対応して各レジスタ１０１
〜１０７のデイジタルデータをマルチプレクスし
てA/D変換器１８（第６図）に送り、時分割的
なA/D変換操作に利用させると共に、その結果
得られるデイジタルデータをA/D変換器１８か
ら受け入れてデマルチプレクスし、対応するレジ
スタ１０１〜１０７にロードする機能をもつ。但
し、イニシヤルタツチ検出データ記憶用のレジス
タ１０８に対応する制御回路１１８はマルチプレ
クス機能（レジスタ１０８のデータをA/D変換
器１８に送り出す機能）をもたない。 第６図において、アナログ電圧マルチプレクサ
１６の制御入力には第３図のデコーダ２９から８
本の出力信号Ｈ０〜Ｈ７が与えられると共に第４
図のオア回路９０からイニシヤルセンシング信号
ISが与えられる。デコーダ２９はカウンタ１３
（第３図）のカウント値のうちビツト２，１，
Ｎ４の値をデコードしたものを信号Ｈ０〜Ｈ７と
して出力する。各信号Ｈ０〜Ｈ７は第９図ａに示
す順で順次“１”となる。１つの信号Ｈ０〜Ｈ７
が“１”を持続している時間は８キータイムであ
り、１走査サイクルの間で各信号Ｈ０〜Ｈ７が２
巡する。 マルチプレクサ１６は、常時は信号Ｈ１〜Ｈ７
に応じてボリユームＶ１〜Ｖ７のアナログ電圧を
第９図ｂに示すように順次サンプリングし、多重
化して出力する。イニシヤルセンシング信号ISが
“１”のときは、上述の信号Ｈ１〜Ｈ７によるＶ
１〜Ｖ７のサンプリングを禁止し、イニシヤルタ
ツチ感度調整用ボリユームＶ８からのアナログ電
圧を持続的に選択して出力する。マルチプレクサ
１６の出力電圧はA/D変換器１８内のアナログ
比較器１１０の入力Ｂに供給される。まず、通常
のA/D変換について説明し、次にイニシヤルタ
ツチ検出信号のA/D変換について説明する。 A/D変換器１８は、システムクロツクパルス
φ₁，φ₂によつてシフト制御される８ステージ／
１ビツトの循環型シフトレジスタから成るデータ
レジスタ１００を含んでいる。A/D変換器１８
における通常のA/D変換操作はマルチプレクサ
１６による各アナログ電圧の時分割的サンプリン
グに対応して時分割で行なわれる。初め、データ
レジスタ１００には前回のA/D変換によるデイ
ジタルデータが取り込まれる。この前回データを
デイジタル／アナログ変換（以下D/A変換とい
う）回路１１９でアナログ電圧に変換し、これを
比較器１１０の入力Ａに加えてマルチプレクサ１
６からのアナログ電圧と比較し、この比較結果に
応じてデータレジスタ１００の内容をカウントア
ツプまたはダウンすることによりA/D変換を行
なう。 前回のA/D変換によるデイジタルデータはサ
ンプリングタイミングの直前に第７図のレジスタ
１０１乃至１０７の１つからデータレジスタ１０
０に取り込まれる。そのため制御信号として信号
Ｎ７，２５Ｔ３２が第３図のアンド回路１２０か
ら第７図の各制御回路１１１〜１１７内のアンド
回路１２１，１２２，１２３に入力される。第３
図において、アンド回路１２０にはアンド回路４
２の出力とタイミング信号２５Ｔ３２が与えられ
る。アンド回路４２はカウンタ１３のカウント値
の下位３ビツト３，２，１が“111”のと
き条件が成立する。これはサンプリング用の各信
号Ｈ０〜Ｈ７における最後の１キータイムを示
す。信号２５Ｔ３２は１キータイムにおける第25
から第32タイムスロツトまでの８タイムスロツト
の間“１”となるものである。従つて、信号Ｎ
７，２５Ｔ３２は各信号Ｈ０〜Ｈ７の最後の８タ
イムスロツトにおいて“１”となる。 第７図において、制御回路１１１〜１１７には
デコーダ２９（第３図）の出力信号Ｈ０〜Ｈ７が
供給されており、この信号Ｈ０〜Ｈ７と前記信号
Ｎ７，２５Ｔ３２にもとづいてマルチプレクスと
デマルチプレクスを同時に制御する。各制御回路
１１１〜１１７はマルチプレクス用アンド回路１
２４，１２５、デマルチプレクス用アンド回路１
２６，１２７、及びホールド用アンド回路１２
８，１２９を含んでいる。或るサンプリングタイ
ミングの最後の８タイムスロツトにおいて、その
次のサンプリングタイミングに対応するレジスタ
（１０１〜１０７のうちの１つ）の記憶データが
マルチプレクス用アンド回路１２４，１２５を介
して選択されてA/D変換器１８のデータレジス
タ１００（第６図）に供給されると同時に、その
サンプリングタイミングでA/D変換したデータ
がデマルチプレクス用アンド回路１２６，１２７
を介してそのサンプリングタイミングに対応する
レジスタ（１０１〜１０７のうち１つ）に取り込
まれる。このようなレジスタ１０１〜１０７に対
するデマルチプレクス及びマルチプレクス制御
は、イニシヤルタツチ検出のための約10msの待
ち時間以外のときに実行される。そのために、制
御回路１１１〜１１７内の各アンド回路１２１，
１２２，１２３にはイニシヤルセンシング信号IS
の反転信号がインバータ１３０から与えられ、
ISが“０”のときに可能化されるようになつてい
る。また、各アンド回路１２１，１２２，１２３
には信号Ｎ７，２５Ｔ３２が共通に入力される。
各アンド回路１２１，１２２，１２３には信号Ｈ
０，Ｈ１，Ｈ２が各別に入力され、更に各制御回
路１１３〜１１７のアンド回路１２３と同等のア
ンド回路には信号Ｈ３〜Ｈ７が各別に入力され
る。 信号Ｈ０が“１”のとき、第９図に示すように
アナログ電圧マルチプレクサ１６（第６図）はど
のボリユームＶ１〜Ｖ８の電圧もサンプリングし
ない。従つて、このときはA/D変換器１８では
Ａ／Ｄ変換動作を行なわない。信号Ｈ０の最後の
８タイムスロツトにおいて信号Ｎ７，２５Ｔ３２
が“１”となると、アンド回路１２１（第７図）
の条件が成立し、このアンド回路１２１からアン
ド回路１２４及びオア回路１３１に対して“１”
が与えられる。従つて、オア回路１３１の出力信
号TiMは第１０図ｂのように発生する。同図ａ
は信号Ｈ０からＨ１へ変化するタイミングを拡大
して示したものである。尚、オア回路１３１の他
の入力には各制御回路１１１〜１１７におけるア
ンド回路１２１と同等のアンド回路１２２，１２
３の出力が夫々与えられる。尚、第１０図、その
他のタイミングチヤートにおいて、パルス中に記
す「25〜32」等の数字はタイムスロツトの順位を
示す。 アンド回路１２４の他の入力にはレジスタ１０
１の最終ステージから出力されるシリアルな８ビ
ツトデイジタルデータが与えられる。このシリア
ルデイジタルデータは、第25乃至32タイムスロツ
トの間では最下位ビツト（以下LSBという）か
ら最上位ビツト（以下MSBという）まで順次に
並んでいる。アンド回路１２４が第１０図ｂに示
す信号TiMと同じ８タイムスロツトの間可能化
されることによりレジスタ１０１に記憶している
８ビツトデイジタルデータはこの信号TiMに同
期してアンド回路１２４でサンプリングされ、オ
ア回路１３２に与えられる。オア回路１３２の出
力ODD（オールドデイジタルデータ）は第６図の
Ａ／Ｄ変換器１８に供給され、オア回路１３３及
び加算器１３４を経由してデータレジスタ１００
にロードされる。従つて、次のサンプリング信号
Ｈ１が“１”に立上るときにはデータレジスタ１
００にはレジスタ１０１のデータ（これをVBR
で示す）が転送されてきている。尚、オア回路１
３２（第７図）には各制御回路１１１〜１１７の
マルチプレクス用アンド回路１２４，１２５の出
力が夫々印加される。各レジスタ１０１〜１０７
のデータをVBR，VBD，KVBD，DVER（また
はDEL）、SRM及びSRE，ATL，STRで示すと
すると、各サンプリングタイミングの冒頭でデー
タレジスタ１００から出力されるデータは第９図
ｃのようになる。すなわち、第９図ｂに示すよう
にサンプリングされる各ボリユームＶ１〜Ｖ７の
アナログ電圧の前回サンプリングタイミングにお
けるデイジタル変換結果が、同じボリユームＶ１
〜Ｖ７の今回サンプリングタイミングに対応して
データレジスタ１００から出力される。 一方、第７図のオア回路１３１から出力された
信号TiMは第６図のA/D変換器１８に与えられ
る。この信号TiMはインバータ１３５で反転さ
れ、アンド回路１３６を動作不能にする。アンド
回路１３６はデータレジスタ１００のデータをホ
ールドするためのもので、オールドデータODD
をロードするとき信号TiMによつてレジスタ１
００のホールドを禁止する。信号TiMは３段の
遅延フリツプフロツプ（シフトレジスタ）１３７
に入力される。このフリツプフロツプ１３７はタ
イミング信号６ｙ８で入力信号をロードし、信号
１ｙ８に同期して出力を切換える。従つて、その
第１ステージの出力信号TiM１は第１０図ｃに
示すように信号Ｈ１の立上りの第１乃至第８タイ
ムスロツトの間で“１”となり、その第２及び第
３ステージ出力をオア回路１３８でまとめた信号
TiM２＋３は第１０図ｄのように信号TiM１の
立下り値後の第９乃至第24タイムスロツトの間で
“１”となる。 第６図において、データレジスタ１００は１ビ
ツト分の全加算器１３４と共に８ビツトのシリア
ルカウンタを構成している。ラツチ回路１３９は
信号１ｙ８Ｓのタイミングでレジスタ１００の各
ステージの出力（すなわちカウント値）を並列的
にラツチするためのものである。信号１ｙ８Ｓが
発生する第１、第９、第17、第25タイムスロツト
においてレジスタ１００の第１ステージ乃至第８
ステージにはMSBからLSBまでのデータが順に
並んでおり、これがラツチ回路１３９にラツチさ
れる。第１０図ｅに示すように、信号Ｈ１の立上
りの８タイムスロツトにおいては、ラツチ回路１
３９の内容はレジスタ１０１（第７図）のデータ
VBRを示している。このラツチ回路１３９の内
容は、カウント値（レジスタ１００の内容）の変
化に応じて８タイムスロツト毎に変化する。 ラツチ回路１３９の出力はD/A変換回路１１
９に与えられ、アナログ電圧に変換される。比較
器１１０は入力ＡとＢを比較し、Ｂ≧Ａのとき、
つまりマルチプレクサ１６から入力Ｂに与えられ
るアナログ電圧の値がデータレジスタ１００のデ
ータの値と同じかそれよりも大きいとき、“１”
を出力する。この比較器１１０の出力は遅延フリ
ツプフロツプ１４０に与えられ、信号１ｙ８に同
期して８タイムスロツト遅延して出力される。こ
のフリツプフロツプ１４０の出力はインバータ１
４１で反転され、ダウンカウント用のアンド回路
１４２に印加される。また、フリツプフロツプ１
４０の出力はイニシヤルタツチ検出時におけるア
ツプカウント用のアンド回路１４３に印加され
る。アンド回路１４４は通常のA/D変換動作時
におけるアツプカウント用である。 第７図のインバータ１３０から第６図のA/D
変換器１８にイニシヤルセンシング信号ISの反転
信号が与えられている。この信号はアンド回
路１４２及び１４４に加えられ、イニシヤルタツ
チ検出時以外のときつまり通常のA/D変換動作
時にこれらの回路１４２，１４４を動作可能にす
る。信号をインバータ１４５で反転した信号IS
がアンド回路１４３に印加されており、イニシヤ
ルタツチ検出時にこの回路１４３を可能にする。 通常のA/D変換動作時は、比較器１１０の比
較結果に無関係に、信号TiM１のタイミングで
データレジスタ１００の内容を１カウントアツプ
する。すなわち、信号TiM１と信号１ｙ８がア
ンド回路１４４に入力されており、信号TiM１
が立上る第１タイムスロツトにおいて該アンド回
路１４４の出力が“１”となる。アンド回路１４
４の出力“１”はオア回路１４６を介して加算器
１３４の入力Ａに加わる。信号TiM１が“１”
のとき信号TiMは“０”であり、データレジス
タ１００の出力がアンド回路１３６、オア回路１
３３を介して加算器１３４の入力Ｂに加わる。信
号１ｙ８のタイミングではレジスタ１００にロー
ドしたデータVBRの最下位ビツトが加算器１３
４の入力Ｂに加わる。従つて、最下位ビツトに
“１”が加算される。キヤリイアウト信号がある
場合は１タイムスロツト遅れてキヤリイアウト出
力C₀＋１から“１”が出力され、アンド回路１
４７を介して入力C_iに加わる。最下位ビツトのタ
イミングでキヤリイアウト信号が加算されること
のないようにするために、信号１ｙ８によつてア
ンド回路１４７を動作不能にするようになつてい
る。こうして、第１０図ｆに示すTiM１の区間
で前回のデータVBRに１が加算される。この加
算結果「VBR＋１」が次のTiM２の区間の間ラ
ツチ回路１３９にラツチされる（第１０図ｅ）。 第１０図ｆのTiM２の区間では、データ
「VBR＋１」のアナログ電圧ＡとボリユームＶ１
の現在のアナログ電圧Ｂとを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずに「VBR＋１」をレジスタ１００で保持
する。他方、「Ｂ≧Ａ」が成立しないときつまり
「Ａ＞Ｂ」のときは、データ「VBR＋１」から１
を減算する。「Ａ＞Ｂ」のときは遅延フリツプフ
ロツプ１４０の出力が“０”であり、インバータ
１４１からアンド回路１４２に“１”が与えられ
る。このアンド回路１４２にはオア回路１３８か
ら信号TiM２＋３が与えられており、区間TiM
２及びTiM３（第１０図ｆ参照）のとき動作可
能となる。区間TiM２においてアンド回路１４
２の条件が成立すると、区間TiM２の間中（８
タイムスロツトの間）アンド回路１４２の出力が
“１”となる。このアンド回路１４２の出力“１”
はオア回路１４６を介して加算器１３４の入力Ａ
に与えられる。従つて、レジスタ１００のデータ
「VBR＋１」の全ビツトに“１”が加算され、事
実上の１カウントダウンが行なわれる。従つて、
区間TiM２の演算によつてレジスタ１００に得
られるデータの値は「VBR＋１」または「VBR
（＝VBR＋１−１）」のどちらかであり、このデ
ータは区間TiM３においてラツチ回路１３９に
ラツチされる（第１０図ｅ参照）。 区間TiM３ではラツチ回路１３９のデータ
「VBR＋１」または「VBR」とボリユームＶ１
の現在のアナログ電圧とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずにレジスタ１００の現在値「VBR＋」ま
たは「VBR」を保持する。他方、「Ａ＞Ｂ」のと
きは前述と同様にアンド回路１４２から“１”を
出力し、レジスタ１００のデータから１を減算す
る。この２度目の減算によつてレジスタ１００の
データは「VBR−１（＝VBR＋１−１−１）」と
なる。 区間TiM３が終了すると、信号TiM２＋３が
立下り、アンド回路１４２が動作不能となる。従
つて、以後のカウント動作は停止する。こうし
て、A/D変換動作はサンプリング信号Ｈ１の立
上りの３区間TiM１〜TiM３（24タイムスロツ
ト）の間でのみ行なわれる。 前回のA/D変換によつて求めたデータVBRの
値(A)と今回サンプリングされたボリユームＶ１の
設定値(B)とが一致している場合、区間TiM１に
おける１加算によつてレジスタ１００の内容が
「VBR＋１」となることにより、区間TiM２にお
ける比較ではＡ＞Ｂが成立し、１減算されてレジ
スタ１００の内容が「VBR」となる。区間TiM
３における比較ではＡ＝Ｂが成立し、１減算は行
なわれない。従つて、最終的には前回と同じデー
タ「VBR」がデータレジスタ１００にホールド
される。 前回のA/D変換によつて求めたデータVBRの
値(A)よりも今回サンプリングされたボリユームＶ
１の設定値(B)の方が大きい場合、区間TiM１に
おける１加算によつてレジスタ１００の内容が
「VBR＋１」となつても比較器１１０ではＢ＝Ａ
またはＢ＞Ａのどちらかが成立するだけである。
従つて、区間TiM２及びTiM３で減算は行なわ
れず、最終的には「VBR＋１」がレジスタ１０
０にホールドされる。 前回のA/D変換によつて求めたデータVBRの
値(A)よりも今回サンプリングされたボリユームＶ
１の設定値(B)の方が小さい場合、区間TiM２及
びTiM３では常にＡ＞Ｂが成立する。従つて、
１加算の後に１減算が２度行なわれ、最終的には
「VBR−１」がレジスタ１００にホールドされ
る。 上述のように、１サンプリング周期（約1ms）
におけるデイジタルデータの最大変化量は±１に
限定されている。これは、ボリユームＶ１〜Ｖ７
によるアナログ設定値が急激に変更されたときこ
れにそのまま応答したのではクリツク等不快な雑
音をもたらす原因となるのでこれを防止するた
め、及び、雑音等によつてアナログ設定値が一時
的に急激に変化したときこれに反応しないように
するため、等の理由による。１サンプリング周期
におけるデイジタルデータの最大変化量は±１に
限らず、要するに滑らかなA/D変換が行なえる
程度であればよい。 また、１回のA/D変換動作において３つの区
間TiM１，TiM２，TiM３で加減算を行なうよ
うにしているが、これはノイズ等によつて比較器
１１０の出力が不安定な場合にデイジタルデータ
が乱りに変動することを防止するのに役立つ。例
えば、区間TiM２でＢ≧Ａが成立したのに区間
TiM３では成立しないような場合、区間TiM１
における「＋１」と区間TiM３における「−１」
によつて最終的にはデイジタルデータは変化しな
い。 尚、ラツチ回路１３９の全出力を入力したアン
ド回路１４８とノア回路１４９（第６図）は最大
カウント値と最小カウント値を夫々検出するため
のものである。最大カウント値になつたときアン
ド回路１４８の出力によつてアンド回路１４３，
１４４を動作不能にし、アツプカウントを禁止す
る。最小カウント値になつたときはノア回路１４
９の出力によつてアンド回路１４２を動作不能に
し、ダウンカウントを禁止する。 サンプリング信号Ｈ１が発生しているときの説
明に戻ると、区間TiM３の終了後はA/D変換結
果であるデイジタルデータがアンド回路１３６、
オア回路１３３、加算器１３４の入力Ｂを介して
データレジスタ１００で循環してホールドされ
る。このレジスタ１００のデータはニユーデイジ
タルデータNDDとして第７図の各制御回路１１
１〜１１７のデマルチプレクス用アンド回路１２
６，１２７に供給される。信号Ｈ１が“１”のと
きは制御回路１１１のアンド回路１２２が動作可
能であるが、信号Ｎ７，２５Ｔ３２が“０”の間
は条件が成立せず、このアンド回路１２２の出力
は“０”となつている。アンド回路１２２の出力
“０”はインバータ１５０で反転され、ホールド
用のアンド回路１２８に与えられる。レジスタ１
０１のデータVBRはこのアンド回路１２８及び
オア回路１５１を介して循環保持される。 信号Ｈ１の最後の８タイムスロツトにおいて信
号Ｎ７，２５Ｔ３２が“１”となると、アンド回
路１２２の条件が成立し、このアンド回路１２２
からアンド回路１２６に“１”が与えられる。同
時に、アンド回路１２２の出力“１”は、次のサ
ンプリング信号Ｈ２に対応する制御回路１１２の
マルチプレクス用アンド回路１２５に加えられる
と共にオア回路１３１に与えられる。制御回路１
１１では、アンド回路１２２の出力“１”によつ
てホールド用アンド回路１２８が動作不能とな
り、アンド回路１２６が動作不能となる。従つ
て、信号Ｈ１のタイミングでA/D変換されたボ
リユームＶ１の設定値を示すニユーデイジタルデ
ータNDDがアンド回路１２６で選択され、オア
回路１５１を介してレジスタ１０１にロードされ
る。アンド回路１２２は第25から第32タイムスロ
ツトの間“１”を出力し、この間にデータレジス
タ１００（第６図）から出力されるデータNDD
は丁度下位ビツトから最上位ビツトまでの８ビツ
トがシリアルに順番に並んでいる。従つて、第25
タイムスロツトから第32タイムスロツトの間でニ
ユーデイジタルデータNDDがレジスタ１０１に
順番にロードされることになり、第１タイムスロ
ツトにおけるレジスタ１０１の各ステージの重み
は図中に示すように第１ステージが最上位ビツト
（16／２Hz）であり、ステージが進むにつれて下位ビ ツトに移り、第８ステージが最下位ビツト（１／24 Hz）である。 一方、アンド回路１２２の出力“１”に対応し
てオア回路１３１から信号TiMが出力され、か
つアンド回路１２５及びオア回路１３２を介して
レジスタ１０２のデータVBDがオールドデイジ
タルデータODDとしてA/D変換器１８（第６図）
に与えられる。そして、サンプリング信号がＨ２
に切換わると、前述と同様の手順で、ボリユーム
Ｖ２に関するA/D変換が行なわれる。以下、信
号Ｈ２〜Ｈ７に対応して制御回路１１２〜１１７
が前述と同様に動作し、各ボリユームＶ３〜Ｖ７
に関するA/D変換が順次行なわれる。こうして、
各レジスタ１０１〜１０７には、各ボリユームＶ
１〜Ｖ７の出力に対応するデイジタルデータが
夫々記憶される。 尚、デイレイビブラート（ボリユームＶ４）に
対応するレジスタ１０４のデータ表示がDVER
とDELの２通り有る理由は、ボリユームＶ４を
デイレイビブラートの開始時間設定とデイレイビ
ブラート深さ変化のエンベロープの傾き設定の両
方に兼用しているためである。DVERはデイレ
イビブラートにおける深さの時間的変化の速度を
設定するためのデイレイビブラートエンベロープ
レートデータであり、その重みはレジスタ１０４
の各ステージブロツク内の下側に示されている。
この重みの単位が（Hz）である理由は、エンベロ
ープ変位レートを周波数に換算した速さで示した
ためである。すなわち、エンベロープの開始時か
ら終了時までの時間が周波数表示の1/4周期に対
応している。DELはデイレイビブラート開始時
間データであり、その重みはレジスタ１０４の各
ステージブロツク内の上側にされている。この２
つのデータDVER，DELは勿論真理値が異なつ
ているわけではなく、利用する側での重みづけが
異なつているだけである。 スラースピード（ボリユームＶ５）に対応する
レジスタ１０５のデータ表示がSRMとSREの２
通り有る理由は、ダイナミツクレンジを広くとる
ために８ビツトのデータを仮数部と指数部に分け
て利用するためである。最下位ビツトは利用せ
ず、下位２ビツト目から５ビツト目までを仮数部
Ｍ１，Ｍ２，Ｍ３，Ｍ４とし、上位３ビツトを指
数部Ｅ１，Ｅ２，Ｅ３とする。SRMはスラーレ
ート仮数部のデータ表示であり、SREはスラー
レートの指数部のデータ表示である。 第４図のオア回路９０から出力されたイニシヤ
ルセンシング信号ISは第７図の遅延フリツプフロ
ツプ１５２に入力される。２段の遅延フリツプフ
ロツプ１５２は信号６ｙ８によつて入力信号をロ
ードし、信号１ｙ８に同期して出力状態を切換え
るものである。遅延フリツプフロツプ１５２の第
１ステージの出力がアンド回路１５３に加わり、
かつインバータ１５５で反転されてアンド回路１
５４に加わる。第２ステージの出力はアンド回路
１５４に加わり、かつインバータ１３０で反転さ
れてアンド回路１５３に加わる。このインバータ
１３０の出力が信号として第６図のA/D変換
器１８に与えられる。アンド回路１５３は信号IS
の立上りに対応して８タイムスロツト幅のパルス
を出力し、アンド回路１５４は信号ISの立下りに
対応して８タイムスロツト幅のパルスを出力す
る。アンド回路１５３及び１５４の出力はオア回
路１３１に加えられ、信号TiMとして第６図の
Ａ／Ｄ変換器１８に与えられる。信号ISに対応し
て発生する信号TiM及びの状態を第１１図に
示す。 第６図において、信号ISの立上りに対応して信
号TiMが“１”となる８タイムスロツトの間で
アンド回路１３６が動作不能にされ、データレジ
スタ１００の全ビツトが“０”にクリアされる。
また、信号が“０”となることによつて第７図
の各制御回路１１１〜１１７が動作不能にされ、
各レジスタ１０１〜１０７はその記憶データを循
環保持する。かつ、第６図のアンド回路１４２及
び１４４が動作不能となり、アンド回路１４３が
動作不能となる。アンド回路１４３が可能化され
た最初の８タイムスロツトでは、信号TiMを８
タイムスロツト遅延した信号TiM１が“１”で
あり、インバータ１５６の出力“０”によつてア
ンド回路１４３の動作が禁止される。これは信号
ISの立上り時において各信号の状態が安定するの
を待つためであるが、この処理は特に行なわなく
てもよい。アンド回路１４３の他の入力には信号
１ｙ８と遅延フリツプフロツプ１４０の出力が加
えられる。従つて、比較器１１０で「Ｂ≧Ａ」が
成立すれば、信号１ｙ８のタイミングでアンド回
路１４３から“１”が出力され、オア回路１４６
を介して加算器１３４の入力Ａに与えられる。前
述の通り、この信号１ｙ８のタイミングはデータ
レジスタ１００のデータの最下位ビツトのタイミ
ングである。従つて、アンド回路１４３から信号
１ｙ８のタイミングで１パルス与えられる毎に
（約4μs毎に）データレジスタ１００の内容が１カ
ウントアツプされる。 前述の通り、イニシヤルセンシング信号ISが発
生している間はマルチプレクサ１６でボリユーム
Ｖ８のアナログ電圧を持続して選択する。従つ
て、ボリユームＶ８で感度調整されたタツチ検出
信号が比較器１１０の入力Ｂに専ら与えられる。
データレジスタ１００は初めにオール“０”にク
リアされるので、初めは比較器１１０で「Ｂ≧
Ａ」が成立する。データレジスタ１００の値がタ
ツチ検出信号の値に一致するまで、信号１ｙ８が
発生する毎に急速に該レジスタ１００の内容がカ
ウントアツプされる。データレジスタ１００のカ
ウント値がタツチ検出信号の値に一致すると、比
較器１１０で「Ｂ＝Ａ」が成立する。これにもと
づきレジスタ１００の内容が更に１カウントアツ
プされた後、比較器１１０で「Ｂ＜Ａ」が成立
し、アンド回路１４３が動作不能にされ、カウン
トが停止する。その後、タツチ検出信号のレベル
が下がつたとしてもデータレジスタ１００のダウ
ンカウントは行なわれないので、ピーク値が保持
されることになる。また、タツチ検出信号がデー
タレジスタ１００の値よりも更に大きくなつた場
合は比較器１１０で「Ｂ≧Ａ」が成立し、追加の
カウントアツプが行なわれる。こうして、イニシ
ヤルセンシング信号ISが発生している間のタツチ
検出信号のピーク値に相当するデイジタルデータ
がデータレジスタ１００でホールドされる。この
データレジスタ１００にホールドされたピーク値
のデータはデータNDDのラインを介して第７図
の制御回路１１８内のアンド回路１５７に与えら
れる。 鍵押圧開始時から約10msが経過してイニシヤ
ルセンシング信号ISが立下ると、第７図のアンド
回路１５４の出力が第25乃至第32タイムスロツト
に同期して８タイムスロツト間“１”となる。こ
のアンド回路１５４の出力“１”はアンド回路１
５８に与えられる。アンド回路１５８の他の入力
には、第４図のフリツプフロツプXKQの出力
XKQSが２段の遅延フリツプフロツプ１５９を
介して加えられる。この遅延フリツプフロツプ１
５９は遅延フリツプフロツプ１５２の出力タイミ
ングに同期させるためのものである。アンド回路
１５８はイニシヤルタツチ検出時間終了時に何ら
かの鍵が押圧されていること（XKQSが“１”）
を条件に８タイムスロツトの間“１”を出力す
る。このアンド回路１５８の出力“１”によつて
アンド回路１５７が動作可能となり、データレジ
スタ１００（第６図）にホールドされているタツ
チ検出信号のピーク値データ（NDD）を通過さ
せ、オア回路１６０を介してレジスタ１０８にロ
ードする。また、アンド回路１５４の出力“１”
に対応してオア回路１３１から第６図のインバー
タ１３５に与えられる信号TiMによつてデータ
レジスタ１００にホールドしていたピーク値デー
タがクリアされる。アンド回路１５４の出力が
“１”となる８タイムスロツトの間にレジスタ１
０８（第７図）に対応するピーク値データのロー
ドが完了し、該アンド回路１５４の出力が“０”
に立下るとアンド回路１５７に代わつてアンド回
路１６１が動作可能となる。レジスタ１０８にロ
ードされたタツチ検出信号のピーク値データはこ
のアンド回路１６１を介して以後ホールドされ
る。こうして、イニシヤルタツチ検出データがレ
ジスタ１０８にホールドされる。 尚、レジスタ１０８のデータ表示がAPIとITL
の２通り有る理由は、同じイニシヤルタツチ検出
データをアタツクピツチコントロールとイニシヤ
ルタツチレベルコントロールの両方に使用するた
めである。APIは、アタツクピツチ初期値設定デ
ータであり、その重みはレジスタ１０８の各ステ
ージブロツク内の上側に記されている。下位３ビ
ツトは切捨てられ、上位５ビツトが約1.2セント
乃至約19セントのピツチずれに対応する。ITL
は、イニシヤルタツチレベル制御データである。 第７図の各レジスタ１０１〜１０８に記憶され
たデータのうちピツチコントロール関係のデー
タ、すなわちビブラートレートデータVBR、ビ
ブラート深さデータVBD、アフタータツチビブ
ラート深さデータKVBD、デイレイビブラート
エンベロープレートデータDVER、デイレイビ
ブラート開始時間データDEL、スラーレート仮
数部データSRM、スラーレート指数部データ
SRE、アタツクピツチ初期値設定データAPIは効
果付与回路２０（第１２図の部分）に供給され
る。レベルコントロール関係のデータ、すなわち
アフタータツチレベル制御データATL、サステ
インレートデータSTR、イニシヤルタツチレベ
ル制御データITLは楽音信号発生部２１（第２
図）に供給される。 効果付与回路の説明 図示の都合上、効果付与回路２０の詳細例は３
つの部分に分けて第１２図、第１３図、第１４図
に示されている。各図は第２図の回路２０のブロ
ツク中に示されたように結合する。効果付与回路
２０では、アタツクピツチコントロール、デイレ
イビブラート、アフタータツチビブラート、及び
ノーマルビブラートのための変調信号を夫々形成
する処理、及びスラー効果のために単音モードの
押圧鍵キーコードMKCを変調する処理、を実行
する。尚、スラー効果はこの発明とは直接関係な
いため、スラー効果に関連する回路は第１２図乃
至第１４図ではほぼ省略してある。まず、アタツ
クピツチ及びビブラートのための変調信号を形成
する部分について説明する。 効果付与回路２０は、第１３図に示す４つの演
算器CUL１，CUL２，CUL３，CUL４を含んで
いる。各演算器CUL１〜CUL４は、システムク
ロツクパルスφ₁，φ₂によつてシフト制御される
16ステージ／１ビツトの直列シフトレジスタ１６
２，１６３，１６４，１６５と、１ビツト分の全
加算器１６６，１６７，１６８，１６９と、演算
及び記憶動作制御用の論理回路１７０〜１９６
（アンド回路）、１９７〜２０４（オア回路）とを
夫々具えており、シリアル演算を行なう。演算器
CUL２は変調信号の瞬時値を示すデータVALを
求めるものである。演算器CUL１は変調信号の
周波数を示すデータを繰返し演算して演算器
CUL２における演算タイミングを示す信号を発
生するものである。演算器CUL３は変調信号の
エンベロープ（深さ）の瞬時値を示すデータ
ENVを求めるものである。このデータENVを所
定ビツトシフトして変調信号の変化幅を示す微小
値△ENVとして利用する。演算器CUL２におい
て、この変化幅△ENVを演算器CUL１からのタ
イミング信号に応じて繰返し演算することにより
変調信号の瞬時値を示すデータVALを求める。
演算器CUL４は、後述するように多目的に使用
される。 第１５図ａは、アタツクピツチ、デイレイビブ
ラート、ノーマルビブラートにおける変調信号及
びそのエンベロープ（深さ）の一例を示すもので
ある。この図を参照して変調信号の形成法の概略
を説明する。第１５図ａの横軸は時間、たて軸は
正規周波数（０セント）からのピツチずれをセン
ト値によつて示す。 アタツクピツチの初期値は負の値（正規周波数
の低音側のピツチずれ）「−APiS」である。この
アタツクピツチ初期値の絶対値「APiS」は、レ
ジスタ１０８（第７図）から与えられるアタツク
ピツチ初期値設定データAPIにROM２２（第２
図）から与えられる音色に対応したアタツクピツ
チ初期値係数APSを乗算したものである。前述
の通り、データAPIは鍵のイニシヤルタツチに対
応したものであるので、アタツクピツチ初期値
APiSはイニシヤルタツチに応じて制御されるこ
とになる。アタツクピツチにおけるエンベロープ
の初期値もアタツクピツチ初期値APiSと同じで
ある。演算器CUL３（第１３図）にエンベロー
プ瞬時値ENVの初期値としてAPiSをプリセツト
し、以後、この初期値APiSを下位桁にｎピツト
シフト（2^-n倍）した微小値△APiSを、ROM２
２（第２図）から与えられる音色に対応したアタ
ツクピツチエンベロープレートデータAPERに応
じた時間間隔で繰返し減算することにより、徐々
に減衰するエンベロープの瞬時値ENVが求めら
れる。演算器CUL４で上記エンベロープレート
データAPERを規則的にアキユムレートし、その
最上位ビツトからのキヤリイアウト信号の発生タ
イミングによつて演算器CUL３における上記減
算の繰返し時間間隔を定める。△APiSはイニシ
ヤルタツチに対応したものであるので、アタツク
ピツチのエンベロープもイニシヤルタツチに応じ
て制御されることになる。一方、演算器CUL２
では、変調信号瞬時値VALの初期値として「−
APiS」をプリセツトし、エンベロープ瞬時値
ENVを下位桁にｎビツトシフト（2^-n倍）した微
小値△ENVを、ROM２２（第２図）から与えら
れる音色に対応したアタツクピツチレートデータ
APRに応じた時間間隔で繰返し加算もしくは減
算することにより、変調信号の瞬時値VALを求
める。VALの初期値は負の値「−APiS」である
ので、初めは加算を行ない、VALを徐々に大き
くする。値VALが値ENVに達したとき減算に切
換える。以後、加算と減算を交互に行ない、エン
ベロープ値ENVの範囲内で値VALが繰返し折返
すようにする。演算器CUL１で上記レートデー
タAPRを規則的にアキユムレートし、その最上
位ビツトからのキヤリイアウト信号の発生タイミ
ングによつて演算器CUL２における上記加算ま
たは減算の時間間隔を定める。エンベロープ値
ENVが０セントになつたときアタツクピツチコ
ントロールが終了する。 アタツクピツチあるいはスラーが終了したとき
演算器CUL４でデイレイビブラート開始までの
時間がカウントされる。このカウント時間が、レ
ジスタ１０４（第７図）に記憶されたデイレイビ
ブラート開始時間DELに一致すると、デイレイ
ビブラートが開始する。 デイレイビブラートにおけるエンベロープ（深
さ）は０セントから始まり、レジスタ１０２（第
７図）から与えられるビブラート深さデータ
VBDに対応するセント値まで徐々に増大する。
演算器CUL３では、深さデータVBDを下位桁に
ｎビツトシフトした微小値△VBDを、レジスタ
１０４（第７図）から与えられるデイレイビブラ
ートエンベロープレートデータDVERに応じた
時間間隔で繰返し加算することにより、徐々に増
大するエンベロープ瞬時値ENVを求める。上記
エンベロープレートデータDVERに対応する値
が演算器CUL４でアキユムレートされ、そのキ
ヤリイアウト信号によつて演算器CUL３におけ
る計算時間間隔が設定される。一方、演算器
CUL２では、エンベロープ瞬時値ENVをシフト
した微小値△ENVを、レジスタ１０１（第７図）
から与えられるビブラートレートデータVBRに
応じた時間間隔で繰返し加算または減算すること
により、変調信号の瞬時値VALを求める。上記
レートデータVBRは演算器CUL１でアキユムレ
ートされ、そのキヤリイアウト信号によつて演算
器CUL２における計算時間間隔が設定される。 演算器CUL３のエンベロープ瞬時値ENVが深
さデータVBDに対応するセント値に達するとデ
イレイビブラートが終了し、ノーマルビブラート
に移行する。ノーマルビブラートにおいては、演
算器CUL３で深さデータVBDに対応する一定の
エンベロープ値ENVを保持し、演算器CUL１，
CUL２では上述のデイレイビブラートのときと
同じ処理を行なう。第１５図ａには示してない
が、アフタータツチビブラートにおいては、演算
器CUL３のエンベロープ値ENVをレジスタ１０
３（第７図）から与えられるアフタータツチビブ
ラート深さデータKVBDに対応する値とし、デ
イレイビブラートあるいはノーマルビブラートの
ときと同じように演算器CUL１，CUL２を動作
させる。尚、この実施例では、ノールビブラート
あるいはアフタータツチビブラートが奏者によつ
て選択された場合はデイレイビブラートはかから
ないようになつている。また、この実施例では、
第１５図ａに示されているように、デイレイビブ
ラート、ノーマルビブラート及びアフタータツチ
ビブラートのときのピツチずれの深さは高音側と
低音側とでは非対称になつている。すなわち、高
音側の深さVBDに対して低音側の深さは１／２ VBDとなつている。このような非対称の深さ設
定は、自然楽器に近い、好ましいビブラートをも
たらす。 第１３図の各演算器CUL１〜CUL４において、
シリアル演算は第１乃至第16タイムスロツトの間
で行なわれる。各レジスタ１６２〜１６５内の16
ビツトのデータは第１乃至第16タイムスロツトの
間で最下位ビツトから順番に出力される。各ビツ
トのシリアル演算結果は第１乃至第16タイムスロ
ツトの間で加算器１６６〜１６９から出力され、
各レジスタ１６２〜１６５に取り込まれる。こう
してレジスタ１６２〜１６５内のデータは16タイ
ムスロツト毎に循環する。第16タイムスロツトに
おける最上位ビツトの演算によるキヤリイアウト
信号が第17タイムスロツトにあらわれる最下位ビ
ツトデータに加算されないようにするために、加
算器１６６〜１６９のキヤリイアウト出力C₀＋
１を入力Ciに与えるためのアンド回路１７０，１
７５，１８３，１９１に信号１７３２が加えら
れる。この信号１７３２は信号１７ｙ３２の反
転信号であり、第17タイムスロツトで“０”、そ
れ以外のタイムスロツトで“１”である。 第１３図において、各シフトレジスタ１６２〜
１６５の各ステージ内に記された数字は、第１タ
イムスロツト及び第17タイムスロツトのときの各
ステージ内のデータの重みを示すものである。
夫々の重み表示の単位は、レジスタ１６２が
「Hz」、１６３及び１６４が「セント」、１６５の
上側が「Hz」、下側が「ms」である。レジスタ１
６２の上側の重み表示は、演算器CUL１をアタ
ツクピツチレートデータAPRのアキユムレート
に用いるときの重みを示す。例えば第７ステージ
の「１」は１Hzの重みを示す。レジスタ１６２の
下側の重み表示は、演算器CUL１をビブラート
レートデータVBRのアキユムレートに用いると
きの重みを示す。例えば第７ステージの「4/3」
は４／３Hzを示す。アタツクピツチのときとビブラ ートのときとで重みが異なる理由は、ビブラート
のときは前述の非対称形の深さ設定を行なうため
である。レジスタ１６５の上側の重み表示は演算
器CUL４をエンベロープレートデータAPER，
DVER（更にSLR）のアキユムレートに用いると
きの重みを示す。下側の重み表示は演算器CUL
４をデイレイビブラート開始時間のカウントに用
いるときの重みを示す。レジスタ１６３の第１ス
テージの「Ｓ」はサインビツトを示す。変調信号
の瞬時値VALは負の値にもなるので、正負を区
別するためにサインビツトＳが存在する。尚、負
の値は２の補数で表わされる。次に各制御の詳細
を説明する。 (1) アタツクピツチコントロール 第１３図の各演算器CUL１〜CUL４の動作
を制御するために第１４図に遅延フリツプフロ
ツプ２２２〜２２７が設けられている。これら
のフリツプフロツプ２２２〜２２７は、信号１
Ｔ８（第５図）のタイミングで入力信号を取り
込み１７Ｔ２４（第５図）のタイミングで出力
状態を切換えるものである。これらのフリツプ
フロツプのうち、２２２，２２３及び２２５が
アタツクピツチコントロールのときに動作す
る。 前述の通り、アタツクピツチコントロールを
行なうべき条件が成立したとき、イニシヤルセ
ンシング信号ISの立下りに対応してアタツクピ
ツチスタート信号ASが単音キーアサイナ１４
Ａ（第４図）から出力される。このアタツクピ
ツチスタート信号ASは第１４図のアンド回路
２１１に加わると共にインバータ２１４で反転
される。インバータ２１４の出力はアンド回路
２０５〜２０９，２１２に加わる。第１６図に
示すように、イニシヤルセンシング信号ISは第
16タイムスロツトで立下り、アタツクピツチス
タート信号ASはその直後の第17タイムスロツ
トから次の第16タイムスロツトまでの32タイム
スロツトの間“１”となる。信号ASに対応し
てアンド回路２１１の出力が“１”となり、オ
ア回路１，４，６及び７に与えられる。オア回
路４の出力はフリツプフロツプ２２５に与えら
れる。信号ASが立上つたときから32タイムス
ロツト後にフリツプフロツプ２２５の出力が
“１”に立上り、以後、アンド回路２１０及び
オア回路４を介して自己保持される。このフリ
ツプフロツプ２２５の状態をAPQなる符号で
示す。オア回路４の出力がAPQ信号に相当す
る。APQ信号が“１”のとき、効果付与回路
２０（第１２〜１４図）内の各回路に対してア
タツクピツチコントロールを実行するよう指示
する。 オア回路１の出力はフリツプフロツプ２２２
で32タイムスロツト遅延され、USET（アツプ
セツト）信号として出力される。オア回路７の
出力はインバータ２２８で反転されて信
号として利用されると共に、遅延フリツプフロ
ツプ２２３で32タイムスロツト遅延される。こ
のフリツプフロツプ２２３の出力はインバータ
２２９で反転され、信号として利用され
る。また、アンド回路２１１の出力はAPSET
信号として利用される。 従つて、アタツクピツチスタート信号ASに
もとづいて発生される各信号APQ、USET、
SET、、APSETの状態は第１６図のよ
うになる。また、第１５図ｂには上記各信号の
状態を第１５図ａのタイムスケールに合わせて
示したものが示されている。 信号は第１３図のアンド回路１７４，
１７７〜１８０，１８２，１８４〜１８７，１
９０，１９６に加えられ、各演算器CUL１〜
CUL４の古いデータをクリアする。USET信
号は第１３図のオア回路２３０を介して遅延フ
リツプフロツプ２３１に加えられる。このフリ
ツプフロツプ２３１は第１４図のフリツプフロ
ツプ２２２〜２２７と同様に信号１Ｔ８，１７
Ｔ２４によつて制御される。このフリツプフロ
ツプ２３１の内容はアンド回路２３２または２
３３を介して自己保持される。初めはアンド回
路２３２が動作可能となつており、USET信号
によつてフリツプフロツプ２３１に取り込まれ
た“１”が該フリツプフロツプ２３１で自己保
持される。このフリツプフロツプ２３１で保持
している信号UPQは演算器CUL２の加減算方
向を指示するものであり、UPQが“１”のと
きはアツプカウントＵを指示し、“０”のとき
はダウンカウントＤを指示する。 信号は第１３図における比較器COM
１の出力用アンド回路２３４，２３５及び第１
４図における比較器COM２の出力用アンド回
路２３６，２３７に入力される。第１４図の各
フリツプフロツプ２２４〜２２７の状態切換え
が比較器COM１，COM２によつて制御される
ようになつているため、これらのフリツプフロ
ツプ２２４〜２２７に“１”をセツトしたばか
りのときは比較出力を禁止するためである。 APQ信号は第１４図のアンド回路２４０，
２４４及び第１３図のアンド回路１７１，１８
４，１８５，１８６，１９４，２１７に与えら
れる。アタツクピツチの場合は、このAPQ信
号が入力されたこれらのアンド回路によつて演
算器CUL１〜CUL４及び比較器COM１，
COM２が制御される。 APSET信号は第１３図のアンド回路１７
６，１８１，１８８に入力される。この
APSET信号は演算器CUL２及びCUL３にアタ
ツクピツチ初期値をロードするためのものであ
る。尚、第１４図のオア回路６にはアンド回路
２０５〜２１３の出力がすべて入力されてお
り、アタツクピツチあるいはデイレイビブラー
トあるいはスラーの処理をしている間は常に
“１”を出力する。このオア回路６の出力信号
ANYQが第１３図のアンド回路１９０に入力
されており、演算器CUL３における時間的に
変化するデータENVの演算を可能にしている。 前述の通り、第７図のレジスタ１０８では、
イニシヤルセンシング信号ISの立下り直後の第
25乃至第32タイムスロツトの間でイニシヤルタ
ツチ検出データをロードする。このレジスタ１
０８の５ステージ目からアタツクピツチ初期値
設定データAPIがとり出され、第１２図のアン
ド回路２４８に与えられる。信号１Ｔ５ｙ８の
タイミングでアンド回路２４８を可能にするこ
とにより1.2セント乃至19セントの重みの５ビ
ツト（第７図１０８参照）だけを選択する。こ
のデータAPIを２段の遅延フリツプフロツプ２
４９で２タイムスロツト遅延したものをアンド
回路２５０に入力し、１タイムスロツト遅延し
たものをアンド回路２５１に入力し、遅延して
いないものをアンド回路２５２に入力する。
ROM２２（第２図）から与えられる係数デー
タAPSは２ビツトAPS₁，APS₂であり、これ
を第17タイムスロツトに同期してラツチ回路２
５３にラツチする。ラツチ回路２５３の２ビツ
ト出力はその値“11”または“10”または
“01”をデコードする形式で各アンド回路２５
０〜２５２に与えられ、３通りの状態のデータ
APIのいずれかを選択する。こうして、データ
APIが係数データAPS₁，APS₂に応じてシフト
され、オア回路２５４を介してアタツクピツチ
初期値データAPiSが得られる。このデータ
APiSは第１６図に示すように例えば第１乃至
第８タイムスロツトの間では第１乃至第７タイ
ムスロツトの間の７タイムスロツトにおいて有
効値があらわれる。前述の通り、係数データ
APS，APS₁，APS₂は音色に対応するもので
ある。従つて、データAPIをAPSによつてスケ
ーリングすることによりアタツクピツチコント
ロールのかかり具合が選択された音色に応じて
制御されることになる。もしアタツクピツチを
付与しない音色が選択された場合はAPS₁，
APS₂が“00”であり、アンド回路２５０，２
５１，２５２がすべて不能化され、初期値デー
タAPiSはオール“０”となり、アタツクピツ
チが禁止される。 初期値データAPiSは第１３図のアンド回路
１８８に与えられると共に、インバータ２５５
で反転されてアンド回路１８１及び１８５に入
力される。アンド回路１８８はAPSET信号発
生時に信号９Ｔ１６（第５図）のタイミングで
データAPiSを通過し、オア回路２０３及び加
算器１６８の入力Ｂを介してシフトレジスタ１
６４にロードする。従つて、第17タイムスロツ
トにおけるレジスタ１６４の各ステージの重み
は図のようになる。APSET信号が立下るのと
入れ替わりに信号が立上り、アンド回路
１９０を介してレジスタ１６４の初期値APiS
がホールドされる。こうして、エンベロープ瞬
時値データENVとしてアタツクピツチ初期値
APiSが演算器CUL３（レジスタ１６４）にプ
リセツトされる。 アンド回路１８１はAPSET信号発生時に信
号９Ｔ１６のタイミングで反転データを
通過し、オア回路２００を介して加算器１６７
の入力Ｂに与える。APSET信号発生時は、信
号９ｙ３２のタイミングでアンド回路１７６か
ら“１”が出力され、オア回路１９８を介して
加算器１６７の入力Ciに与えられる。信号９ｙ
３２は、信号９Ｔ１６のタイミングで選択され
る反転データの最下位ビツトのタイミン
グを示しており、加算器１６７では反転データ
APiSに「１」を加算して、初期値データAPiS
の２の補数を求める演算を行なう。こうして２
の補数で表わされた負の初期値データ「−
APiS」が変調信号瞬時値VALとして演算器
CUL２（レジスタ１６３）にプリセツトされ
る。 演算器CUL４では、ROM２２（第２図）か
ら与えられるアタツクピツチエンベロープレー
トデータAPERがアンド回路１９４に入力され
る。このデータAPERは第17タイムスロツト乃
至第１６タイムスロツトのシリアル演算１サイ
クルに同期してシリアルに与えられるものとす
る。APQ信号の発生中は、このデータAPER
がアンド回路１９４、オア回路２０４を介して
加算器１６９の入力Ａに繰返し与えられる。ま
た、加算器１６９の出力Ｓを16タイムスロツト
遅延させたシフトレジスタ１６５の出力
ERDTが信号の発生中は常にアンド回路
１９６を介して加算器１６９の入力Ｂに与えら
れる。従つて、データAPERが演算器CUL４
で繰返し加算される。16ビツトの演算器CUL
４のモジユロ数は2¹⁶であり、2¹⁶／APER回の
加算が行なわれる毎に最上位ビツトからキヤリ
イアウト信号が発生する。加算器１６９のキヤ
リイアウト出力C₀＋１はラツチ回路２５６に
入力される。ラツチ回路２５６は信号１７Ｔ３
２Ｓによつてラツチ制御される。最上位ビツト
の演算タイミングは第16タイムスロツトである
ため、最上位ビツトのキヤリイアウト信号は１
タイムスロツト遅れの第17タイムスロツトで出
力C₀＋１から出力される。従つて、第17タイ
ムスロツトで発生する信号１７ｙ３２Ｓによつ
てラツチ制御することにより、ラツチ回路２５
６では演算器CUL４の最上位ビツトのキヤリ
イアウト信号32タイムスロツトの間保持され
る。 尚、演算器CUL１〜CUL４のシリアル演算
タイミングは第１７図ａのようになつている。
各レジスタ１６２〜１６５にストアされる16ビ
ツトデータの最下位ビツト（LSB）から最上
位ビツト（MSB）までのシリアル演算が第１
乃至第16タイムスロツトで順次行なわれる。次
の第17乃至第32タイムスロツトでは演算は行な
われず、演算結果が循環保持される。信号９Ｔ
１６のタイミングで選択された前述の初期値
「−APiS」、「APiS」は、第１７図ｂに示すよ
うに第９乃至第16タイムスロツトにおいて上位
８ビツトの重みで各演算器CUL２，CUL３に
ロードされたことになる。 ラツチ回路２５６で32タイムスロツト幅に拡
大されたキヤリイアウト信号は演算器CUL３
のアンド回路１８４，１８５，１８６に入力さ
れる。これらのアンド回路１８４，１８５，１
８６はAPQ信号及び信号によつて可能化
されている。アンド回路１８５はインバータ２
５５から与えられるアタツクピツチ初期値
APiSの反転データを信号１Ｔ８のタイミ
ングで選択し、オア回路２０２を介して加算器
１６８の入力Ａに与える（第１７図ｃ参照）。
アンド回路１８４は信号１ｙ３２のタイミング
でオア回路２０１を介して加算器１６８の入力
Ciに“１”を与える（第１７図ｃ参照）。その
結果、信号１Ｔ８のタイミングで選択した反転
データの最下位ビツト（第１タイムスロ
ツトのタイミング）に１が加算され、APiSの
２の補数すなわち−APiSが求まる（第１７図
ｃ参照）。アンド回路１８６は信号９Ｔ１６の
タイミングでオア回路２０２を介して加算器１
６８の入力Ａに“１”を与える（第１７図ｃ）。
その結果、第１乃至第８タイムスロツトの「−
APiS」に対して第９乃至第16タイムスロツト
でオール“１”が追加され、APiSを８ビツト
下位にシフトした（2^-8倍した）微小値△APiS
の２の補数「−△APiS」が求まる。 アンド回路１９０、オア回路２０３及び加算
器１６８の入力Ｂを介して循環するシフトレジ
スタ１６４のデータENVに対して上記微小値
「−△APiS」が加算される（△APiSが減算さ
れる）。この加算は演算器CUL４の最上位ビツ
トからキヤリイアウト信号が１回発生する毎に
１回の割合いで実行される。当初、データ
ENVとしてはアタツクピツチ初期値APiSがプ
リセツトされる。従つて、演算器CUL４のキ
ヤリイアウト信号が発生する毎にAPiSから△
APiSを順次減算していつたものがデータENV
の現在値である。△APiSを１回減算する時間
間隔は演算器CUL４でアキユムレートするデ
ータAPERの値に応じて定まる。前述の通り、
演算器CUL４で2¹⁶／APER回の加算が行なわ
れる毎にキヤリイアウト信号がラツチ回路２５
６にラツチされるので、演算器CUL３で△
APiSを１回減算する時間間隔は「16μs×2¹⁶／
APER」である。例えば、データAPERの値を
Hzで示せば、CUL４のモジユロ数2¹⁶のHz表示
が64（＝2¹⁶×１／1024）Hzであるため、 64（Hz）／APER（Hz）回の加算が行なわれる毎に演算器 CUL４からキヤリイアウト信号が発生し、△
APiSの計算周期は「16μs×64（Hz）／APER
（Hz）」と表わせる。以上のようにして、第１５
図ａのアタツクピツチ部分に示すように徐々に
減少するエンベロープデータENVが演算器
CUL３で求まる。 一方、演算器CUL１のアンド回路１７１に
はROM２２（第２図）からアタツクピツチレ
ートデータAPRが与えられており、APQ信号
の発生中はこのデータAPRが加算器１６６の
入力Ａに常に加えられる。前述のデータAPER
と同様に、このデータAPRも、第17乃至第16
タイムスロツトのシリアル演算１サイクルに同
期してシリアルに与えられるものである。ま
た、信号の発生中は、加算器１６６の出
力Ｓを16タイムスロツト遅延したシフトレジス
タ１６２の出力がアンド回路１７４を介して加
算器１６６の入力Ｂに常に与えられる。従つ
て、データAPRが演算器CUL１で16μs（32タイ
ムスロツト）毎にアキユムレートされる。この
アキユムレートによつて生じる最上位ビツトの
キヤリイアウト信号は信号１７ｙ３２Ｓのタイ
ミングでラツチ回路２５７にラツチされ、32タ
イムスロツト幅に拡張される。演算器CUL１
の最上位ビツトからキヤリイアウト信号が発生
する時間間隔は前述と同様に「16μs×2¹⁶／
APR」である。APRをHz表示に置換えれば、
モジユロ数2¹⁶のHz表示が128（＝2¹⁶×１／512）Hz のため「16μs×128（Hz）／APR（Hz）」と表わ
せる。 ラツチ回路２５７の出力は演算器CUL２の
アンド回路１７７〜１８０に与えられる。これ
らのアンド回路１７７〜１８０は信号に
よつて可能化される。アンド回路１７７〜１７
９はダウンカウント（減算）用であり、UPQ
信号をインバータ２５８で反転した信号が与え
られる。アンド回路１８０はアツプカウント用
であり、UPQ信号が与えられる。前述の通り、
初めはUSET信号によつてUPQ信号が“１”
にセツトされており、アンド回路１８０が動作
可能となつている。アンド回路１８０にはシフ
トレジスタ１６４の９ステージ目の出力△
ENVが与えられており、これを信号１Ｔ８の
タイミングで選択し、オア回路１９９を介して
加算器１６７の入力Ａに与える。 第１タイムスロツトのときレジスタ１６４の
各ステージの重みは図中に示すようになつてい
るので、信号１Ｔ８によつて第１乃至第８タイ
ムスロツトの間でレジスタ１６４の第９ステー
ジの出力△ENVを選択することにより、デー
タENVの８ビツト目から15ビツト目までの重
みのデータを７ビツト下位にシフトしたものを
選択することができる。すなわち、第１乃至第
８タイムスロツトの間でアンド回路１８０で選
択されるデータ△ENVは演算器CUL３のエン
ベロープデータENVを７ビツト下位にシフト
した（2^-7倍した）微小値である。このシフト
状態を図に示すと第１７図ｄのようになる。す
なわち、演算器CUL３では第８乃至第15タイ
ムスロツトのタイミングでシリアル演算される
重みをもつているデータENVの上位８ビツト
部分が、７タイムスロツト早く取り出されるこ
とにより７ビツト下位の第１乃至第８タイムス
ロツトの演算タイミングにシフトされて微小値
データ△ENVとなる。 演算器CUL２のデータVALは、アンド回路
１８２、オア回路２００、加算器１６７の入力
Ｂ及びシフトレジスタ１６３を介して循環して
おり、このデータVALに対して上記微小値△
ENVが加算される。この加算は演算器CUL１
の最上位ビツトからキヤリイアウト信号が１回
発生する毎に１回の割合いで行なわれる。当
初、データVALとしては負のアタツクピツチ
初期値「−APiS」がプリセツトされている。
従つて、この「−APiS」に対して△ENVが順
次加算され、第１５図ａのアタツクピツチ部分
に示すようにデータVALの値が徐々に上昇す
る。△ENVを繰返し演算する時間間隔は、演
算器CUL１のキヤリイアウト信号の発生間隔
「16μs×2¹⁶／APR」であり、レートデータ
APRによつて定まる。 データVALは信号１Ｔ１６のタイミングで
アンド回路２１５を介して比較器COM１の入
力Ａに与えられる。演算器CUL２でアツプカ
ウントを行なつているときは、UPQ信号の
“１”によつてアンド回路２１６が可能化され
る。アンド回路２１６は信号１Ｔ１６のタイミ
ングでエンベロープデータENVを選択し、オ
ア回路２２１を介して比較器COM１の入力Ｂ
に与える。アツプカウント状態において、
VALがENVよりも小さいとき、すなわち変調
信号瞬時値VALがエンベロープ瞬時値ENVに
向つて上昇中のとき、比較器COM１では「Ａ
＜Ｂ」が成立し、アンド回路２３５に出力
“１”が与えられ、アンド回路２３４には出力
“０”が与えられる。尚、アンド回路２３４，
２３５の他の入力に与えられる信号は通
常は“１”である。アンド回路２３４の出力
“０”はインバータ２５９で反転され、アンド
回路２３２に“１”が与えられる。アツプカウ
ント状態では遅延フリツプフロツプ２３１の出
力は“１”であり、この出力“１”がアンド回
路２３２、オア回路２３０を介してフリツプフ
ロツプ２３１でホールドされている。VALが
ENVに到達し、比較器COM１で「Ａ＞Ｂ」が
成立すると、アンド回路２３４から“１”が出
力され、インバータ２５９の出力“０”によつ
てアンド回路２３２が動作不能となる。これに
よりフリツプフロツプ２３１がリセツトされ、
UPQ信号が“０”となり、演算器CUL２がダ
ウンカウントモードとなる。尚、比較器COM
１（及び第１４図のCOM２）は信号１７ｙ３
２に同期して出力状態が切換わるようになつて
いる。 ダウンカウントモードにおいては、UPQ信
号を反転したインバータ２５８の出力“１”に
よつてアンド回路１７７，１７８，１７９が動
作可能となる。これらのアンド回路１７７，１
７８，１７９は、演算器CUL２で利用する加
数△ENVを２の補数に変換する働きをする。
データ△ENVをインバータ２６０で反転した
もの（△）がアンド回路１７９に与えら
れ、信号１Ｔ８のタイミングで加算器１６７の
入力Ａに与えられる。信号１Ｔ８は前述の通
り、データENVを７ビツトシフトした微小値
△ENVを得るために寄与する。アンド回路１
７７は信号１ｙ３２のタイミングで加算器１６
７の入力Ciに“１”を与え、反転データ△
ENVの最下位ビツトに１を加算するためのも
のである。アンド回路１７８は、信号９Ｔ１６
のタイミングで加算器１６７の入力Ａに８タイ
ムスロツト分の“１”を与えるためのものであ
る。こうして、第１乃至第16タイムスロツトに
おいて微小値△ENVの２の補数「−△ENV」
が得られる（第１７図ｅ参照）。 ダウンカウントモードにおいては、演算器
CUL１の最上位ビツトのキヤリイアウト信号
が発生する毎に、演算器CUL２においてデー
タVALに「−△ENV」を加算することによ
り、事実上、VALから△ENVを減算する。従
つて、第１５図ａに示すように、データVAL
はエンベロープデータENVに対応する頂点に
達した後、上昇時と同じレートで徐々に下降す
る。 ダウンカウントモードでは、アンド回路２１
６が動作不能となり、アンド回路２１７，２１
８，２１９が動作可能となる。アタツクピツチ
の場合は、アンド回路２１７，２１８，２１９
のうち２１７だけがAPQ信号によつて可能化
される。演算器CUL３のレジスタ１６４から
出力されるエンベロープデータENVが信号１
Ｔ１６のタイミングでアンド回路２１７を通過
し、オア回路２２０を介して補数回路２６１に
与えられる。変調信号瞬時値VALが下降して
いるときは負の領域でこのVALを折返すので、
エンベロープデータENVを負の値に変換する
ためにこの補数回路２６１が設けられている。
補数回路２６１は、信号１Ｔ１６のタイミング
（第１乃至第16タイムスロツト）で送り込まれ
るエンベロープデータENVの２の補数を求め、
これをオア回路２２１を介して比較器COM１
の入力Ｂに与える。データVALの下降中は、
「VAL＞−ENV」であるため比較器COM１の
「Ａ＜Ｂ」は成立せず、ダウンカウントモード
が保持される。データVALがデータENVの負
の値（−ENV）に到達すると、比較器COM１
では「Ａ＜Ｂ」が成立し、アンド回路２３５に
“１”が与えられる。このアンド回路２３５の
出力“１”はアンド回路２３３に与えられる。
ダウンカウントモードのときは、遅延フリツプ
フロツプ２３１の出力“０”を反転したインバ
ータ２６２の出力“１”によつてアンド回路２
３３が可能化されている。従つて、比較器
COM１で「Ａ＜Ｂ」が成立したときアンド回
路２３３から“１”が出力され、フリツプフロ
ツプ２３１にロードされる。また、比較器
COM１の「Ａ＞Ｂ」出力は“０”となり、イ
ンバータ２５９からアンド回路２３２に“１”
が与えられる。従つて、フリツプフロツプ２３
１の出力“１”はアンド回路２３２を介して自
己保持される。こうして、UPQ信号が“１”
となり、演算器CUL２はアツプカウントモー
ドに切換わる。 以上のようにして、データVALはデータ
ENVによつて示されたエンベロープの範囲内
で上昇と下降を繰返し、第１５図ａのアタツク
ピツチ部分に示すように徐々に減衰する変調信
号VALが得られる。 一方、演算器CUL３のエンベロープデータ
ENVは第１４図のアンド回路２３８及び２４
０に供給される。比較器COM２の制御用アン
ド回路のうち２４０と２４４にAPQ信号が与
えられており、データENVはアンド回路２４
０及びオア回路２４６を介して入力Ａに与えら
れる。アンド回路２４４の他の入力にはタイミ
ング信号８ｙ３２が与えられており、第８タイ
ムスロツト毎に比較器COM２の入力Ｂに“１”
が与えられる。第１３図に示すレジスタ１６４
の重み表示から明らかなように、エンベロープ
データENVにおける第８タイムスロツトの重
みは0.6セントである。従つて、第８タイムス
ロツトに対応して“１”を入力することは、比
較器COM２の入力Ｂに0.6セントを示すデータ
を入力することを意味する。従つて、比較器
COM２ではエンベロープの現在のセント値を
示すデータENV（入力Ａ）と0.6セント（入力
Ｂ）とを比較する。尚、当初にレジスタ１６４
（第１３図）にロードされるデータAPiSの最下
位ビツトの重みが1.2セントであるため、0.6セ
ントとはこの回路では事実上の０セントを意味
する。 データENVがまだ0.6セントに達していない
ときは、比較器COM２では「Ａ＞Ｂ」が成立
し、「Ａ≦Ｂ」の出力は“０”である。この出
力“０”がアンド回路２３７からインバータ２
６３に与えられ、インバータ２６３の出力
“１”によつてアンド回路２１０が可能化され、
APQ信号がホールドされている。 データENVが0.6セント以下（すなわち０セ
ント）になると、比較器COM２で「Ａ≦Ｂ」
が成立し、アンド回路２３７の出力が“１”と
なる。これは、アタツクピツチのための深さ設
定用エンベロープが０セントになつたこと、す
なわちアタツクピツチが終了したこと、を意味
する。アンド回路２３７の出力“１”によりイ
ンバータ２６３の出力が“０”となり、アンド
回路２１０が動作不能となる。従つて、APQ
信号が“０”となり、アタツクピツチコントロ
ールが終了する。尚、データENVは初期値
APiSを８ビツト下位シフトした値△APiSをこ
の初期値APiSから順次減算したものであるの
で、2⁸回減算したとき丁度０となる。 (2) デイレイビブラート アンド回路２３７の出力はアンド回路２０８
にも与えられる。アンド回路２０８は、フリツ
プフロツプ２２５の出力APQによつてアタツ
クピツチ制御中可能化されており、アタツクピ
ツチ終了時に前記アンド回路２３７の出力が
“１”となつたとき条件が成立して“１”を出
力する。このアンド回路２０８の出力“１”は
オア回路３，６，７に入力される。オア回路３
の出力“１”によつてフリツプフロツプ２２６
に“１”がロードされる。このフリツプフロツ
プ２２６の“１”はアンド回路２０７、オア回
路３を介してホールドされる。このフリツプフ
ロツプ２２６の状態をDELQなる符号で示す。
オア回路３の出力がDELQ信号である。DELQ
信号が“１”のときデイレイビブラート開始時
間のカウントを行なう。このDELQ信号を第１
５図ａに対応したタイムスケールで第１５図ｂ
に示す。 アンド回路２０８の出力がオア回路７に与え
られているので、前述のAPQ信号の立上りの
ときと同様に（第１６図参照）、DELQ信号の
立上りの32タイムスロツトにおいて信号
が“０”となり、その次の32タイムスロツトに
おいて信号が“０”となる。 尚、アフタータツチビブラート選択スイツチ
KVBS及びノーマルビブラート選択スイツチ
NVBSの出力がオア回路２６４を介してラツ
チ回路２６５にラツチされ、その出力をインバ
ータ２６６で反転した信号＋がデイレイビ
ブラート用のアンド回路２０５〜２０９に与え
られる。従つて、アフタータツチビブラートあ
るいはノーマルビブラートが選択されている場
合は信号＋が“０”となり、アンド回路２
０５〜２０９がすべて不能化され、デイレイビ
ブラートが禁止される。 また、特に詳しく説明しないが、スラー制御
が終了したときアンド回路２０９の条件が成立
し、前述のアンド回路２０８の条件が成立した
ときと全く同様にDELQ信号がセツトされる。
すなわち、アタツククピツチ終了時及びスラー
終了時にDELQ信号がセツトされる。 DELQ信号は第１３図の演算器CUL４のア
ンド回路１９３に入力される。このCUL４の
レジスタ１６５の古いデータは信号の
“０”によつて予じめクリアされる。DELQ信
号の発生中は演算器CUL４はタイマとして機
能する。すなわち、レジスタ１６５の各ステー
ジの重みは下側に示すように512ms、256ms等
の時間に対応している。アンド回路１９３の他
の入力には信号１ｙ３２が与えられており、こ
の信号１ｙ３２にもとづき第１タイムスロツト
において繰返し（16μs毎に）１が加算される。
従つて、第１タイムスロツトあるいは第17タイ
ムスロツトにおいてレジスタ１６５の第16ステ
ージから出力されるデータの重みが16μsであ
り、また第10ステージに来ているデータの重み
が約1ms（詳しくは1024μs）である。こうして、
DELQ信号の立上り時点からの時間経過に対応
して演算器CUL４の内容ERDTが逐次増加す
る。この演算器CUL４のカウントデータ
ERDTは第１４図のアンド回路２３９に入力
される。アンド回路２３９は、DELQ信号発生
中の信号１Ｔ１６のタイミングでデータ
ERDTを選択し、比較器COM２の入力Ａに与
える。 一方、第７図のレジスタ１０４の第８ステー
ジから取り出されるデイレイビブラート開始時
間データDELは、第１２図、第１３図を経由
して第１４図のアンド回路２４３に与えられ
る。アンド回路２４３は、DELQ信号発生中の
信号９Ｔ１６のタイミングでデータDELを選
択し、比較器COM２の入力Ｂに与える。８ビ
ツトのデータDELが16タイムスロツトの演算
タイミングのうち上位の重みの第９乃至第16タ
イムスロツトで選択されることにより、これら
のデータDELは第７図のレジスタ１０４に示
したような大きな重みをもつことになる。デー
タERDTの値がデータDELよりも小さいとき
は、比較器COM２で「Ａ＜Ｂ」が成立し、「Ａ
≧Ｂ」の出力は“０”であり、アンド回路２３
６からインバータ２６７に“０”が与えられ、
インバータ２６７の出力“１”がアンド回路２
０７に与えられる。従つてフリツプフロツプ２
２６のDELQ信号がアンド回路２０７を介して
ホールドされる。 データDELによつて設定された開始時間が
到来すると、ERDT≧DELとなり、比較器
COM２の「Ａ≧Ｂ」が成立し、アンド回路２
３６から“１”が出力される。インバータ２６
７の出力は“０”となり、アンド回路２０７が
動作不能にされ、DELQ信号が立下る。こうし
て、デイレイビブラート開始までの時間待ちが
終了する。 アンド回路２３６の出力はアンド回路２０６
に与えられる。アンド回路２０６はフリツプフ
ロツプ２２６の出力（DELQ）によつて上記時
間待ちの間可能化されており、上記時間待ち終
了時に前記アンド回路２３６の出力“１”に対
応して“１”を出力する。このアンド回路２０
６の出力はオア回路１，２，６，７に入力され
る。オア回路２の出力にもとづきフリツプフロ
ツプ２２７に“１”がロードされる。このフリ
ツプフロツプ２２７の“１”はアンド回路２０
５、オア回路２を介してホールドされる。この
フリツプフロツプ２２７の状態をDVBQなる
符号で示す。オア回路２の出力がDVBQ信号
である。DVBQ信号が“１”のときデイレイ
ビブラート用の変調信号を形成する。この
DVBQ信号を第１５図ａに対応するタイムス
ケールで第１５図ｂに示す。 アンド回路２０６の出力がオア回路１及び７
に加えられているので、前述のAPQ信号の立
上りのときと同様に（第１６図参照）、DVBQ
信号の立上りの32タイムスロツトにおいて
SET信号が“０”となり、その次の32タイム
スロツトにおいて信号が“０”となり、
かつUSET信号が“１”となる。USET信号の
“１”により、第１３図のフリツプフロツプ２
３１（UPQ信号）が“１”にセツトされる。
従つて、演算器CUL２は初めはアツプカウン
トモードに設定される。また、信号“０”
により第１３図の各演算器CUL１〜CUL４が
クリアされる。 デイレイビブラートにおける変調信号データ
VALの形成手順はアタツクピツチの場合とほ
ぼ同様に行なわれる。そこにおいて演算に使用
されるデータがアタツクピツチの場合と異な
る。 エンベロープデータENV計算のための計算
時間間隔を設定する演算器CUL４では、アン
ド回路１９２に与えられるデイレイビブラート
エンベロープレートデータDVER′をアキユム
レートする。このデータDVER′は第７図のレ
ジスタ１０４の第１ステージから出力されるデ
ータDVERにもとづき第１２図の回路で形成
される。 第１２図において、データDVERはインバ
ータ２６８で反転され、ラツチ回路２６９及び
アンド回路２７０に入力される。アンド回路２
７０の出力及び信号９ｙ３２がオア回路２７１
で合成されて、データDVER′が得られる。こ
れらの回路２６８〜２７１は、データDVER
に対して逆特性のデータDVER′を作るための
ものである。この実施例では１個のデイレイビ
ブラート用ボリユームＶ４（第６図）によつて
デイレイビブラート開始時間DELとデイレイ
ビブラートエンベロープレートDVERの両方
を設定するようにしている。そのため、ボリユ
ームＶ４の設定値をそのまま用いると、開始時
間DELが長くなるほどエンベロープの傾きが
急になりデイレイビブラートの期時が短くなつ
てしまう。これは自然なデイレイビブラートに
反する。そのため、デイレイビブラート開始時
間データDELはボリユームＶ４の設定値をそ
のまま用いるが、エンベロープレートデータ
DVER′はボリユームＶ４の設定値DVERを逆
特性で変換したものを用い、開始時間DELが
長くなるほどエンベロープの傾きを緩やかにし
てデイレイビブラート期間が長くなるようにす
るのである。 データDVERは第７図のレジスタ１０４の
第１ステージから取り出されるため、第１タイ
ムスロツト乃至第８タイムスロツトにおけるこ
のデータDVERの重みは第１８図のようにな
る。すなわち、第１タイムスロツトで最上位ビ
ツト（１／４Hzの重み）があらわれ、第２乃至第 ８タイムスロツトで最下位ビツト（１／512）から ７ビツト目（１／８）までがあらわれる。第１８ 図の重み表示は第７図のレジスタ１０４の下側
の重み表示に対応している。第１２図におい
て、ラツチ回路２６９は信号１ｙ３２Ｓによつ
てラツチ制御されるものであり、第１タイムス
ロツトであらわれるデータDVERの最上位ビ
ツトMSB（１／４Hzの重み）の反転信号をラツチ する。このラツチ回路２６９の出力はアンド回
路２７０に与えられる。アンド回路２７０は、
ラツチ回路２６９に“１”がラツチされている
ときつまりデータDVERの最上位ビツトが
“０”のとき可能化され、信号２Ｔ８のタイミ
ングでデータDVERの反転データのう
ち最下位ビツト（１／512Hzの重み）から７ビツト 目（１／８Hzの重み）までのデータを選択する （第１８図参照）。アンド回路２７０で選択され
たデータはオア回路２７１を介して出力され
る。オア回路２７１では、アンド回路２７０で
選択されたデータの次に（上位に）第９タイム
スロツトにおいて信号９ｙ３２にもとづき
“１”を追加する（第１８図参照）。こうして、
第２乃至第９タイムスロツトの間で最下位ビツ
トから最上位ビツトまでの順で並んだデータ
DVER′が得られる。 ラツチ回路２６９に“０”がラツチされてい
るときつまりデータDVERの最上位ビツトが
“１”のときはアンド回路２７０が動作不能と
なり、第２乃至第８タイムスロツトにおけるデ
ータDVER′はオール“０”となる。この場合、
信号９ｙ３２のタイミングで“１”が与えられ
るだけであるので、データDVERが如何なる
値であろうと、データDVER′は常に
“10000000”である（第１８図参照）。 データDVER（DEL）の変化に対応するデー
タ，DVER′の状態を上位３ビツトにつ
き次表に示す。

【表】 上記表から明らかなように、データDVER
の最上位ビツトが“０”のときはデータ
DVER′はDVERの逆特性を示すが、最上位ビ
ツトが“１”のときは（つまりある程度以上大
きくなると）データDVER′は一定値（最小値）
を保持する。第２表の値の欄にはDVER′の値
が例示されている。DVER′がオール“１”の
ときはデイレイビブラートのエンベロープレー
トが約１／２Hzであり、DVER′が“10000000”の ときは１／４Hzである。つまり、デイレイビブラ ートのエンベロープレートは約１／２Hzから１／４Hz の範囲で制御可能（設定可能）である。約１／２ Hzのエンベロープレートによるデイレイビブラ
ート期間は約0.5秒であり、１／４Hzのエンベロー プレートによるデイレイビブラート期間は１秒
である。 以上の制御によつて、ボリユームＶ４の設定
値とデイレイビブラート開始時間データDEL
及びデイレイビブラートエンベロープレートデ
ータDVER′との関係、並びにボリユームＶ４
の設定値とデータDELにもとづく実際の開始
時間及びデータDVER′にもとづく実際のデイ
レイビブラート期間との関係は、第１９図のよ
うになる。横軸がボリユームＶ４の設定値、左
たて軸がデータDEL，DVER′の値、右たて軸
が時間長、を示す。「DEL」のカーブはボリユ
ームＶ４の設定値対データDELの値の関係を
示し、「DELの時間」のカーブはボリユームＶ
４の設定値対データDELにもとづく実際の開
始時間の関係を示し、両カーブは同特性であ
る。「DVER′」のカーブはボリユームＶ４の設
定値対データDVER′の値の関係を示し、
「DVER′の時間」のカーブはボリユームＶ４の
設定値対データDVER′にもとづく実際のデイ
レイビブラート期間の関係を示す。 第７図のレジスタ１０２の第６ステージから
出力されたビブラート深さデータVBDは第１
２図のアンド回路２７２に加わり、信号１Ｔ６
ｙ８（第５図参照）のタイミングで該アンド回
路２７２で選択され、ライン２７３を介して第
１３図のアンド回路１８７に加わる。アンド回
路２７２は、このデータVBDの有効値である
1.2セントから38セントまでの重みの６ビツト
データ（第７図のレジスタ１０２参照）だけを
選択し、不要の２ビツトを阻止するためのもの
である。第１３図のアンド回路１８７は
DVBQ信号及び信号によつて可能化され
ており、演算器CUL４のキヤリイアウト信号
がラツチ回路２５６にラツチされたとき、信号
１Ｔ８のタイミングでデータVBDを選択し、
加算器１６８のＡ入力に与える。データVBD
は、下位の演算タイミングである第１乃至第８
タイムスロツトで選択されて、演算に利用され
るので、演算器CUL３では事実上下位６ビツ
トの重みに対応する微小値△VBDを加算する
ことになる。すなわち、第７図のレジスタ１０
２におけるデータVBDの重み表示（1.2セント
乃至38セント）に比較して８ビツト下位にシフ
トした（2^-8倍した）微小値△VBDとして演算
器CUL３で利用される。このデータ△VBDは
演算器CUL４の最上位ビツトからキヤリイア
ウト信号が発生する毎に演算器CUL３で繰返
し加算される。 前述の通り、演算器CUL４の加算器１６９
にはアンド回路１９２を介してデータ
DVER′が第２乃至第９タイムスロツトにおい
て与えられる。従つて、演算器CUL４では１／４ Hzから１／512Hzまでの重みに対応する８ビツトの データDVER′を32タイムスロツト（16μs）毎
にアキユムレートする。因みに、この演算器
CUL４の最上位ビツトはレジスタ１６５の上
側の重み表示から明らかなように32Hzの重みを
もつ。この演算器CUL４のキヤリイアウト信
号にもとづき、演算器CUL３ではデータ△
VBDをデータDVER′すなわちDVERに対応す
る周期でアキユムレートする。こうして、第１
５図ａのデイレイビブラートの部分に示すよう
に、エンベロープデータENVが徐々に増加す
る。 第７図のレジスタ１０１の第４ステージから
導き出されたビブラートレートデータVBRは
第１２図のアンド回路２７４に与えられる。ア
ンド回路２７４は信号５Ｔ１２（第５図参照）
にもとづき第５乃至第12タイムスロツトの間で
データVBRを選択し、ライン２７５を介して
第１３図のアンド回路１７２に与える。第７図
のレジスタ１０１内の重み表示は第１タイムス
ロツトのときのものであり、第５タイムスロツ
トでは最下位の「１／24Hz」の重みのデータが第 ４ステージから出力される。従つて、ライン２
７５には、第５乃至第12タイムスロツトにおい
て、最下位ビツトから順に並んだ８ビツトのデ
ータVBRが与えられる。 アンド回路１７２はDVBQ信号によつてデ
イレイビブラート中可能化されており、データ
VBRは該回路１７２、オア回路１９７を介し
て加算器１６６の入力Ａに与えられる。第５タ
イムスロツトのときに加算器１６６からシフト
レジスタ１６２に与えられた重み「１／24Hz」の ビツトは第17（及び第１）タイムスロツトには
該レジスタ１６２の第12ステージまでシフトさ
れる。従つてビブラートレートデータVBRを
アキユムレートするときのシフトレジスタ１６
２内のデータの重みは各ステージブロツク内の
下側に示すようになる。演算器CUL１ではデ
ータVBRを32タイムスロツト（16μs）毎にア
キユムレートし、最上位ビツトのキヤリイアウ
ト信号をラツチ回路２５７にラツチする。デー
タVBRをHz表示で示せば、演算器CUL１の最
上位ビツトからキヤリイアウト信号が発生する
周期は、「16μs×512／３（Hz）×１／VBR（Hz）」と
表 わせる。512／３（＝2¹⁶×１／384）HzはCUL１のモ ジブロ数2¹⁶に対応するHz表示である。 ラツチ回路２５７に“１”がラツチされる
と、アタツクピツチの場合と同様にアンド回路
１７７〜１８０が可能化される。アツプカウン
トモードのときはアンド回路１８０を介してデ
ータ△ENVを選択し、演算器CUL２の内容
VALに該データ△ENVを加算する。デイレイ
ビブラートの場合、初めはアツプカウントモー
ドに設定されており、かつ演算器CUL２の内
容（VAL）はリセツトされているので、デー
タVALは０セントから正方向に向つて上昇す
る。このデータVALの１回の変化幅はエンベ
ロープデータENVを７ビツトシフトしたデー
タ△ENVであり、変化の時間間隔すなわちデ
ータ△ENVを演算器CUL２で繰返し加算する
周期はビブラートレートデータVBRに対応し
ている。 データVALの上昇中に演算器CUL２をアツ
プカウントモードからダウンカウントモードに
切換える制御は、アタツクピツチの場合と同様
に行なわれる。すなわち、アンド回路２１５及
び２１６を介して比較器COM１の入力Ａ及び
ＢにデータVALとENVを夫々入力し、「Ａ＞
Ｂ」が成立したときすなわちVALがENVに到
達したとき、フリツプフロツプ２３１のUPQ
信号をリセツトする。 UPQ信号が“０”となると、演算器CUL２
のアンド回路１７７，１７８，１７９が可能と
なり、アタツクピツチの場合と同様に、演算器
CUL１のキヤリイアウト信号がラツチ回路２
５７にラツチされる毎に「△ENV」を減算す
る（△ENVの２の補数を加算する）。これに伴
ない、データVALが徐々に下降する。下降時
のデータVALの変化幅及び時間間隔は上昇時
と同様、△ENV及びVBRによつて定まる。 デイレイビブラートのダウンカウントモード
においては、DVBQ信号とインバータ２５８
の出力によつてアンド回路２１８が可能化され
る。このアンド回路２１８にはシフトレジスタ
１６４の第15ステージの出力１／２ENVが与えら れており、信号１Ｔ１６のタイミングで該デー
タ１／２ENVを選択する。このデータ１／２ENVは 同じ信号１Ｔ１６のタイミング（第１〜第16タ
イムスロツト）でレジスタ１６４の第16ステー
ジから出力されるエンベロープデータENVの
１／２の値である。こうして、低域側（負のセン ト値）のエンベロープデータ（すなわちビブラ
ート深さ）として高域側（正）のデータENV
の１／２のデータ１／２ENVが用いられる。その結 果、第１５図ａのデイレイビブラート部分に示
すように高域側のビブラート深さと低域側のビ
ブラート深さを非対称（２対１）とすることが
できる。 アンド回路２１８で選択されたデータ１／２ ENVは補数回路２６１で２の補数に変換され、
負の値となる。比較器COM１では下降中のデ
ータVAL（Ａ入力）とデータ「−１／２ENV」 （Ｂ入力）とを比較し、「Ａ＜Ｂ」が成立したと
きフリツプフロツプ２３１の状態UPQをアツ
プカウントモードに切換える。 以上のようにして、データVALはデータ
ENV及び「−１／２ENV」によつて示されたエ ンベロープの範囲内で上昇と下降を繰返し、第
１５図ａのデイレイビブラート部分に示すよう
に徐々に深さが増す変調信号VALが得られる。 一方、第１４図の比較器COM２の入力Ａに
はDVBQ信号によつて可能化されたアンド回
路２３８を介して信号１Ｔ１６のタイミングで
エンベロープデータENVが与えられる。また、
入力ＢにはDVBQ信号によつて可能化された
アンド回路２４２を介して信号９Ｔ１６のタイ
ミングでライン２７３（第１２図、第１３図）
のビブラート深さデータVBDが与えられる。
この場合、比較器COM２ではデータENVと
VBDとが同じ重みで比較される。前述の通り、
データENVはデータVBDを８ビツト下位シフ
トした値△VBDを繰返し加算したものである
ので、2⁸回加算したときENVはVBDに一致す
る。 データENVがデータVBDの値にまだ到達し
ていないときは、比較器COM２で「Ａ＜Ｂ」
が成立し、「Ａ≧Ｂ」の出力は“０”である。
この出力“０”がアンド回路２３６からインバ
ータ２６７に与えられ、インバータ２６７の出
力“１”によつてアンド回路２０５が可能化さ
れ、DVBQ信号がホールドされる。 データENVがデータVBDの値に一致する
と、比較器COM２の「Ａ≧Ｂ」が成立し、ア
ンド回路２３６の出力が“１”となる。これに
よりインバータ２６７の出力が“０”となり、
DVBQ信号がリセツトされる。こうして、デ
イレイビブラートが終了する。 デイレイビブラートの終了後は自動的にノー
マルビブラートに移行する。 (3) ノーマルビブラート ノーマルビブラートの始まり方には２通りあ
り、１つはデイレイビブラート終了後自動的に
移行する場合と、もう１つはスイツチNVBS
（第１４図）によつて積極的にノーマルビブラ
ートを選択し、デイレイビブラートを行なわず
にノーマルビブラートのみを行なう場合であ
る。 ノーマルビブラート及び後述のアフタータツ
チビブラートは、第１４図のアンド回路２０５
〜２１３の全出力を入力したオア回路６の出力
信号ANYQが“０”のとき実行される。この
ANYQ信号は第１３図のアンド回路１９０に
加わると共にインバータ２７６で反転され、
ANYQ信号としてアンド回路１７３，１８９，
２１９に入力される。 第１４図において、デイレイビブラート終了
時は、前述の通り、アンド回路２３６から
“１”が出力されるが、この出力はDVBQ信号
をリセツトするためにのみ作用する。従つて、
DVBQ信号が“０”に立下ると同時にANYQ
信号が“０”となり、第１５図ｂに示すように
ANYQ信号が立上る。従つて、デイレイビブ
ラート終了後に自動的にノーマルビブラートに
移行する。スイツチNVBS（またはKVBS）に
よつて積極的にノーマルビブラート（またはア
フタータツチビブラート）が選択されている場
合は、＋信号の“０”によつてデイレイビ
ブラート関係のアンド回路２０５〜２０９が常
時動作不能にされる。そのため、アタツクピツ
チ（またはスラー）終了時にアンド回路２０８
（または２０９）が動作せず、APQ信号（また
は後述のSLQ信号）の立下りと同時に
信号が立上る。従つて、その場合はアタツクピ
ツチ（スラー）終了後に直ちにノーマルビブラ
ートに移行する。アタツクピツチあるいはスラ
ーも行なわない場合は常にANYQ信号が
“０”、信号が“１”であり、初めから
ノーマルビブラートが行なわれる。 ノーマルビブラート（及びアフタータツチビ
ブラート）は第１３図の演算器CUL１，CUL
２，CUL３を使用して処理される。信
号が立上るとき信号は“０”にならない
ので、演算器CUL１及びCUL２はクリアされ
ず、変調信号瞬時値データVALはそれまでの
値を保持する。また、USET信号も発生されな
いので、フリツプフロツプ２３１の状態UPQ
はそれまでの状態を維持する。従つて、デイレ
イビブラートからノーマルビブラートに移行す
る場合、デイレイビブラートのときの変調信号
が滑らかにノーマルビブラートに移行する。 演算器CUL１では、信号によつて可
能化されたアンド回路１７３を介してライン２
７５のビブラートレートデータVBRを加算器
１６６に受入れ、デイレイビブラートのときと
同様に、該データVBRを32タイムスロツト
（16μs）毎にアキユムレートする。演算器CUL
２では、信号によつてアンド回路１７７
〜１８０が可能化され、デイレイビブラートの
ときと全く同様に、演算器CUL１の最上位ビ
ツトからキヤリイアウト信号が発生する毎に、
演算器CUL３から与えられるデータ△ENVを
加算または減算する。 演算器CUL３では、ANYQ信号の“０”に
よりアンド回路１９０が動作不能とされ、レジ
スタ１６４のデータENVの循環が禁止される。
他方、ANYQ信号によつて可能化されたアン
ド回路１８９を介してオア回路２７７から与え
られる一定のビブラート深さデータが選択さ
れ、このデータが加算器１６８を通過してレジ
スタ１６４に常に入力される。第１４図のアフ
タータツチビブラート選択スイツチKVBSの
出力がラツチ回路２６５に周期的にラツチさ
れ、その出力信号KVBSSが第１３図のアンド
回路２７８に加わると共にインバータ２８０で
反転されてアンド回路２７９に加わる。アフタ
ータツチビブラートが選択されていないとき、
すなわちノーマルビブラートのとき、信号
KVBSSは常時“０”であり、アンド回路２７
８が動作不能、２７９が可能となる。アンド回
路２７９は、ライン２７３のビブラート深さデ
ータVBDを信号９Ｔ１６ｙ１６（第５図参照）
のタイミングで選択し、オア回路２７７を介し
てアンド回路１８９に与える。 第１２図のアンド回路２７２ではレジスタ１
０２（第７図）からのビブラート深さデータ
VBDの有効ビツト（1.2セントの重みから38セ
ントの重みまでの６ビツト）を第１乃至第６及
び第９乃至第14及び第17乃至第22及び第25乃至
第30タイムスロツトの各区間で繰返し選択して
ライン２７３に与える。第１３図のアンド回路
２７９ではこのライン２７３のデータVBDを
第９乃至第16及び第25乃至第32タイムスロツト
の各区間（すなわち第１７図ａに示す16タイム
スロツト同期の演算タイミングのうち上位８ビ
ツトのタイムスロツト）で選択する。従つて、
第７図のレジスタ１０２のデータVBDがその
重みの通りのタイミングで演算器CUL３内の
シフトレジスタ１６４に繰返しロードされる。
その結果、演算器CUL３のエンベロープデー
タENVは事実上一定の深さデータVBDを保持
しているのと同じ状態になる。従つて、演算器
CUL３から演算器CUL２に与えられるデータ
△ENVは、深さデータVBDを７ビツト下位に
シフトした（2^-7倍した）データ△VBDであ
る。 以上のように、ノーマルビブラートにおいて
はエンベロープデータENVは常に一定のVBD
であり、従つてデータVALの１計算時間間隔
当りの変化量△ENVは△VBDであり、第１５
図ａのノーマルビブラート部分に示すように一
定の深さの変調信号VALが得られる。尚、低
域側のエンベロープデータはデイレイビブラー
トのときと同様、データ１／２ENVすなわち１／２ VBDであり、高域側と低域側の深さが非対称
形となる。すなわち、信号によつてア
ンド回路２１９が可能化され、レジスタ１６４
の第15ステージの出力１／２ENVがダウンカウン トモード時の信号１Ｔ１６の期間で選択され、
補数回路２６１を介して比較器COM１に与え
られる。従つて、データVALが上昇している
ときはVALが深さデータVBD（すなわち
ENV）に到達した段階で下方向に（ダウンカ
ウントモードに）折返し、VALが下降中は
VALが−１／２ENVに到達した段階で上方向に （アツプカウントモードに）折返す。 (4) アフタータツチビブラート アフタータツチビブラートは上述のノーマル
ビブラートとほぼ同様に処理される。異なる点
は、エンベロープデータENVとして一定の深
さデータVBDのみならずアフタータツチビブ
ラート深さデータKVBDも加味される点であ
る。第７図において、データKVBDはデータ
VBDと同様にレジスタ１０３の第６ステージ
から取り出される。このデータKVBDは第１
２図のアンド回路２８１に与えられ、信号１Ｔ
６ｙ８のタイミングで有効ビツト（1.2セント
の重みから38セントの重みまでの６ビツト）が
選択されて加算器２８２の入力Ｂに与えられ
る。加算器２８２の入力Ａにはアンド回路２７
２からデータVBDが与えられ、１タイムスロ
ツト遅れのキヤリイアウト出力C₀＋１は入力
Ciに与えられるようになつている。従つて、こ
の加算器２８２で、ビブラート深さデータ
VBDとアフタータツチビブラート深さデータ
KVBDとがシリアルに加算される。その加算
出力「VBD＋KVBD」は第１３図のアンド回
路２７８に与えられる。 前述の通り、アフタータツチビブラートが選
択されている場合は信号KVBSSが“１”であ
り、アンド回路２７８が可能化され、２７９が
動作不能にされる。アフタータツチを加味した
深さデータ「VBD＋VBD」が信号９Ｔ１６ｙ
１６のタイミング（上位８ビツトの重みの演算
タイミング）でアンド回路２７８で選択され、
オア回路２７７、アンド回路１８９、加算器１
６８を介してシフトレジスタ１６４に繰返しロ
ードされる。こうして、エンベロープデータ
ENVは一定のビブラート深さデータVBDにア
フタータツチビブラート深さデータKVBDを
加算した値となり、鍵タツチに応じてビブラー
ト深さが制御されることになる。 (5) アタツクピツチ及びビブラートの補足説明 前述の通り、アタツクピツチにおける時間的
に変化するエンベロープデータENVは、初期
値APiSを８ビツト下位にシフトした値△APiS
をこの初期値APiSから順次減算したものであ
る。従つて、初期値APiSがいかなる値であろ
うとも、演算器CUL３で△APiSを2⁸＝256回減
算すると、データENVの値は丁度０になる。
従つて、エンベロープデータENVが初期値
APiSから０になるまでの時間すなわちアタツ
クピツチがかかる時間は、初期値APiSに無関
係であり、演算器CUL４の最上位ビツトキヤ
リイアウト信号の同期すなわちアタツクピツチ
エンベロープレートデータAPERによつて決定
される。換言すれば、データAPERが一定（選
択された音色に対応した所定値）であれば、イ
ニシヤルタツチに無関係に、一定時間の間アタ
ツクピツチがかかる。そして、アタツクピツチ
の深さ（初期値）がイニシヤルタツチに応じて
制御され、かつ選択された音色に応じてアタツ
クピツチのかかり具合（深さ）が更に制御され
る。自然楽器における発音開始時の周波数変動
でも同様の現象が見られるので、上述のような
態様のアタツクピツチコントロールによつて自
然楽器に近い効果をあげることができる。デー
タAPERが同一のときの、異なる３つの初期値
APiS１，APiS２，APiS３に夫々対応するエ
ンベロープデータENVの状態を模式的に第２
０図ａに示す。 デイレイビブラートにおけるエンベロープデ
ータENVの変化に関しても上述と同様のこと
がいえる。この場合、到達目標値はビブラート
深さデータVBDであり、この目標値VBDを８
ビツト下位にシフトした値△VBDを順次加算
したものがデータENVである。従つて、目標
値VBDがいかなる値であろうとも、演算器
CUL３で△VBDを2⁸＝256回加算すると、デー
タENVは目標値VBDに到達する。従つて、デ
イレイビブラートがかかる時間は、目標値
VBDの大きさに無関係であり、演算器CUL４
の最上位ビツトキヤリイアウト信号の周期すな
わちデイレイビブラートエンベロープレートデ
ータDVER，DVER′によつて決定される。デ
ータDVERが同一のときの、異なる３つの目
標VBD１，VBD２，VBD３に夫々対応する
エンベロープデータENVの状態を模式的に第
２０図ｂに示す。従つて、デイレイビブラート
時間を一定に保つための特別の演算調整をビブ
ラート深さの変化に応じて行なう必要がなく、
ボリユームＶ４（第６図）によつて設定した通
りのデイレイビブラート時間が常に実現され、
制御の容易化が図れる。 ノーマルビブラート（及びこれに限らずアフ
タータツチビブラート、デイレイビブラート、
アタツクピツチも同様）における変調信号形成
には次のような特徴がある。第１には、変調信
号VALの周波数を可変設定するために電圧制
御型発振器のようなアナログ回路を用いずに演
算器CUL１におけるデイジタルデータのアキ
ユムレートによつてこれを可能にしている点で
ある。すなわち、演算器CUL１でアキユムレ
ートするデータAPR，VBRの値に応じた周期
でキヤリイアウト信号（計算タイミング制御信
号）を発生し、演算器CUL２においてこのキ
ヤリイアウト信号に対応する時間間隔で所定の
変化幅データ△ENVを繰返し加算もしくは減
算しかつ目標値ENVに到達する毎に加減算方
向を切換えることにより、演算器CUL１でア
キユムレートしたデータAPR，VBRに対応す
る周波数の変調信号データVALが演算器CUL
２で得られる。第２には、周波数及び深さの制
御が容易であるという点である。すなわち変化
幅データ△ENVは目標値（VALの折返し点）
であるエンベロープデータENVを７ビツト下
位にシフトしたものであるので、目標値すなわ
ちエンベロープデータENV（もしくは深さデー
タVBD）がいかなる値であつても、△ENVを
2⁷＝128回加算するとデータVALは０から目標
値ENVまで変化し、次に△ENVを128回減算
するとデータVALはENVから０まで変化し、
次に△ENVを64回減算するとVALは０から−
１／２ENVまで変化し、更に△ENVを64回加算 するとVALは−１／２ENVから０まで変化する。 従つて、変調信号VALの繰返し周期はビブラ
ート深さVBD（エンベロープENV）に無関係
であり、演算器CUL１から発生されるキヤリ
イアウト信号の周期すなわちレートデータ
VBRによつて決定される。レートデータVBR
が同一のときの、異なる２つの深さデータ
VBDすなわちエンベロープ瞬時値ENV１，
ENV２に夫々対応する変調信号VALの状態を
模式的に第２０図ｃに示す。この図からもレー
トデータVBRが一定でありさえすれば深さ
（エンベロープ）に無関係に周波数が一定にな
ることがわかる。従つて、周波数と深さとを相
互に調整する必要がなく、両者を夫々独立に制
御できるようになり、制御の容易化が図れる。 (6) スラー 第１２図乃至第１４図ではスラー効果に関連
する詳細回路は省略されているので、スラー制
御に関しては以下簡単に説明する。 第１４図において、システムクロツクパルス
φ₁，φ₂によつてシフト制御される32ステー
ジ／１ビツトの直列シフトレジスタ２８３は、
単音モードにおいて発音すべき楽音の周波数情
報SKCを記憶するためのものである。スラー
演算制御部２８４では、スラー制御時にこの情
報SKCを前回押圧鍵に対応する値から新押圧
鍵に対応する値まで滑らかに変化させる演算を
行なう。第４図に示す単音キーアサイナ１４Ａ
のレジスタ３７から第１４図の周波数情報変換
部３０１内のアンド回路３０２，３０４に単音
モード時の押圧鍵キーコードMKCが与えられ
る。この周波数情報変換部３０１はキーコード
MKCに対応する周波数を対数形式で表わした
周波数情報MKCLを出力する。第１４図にお
いて、フリツプフロツプ２２４、オア回路５、
アンド回路２１２，２１３，２４１，２４５及
び回路３１９乃至３２３はスラー制御を実行す
るためのものである。第４図からスラースター
ト信号が与えられると、フリツプフロツプ２２
４がセツトされ、SLQ信号が“１”となる。
スラー演算制御部２８４では、このSLQ信号
が“１”となつたときスラー効果付与のための
演算を開始する。すなわち、レジスタ２８３に
記憶されている前回押圧鍵の周波数情報SKC
と変換部３０１から与えられる新押圧鍵の周波
数情報MKCLとの差KCD（図示せず）を求め、
かつこの差KCDに対応する微小値△KCD（図
示せず）を求める。そして、前回押圧鍵の周波
数情報SKCに対して前記△KCDを繰返し加算
または減算することにより、このSKCを新周
波数情報MKCLに徐々に近づけ、最終的に
SKC＝MKCLとなつたときスラー制御を終了
する。この△KCDの繰返し演算のタイミング
は第１３図の演算器CUL４から与えられるキ
ヤリイアウト信号COTによつて設定される。
演算器CUL４は第１２図のスラーレートデー
タ演算部３０６からアンド回路１９５を介して
与えられるスラーレートデータSLRをアキユ
ムレートする。演算部３０６において、スラー
レートデータSLRは第７図のレジスタ１０５
の第４ステージから出力されるスラーレート指
数部データSREと第８ステージから出力され
る仮数部データSRMとにもとづき求められる。 前述の通り、第４図のレジスタ３７では、タ
イマ終了信号QRが発生する第９乃至第16タイ
ムスロツトの間で新たな押圧鍵のキーコード
XKCがロードされる。従つて、レジスタ３７
の出力は第17タイムスロツトに同期して切換わ
る。このレジスタ３７から出力されるキーコー
ドMKCの各タイムスロツトにおける状態は第
２１図のようである。すなわち、第17タイムス
ロツトから次の第16タイムスロツトまでの32タ
イムスロツトの間で８タイムスロツト毎にビツ
トＮ１乃至Ｂ３が４巡する。このキーコード
MKCは第１４図のアンド回路３０２及び３０
４に加わる。信号１７Ｔ１８（第５図参照）に
よつて第17及び第18タイムスロツトにおいて可
能化されたアンド回路３０４を介してキーコー
ドMKCの下位ビツトＮ１，Ｎ２が選択され、
オア回路３１３を介して２段のフリツプフロツ
プ３１４に入力される。フリツプフロツプ３１
４で夫々２タイムスロツト遅延された２ビツト
Ｎ１，Ｎ２は、第19から次の第16タイムスロツ
トまでの間可能化されるアンド回路３０５を介
してフリツプフロツプ３１４を循環する（第２
１図３１４Ｑ参照）。このフリツプフロツプ３
１４の出力は、信号２５Ｔ８（第５図）によつ
て可能化されたアンド回路３０３を介して第25
乃至第８タイムスロツトの間選択され、オア回
路３１５を介してMKCLとして出力される。
それに引き続く第９乃至第16タイムスロツトで
は信号９Ｔ１６によつて可能化されたアンド回
路３０２を介してキーコードMKCが８ビツト
すべて選択され、オア回路３１５を介して
MKCLとして出力される。従つて、周波数情
報MKCLは第２１図に示すように第25タイム
スロツトから次の第16タイムスロツトまで続く
24ビツトのデータであり、上位８ビツト（第16
タイムスロツト〜第９タイムスロツト）が
“０”及びキーコードMKCのオクターブコード
Ｂ３，Ｂ２，Ｂ１とノートコードＮ４，Ｎ３，
Ｎ２，Ｎ１から成り、下位16ビツトはノートコ
ードの下位２ビツトＮ２，Ｎ１を繰返し付加し
たものである。このような構成の周波数情報
は、例えば特開昭56−74298号公報等で公知で
あり、キーコードMKCに対応する楽音の周波
数を２を底とする対数（セント値）で表わした
ものである。 レジスタ２８３のSKCがMKCLに一致する
と、SLQ信号が“０”となり、スラー制御が
終了する。スラー制御終了後は、キーコード
MKCに対応する周波数情報MKCLが演算制御
部２８４を通過してそのままレジスタ２８３に
入力される。従つて定常状態においては、レジ
スタ２８３から出力される情報SKCは情報
MKCLと同じであり、これを何タイムスロツ
トか遅延したものである。MKCLは第２１図
に示すように第25タイムスロツトから次の第16
タイムスロツトの間で発生するので、第17タイ
ムスロツトにおいてレジスタ２８３の各ステー
ジに保有されるデータの重みは図中に示すよう
になる。ノートコードの下位２ビツトＮ２，Ｎ
１が繰返す部分の重みはセント値で表示されて
いる。すなわち、キーコードを２を底とする対
数表示の周波数情報に変換した場合、その本来
のノートコードの最下位ビツトＮ１は75セント
の重みを持つので、例えば、その１ビツト下位
（第17タイムスロツトにおけるレジスタ２８３
の第９ステージ）は約38セント、更に１ビツト
下位は約19セントの重みをもつ。 楽音信号発生部の説明 第２２図は、楽音信号発生部２１（第２図）の
詳細例、特に該発生部２１に含まれる周波数情報
変更回路２１Ａの詳細、を示すものである。周波
数情報変更回路２１Ａは、効果付与回路２０のレ
ジスタ１６３（第１３図）から与えられる変調信
号瞬時値データVALに応じて発生すべき楽音の
周波数情報を変更し、ピツチコントロールされた
周波数情報を出力するものである。周波数情報変
更回路２１Ａは単音モードと複音モードとで共用
されるようになつており、どちらのモードが選択
されているかに応じて回路機能が幾分切換わる。 単音モードが選択されている場合、周波数情報
変更回路２１Ａでは、第１４図のレジスタ２８３
から与えられる単音周波数情報SKCに対して第
１３図の演算器CUL２内のレジスタ１６３から
与えられる変調信号瞬時値データVALを加算す
る。前述の通り、周波数情報SKCは対数表示
（セント値）であり、かつデータVALもセント値
で表現されている。従つて、両データを加算（も
しくは減算）することにより、単音周波数情報
SKCのセント値をデータVALに対応するセント
値だけもしくは低域側にずらした対数形式（セン
ト表示）の周波数情報logFが得られる。 単音周波数情報SKCは、上位７ビツトのキー
コード部分（Ｂ３〜Ｎ１）とそれよりも下位の38
セント乃至1.2セントの重みに対応するデータ部
分とに分けて演算で利用される。そのために、第
１４図のレジスタ２８３の第８ステージからライ
ン３２５を介して情報SKCが取り出されると共
に、その第14ステージからライン３２６を介して
情報SKCが取り出される。第２２図において、
ライン３２５の情報SKCは８ステージ／１ビツ
トのシフトレジスタ３２９に入力され、システム
クロツクパルスφ₁，φ₂に従つて順次シフトされ
る。シフトレジスタ３２９の第２乃至第８ステー
ジの出力（合計７ビツト）がラツチ回路３３０に
与えられており、タイミング信号２５ｙ３２（第
５図）によつて該レジスタ３２９の内容がラツチ
回路３３０に並列的にラツチされる。第17タイム
スロツトにおけるシフトレジスタ２８３の各ステ
ージの重みは第１４図に示すようになつているた
め、第17乃至第24タイムスロツト（合計８タイム
スロツト）においては、情報SKCの上位８ビツ
トのデータ（すなわちキーコード部分）Ｎ１，Ｎ
２，Ｎ３，Ｎ４，Ｂ１，Ｂ２，Ｂ３，“０”がラ
イン３２５に順次現われ、これらが第２２図のシ
フトレジスタ３２９に順次ロードされる。従つ
て、その次の第25タイムスロツトにおいては、シ
フトレジスタ３２９の各ステージの重みは図中に
示すようになり、このとき発生する信号２５ｙ３
２によつてラツチ回路３３０にはSKCの上位７
ビツトのキーコード部分Ｂ３〜Ｎ１がラツチされ
る。こうして、ラツチ回路３３０は、単音周波数
情報SKCのうちキーコード部分Ｂ３〜Ｎ１を常
時出力する。 ラツチ回路３３０の出力はセレクタ３３１のＢ
入力に入力される。単音モード選択スイツチ
MONO−SW（第２図）から出力された単音モー
ド選択信号MONOがセレクタ３３１のＢ選択制
御入力SBに与えられており、単音モードのとき
はラツチ回路３３０からＢ入力に与えられるデー
タＢ３〜Ｎ１がセレクタ３３１で選択される。 一方、ライン３２６の情報SKCはアンド回路
３３２に与えられる。アンド回路３３２には単音
モード選択信号MONOとタイミング信号１７Ｔ
２２が与えられており、単音モードであることを
条件に第17乃至第22タイムスロツトの区間でライ
ン３２６のデータを選択する。第17タイムスロツ
トにおけるシフトレジスタ２８３の各ステージの
重みは第１４図に示すようであるため、第17乃至
第22タイムスロツト（合計６タイムスロツト）で
は情報SKCのうち1.2セント乃至38セントの重み
の６ビツトのデータ部分がライン３２６に順次現
われ、これらのシリアル６ビツトデータSKC（38
〜1.2）がアンド回路３３２で選択されて加算器
３３３の入力Ｂに与えられる（第２３図参照）。 第１３図のレジスタ１６３に記憶された変調信
号データVALは第８ステージからライン３２７
を介して取り出されると共に第９ステージからラ
イン３２８を介して取り出される。第２２図にお
いて、ライン３２７の変調信号データVALはア
ンド回路３３４に与えられ、タイミング信号１７
Ｔ２４（第５図）によつて第17乃至第24タイムス
ロツトの区間で選択される。第17タイムスロツト
におけるシフトレジスタ１６３の各ステージの重
みは第１３図のようであるため、第17乃至第24タ
イムスロツト（合計８タイムスロツト）ではデー
タVALのうち上位８ビツトの1.2セント乃至75セ
ントの重みのデータ並びにサインビツトＳがライ
ン３２７に順次現われ、これらがアンド回路３３
４で選択される。アンド回路３３４の出力はオア
回路３３５を介して加算器３３３の入力Ａに与え
られる。従つて、加算器３３３の入力Ａには第17
乃至第24タイムスロツトにおいてデータVALの
上位８ビツト（1.2セント〜75セントの重みの７
ビツトのサインビツト）が第２３図に示すように
シリアルに入力される。 第２３図から明らかなように、加算器３３３で
は、情報SKCの下位６ビツトデータSKC（32〜
1.2）とデータVALとを同じ重み同士で加算する
ことによりシリアル演算を実行する。或る重みの
ビツトの加算によつて生じたキヤリイアウト信号
はその次のタイムスロツトにおいてキヤリイアウ
ト出力C₀＋１から出力され、Ci入力に与えられ
て１ビツト上のデータに加算される。尚、データ
VALは負の値（２の補数）で表わされているこ
ともあるので、その場合は加算器３３３で実質的
には減算が行なわれる。 加算器３３３の出力は８ステージ／１ビツトの
シフトレジスタ３３６に入力され、クロツクパル
スφ₁，φ₂に従つて順次シフトされる。シフトレ
ジスタ３３６及びラツチ回路３３７は、シフトレ
ジスタ３２９及びラツチ回路３３７と同様、シリ
アルな加算出力を並列データに置換えるためのも
のである。第17タイムスロツトにおいて加算器３
３３から出力される1.2セントの重みのビツトに
関する加算結果はその８タイムスロツト後の第25
タイムスロツトにおいてはシフトレジスタ３３６
の第８ステージまでシフトされてくる。従つて、
第25タイムスロツトにおいて、シフトレジスタ３
３６の各ステージの重みは図中に示すように1.2
セント乃至75セント及びサインビツトＳに対応す
るものとなり、これらの重みのデータがタイミン
グ信号２５ｙ３２によつてラツチ回路３３７に並
列的にラツチされる。 ラツチ回路３３７にラツチされた1.2セント乃
至75セントの重み及びサインビツトに対応する８
ビツトデータは８ビツトの並列加算器３３８の入
力Ａに与えられる。加算器３３８の上位２ビツト
の入力Ｂにはセレクタ３３１から出力されるキー
コードの下位２ビツトＮ１，Ｎ２が夫々入力され
る。また、加算器３３８の下位６ビツトの入力Ｂ
にはデータNN1、NN2が入力されるようになつ
ているが、これらは単音モードのときは常に
“０”である。従つて、加算器３３８では、ラツ
チ回路３３７から与えられる75セントの重みの加
算結果に対して情報SKCのキーコード部分の最
下位ビツトＮ１を加算し、ラツチ回路３３７から
与えられるサインビツトの重みの加算結果に対し
て前記キーコード部分のN2を加算する。この理
由は、加算器３３３では情報SKCのうち38セン
ト乃至1.2セントの重みのビツトとデータVALの
対応する重みのビツトとの加算が実質的に行なわ
れただけであり、情報SKCとデータVALとの演
算に関して75セント以上の重みのビツトに関する
加算はまだ行なわれていないためである。従つて
75セント以上の重みのビツトに関する加算を加算
器３３８及び３３９で行なうのである。 加算器３３８の最上位ビツトのキヤリイアウト
出力C₀は加算器３３９の最下位ビツトのキヤリ
イイン入力Ciに与えられる。この加算器３３９は
５ビツトの並列加算器であり、セレクタ３３１か
ら出力された情報SKCのキーコード部分のうち
上位５ビツトＢ３，Ｂ２，Ｂ１，Ｎ４，Ｎ３が各
入力Ｂに与えられる。前述のような対数形式の周
波数情報SKCにあつては、キーコード部分の最
下位ビツトＮ１は75セントの重みに相当し、その
上のビツトＮ２は150セントの重みに相当する。
従つて加算器３３８において、75セント及びその
１ビツト上の重みのラツチ回路３３７の出力とビ
ツトＮ１，Ｎ２とを夫々加算するのである。そし
て、更に上の重みのビツトに関しては加算器３３
９で加算が行なわれる。 ところで、この補数を用いた演算にあつては、
サインビツトを最上位まで拡張しなければならな
い。そのため、ラツチ回路３３７は拡張したサイ
ンビツト信号PSのためのラツチ位置を余分に含
み、このラツチ位置に加算器３３３の出力を入力
するようにしている。ライン３２８のデータ
VALがアンド回路３４０に与えられている。第
２３図に示すように第24タイムスロツトにおいて
ライン３２７に現われたデータVALのサインビ
ツトＳはその１タイムスロツト後の第25タイムス
ロツトにおいてライン３２８に現われる。アンド
回路３４０では、この１タイムスロツト遅れのサ
インビツトＳをタイミング信号２５ｙ３２によつ
てサンプリングし、オア回路３３５を介して加算
器３３３の入力Ａに与える。この遅延されたサイ
ンビツトＳに対応する加算出力がラツチ回路３３
７にラツチされ、拡張されたサインビツト信号
PSとして利用される。この信号PSは加算器３３
９の各入力Ａに与えられる。こうして、拡張した
サインビツト（オール“１”またはオール“０”）
が情報SKCの上位５ビツトＢ３〜Ｎ３に加算さ
れる。 以上の構成によつて、結局、単音モードにおい
ては周波数情報変更回路２１Ａでは、単音周波数
情報SKCに対して変調信号データVALを双方の
重みを一致させて加算することを実行する。そし
て、データVALが負の値（２の補数）のときは
実質的な減算を行なう。こうして、周波数情報
SKCをデータVALのセント値に応じて高域また
は低域側にずらした周波数情報logFが加算器３
３９，３３８から出力される。この加算器３３
９，３３８の各ビツト出力の重みは図に示す通り
である。尚、ピツチずれが全く生じていない場合
は、38セント乃至1.2セントの重みの箇所にかつ
こ書きしたようにそれらの重みの各ビツトの真理
値はキーコード部分の下位２ビツトＮ２，Ｎ１を
繰返した値となる。 周波数情報変更回路２１Ａから出力されたピツ
チコントロール済みの対数形式の周波数情報
logFは対数／リニア変換回路２１Ｂに入力され、
リニア形式の周波数情報Ｆに変換される。この周
波数情報Ｆは楽音発生回路２１Ｃに入力され、該
情報Ｆに対応する周波数の楽音信号が該回路２１
Ｃから発生される。この楽音発生回路２１Ｃにお
ける楽音発生方式は、周波数変調方式、高調波合
成方式、波形メモリ読み出し方式等如何なる方式
でもよく、その詳細は特に説明しない。 複音モードが選択されている場合、周波数情報
変更回路２１Ａでは、複音モードにおける押圧鍵
のキーコードPKCにもとづき前述と同様の対数
形式の周波数情報を形成し、この周波数情報に対
して変調信号瞬時値データVALを加算する。複
音モードの場合、複数の各楽音発生チヤンネルに
割当てられた押圧鍵を示す複数のキーコード
PKCが各チヤンネル毎に時分割で複音キーアサ
イナ１４Ｂ（第２図）から出力され、周波数情報
変換回路２１Ａに与えられる。キーコードPKC
は前述同様にＢ３〜Ｎ１の７ビツトから成る。 このキーコードPKCの各ビツトＢ３〜Ｎ１は
セレクタ３３１のＡ入力に与えられる。単音モー
ド選択信号MONOは“０”であり、これを反転
したインバータ３４１の出力“１”によつてＡ選
択制御入力が可能化され、複音モード用のキーコ
ードPKCがセレクタされる。また、インバータ
３４１の出力“１”によつてアンド回路３４２，
３４３が可能化され、キーコードPKCの下位２
ビツトＮ２，Ｎ１が選択されてデータNN２，
NN１として加算器３３８の下位６ビツトの入力
Ｂに交互に入力される。こうして、キーコード
PKCはその下位２ビツトＮ２，Ｎ１を更に下位
に繰返し付加したものとなる（すなわち対数形式
の周波数情報に変換される）。 一方、信号MONOの“０”によりアンド回路
３３２が不能化され、加算器３３３は変調信号デ
ータVALをそのまま出力する。従つて、ラツチ
回路３３７にはデータVALがそのままラツチさ
れ、かつそのサインビツト拡張信号PSがラツチ
される。従つて、加算器３３８，３３９では、キ
ーコードPKCに対応する対数形式の周波数情報
に対してデータVALを双方の重みを一致させて
加算（VALが負のときは減算）し、ピツチコン
トロール済みの対数形式の周波数情報logFを出
力する。楽音発生回路２１Ｃは、複数の楽音発生
チヤンネルを含み、時分割的に与えられる各チヤ
ンネルの周波数情報にもとづき夫々のチヤンネル
で楽音を発生する。 勿論、楽音発生回路２１Ｃは単音モード及び複
音モードのどちらにも対応して楽音信号を発生し
得る構成であり、例えば単音モード用の楽音発生
チヤンネルと複音モード用の楽音発生チヤンネル
（複数の楽音発生チヤンネル）とを含んでいる。
単音モード選択信号MONO及び単音キーアサイ
ナ１４Ａ（第４図）から出力された単音用キーオ
ン信号MKON及び複音キーアサイナ１４Ｂから
出力された複音用のキーオン信号KONが楽音発
生回路２１Ｃに与えられている。単音モードが選
択されている場合（MONOが“１”の場合）、楽
音発生回路２１Ｃでは単音用キーオン信号
MKONにもとづいて楽音の振幅エンベロープを
形成し、単音用の楽音発生チヤンネルを使用して
この振幅エンベロープに対応して楽音信号の発音
を制御する。複音モードが選択されている場合
（MONOが“０”の場合）は、複音用キーオン信
号KONにもとづいて各チヤンネル毎に楽音の振
幅エンベロープを形成し、この振幅エンベロープ
によつて各チヤンネルの楽音の発音を制御する。
また、楽音発生回路２１Ｃには第７図のレジスタ
１０６，１０７，１０８からアフタータツチレベ
ルデータATL、サステインスピードデータ
STR、イニシヤルタツチレベルデータ1TLが与
えられており、これらのデータにもとづいて楽音
の音量及び振幅エンベロープのサステイン時間が
制御される。 尚、第１３図の演算器CUL２では演算器CUL
３で求めたエンベロープデータENV（到達目標
値）を所定ビツト下位シフトしたデータ△ENV
を変化幅データとして用いているが、これに限ら
ず、別途適宜の変化幅データ発生手段で発生した
データを演算に用いるようにしてもよい。また、
演算器CUL１〜CUL４はシリアル演算を行なう
ものに限らずパラレル演算器を用いてもよい。ま
た実施例では、演算器CUL２で変化幅データ△
ENVの演算を行なうタイミングは演算器CUL１
の最上位ビツトのキヤリイアウト信号の出力タイ
ミングとなつているが、これに限らず、演算器
CUL１の内容が所定値になつたときに演算器
CUL２で演算が行なわれるようにしてもよい。
そのためには、例えば演算器CUL１の内容が所
定値になつたことを検出する比較器を設け、この
比較器の出力によつて演算器CUL２の演算タイ
ミングを制御すればよい。また、ラツチ回路２５
７のラツチタイミングを変えることによつても可
能である。 上記実施例ではビブラート用（音高変調用）の
変調信号発生装置について説明したが、同様の変
調信号発生装置を用いて音量その他の要素を変調
するようにすることもできる。 以上説明したように、この発明によれば、第１
の数値により設定した演算タイミング毎に第２の
数値により設定した変化幅分だけ第２の演算手段
の計数内容を順次増加または減少させ、かつ、こ
の増加または減少の繰返しが目標値の範囲内で行
なわれるように比較手段の出力に基づき制御する
ようにしたため、複雑な電圧制御型発振器を使用
することなく、構成を簡単化することができ、ま
た、数値データによる変調信号の周波数制御が可
能であり、デイジタル制御に適している、という
優れた効果を奏する。また、深さ制御のために複
雑なシフト回路を使用する必要がなく、この点で
も構成を簡単化することができ、かつ、深さ制御
が自由に行なえる、という優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図はこの発明を実施した電子楽器の全体
構成を例示するブロツク図、第３図は第２図の押
鍵検出部及びカウンタの詳細例を示す回路図、第
４図は第２図の単音キーアサイナの詳細例を示す
回路図、第５図は第２図各部で使用するタイミン
グ信号の一例を示すタイミングチヤート、第６図
は第２図のタツチセンサ、各種効果設定操作子
群、アナログ電圧マルチプレクサ及びＡ／Ｄ変換
器の部分の詳細例を示す回路図、第７図は第２図
のＡ／Ｄ変換部内の制御及び記憶部の詳細例を示
す回路図、第８図は第６図のアフタータツチセン
サの出力にもとづきイニシヤルタツチ及びアフタ
ータツチの両方を検出することを示すための信号
波形図、第９図は第６図及び第７図の回路による
アナログ／デイジタル変換のための時分割状態を
示すタイミングチヤート、第１０図は第６図の
Ａ／Ｄ変換器の通常の（イニシヤルタツチ検出時
以外のときの）動作例を示すタイミングチヤー
ト、第１１図は第６図及び第７図におけるイニシ
ヤルタツチ検出時の主な信号の発生状態を示すタ
イミングチヤート、第１２図及び第１３図及び第
１４図は第２図の効果付与回路の詳細例を３分割
して夫々示す回路図、第１５図ａはアタツクピツ
チ及びデイレイビブラート及びノーマルビブラー
トにおける変調信号及びそのエンベロープの一例
を示す図、第１５図ｂは第１３図及び第１４図に
おける各種制御信号の状態を同図ａに対応させて
示すタイミングチヤート、第１６図はアタツクピ
ツチコントロール開始時における第１２図乃至第
１４図の各種信号状態を示すタイミングチヤー
ト、第１７図は第１３図の演算器におけるシリア
ル演算を説明するためのタイミングチヤート、第
１８図は第１２図におけるデイレイビブラートエ
ンベロープレートデータの変換処理を説明するた
めのタイミングチヤート、第１９図はデイレイビ
ブラート用の制御データ設定ボリユームとデイレ
イビブラート開始時間データ及びデイレイビブラ
ートエンベロープレートデータとの関係並びにこ
れらのデータによつて決定されるデイレイビブラ
ート開始時間及びデイレイビブラート期間との関
係を示すグラフ、第２０図ａはアタツクピツチコ
ントロールにおける変調信号のエンベロープデー
タの変化を３つの異なる初期値に対応して夫々示
す図、同図ｂはデイレイビブラートにおける変調
信号のエンベロープデータの変化を３つの異なる
目標値に対応して夫々示す図、同図ｃはビブラー
トにおける変調信号の変化を２つの異なる深さ
（エンベロープ瞬時値）に対応して夫々示す図、
第２１図は第１４図の周波数情報変換部において
単音モードの押圧鍵キーコードを対数形式の周波
数情報に変換する動作を示すタイミングチヤー
ト、第２２図は第２図の楽音信号発生部の詳細例
を特に周波数情報変更回路に関して示す回路図、
第２３図は第２２図における単音周波数情報の下
位ビツトと変調信号瞬時値データとの演算タイミ
ングを示すタイミングチヤートである。 ４００…周波数データ発生装置、４０１…第１
の演算回路、４０４…変化幅データ発生装置、４
０５…第２の演算回路、４０９…演算制御回路、
４１０…目標値データ発生装置、４１１…比較
器、Ｖ１…ビブラートスピード（周波数）設定用
のボリユーム、Ｖ２…ビブラートデイプス（深
さ）設定用のボリユーム、CUL１…第１の演算
器、CUL２…第２の演算器、COM１，COM２
…比較器、２１５乃至２２１，２３０乃至２３
５，２５８，２５９，２６１，２６２…第２の演
算器の加減算モードを制御するための回路、
CUL３…時間的に変化する深さデータを発生す
るための第３の演算器、△ENV…第２の演算器
における変化幅を示すデータ。

Claims (1)

1. 【特許請求の範囲】 １ 演算タイミングを設定するための第１の数値
   を発生する第１の数値情報発生手段と、 前記第１の数値を繰返し加算もしくは減算し、
   その計算内容が所定値に到達する毎に制御信号を
   出力する第１の演算手段と、 前記演算タイミング毎のデータの変化幅を示す
   第２の数値を発生する第２の数値情報発生手段
   と、 前記制御信号に基づき、前記演算タイミング毎
   に前記第２の数値を加算もしくは減算する第２の
   演算手段と、 目標値を示すデータを発生する目標値データ発
   生手段と、 前記目標値を示すデータと前記第２の演算手段
   の計算内容とを比較する比較手段と、 この比較手段の比較結果に基づき、前記計数内
   容が前記目標値に一致したときもしくは超えたと
   き前記第２の演算手段を加算モードから減算モー
   ドにあるいはその逆に切り換える制御を行ない、
   前記第２の演算手段の計数内容が前記目標値の範
   囲内で増減を繰り返すようにする制御手段と を具え、前記第２の演算手段の出力を楽音を変調
   するための変調信号として用いるようにした電子
   楽器の変調信号発生装置。