JPS6412399B2

JPS6412399B2 -

Info

Publication number: JPS6412399B2
Application number: JP56164443A
Authority: JP
Inventors: Yasuji Uchama; Hideo Suzuki
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1981-10-15
Filing date: 1981-10-15
Publication date: 1989-02-28
Also published as: US4747332A; JPS5865492A; US4616546A

Description

【発明の詳細な説明】

この発明は周波数変調方式等の演算方式により
楽音信号を形成する電子楽器に関する。周波数変調方式等の演算方式により楽音信号を
形成する電子楽器は、従来のフイルタ方式あるい
は波形メモリ方式の電子楽器に比較し、より多彩
な音色の楽音信号が形成できる反面、複雑な楽音
形成演算を実行する場合、あるいは同時に複数の
楽音信号を形成する場合には、演算装置が複雑に
なつたり、演算処理スピードの高速化が要求され
たりする問題がある。この発明は、上述の点に鑑みなされたもので、
演算方式により楽音信号を形成まるようにした電
子楽器において、簡単な構成でかつ比較的低速な
演算スピードで、複数の楽音信号を形成できるよ
うにするとともに種々の演算式を利用可能にする
ことを目的とするものである。この目的を達成するために、この発明は、 (a) 少なくとも第１の演算式に基づく第１の楽音
形成演算と第２の演算式に基づく第２の楽音形
成演算を実行することにより１つの楽音信号を
形成するようにした電子楽器において、 (b) 周期的に繰返す複数の時分割楽音演算タイム
スロツトに対して発生すべき複数の各楽音信号
の形成をそれぞれ割当て、前記各タイムスロツ
トにおいて形成すべき楽音信号を示すキー情報
を各タイムスロツトに同期して発生するキー情
報発生手段と、 (c) 前記各タイムスロツトが一巡して繰り返す少
なくとも２周期を１単位として各タイムスロツ
ト毎に前記キー情報発生手段から発生されるキ
ー情報に対応する楽音信号を形成する演算手段
であつて、第１の周期における各タイムスロツ
トでは前記第１の演算式に基づいて第１の楽音
形成演算を行い、この演算結果を前記各タイム
スロツトが１巡する１周期の間保持して次の第
２の周期の各タイムスロツトではこの第１の演
算結果を用いて前記第２の演算式に基づく第２
の楽音形成演算を行う演算手段と、 (d) 前記演算手段に対して前記第１の楽音形成演
算または前記第２の楽音形成演算を実行させる
ためのパラメータを発生するものであつて、前
記第１の周期の期間において前記第１の楽音形
成演算のために必要なパラメータを発生し、前
記第２の周期の期間において前記第２の楽音形
成演算のために必要なパラメータを発生するパ
ラメータ発生手段とを設けてなるものである。以下、図面を参照しこの発明の一実施例につい
て説明する。なお、以下の説明において、“１”
信号、“０”信号とは各々２値論理レベルにおけ
る信号を指す。第１図はこの発明による電子オルガン（電子楽
器）の構成を示すブロツク図であり、また、第２
図〜第５図は各々第１図における位相角データ発
生回路１、楽音信号形成回路２、パラメータ発生
回路３、エンベロープデータ発生回路４の詳細構
成を示すブロツク図である。この実施例による電
子オルガンの概略は次の通りである。周波数変調の一般的基本式Ｅ（ｔ）＝Ａ（ｔ）sin（ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_n
ｔ） ……(1) を始めとして、種々の周波数変調式に基づいて
楽音信号を形成する。なお、上記(1)式における
Ｓは定数であり、回路構成上の便宜のため変調
指数をＳ・Ｉ（ｔ）としたものである。単音モード、複音モードの両モードがある。ここで、単音モードとは同時に複数のキー
（鍵）が押下された場合に、最高音（最低音で
もよい）に対応するキーの楽音のみを発生する
モード、また、複音モードとは同時に複数のキ
ーが押下された場合に、押下された各キーの楽
音を全て発生するモードである。但し、この電
子オルガンの楽音発生チヤンネル数は「８」で
ある。したがつて、複音モードにおいて８個以
上のキーが同時に押下された場合、楽音発生チ
ヤンネル数を越えるキーに対応する楽音を発生
することはできない。時分割方式により楽音信号を形成する。すなわち、第６図イ，ロに示すように、基本
クロツクパルスφに基づいて形成されるタイム
スロツトTS＜０＞〜＜３１＞の各々において
別個の処理が行なわれて、楽音信号が形成され
る。なお、タイムスロツトTS＜０＞〜＜３１
＞はクロツクパルスφの32周期毎に繰返えされ
る。また、このタイムスロツトTS＜０＞〜＜
３１＞からなる時間幅をフレームFRと称する。
また、複音モードにおいては、８つの楽音発生
チヤンネルが第６図ハに示すように各タイムス
ロツトTS＜０＞〜＜３１＞に対応して時分割
で繰返えされ、タイムスロツトTS＜０＞，＜８
＞，＜１６＞，＜２４＞が第０チヤンネルの楽音
信号形成に用いられ、タイムスロツト＜７＞，
＜１５＞，＜２３＞，＜３１＞が第７チヤンネル
の楽音信号形成に用いられる。第２チヤンネル
〜第６チヤンネルについても同様である。各キーに関する楽音信号はそれぞれ複数系列
の楽音信号を合成することにより形成される。複音モードの場合は２系列の楽音信号を合成
することにより１つのキーに関する楽音信号が
形成され、単音モードの場合は４系列の楽音信
号を合成することにより１つのキーに関する楽
音信号が形成される。この場合、各系列の楽音
信号はそれぞれ２つのタイムスロツトを使用し
て形成される。すなわち、複音モードにおいては、第６図ニ
に示すように、タイムスロツトTS＜イ₁＞およ
び＜イ₂＞（TS＜０＞および＜３１＞）におい
て第０チヤンネルのキーに関する第１系列の楽
音信号が形成され、タイムスロツトTS＜リ₁＞
および＜リ₂＞（TS＜８＞および＜２４＞にお
いて第０チヤンネルのキーに関する第２系列の
楽音信号が形成される。他の第２チヤンネル〜
第７チヤンネルのキーについても同様に、それ
ぞれタイムスロツトTS＜ロ₁＞および＜ロ₂＞
〜＜チ₁＞および＜チ₂＞において第１系列の楽
音信号が形成され、タイムスロツトTS＜リ₁＞
および＜リ₂＞〜＜タ₁＞および＜タ₂＞におい
て第２系列の楽音信号が形成される。一方、単音モードにおいては、第６図ホに示
すように、タイムスロツトTS＜ア₁＞および＜
ア₁＞（TS＜０＞および＜１６＞）において第
１系列の楽音信号が形成され、タイムスロツト
TS＜イ₁＞および＜イ₂＞において第２系列の
楽音信号が形成され、タイムスロツトTS＜ウ₁
＞および＜ウ₂＞において第３系列の楽音信号
が形成され、さらにタイムスロツトTS＜エ₁＞
および＜エ₂＞において第４系列の楽音信号が
形成される。なお、複音モードが選択された時は、パラメ
ータ発生回路３から出力される信号Ｍ／Ｐが
“１”信号となり、単音モードが選択された時
は信号Ｍ／Ｐが“０”信号となる。以上がこの実施例における電子オルガンの概略
である。次に、この電子オルガンの各部の構成を
順次詳細に説明する。〔1〕位相角データ発生回路１第２図において、キースイツチ回路７は鍵盤
６（第１図）の各キーに各々対応して設けられ
た、キーと同数のキースイツチから構成され
る。キーアサイナ８は、パラメータ発生回路３
から供給される信号Ｍ／Ｐが“１”信号である
が“０”信号であるかに応じて次の動作を行な
う。 (a) 信号Ｍ／Ｐが“１”信号の場合（複音モー
ドの場合）。まず、キースイツチ回路７の各キースイツ
チの出力を走査することにより、現在押下さ
れているキーを検出する。次いで、検出した
各キーの音高に対応するキーコードKCを８
個のチヤンネル（第０チヤンネル〜第７チヤ
ンネル）のいずれかにそれぞれ割当て、各チ
ヤンネルに割当てたキーコードKCを各チヤ
ンネルに対応するタイムスロツトTS（第６図
ハ）において出力する。また、各チヤンネル
に割当てたキーコードKCに対応するキーの
押鍵あるいは離鍵を示すキーオン信号KON
を、各チヤンネルに対応するタイムスロツト
TSにおいて出力する。この場合、キーが押
下されている時は、キーオン信号KONが
“１”信号となり、また、離鍵されている時
はキーオン信号KONが“０”信号となる。
また、キーコードKCは押下キーのオクター
ブ音域を示す３ビツトのオクターブコードお
よび音名を示す４ビツトのノートコードの計
７ビツトにより構成される。 (b) 信号Ｍ／Ｐが“０”信号の場合（単音モー
ドの場合）。キースイツチ回路７の各キースイツチの出
力を走査することにより、現在押下されてい
るキーを検出し、次いで、検出した各キーの
中から最高音キーを選択し、この最高音キー
のキーコードKCを連続的に出力する。また、
最高音キーが押下された時点以降、キーオン
信号KON（“１”信号）を連続的に出力し、
同キーが離鍵された時、キーオン信号KON
を“０”とする。また、このキーアサイナ８は、上記(a)、(b)い
ずれの場合においても、キーオン信号KONの
立上りにおいて、幅の短かいキーオンパルス
KONPを出力する。キータツチセンサ９は、鍵盤６におけるキー
の押された速度、圧力あるいは深さ等のキータ
ツチを検出するもので、その出力はアナログ／
デイジタル変換回路（以下、ADCと略称する）
１０によつてデイジタルデータに変換され、レ
ジスタ１１へ供給される。なお、キータツチセ
ンサ９はこの実施例では鍵盤６の全キーに対し
共通に設けられるものであるが、所定鍵域毎あ
るいは各キー毎に設けるようにしてもよい。ま
た各キー毎にキータツチを検出する場合、タツ
チセンサ９の代わりにキースイツチ回路７の各
キースイツチの出力から押下キーの押下速度を
検出することも可能である。ただし、この場
合、各キーの各々に対応して、動作タイミング
の異なる２個のキースイツチを設けることが必
要となる。レジスタ１１は、そのロード端子Ｌ
にキーオンパルスKONPが供給されると、
ADC１０の出力を読込み、タツチデータTDと
して出力する。従つて、レジスタ１１からは鍵
盤６において新たにキーが押下される毎にその
時のキータツチに対応したタツチデータが出力
される。効果データ発生回路１３はビブラート
効果、グライド効果等のピツチ変調効果を楽音
に付与するための対数形式の効果データPDを
発生するもので、その出力は加算器１４のＡ入
力端へ供給される。加算器１４は15ビツトの加算器であり、第２
図に符号Ａで示すように、そのＢ入力端の上位
７ビツトにはキーコードKCが入力され、また、
Ｂ入力端の下位８ビツトにはキーコードKCの
下位２ビツトが繰返し入力される。これによ
り、加算器１４のＢ入力端へ、キーコードKC
によつて表わされたキーの楽音周波数に比例す
る数値（周波数ナンバＦと称す）を対数形式で
表わしたデータlogFが入力されることになる。
なお、この理由については、この発明の要旨で
ないため説明を省略するが、特開昭55−142397
号公報に詳しく説明されている。そして、加算
器１４は効果データPDとデータlogFとを加算
し、この加算結果を加算器１５のＡ入力端へ供
給する。この加算器１５のＢ入力端には、パラ
メータ発生回路３（第１図）からパラメータ
P₁が供給されている。このパラメータP₁は楽
音のピツチをオクターブ単位で変更するための
パラメータであり、オクターブ単位のピツチ変
更の必要がない場合はP₁＝０であるが、例え
ばピツコロの楽音のように、ピツチをオクター
ブ単位で上げる必要がある場合には、オクター
ブ変更量に対応したデータがパラメータP₁と
して供給される。なお、このパラメータP₁も
対数形式のデータである。そして、加算器１５
は加算器１４の出力にパラメータP₁を加算し、
この加算結果を加算器１６のＡ入力端へ供給す
る。この加算器１６のＢ入力端には、パラメー
タP₂が供給されている。このパラメータP₂は
前述の各楽音信号系列（複音モードでは２系
列、単音モードでは４系列）における楽音信号
間のピツチをわずかに変えるためのものであ
る。すなわち、例えばピアノの中音域は通常１
キー当り３本の弦が設けられ、これらの弦を１
個のハンマでたたくことにより楽音を発生する
ようになつているが、この場合、３本の弦のピ
ツチは全く同一ではなくわずかに異なつてい
る。パラメータP₂はこのようなわずかなピツ
チずれを各系列の楽音信号間に与えることによ
り、発生する楽音をより自然楽器の楽音に近ず
けようとするものである。なお、このパラメー
タP₂も対数形式のデータである。そして、加
算器１６は加算器１５の出力にパラメータP₂
を加算し、この加算結果を対数−リニア変換テ
ーブル１７へアドレス信号として出力する。対
数−リニア変換テーブル１７は加算器１６から
供給される対数データをニリアデータに変換す
るROM（リードオンリメモリ）であり、加算
器１６の出力がアドレス信号として供給される
と、同アドレス信号によつて指定される番地内
に記憶されているリニアデータが読出され、加
算器１８のＡ入力端へ供給される。この加算器
１８のＢ入力端にはピツチスケーラ１９の出力
が供給されている。これら加算器１８およびピツチスケーラ１９
は、楽音信号に、キーによつて異なるピツチず
れをつけるためのものである。例えば、ピアノ
の調律においては、各キーの音を全て理論通り
の周波数に設定するのではなく、高音部におい
ては、ピツチを理論値よりもわずかに高音側へ
ずらし、また、低音部においては、理論値より
もわずかに低音側へずらす。加算器１８および
ピツチスケーラ１９は、これと同様のことを行
なうものである。すなわち、ピツチスケーラ１
９はROMであり、予め各音色（トーン）毎
に、各キーに対応するピツチ変更データが記憶
されている。そして、パラメータP₃によつて
音色が指定され、キーコードKCによつてキー
が指定されると、その音色およびキーに対応す
るピツチ変更データがピツチスケーラ１９から
読出され、加算器１８のＢ入力端へ供給され
る。なお、ピツチ変更データは、例えば連続す
る３キー毎あるいは６キー毎のように複数のキ
ーに対して１データを用意してもよい。加算器
１８は対数−リニア変換テーブル１７の出力と
ピツチスケーラ１９の出力とを加算し、この加
算結果をシフタ２０へデータω_pとして出力す
る。シフタ２０はデータω_p（２進数データ）を
パラメータP₄によつて指定されるビツト数だ
け上位ビツト方向（または下位ビツト方向）へ
シフトするもので、これによりデータω_nまた
はω_c（前記第(1)式参照）が作成され、加算器２
１のＡ入力端へ供給される。なお、２進数デー
タω_pを１ビツト、２ビツト、３ビツト……上
位ビツト方向へシフトするということは、実質
的にはデータω_pを２倍、４倍、８倍……する
ことを意味する。加算器２１とシフトレジスタ２２は実質的に
32個のアキユムレータと同一の働きをする。す
なわち、加算器２１の出力は32ステージのシフ
トレジスタ２２の入力端へ供給され、シフトレ
ジスタ２２の出力が加算器２１のＢ入力端へ供
給される。また、シフトレジスタ２２はクロツ
クパルスφによつて駆動される。以上の構成において、シフタ２０の出力デー
タ（ω_nまたはω_c）は第６図に示す各タイムス
ロツトTS＜０＞〜＜３１＞毎にそれぞれ独立
して累算される。すなわち、タイムスロツト
TS＜０＞においてはシフトレジスタ２２から
は32タイムスロツト前（１フレームFR前）の
前回のタイムスロツトTS＜０＞における加算
器２１の加算出力データが出力されており、こ
の前回の加算出力データに対しシフタ２０の出
力データが加算器２１において新たに加算され
る。この新たな加算出力データはシフトレジス
タ２２に入力されて32タイムスロツト分遅延さ
れ次のタイムスロツトTS＜０＞において再び
加算器２１でシフタ２０の出力データと加算さ
れる。以後、同様にしてタイムスロツトTS＜
０＞になる毎に上述の加算動作が繰返えされて
累算が行なわれる。他のタイムスロツトTS＜
１＞〜＜３１＞においても同様にしてシフタ２
０の出力データの累算動作が実行される。そし
て、シフトレジスタ２２から各タイムスロツト
TS＜０＞〜＜３１＞毎に出力されるシフタ２
０の出力データ（ω_nまたはω_c）の累算値は位
相角データω_nｔまたはω_cｔ（第(1)式参照）とし
て、楽音信号形成回路２へ出力される。なお、シフトレジスタ２２における上記累算
値がオーバーフローした場合は、その残値から
再び累算が行なわれる。すなわち、累算値（位
相角データω_nｔまたはω_cｔ）の変化は鋸歯状
波となり、また、その周波数はシフタ２０の出
力データに比例する。また、タイムスロツトTS＜０＞〜＜１５＞
においては、シフトレジスタ２２から位相角デ
ータω_nｔが出力され、タイムスロツトTS＜１
６＞〜＜３１＞においては位相角データω_cｔ
が出力される。〔2〕パラメータ発生回路３第４図において、音色設定部２７は楽音の音
色を設定するもので、複音モード用のトーンス
イツチ群２８Ａおよび単音モード用のトーンス
イツチ群２８Ｂから構成される。そして、トー
ンスイツチ群２８Ａのいずれかのトーンスイツ
チが押下された場合は、複音モードにおける音
色が指定され、また、トーンスイツチ群２８Ｂ
のいずれかのトーンスイツチが押下された場合
は、単音モードにおける音色が指定される。トーンスイツチ回路２９は、音色設定部２７
の各トーンスイツチの出力を走査することによ
り、現在押下されているトーンスイツチを検出
し、検出したトーンスイツチの中から予め定め
られている優先順位が最も上位のものを選択
し、この選択したトーンスイツチに対応するト
ーンコードTCDを出力する。この場合、トー
ンコードTCDは複音モード用のトーンスイツ
チ２８Ａを示すときはその最上位ビツト
（MSB）が“０”となり、一方単音モード用の
トーンスイツチ２８Ｂを示すときはその最上位
ビツトが“１”となるようにその内容が設定さ
れている。従つて、トーンコードTCDの最上
位ビツトが単音／複音モードを指定する信号
Ｍ／Ｐとして使用される。トーンパラメータバ
ンク３０は、楽音信号形成に必要な各種パラメ
ータを、音色設定部２７で設定可能な各音色に
対応して記憶しているもので、トーンコード
TCDがアドレス信号として供給されると、同
トーンコードTCDに対応するパラメータが読
出され、パラメータレジスタ３１，３２および
第５図に示すパラメータレジスタ３３へ各々供
給される。この場合、レジスタ３１には、各タ
イムスロツトTS＜０＞〜＜３１＞において変
化しないパラメータ、すなわち、前述したパラ
メータP₁が供給され、レジスタ３２には、前
述したパラメータP₂〜P₄および後述するパラ
メータP₅〜P₇が供給され、また、レジスタ３
３には、振幅データＡ（ｔ）および変調指数デ
ータＩ（ｔ）（第(1)式参照）を作成するために必
要なパラメータが供給され、そして、これらの
パラメータがレジスタ３１〜３３に各々記憶さ
れる。パラメータレジスタ３２は第７図に示すよう
に８個のレジスタ３２ａ〜３２ｈから構成され
る。そして、レジスタ３２ａには第６図ニに示
すタイムスロツトTS＜イ₁＞〜＜チ₁＞（すなわ
ち、タイムスロツトTS＜０＞〜＜７＞）にお
いて用いられるパラメータP₂〜P₇（複音モード
の場合）、または第６図ホに示すタイムスロツ
トTS＜ア₁＞において用いられるパラメータP₂
〜P₇（単音モードの場合）が各々記憶され、同
様に、他のレジスタ３２ｂ〜３２ｈにも各々図
に示すタイムスロツトTSにおいて用いられる
パラメータP₂〜P₇が記憶される。なお、レジ
スタ３２ｃ，３２ｄ，３２ｈは複音モードにお
いては用いられない。また、各レジスタ３２ａ
〜３２ｈには各々、図の最上部に示すようにア
ドレス「０」〜「７」が設定されており、読出
し回路３５から読出しアドレス信号RADが供
給されると、同アドレス信号RADに対応する
レジスタ３２ａ〜３２ｈ内の各パラメータP₂
〜P₇が読出され、回路各部へ出力される。読出し回路３５はクロツクパルスφをカウン
トする32進のカウンタと、このカウンタのカウ
ント出力をコード変換して、読出しアドレス信
号RADとして出力する変換回路とから構成さ
れる。そして、変換回路はカウンタのカウント
出力「０」〜「３１」を各々、信号Ｍ／Ｐが
“１”であるか“０”であるかに応じて第１表
の様に変換する。なお、この第１表において×
印は回路上使用されない領域を示す。

【表】

【表】ここで、第１表におけるカウント出力はタイ
ムスロツトTS＜０＞〜＜３１＞に対応する。
すなわち、読出し回路３５は、単音モードの場
合（信号Ｍ／Ｐ＝“１”）に、タイムスロツト
TS＜０＞〜＜３＞において読出しアドレス信
号RAD「０」〜「３」を各々出力し、また、タ
イムスロツトTS＜１６＞〜＜１９＞において
読出しアドレス信号RAD「４」〜「７」を各々
出力する。また、複音モードの場合（信号Ｍ／
Ｐ＝“０”）は、タイムスロツトTS＜０＞〜＜
７＞において読出しアドレス信号RAD「０」を
出力し、タイムスロツトTS＜８＞〜＜１５＞，
＜１６＞〜＜２３＞，＜２４＞〜＜３１＞にお
いて各々読出しアドレス信号RAD「２」，「４」，
「６」を出力する。しかして、例えば単音モードにおけるタイム
スロツトTS＜２＞においては読出しアドレス
信号RAD「２」がパラメータレジスタ３２に供
給され、この結果、第７図に示すレジスタ３２
ｅ内のパラメータP₂〜P₇が読出される。なお、
読出しアドレス信号RADは第５図に示すパラ
メータレジスタ３３にも供給され、同レジスタ
３３の内容の読出しにも用いられる。〔3〕エンベロープデータ発生回路４第５図に示すエンベロープデータ発生回路４
は、第８図イに示すキーオン信号KONに対し、
例え同図ロに示すようにその値の変化する振幅
データＡ（ｔ）₁または変調指数データＩ（ｔ）₁を
発生し、これらの振幅データＡ（ｔ）₁または変
調指数データＩ（ｔ）₁に各タツチデータ回路４
０の出力を加算し、振幅データＡ（ｔ）′または
変調指数データＩ（ｔ）′として楽音信号形成回
路２へ出力する回路である。まず、このエンベロープデータ発生回路４の
動作の概略を説明する。キーオン信号KON
（“１”信号）が位相角データ発生回路１からエ
ンベロープ制御回路４１へ供給されると（キー
が押鍵されると）、エンベロープ制御回路４１
から信号ADDが加減算回路４２へ供給される。
信号ADDが加減算回路４２へ供給されると、
加減算回路４２が以後クロツクパルスφの32周
期毎に、増減分値発生回路４３から出力される
増減分値IDSをシフトレジスタ４４の内容に累
算する。この結果、シフトレジスタ４４の内容
が順次増大する。この状態が第８図ロに示すモ
ードS₁である。なお、シフトレジスタ４４は初
期状態においてリセツトされているものとす
る。また、シフトレジスタ４４の内容が上述し
た振幅データＡ（ｔ）₁または変調指数データＩ
（ｔ）₁として出力される。シフトレジスタ４４の内容が順次増大し、目
標値発生回路４５から出力される目標値MSに
一致すると比較器４６から一致信号EQが出力
され、エンベロープ制御回路４１へ供給され
る。エンベロープ制御回路４１はこの一致信号
を受け、信号ADDに代えて信号SUBを加減算
回路４２へ出力する。これにより、加減算回路
４２は、以後クロツクパルスφの32周期毎に、
シフトレジスタ４４の内容から増減分値IDSを
順次減算し、この結果、シフトレジスタ４４の
内容が順次減少する。この状態が第８図ロに示
すモードS₂である。そして、シフトレジスタの
内容が目標値発生回路４５から出力される目標
値MSに一致すると、比較器４６から再び一致
信号EQが出力され、エンベロープ制御回路４
１へ供給される。以後、エンベロープ制御回路
４１から引き続いて信号SUBが出力されるが、
増減分値発生回路４３は「０」を出力し、この
結果、シフトレジスタ４４の内容が変化しない
状態となる。この状態が第８図ロに示すモード
S₃である。次いで、キーオン信号KON“０”信
号に立下ると（キーが離鍵されると）、エンベ
ロープ制御回路４１が更に引続いて信号SUB
を出力し、また、増減分値発生回路４３が新た
な増減分値IDS（０でない値）を出力する。こ
の結果、再びシフトレジスタ４４の内容から増
減分値IDSがクロツクパルスφの32周期毎に減
算され、シフトレジスタ４４の内容が順次減少
する。この状態が第８図ロに示すモードS₄であ
る。そして、シフトレジスタ４４の内容が目標
値発生回路４５から出力されている目標値MS
（この場合、MS＝０である）に達すると、比
較器４０から一致信号EQが出力され、エンベ
ロープ制御回路４１へ供給される。エンベロー
プ制御回路４１はこの一致信号EQを受け、信
号ADD，SUBを共にオフとする。これによ
り、加減算回路４２から以後０が出力され、こ
のエンベロープデータ発生回路４の動作が終了
する。以上がエンベロープデータ発生回路４の動作
の概略である。なお、上述した説明はクロツク
パルスφの32周期毎に表われる１タイムスロツ
トTS（＜０＞〜＜３１＞のいずれにか）におけ
る動作である。すなわち、このエンベロープ発
生回路４においては上述した動作が各タイムス
ロツトTS＜０＞〜＜３１＞において各々別個
に行なわれる。したがつて、増減分値IDS、目
標MS、信号ADD、SUBも各タイムスロツト
TS＜０＞〜＜３１＞毎に別個の（勿論同じ場
合もある）の値が出力される。また、シフトレ
ジスタ４４はクロツクパルスφによつて駆動さ
れる32ステージのシフトレジスタである。次に、上述したエンベロープデータ発生回路
４の各部を詳細に説明する。まず、パラメータレジスタ３３は、第９図に
示すように、８×３個のレジスタから構成さ
れ、また、各レジスタには各々前述したトーン
パラメータバンク３０から供給される増減分値
パラメータIDPおよび目標値パラメータMPが
記憶される。なお、これらの増減分値パラメー
タIDPおよび目標値パラメータMPは各々前述
した増減分値IDSおよび目標値MSを作るため
のパラメータである。そして、３個のレジスタ
からなるレジスタ列３３ａには第６図ニに示す
タイムスロツトTS＜イ₁＞〜＜チ₁＞において
用いられるパラメータIDPおよびMP（複音モー
ドの場合）、または、第６図ホに示すタイムス
ロツトTS＜ア₁＞において用いられるパラメー
タIDPおよびMP（単音モードの場合）が記憶さ
れる。なお、このレジスタ列３３ａの各パラメ
ータIDP，MPは変調指数データＩ（ｔ）₁の作成
に用いられる。同様に、レジスタ列３３ｂ〜３
３ｈに記憶されるパラメータIDPおよびMPは
各々図に示すタイムスロツトTSにおいて用い
られる。また、レジスタ列３３ａ〜３３ｈは
各々第４図に示す読出し回路３５から出力され
る読出しアドレス信号RAD「０」〜「７」によ
つて指定され、また、各レジスタ列３３ａ〜３
３ｈにおける３個のレジスタはそれぞれシフト
レジスタ４７から供給されるモード信号MOS
「１」，「２」，「４」によつて指定される。例え
ば、読出しアドレス信号RADとして「１」が
供給され、モード信号MOSとして「２」が供
給された場合は、図において符号Ｌにて示すレ
ジスタ内のパラメータIDPおよびMPが読出さ
れ、増減分値発生回路４３および目標値発生回
路４５へ各々供給される。ここで、モード信号
MOSとは第８図ロに示す各モードS₀〜S₄を示
す信号であり、モード信号「０」〜「４」が
各々モードS₀〜S₄に対応している。したがつ
て、モードがS₀，S₃の場合はレジスタのアドレ
ス指定が行なわれず、パラメータレジスタ３３
からパラメータIDPおよびMPが読出されるこ
とはない（レジスタ３３から０が出力される）。増減分値発生回路４３は、増減分値パラメー
タIDPを、キーコードKC、シフトレジスタ４
４の出力（振幅データＡ（ｔ）₁、または変調指
数データＩ（ｔ）₁）およびモード信号MOSに基
づいて変換し、増減分値IDSとして出力する。
すなわち、まずキーの音高が低い場合（キーコ
ードKCが小の場合）は、増減分値IDSを小と
し、また、キーの音高が高い場合（キーコード
KCが大の場合）は、増減分値IDSを大とする。
これにより、モードS₁，S₂，S₄における傾き
を、キーの音高が低い場合には小、高い場合に
は大とすることができる。また、モード信号
MOS「２」または「４」が供給されている場合
において（モードS₂またはS₄において）、シフ
トレジスタ４４の出力が大の時は増減分値IDS
を大とし、シフトレジスタ４４の出力が小の時
は増減分値IDSを小とする。これにより、モー
ドS₂およびS₄における減衰曲線を第１０図に示
すように指数関数的に変化させることができ
る。なお、増減分値パラメータIDPが０の場合
（モードS₀またはS₃の場合）は増減分値IDSも
０となる。また、上述した変換は、いずれも形
成される楽音をより自然楽器の楽音に近ずける
ためである。目標値発生回路４５は目標値パラメータMP
をキーコードKCに基づいて変換し、目標値
MSとして出力する。これにより、第８図ロに
示す波形をキーコードKCに応じて（キーの音
高に応じて）変化させることができる。なお、
増減分値発生回路４３における増減分値パラメ
ータIDPの変換はモードS₁，S₂，S₄における曲
線の傾きをキーコードKCに応じて変えるもの
であるが、この目標値発生回路４５における目
標値パラメータMPの変換は、モードS₁および
S₂の境界点あるいはモードS₂およびS₃の境界点
の値をキーコードKCに応じて変えるものであ
る。シフトレジスタ４７は、前述したモード信号
MOSを、各タイムスロツトTS＜０＞〜＜３１
＞の各々に対応して記憶している32ステージの
シフトレジスタである。このシフトレジスタ４
７から例えばモード信号MOS「２」が出力され
た場合は、その出力に対応するタイムスロツト
TSにおけるデータＡ（ｔ）₁またはＩ（ｔ）₁の発
生が、現在モードS₂にあることを示している。エンベロープ制御回路４１は、まず、キーオ
ン信号KONが“１”信号に立上つた時点で、
シフトレジスタ４７にモード信号MOS「１」を
書き込む。次に、比較器４６から一致信号EQ
が出力された時点で、シフトレジスタ４７にモ
ード信号MOS「２」を書込み、次に、再び比較
器４６から一致信号EQが出力された時点でシ
フトレジスタ４７にモード信号MOS「３」を書
込む。次に、キーオン信号KONが“０”信号
に立下つた時点でシフトレジスタ４７にモード
信号MOS「４」を書込み、次に、比較器４６か
ら一致信号EQが出力された時点でシフトレジ
スタ４７にモード信号MOS「０」を書込む。ま
た、このエンベロープ制御回路４１は、シフト
レジスタ４７からモード信号MOS「０」が出力
された場合は、信号ADD、SUBをいずれも出
力せず、モード信号MOS「１」が出力された場
合は、信号ADDを出力し、モード信号MOS
「２」〜「４」が各々出力された場合は、信号
SUBを出力する。なお、制御回路４１におけ
る上記の動作は各タイムスロツトTS＜０＞〜
＜３１＞毎にそれぞれ独立して実行される。タツチデータ回路４０は、位相角データ発生
回路１（第２図）から供給されるタツチデータ
TDを、トーンパラメータレジスタ３２から供
給されるパラメータP₅に基づいて変換し、加
算器４９へ出力する。なお、この変換は、タツ
チデータTDが楽音信号に与える効果を、音色
毎に異ならせるためである。加算器４９はシフ
トレジスタ４４から出力される振幅データＡ
（ｔ）₁または変調指数データＩ（ｔ）₁にタツチデ
ータ回路４０の出力を加算し、振幅データＡ
（ｔ）′または変調指数データＩ（ｔ）′として楽
音信号形成回路２へ出力する。なお、このエンベロープ波形発生回路４にお
いて第８図ハに示すようなエンベロープ波形
（パーカツシブ型エンベロープ波形）の振幅デ
ータＡ（ｔ）₁または変調指数データＩ（ｔ）₁を発
生させることも可能である。この場合には、モ
ードS₃においても増減分値発生回路４３から所
定の（「０」ではない）増減分値IDSを発生さ
せるようにすればよい。そして、パラメータレ
ジスタ３３の各レジスタ列３３ａ〜３３ｈ（第
９図）におけるレジスタを１つ追加して４個と
し、この追加したレジスタをモード信号S₃に対
応させるようにする。〔4〕楽音信号形成回路２第３図に示す楽音信号形成回路２は、位相角
データ発生回路１から供給される位相角データ
ω_nｔ、ω_cｔおよびエンベロープデータ発生回
路４から供給される振幅データＡ（ｔ）′、変調
指数データＩ（ｔ）′に基づいて、例えば前記第
(1)式によつて表わされる楽音信号GDを形成す
る回路である。なお、この楽音信号形成回路２
は、第(1)式に限らず他の種々の周波数変調式に
よつて表わされる楽音信号GDをも形成するこ
とが可能である。まず、各構成要素から説明する。加算器５２
は位相角データω_nｔまたはω_cｔとシスト＆ゲ
ート回路５３の出力とを加算し、この加算結果
を対数・サインテーブル５４へアドレス信号と
して出力する。対数・サインテーブル５４はサ
インカーブの各サンプル点瞬時値を対数形式に
よつて記憶しているROMであり、加算器５２
の出力がアドレス信号として供給されると、同
アドレス信号に対応する番地内の瞬時値を加算
器５５へ出力する。加算器５５は、対数・サイ
ンテーブル５４の出力とシフトレジスタ７８を
介して供給される振幅データＡ（ｔ）′または変
調指数データＩ（ｔ）′とを加算し、対数−リニ
ア変換テーブル５６へ出力する。対数−リニア
変換テーブル５６は、加算器５５から出力され
る対数形式のデータをリニアデータに変換する
ためのROMであり、加算器５５の出力がアド
レス信号として供給されると、同アドレス信号
に対応する番地内のリニアデータを平均化回路
５７へ出力する。なお、この実施例において
は、加算器５２、テーブル５４、加算器５５、
テーブル５６の回路部分における加算演算等の
処理時間としてクロツクパルスφの16周期（す
なわち16タイムスロツト分）に相当する時間を
要するようになつているものとする。すなわ
ち、あるタイムスロツトTS＜０＞〜＜３１＞
において加算器５２に入力されたデータ（ω_n
ｔまたはω_cｔと回路５３の出力）に対応する
データが対数−リニア変換テーブル５６から出
力されるまでに16タイムスロツト分の時間がか
かるもので、換言すればこの回路部分５２〜５
６は16タイムスロツト分の遅延時間を有するも
のである。この場合、この回路部分５２〜５６
における上記遅延時間が16タイムスロツト分の
時間に満たないときは、全体として16タイムス
ロツト分の遅延時間となるように所定の遅延時
間をもつ遅延回路を適宜挿入すればよい。ま
た、シフトレジスタ７８は加算器５２および対
数・サインテーブル５４における処理時間に等
しい時間だけデータＡ（ｔ）′またはＩ（ｔ）′を
遅延するために設けられているものであり、加
算器５２およびテーブル５４における処理に例
えば６タイムスロツト分の時間がかかるとすれ
ばシフトレジスタ７８は６ステージからなり、
データＡ（ｔ）′またはＩ（t′）を６タイムスロ
ツト分遅延して出力する。これにより、加算器
５５の両入力端に同一タイムスロツトに関する
データが入力されるようにタイミング調整され
る。この場合、シフトレジスタ７８を省略し、
その代わりにエンベロープデータ発生回路４の
シフトレジスタ４４（第５図）において加算器
４９に供給するデータＡ（ｔ）₁またはＩ（ｔ）₁の
取出しステージを変更するようにしてもよい。
例えばシフトレジスタ７８が６ステージである
としたら、シフトレジスタ４４の第６ステージ
からデータＡ（ｔ）₁またはＩ（ｔ）₁を取出して加
算器４９に供給すればよい。平均化回路５７は対数−リニア変換テーブル
５６の出力に生じるハンチング現象を防止する
ためのものである。すなわち、上述した対数・
サインテーブル５４、加算器５５、対数−リニ
ア変換テーブル５６から構成される演算ブロツ
ク５８においては、各部の動作が完全に同期し
ているわけではなく、このため、第１１図に示
すハンチング現象が対数−リニア変換テーブル
５６の出力に生じてしまう。このハンチング現
象を見ると、本来のデータの上下に、相隣り合
う波形が略等しい大きさで、交互に繰り返えし
ている。したがつて、このハンチング現象を除
去するには、32タイムスロツト前の前回の対数
−リニア変換テーブル５６の出力と、今回の同
出力とを平均化すればよいことがわかる。平均
化回路５７はこの平均化によりハンチング現象
を除去するもので、対数−リニア変換テーブル
５６の出力をクロツクパルスφの32周期（32タ
イムスロツト）遅延させて出力する32ステージ
のシフトレジスタ５９と、このシフトレジスタ
５９の出力および対数−リニア変換テーブル５
６の出力を加算する加算器６０とから構成され
る。この場合、シフトレジスタ５９の出力が32
タイムスロツト前の前回の対数−リニア変換テ
ーブル５６の出力であり、したがつて、加算器
６０の出力が前回および今回の対数−リニア変
換テーブル５６の出力の和となる。この和を1/
２にするには、加算器６０の出力のうち、最下
位ビツトをノーコネクNCとし、第２ビツト目
以降をデータとして用いればよく、したがつ
て、加算器６０の第２ビツト目以降が次段へ出
力される。シフトレジスタ６２は、加算器６０の出力を
クロツクパルスφの１周期または16周期遅延さ
せて出力する16ステージのレジスタであり、入
力側から数えて第１ステージの出力がセレクタ
６３の入力端子I₁に供給され、第16ステージの
出力がセレクタ６３の入力端子I₁₆へ供給され
る。セレクタ６３はパラメータ発生回路３から
供給されるパラメータP₇にしたがつて、入力
端子I₀，I₁，I₁₆に各々得られるデータを択一的
に出力するものである。すなわち、このセレク
タ６３はパラメータP₇が「０」，「１」，「１６」
の場合に各々、入力端子I₀，I₁，I₁₆に得られる
データを出力し、データSDとしてシフト＆ゲ
ート回路５３へ供給する。また、このセレクタ
６３はパラメータP₇によつて入力端子I₁のデー
タが選択された場合に、その端子Ｑから“１”
信号を出力し、シフトレジスタ６５へ供給す
る。シフトレジスタ６５はセレクタ６３の端子
Ｑから出力される信号をクロツクパルスφの31
周期遅延させて出力する31ステージ・１ビツト
のシフトレジスタである。シフト＆ゲート回路
５３は、データSDをシフトするシフト回路と、
このシフト回路の出力を開閉制御するゲート回
路から構成されるもので、パラメータP₆に従
つて第２表に示す動作を行なう。

【表】すなわち、P₆＝０の時はゲート回路を閉と
し、したがつて、データ「０」を出力する。
P₆＝１の時はゲート回路を開とし、また、デ
ータSDを下位ビツト方向へ２ビツトシフトし、
これにより、1/4・SDなるデータを出力する。
D₆＝２〜６の場合も同様である。なお、例え
ばP₆＝５の場合は、シフト回路がデータSDを
上位ビツト方向へ２ビツトシフトする。また、
第２表における乗数1/4、1/2、１、２、４が前
記第(1)式におけるＳの値である。アキユームレータ６６（以下、ACCと略称
する）はその端子ADへ累算信号Ｈ（“１”信
号）が供給されるたびに加算器６０の出力を累
算するもので、その累算結果はレジスタ６７へ
供給され、また、その端子CLへクリア信号
CCRが供給されると、クリアされる。レジス
タ６７は、ロード信号LDが供給されると、
ACC６６の出力を読込むレジスタであり、そ
の出力は楽音信号GDとしてサウンドシステム
６９（第１図）へ供給される。なお、第３図に
おいて、符号７１はオアゲート、７２〜７４は
アンドゲート、７５〜７７はインバータであ
る。また、アンドゲート７２へ供給される信号
TS０〜３はタイムスロツトTS＜０＞〜＜３＞
において“１”となる信号、信号TS０〜１５
はタイムスロツトTS＜０＞〜＜１５＞におい
て“１”となる信号である。次に、上述した楽音信号形成回路２の動作を、
前記第(1)式に示す周波数変調式に基づいて楽音信
号GDを形成する場合を例にとり説明する。 (1) 複音モードの場合。第１２図は、この場合の動作を説明するため
のタイミングチヤートであり、この図におい
て、(イ)〜（リ）は各々次のものを示している。 (イ) タイムスロツトTS＜０＞〜＜３１＞ (ロ) チヤンネルタイミング (ハ) 位相角データ発生回路１の出力 (ニ) エンベロープデータ発生回路４の出力 (ホ) パラメータ発生回路３から出力されるパラ
メータP₆ (ヘ) パラメータ発生回路３から出力されるパラ
メータP₇ (ト) アンドゲート７４から出力される累算信号
Ｈ (チ) レジスタ６７へ供給されるロード信号LD (リ) ACC６６の端子CLへ供給されるクリア信
号CCR なお、この図において〜は各々第１〜第
４楽音信号系列を示している。まず、タイムスロツトTS＜０＞において位
相角データ発生回路１から第０チヤンネンの第
１楽音信号系列に関する位相角データω_nｔが
出力され、加算器５２へ供給されると、同加算
器５２が位相角データω_nｔとシフト＆ゲート
回路５３の出力とを加算し、対数・サインテー
ブル５４へ出力する。この場合、パラメータ
P₆＝０であることから、シフト＆ゲート回路
５３の出力は「０」であり（第２表参照）、し
たがつて加算器５２は位相角データω_nｔをそ
のまま出力する。位相角データω_nｔが対数、
サインテーブル５４へ供給されると、同テーブ
ル５４から値log（sinω_nｔ）が読出され、加算
器５５のＡ入力端に供給される。この時、加算
器５５のＢ入力端には、シフトレジスタ７８を
介してエンベロープデータ発生回路４からタイ
ムスロツトTS＜０＞の変調指数データＩ
（ｔ）′が供給されている。したがつて、加算器
５５は、値 log（sinω_nｔ）＋Ｉ（ｔ）′ を出力する。ここで、Ｉ（ｔ）′＝logI（ｔ）とおけば、加算器５５は log（sinω_nｔ）＋logI（ｔ）＝log｛Ｉ（ｔ）・sinω_nｔ｝なる値を出力することによる。そして、この値 log｛Ｉ（ｔ）・sinω_nｔ｝が対数−リニア変換テーブル５６へ供給される
と同テーブル５６から、値Ｉ（ｔ）・sinω_nｔが読出されて平均化回路４７に供給される。な
お、実際にはこのテーブル５６からＩ（ｔ）・
sinω_nｔが読出されるのは前述した回路部分５
２〜５６の遅延時間によりタイムスロツトTS
＜０＞から16タイムスロツト経過したタイムス
ロツトTS＜１６＞である。そして、タイムス
ロツトTS＜１６＞において、平均化回路５７
からハンチング現象による変動分が除去された
値Ｉ（ｔ）・sinω_nｔが出力される。ところで、前記第(1)式に基づいて楽音信号
GDを形成する場合は、パラメータP₇が常時
「０」の状態にある（第１２図ヘ参照）。したが
つて、タイムスロツトTS＜１６＞において平
均化回路５７から出力された値Ｉ（ｔ）・sinω_nｔは、セレクタ６３を介してシフト＆ゲート回路
５３へ供給される。この時、シフト＆ゲート回
路５３へは、パラメータP₆として「１」〜
「５」のいずれかが供給されている。（なお、い
ずれが供給されるかは、音色によつて定まる。）
したがつて、平均化回路５７から出力された値Ｉ（ｔ）・sinω_nｔがセレクタ６３を介してシフト＆ゲート回路５
３へ供給されると、タイムスロツトTS＜１６
＞において、同回路５３から、値Ｓ・Ｉ（ｔ）・sinω_nｔが出力され、加算器５２のＡ入力端に供給され
る。タイムスロツトTS＜１６＞において、加算
器５２のＢ入力端へは第０チヤンネルの第１楽
音信号系列に関する位相角データω_cｔが供給
されている。したがつて加算器５２から値 ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_nｔが出力され、対数・サインテーブル５４へ供給
される。この結果、対数・サインテーブル５４
から値 log｛sin（ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_nｔ）｝が出力され、加算器５５のＡ入力端へ供給され
る。この時、加算器５５のＢ入力端へは、シフ
トレジスタ７８を介してエンベロープデータ発
生回路４からタイムスロツトTS＜１６＞の振
幅データＡ（ｔ）′が供給されている。したがつ
て、加算器５５から値Ａ（ｔ）′＋log｛sin（ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_n
ｔ）｝が出力される。ここで、Ａ（ｔ）′＝logA（ｔ）とおけば、加算器５５から log｛Ａ（ｔ）sin（ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_nｔ）
｝なる値が出力されることになる。そして、この
値が対数−リニアテーブル５６へ供給される
と、次のタイムスロツトTS＜０＞において、
平均化回路５７から、Ａ（ｔ）sin（ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_nｔ）なる値が出力される。一方、複音モードにおいては、信号Ｍ／Ｐが
“０”信号の状態にあり、アンドゲート７３の
第１入力端へインバータ７５を介して“１”信
号が供給されている。なおこの場合、アンドゲ
ート７２の第１入力端へは“０”信号が供給さ
れ、したがつてアンドゲート７２は閉状態にあ
る。他方、前記第(1)式に基づいて楽音信号GD
を形成する場合は、パラメータＰが常時「０」
であり、したがつて、セレクタ６３の端子Ｑか
ら常時“０”信号が出力されている。この結
果、シフトレジスタ６５の各ステージは全て
“０”の状態にあり、したがつてインバータ７
７の出力が常時“１”信号となり、アンドゲー
ト７４が常時開状態にある。以上の結果、アン
ドゲート７３の第３入力端へ信号TS０〜１５
が供給されると、タイムスロツトTS＜０＞〜
＜１５＞において、クロツクパルスφを反転し
てクロツクパルスがアンドゲート７３、オア
ゲート７１、アンドゲート７４を介して、累積
信号ＨとしてACC６６の端子ADへ供給される
（第１２図ト参照）。しかして、タイムスロツトTS＜０＞におい
て平均化回路５７から出力された値Ａ（ｔ）sin（ω_cｔ＋Ｓ・Ｉ（ｔ）・sinω_nｔ）は累算信号ＨによつてACC６６に累積される。なお、上記タイムスロツトTS＜０＞におい
て、次の位相角データω_nｔが加算器５２のＢ
入力端へ供給され、次の波形演算が開始される
ことは勿論である。以上が第０チヤンネルの第１楽音信号系列に
おける楽音信号形成の過程である。これと同様
の動作が第０チヤンネルのチヤンネルタイミン
グであるタイムスロツトTS＜８＞および＜２
４＞において行なわれ、これにより、第０チヤ
ンネルの第２系列の楽音信号が得られ、これら
２系列の楽音信号がACC６６によつて合成さ
れることにより第０チヤンネルに割当てられた
キーに関する楽音信号が得られる。第１〜第７チヤンネルについても全く同様で
ある。そして、タイムスロツトTS＜１５＞に
おいて第７チヤンネルの第２系列の楽音信号が
ACC６６に累算されると、この時点でACC６
６に第０〜第７チヤンネルの各第１、第２系列
の全楽音信号が累算されたことになる。この全
楽音信号の累積値はタイムスロツトTS＜１６
＞においてレジスタ６７へ供給されるロード信
号LD（第１２図チ）によつてレジスタ６７へ読
込まれ、楽音信号GDとして第１図に示すサウ
ンドシステム６９へ供給される。また、ACC
６６はタイムスロツトTS＜１７＞において供
給されるクリア信号CCR（第１２図リ）によつ
てクリアされ、次いで、次のタイムスロツト
TS＜０＞から再び楽音信号の累算を行なう。
サウンドシステム６９へ供給された楽音信号
GDは同サウンドシステム６９においてアナロ
グ信号に変換され、楽音として発音される。 (2) 単音モードの場合。第１３図は単音モードの場合の動作を説明す
るためのタイミングチヤートであり、この図に
おいて、イ〜トは各々第１２図におけるハ〜リ
に対応している。なおこの場合、タイムスロツ
トTS＜４＞〜＜１５＞および＜２０＞〜＜３
１＞は全く使用されない。この単音モードの場合、タイムスロツトTS
＜０＞および＜１６＞において第１系列の楽音
信号が形成され、形成された第１系列の楽音信
号が次のタイムスロツト＜０＞においてACC
６６へ供給される。同様に、タイムスロツト
TS＜１＞および＜１７＞において第２系列の
楽音信号が、タイムスロツトTS＜２＞および
＜１８＞において第３系列の楽音信号が、タイ
ムスロツトTS＜３＞および＜１９＞において
第４系列の楽音信号が各々形成され、形成され
た各楽音信号が各々タイムスロツトTS＜１＞
〜＜３＞においてACC６６へ供給される。な
お、上記第１〜第４系列の楽音信号を形成する
過程は、上述した複音モードにおいて、第１
（または第２）系列の楽音信号を形成する場合
と全く同じである。一方、この単音モードにおいては信号Ｍ／Ｐ
が“１”信号の状態にあり、したがつて、アン
ドゲート７３が閉状態にある一方、アンドゲー
ト７２の第１入力端へ“１”信号が供給され
る。この結果、タイムスロツトTS＜０＞〜＜
３＞において、信号TS０〜３（“１”信号）が
アンドゲート７２の第３入力端へ供給される
と、同タイムスロツトTS＜０＞〜＜３＞にお
いてアンドゲート７２が開状態となり、クロツ
クパルスがアンドゲート７２、オアゲート７
１およびアンドゲート７４を介して、累算信号
ＨとしてACC６６の端子ADへ供給される（第
１３図ホ参照）。この結果、タイムスロツトTS
＜０＞〜＜３＞においてACC６６へ供給され
た第１〜第４系列の楽音信号が各々、累算信号
ＨによつてACC６６に累算される。次いで、
タイムスロツトTS＜４＞においてロード信号
LDがレジスタ６７へ供給されると、ACC６６
の累算値が同レジスタ６７へ読込まれ、次い
で、タイムスロツトTS＜５＞において、ACC
６６の端子CLへクリア信号CCRが供給される
と、同クリア信号CCRの立上りにおいてACC
６６がクリアされる。レジスタ６７に読込まれ
た累算値は楽音信号GDとしてサウンドシステ
ム６９へ供給され、ここでアナログ信号に変換
され、楽音として発音される。以上が、前記第(1)式に基づいて楽音信号GDを
形成する場合の楽音信号形成回路２の動作であ
る。ここで、上述した動作の基本動作図を第１４
図に示す。この図において、符号８１はリニアデ
ータを出力するサインテーブル、符号８２は加算
器である。また、上述した場合の楽音信号形成回
路２の動作説明図を第１５図に示す。この図にお
ける各符号は各々、第３図において同一番号が付
されている各構成要素を示している。なお、第１
４図、第１５図はいずれも１つの楽音信号系列に
おける動作を示している。次に、他の周波数変調式に基づいて楽音信号
GDを形成する場合について説明する。第１６図はその一例を示す基本動作図である。
この図に示す動作を実現するには、複音モードの
場合は第１７図ホおよびヘ、単音モードの場合は
第１８図ハおよびニに各々示すパラメータP₆，
P₇を、これらの図に示すタイミングにおいて第
３図のセレクタ６３およびシフト＆ゲート回路５
３へ供給すればよい。この場合の動作説明図を第
１９図に示す。第２０図は他の一例を示す基本動作図であり、
この図に示す動作を実現するには、第２１図ホ，
ヘ（複音モードの場合）または第２２図ハ，ニ
（単調モードの場合）に各々示すパラメータP₆，
P₇を、これらの図に示すタイミングにおいて第
３図のセレクタ６３およびシフト＆ゲート回路５
３へ供給すればよい。第２３図に、この場合の動
作説明図を示す。なお、第１７図、第２１図におけるイ〜リは
各々第１２図イ〜リに対応しており、また、第１
８図、第２２図におけるイ〜トは各々第１３図に
おけるイ〜トに対応している。そして、これらの
図から、第１６図、第２０図に示す基本動作を実
現するには、単にパラメータP₆，P₇のみを変更
すればよいことが容易に解るであろう。このように、第３図に示す楽音信号形成回路２
は、パラメータP₆およびP₇を変更するだけで、
種々の周波数変調式に基づく楽音信号を形成する
ことができる。ところで、上述した例において
は、いずれかの場合も１フレームFR（タイムスロ
ツトTS＜０＞〜＜３１＞）が楽音信号形成の基
本単位であり、また、１つの楽音信号系列におけ
るタイムスロツトTSの数が「２」であつたが、
この実施例は２フレームFRを楽音信号形成の基
本単位とし、１つの楽音信号系列におけるタイム
スロツトTSの数を「４」として楽音信号GDを形
成することも可能である。そして、これにより更
に多彩な楽音信号GDを形成することができる。第２４図はこの場合の一例を示す基本動作図で
ある。この図に示す動作を実現するには、第２５
図に示すタイミングにおいて、位相角データω_n
ｔ、ω_cｔ、振幅データＡ（ｔ）、変調指数データ
Ｉ（ｔ）、パラメータP₆，P₇等を第３図の対応す
る各構成要素へ供給することが必要である。ま
た、第２６図はこの場合の動作説明図である。なお、第２５図において符号m₁，m₂は各々第
２６図における位相角データω_n1ｔ、ω_n2ｔを示
し、符号c₁，c₂は各々第２６図における位相角デ
ータω_c1ｔ、ω_c2ｔを示し、符号I_a〜I_cは各々第２
６図における変調指数データＩ（ｔ）′_a〜Ｉ
（ｔ）′_cを示し、また、符号Ａは第２６図におけ
る振幅データＡ（ｔ）を示している。また、この２フレームFRを基本単位とする楽
音信号形成は単音モードの場合のみ行なわれ、複
音モードの場合は行なわれない。以下、第２５図、第２６図を参照し、第２４図
に示す動作を実行する場合の楽音信号形成回路２
の動作を説明する。まず、第２５図イに示す第１フレームFR１の
タイムスロツトTS＜０＞において、位相角デー
タω_n1ｔ（同図ロ）が加算器５２のＢ入力端へ供
給されると、加算器５２から、 ω_n1ｔ＋Ｙ但し、Ｙ：シフト＆ゲート回路５３の出力なる値が出力され、演算ブロツク５８へ供給され
る。一方、同タイムスロツトTS＜０＞において、
エンベロープデータ発発生回路４は変調指数デー
タＩ（ｔ）′_aを演算ブロツク５８へ出力している
（第２５図ハ）。この結果、第１フレームFR１の
タイムスロツトTS＜１６＞において、演算ブロ
ツク５８から、Ｉ（ｔ）_asin（ω_n1ｔ＋Ｙ）なる値が出力される。ところで、このタイムスロ
ツトTS＜１６＞において、セレクタ６３および
シフト＆ゲート回路５３には各々パラメータP₇
＝０およびパラメータP₆＝１〜５が供給されて
いる（第２５図ニ，ホ）。したがつて、演算ブロ
ツク５８から出力された値は、セレクタ６３を介
してシフト＆ゲート回路５３へ供給され、ここで
Ｓが乗算され、Ｓ・Ｉ（ｔ）_asin（ω_n1ｔ＋Ｙ）なる値となり、この値が加算器５２のＡ入力端へ
供給される。このタイムスロツトTS＜１６＞に
おいては、加算器５２のＢ入力端へは位相角デー
タω_c1ｔが供給されている。したがつて、加算器
５２から、 ω_c1ｔ＋Ｓ・Ｉ（ｔ）_asin（ω_n1ｔ＋Ｙ）なる値が出力され、演算ブロツク５８へ供給され
る。この時、演算ブロツク５８にはタイムスロツ
トTS＜１６＞の変調指数データＩ（ｔ）_bが供給さ
れている。この結果、第２フレームFR２のタイ
ムスロツトTS＜０＞において、演算ブロツク５
８から、Ｉ（ｔ）_bsin｛ω_c1ｔ＋Ｓ・Ｉ（ｔ）_asin（ω_n1ｔ＋Ｙ
）｝なる値が出力される。この演算ブロツク５８から
出力された値は、シフトレジスタ６２に読込ま
れ、次のタイムスロツトTS、すなわち、第２フ
レームFR２のタイムスロツトTS＜１＞において
セレクタ６３の入力端子I₁へ供給される。この第
２フレームFR２のタイムスロツトTS＜１＞にお
いてセレクタ６３へはパラメータP₇＝１が供給
されており、また、シフト＆ゲート回路５３へは
パラメータP₆＝１〜５が供給されている。した
がつて、セレクタ６３の入力端子I₁へ供給された
値は同セレクタ６３を介してシフト＆ゲート回路
５３へ供給され、ここで、Ｓが乗算され、Ｓ・Ｉ（ｔ）_bsin｛ω_n1ｔ＋Ｓ・Ｉ（ｔ）_asin（ω_n1ｔ
＋
Ｙ）｝＝Ｘ ……(2) なる値として、加算器５２のＡ入力端へ供給され
る。この時、加算器５２のＢ入力端へは位相角デ
ータω_n2ｔが供給されている。したがつて、演算
ブロツク５８へ、 ω_n2ｔ＋Ｘなる値が供給される。この時、演算ブロツク５８
へは第２フレームFRのタイムスロツトルTS＜１
＞の変調指数データＩ（ｔ）′_cが供給されている。この結果、第２フレームFRのタイムスロツト
TS＜１７＞において、演算ブロツク５８から、Ｉ（ｔ）_csin（ω_n2ｔ＋Ｘ）なる値が出力される。ところで、このタイムスロ
ツトTS＜１７＞において、セレクタ６３へはパ
ラメータP₇＝０が供給され、また、シフト＆ゲ
ート回路５３へはパラメータP₆＝１〜５が供給
されている。この結果、演算ブロツク５８の出力
は、セレクタ６３を介してシフト＆ゲート回路５
３へ供給され、ここで、Ｓが乗算され、Ｓ・Ｉ（ｔ）_csin（ω_n2ｔ＋Ｘ）なる値として加算器５２のＡ入力端へ供給され
る。第２フレームFR２のタイムスロツトTS＜１
７＞においては、加算器５２のＢ入力端へは、位
相角データω_c2ｔが供給されている。したがつて、
演算ブロツク５８へ、 ω_c2ｔ＋Ｓ・Ｉ（ｔ）_csin（ω_n2ｔ＋Ｘ）なる値が供給される。またこの時、演算ブロツク
５８へは第２フレームFR２のタイムスロツトTS
＜１７＞の振幅データＡ（ｔ）′が供給されてい
る。この結果、第３フレームFR３のタイムスロ
ツトTS＜１＞において、演算ブロツク５８から、Ａ（ｔ）sin｛ω_c1ｔ＋Ｓ・Ｉ（Ｉ）_csin（ω_n2ｔ＋Ｘ
）｝なる値が出力される。この値は同タイムスロツト
TS＜１＞において、アンドゲート７４から出力
される累算信号Ｈ（第２５図ヘ参照）によつて
ACC６６に累算される。以上が第１楽音信号系列における楽音形成演算
の過程である。これと全く同様の過程が第２楽音
信号系列、すなわち、第１フレームFR１のタイ
ムスロツトTS＜２＞，＜１８＞、第２フレーム
FR２のタイムスロツトTS＜３＞，＜１９＞によ
つて行なわれ、その演算結果が第３フレームのタ
イムスロツトTS＜３＞においてACC６６に累算
される。そして、これら第１、第２楽音信号系列
において形成された楽音信号の累算値が、第３フ
レームのタイムスロツトTS＜４＞において出力
されるロード信号LD（第２５図ト参照）によつて
レジスタ６７へ読込まれ、また、第３フレーム
FRのタイムスロツトTS＜５＞において出力され
るクリア信号CCRによつて、ACC６６がクリア
される。レジスタ６７に読込まれた累算値は楽音
信号GDとしてサウンドシステム６９へ供給さ
れ、ここで楽音として発音される。このように、２フレームFRを基本単位とする
楽音信号形成においては、Ｅ（ｔ）＝Ａ（ｔ）sin｛ω_c2ｔ＋Ｓ・Ｉ（ｔ）_csin（
ω_n2
ｔ＋Ｘ）｝Ｘ＝Ｓ・Ｉ（ｔ）_bsin｛ω_c1ｔ＋Ｓ・Ｉ（ｔ）_asin（ω
_n1
ｔ＋Ｙ）｝ ……(3) なる周波数変調式に基づいて１系列の楽音信号が
形成される。ここで、この第(3)式におけるＹは、
タイムスロツトTS＜０＞，＜２＞においてパラメ
ータP₇が「16」となつていることから明らかな
ように、16タイムスロツト前のタイムスロツト
TSにおける演算ブロツク５８の出力である。す
なわち、Ｙは次の様に表わすことができる。Ｙ＝Ｉ（ｔ）_asin（ω_n1ｔ＋Y₁） Y₁＝Ｉ（ｔ）_asin（ω_n1ｔ＋Y₂） Y₂＝Ｉ（ｔ）_asin（ω_n1ｔ＋Y₃）〓ところで、単音モードにおいては、前述したよ
うにタイムスロツトTS＜０＞〜＜３＞において、
オアゲート７１からパルス信号が出力される。す
なわち、オアゲート７１の出力は、第２５図ヘに
おいて破線にて示すパルス信号および実線にて示
すパルス信号を共に含むものとなる。しかし、破
線によつて示すパルス信号が出力されるタイミン
グにおいては、２フレームFRを基本単位とする
楽音形成演算の場合、平均化回路５７の出力は演
算途中のデータであるので、ACC６６への累算
を禁止しなければならない。したがつて、破線で
示すパルス信号を回路上除去することが必要とな
る。このために設けられたものが、第３図におけ
るシフトレジスタ６５、インバータ７７およびア
ンドゲート７４である。すなわち、例えば第１フレームFR１のタイム
スロツトTS＜１＞においてセレクタ６３へパラ
メータP₇＝１が供給され、これにより、同タイ
ムスロツトTS＜１＞においてセレクタ６３の端
子Ｑから“１”信号が出力されると、この“１”
信号がクロツクパルスφの31周期後、すなわち、
第２フレームFR２のタイムスロツトTS＜０＞に
おいて、シフトレジスタ６５から出力される。こ
の結果、第２フレームFR２のタイムスロツトTS
＜０＞においてインバータ７７の出力が“０”信
号となり、したがつてアンドゲート７４が閉状態
となり、同タイムスロツトTS＜０＞における破
線のパルス信号（第２５図ヘ参照）が除去され
る。同様に、第１フレームFR１のタイムスロツ
トTS＜３＞においてセレクタ６３の端子Ｑから
“１”信号が出力されると、第２フレームFR２の
タイムスロツトTS＜２＞における破線のパルス
信号が除去される。なお、第１図〜第５図に示す電子オルガンにお
いては、複音モードの場合に２系列、単音モード
の場合（２フレーム基本単位の場合を除く）に４
系列によつて１キーに対応する楽音信号を形成し
たが、楽音信号系列の数を２倍、３倍等に増やせ
ば更に多彩な楽音信号を形成することができる。
勿論、１系列のみであつてもよいことは言うまで
もない。また、上記実施例では、楽音信号を周波数変調
式に基づいて形成するようにしたが、周波数変調
式に限らず他の楽音形成演算式を用いて楽音信号
を形成するようにしてもよい。以上説明したように、この発明によれば、全チ
ヤンネルが一巡する１サイクル間は同じ演算式に
よる演算が行なわれ、したがつて、楽音形成演算
を実行させるためのパラメータは各サイクル毎に
切り替えればよい。この結果、パラメータ発生手
段に高速性が要求されず、パラメータ発生手段を
簡単かつ安価に構成することができる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による電子オルガ
ンの全体構成を示すブロツク図、第２図〜第５図
は各々、同電子オルガンにおける位相角データ発
生回路１、楽音信号形成回路２、パラメータ発生
回路３、エンベロープデータ発生回路４の詳細を
示すブロツク図、第６図イ〜ホは、タイムスロツ
トTS、チヤンネルタイミング、楽音信号系列を
説明するためのタイミングチヤート、第７図は第
４図におけるパラメータレジスタ３２の記憶内容
を説明するための図、第８図イはキーオン信号
KONを示す図、同図ロ，ハは振幅データＡ（ｔ）₁
および変調指数データＩ（ｔ）₁の変化を示す波形
図、第９図は第５図に示すパラメータレジスタ３
３の記憶内容を説明するための図、第１０図は第
５図に示す増減分値発生回路４３の動作を説明す
るための図、第１１図は第３図に示す平均化回路
５７の動作を説明するための図、第１２図〜第１
５図は各々第１の周波数変調式に基づいて楽音信
号を形成する場合における楽音信号形成回路２の
動作を説明するための図であり、第１２図は複音
モードの場合のタイミングチヤート、第１３図は
単音モードの場合のタイミングチヤート、第１４
図は基本動作図、第１５図は動作説明図、第１６
〜第１９図は各々第２の周波数変調式に基づいて
楽音信号を形成する場合における楽音信号形成回
路２の動作を説明するための図であり、第１６図
は基本動作図、第１７図は複音モードの場合のタ
イミングチヤート、第１８図は単音モードの場合
のタイミングチヤート、第１９図は動作説明図、
第２０図〜第２３図は第３の周波数変調式に基づ
いて楽音信号を形成する場合における楽音信号形
成回路２の動作を説明するための図であり、第２
０図は基本動作図、第２１図は複音モードの場合
のタイミングチヤート、第２２図は単音モードの
場合のタイミングチヤート、第２３図は動作説明
図、第２４〜第２６図は第４の周波数変調式に基
づいて楽音信号を形成する場合における楽音信号
形成回路２の動作を説明するための図であり、第
２４図は基本動作図、第２５図はタイミングチヤ
ート、第２６図は動作説明図である。１……位相角データ発生回路、２……楽音信号
形成回路、３……パラメータ発生回路、TS……
タイムスロツト。

Claims

【特許請求の範囲】１ (a) 少なくとも第１の演算式に基づく第１の
楽音形成演算と第２の演算式に基づく第２の楽
音形成演算を実行することにより１つの楽音信
号を形成するようにした電子楽器において、 (b) 周期的に繰返す複数の時分割楽音演算タイム
スロツトに対して発生すべき複数の各楽音信号
の形成をそれぞれ割当て、前記各タイムスロツ
トにおいて形成すべき楽音信号を示すキー情報
を各タイムスロツトに同期して発生するキー情
報発生手段と、 (c) 前記各タイムスロツトが一巡して繰り返す少
なくとも２周期を１単位として各タイムスロツ
ト毎に前記キー情報発生手段から発生されるキ
ー情報に対応する楽音信号を形成する演算手段
であつて、第１の周期における各タイムスロツ
トでは前記第１の演算式に基づいて第１の楽音
形成演算を行い、この演算結果を前記各タイム
スロツトが１巡する１周期の間保持して次の第
２の周期の各タイムスロツトではこの第１の演
算結果を用いて前記第２の演算式に基づく第２
の楽音形成演算を行う演算手段と、 (d) 前記演算手段に対して前記第１の楽音形成演
算または前記第２の楽音形成演算を実行させる
ためのパラメータを発生するものであつて、前
記第１の周期の期間において前記第１の楽音形
成演算のために必要なパラメータを発生し、前
記第２の周期の期間において前記第２の楽音形
成演算のために必要なパラメータを発生するパ
ラメータ発生手段と、を具備してなる電子楽器。２前記電子楽器は、周波数変調方式により楽音信号の形成を行うも
のであり、前記第１の楽音形成演算は変調信号形成のため
の演算であり、前記第２の楽音形成演算は周波数変調式の演算
である特許請求の範囲第１項記載の電子楽器。３前記キー情報発生手段は、鍵盤で押下されている各キーに対応するキー情
報を複数の楽音発生チヤンネルのいずれかにそれ
ぞれ割当てるとともに各チヤンネルに割当てたキ
ー情報を各チヤンネルに対応するチヤンネルタイ
ミングに同期して時分割で出力する割当て装置を
含み、前記各タイムスロツトは前記チヤンネルタイミ
ングからなるものである特許請求の範囲第１項記
載の電子楽器。