JPH0434160B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、アタツクピツチ制御とデイレイビ
ブラート制御を同時に付与できるようにした電子
楽器に関する。 〔従来の技術〕 アタツクピツチ制御とは、音の出始めの短時間
の間楽音ピツチを変動させる制御である。また、
デイレイビブラート制御とは、音の出始めの所定
時間の間はビブラートを付与せず、音の出始めか
ら所定時間後にビブラートの付与を開始する制御
である。電子楽器においてそのようなアタツクピ
ツチ制御とデイレイビブラート制御を行なうこと
は、例えば、特開昭53−106022号公報に示されて
いる。しかし、従来の電子楽器においては、アタ
ツクピツチ制御とデイレイビブラート制御は、
夫々別々に付与することを前提として構成されて
おり、それを同時に付与することについては考慮
されていなかつた。 〔発明が解決しようとする課題〕 上記のように、アタツクピツチ制御とデイレイ
ビブラート制御は、一方が音の出始めの所定時間
の間ピツチ変調を加えるのに対して、他方が音の
出始めの所定時間の間はピツチ変調を加えずに所
定時間経過後にピツチ変調を加える、という互い
に相反するピツチ制御を付与するものであるた
め、従来はこれを同時に（同一音に対して）付与
することは全く考慮されていなかつた。 従つて、仮りに、アタツクピツチ制御とデイレ
イビブラート制御を同時に選択するような選択ス
イツチ操作が可能であつたとしても、そのような
場合、両方の制御が重なつて実行されてしまい、
アタツクピツチ制御が終了する前にデイレイビブ
ラート制御のビブラート変調が開始されてしまう
おそれがある、という不都合があつた。従来は、
そのような不都合を防ぐには、アタツクピツチ制
御を施す場合はデイレイビブラート制御を施すこ
とはできないようにし、反対に、デイレイビブラ
ート制御を施す場合はアタツクピツチ制御を施す
ことはできないようにしなければならなかつた。 この発明は上述の点に鑑みてなされたもので、
アタツクピツチ制御とデイレイビブラート制御を
同時に付与できるようにした電子楽器を提供しよ
うとするものである。 〔課題を解決するための手段〕 この発明に係る電子楽器は、発生すべき楽音の
音高を指定する音高指定手段と、この音高指定手
段で指定された音高を持つ楽音信号を発生する楽
音信号発生手段と、音の出始めで前記楽音信号発
生手段で発生する楽音信号のピツチを変調制御す
るアタツクピツチ制御手段と、前記アタツクピツ
チ制御手段による変調制御が終了したことを検出
するためのアタツクピツチ終了検出手段と、前記
アタツクピツチ終了検出手段の出力に応じて、前
記アタツクピツチ制御手段による変調制御が終了
したときから所定時間後に前記楽音信号のビブラ
ート制御を開始するデイレイビブラート制御手段
とを具えたものである。これを図によつて示すと
第１図のようであり、１は音高指定手段、２は楽
音信号発生手段、３はアタツクピツチ制御手段、
４はアタツクピツチ終了検出手段、５はデイレイ
ビブラート制御手段である。 〔作 用〕 アタツクピツチ制御を行なう場合、音の出始め
において、アタツクピツチ制御手段により、楽音
信号発生手段で発生する楽音信号のピツチを変調
制御する。アタツクピツチ制御手段による変調制
御が終了すると、そのことがアタツクピツチ終了
検出手段により検出される。デイレイビブラート
制御を行なう場合、デイレイビブラート制御手段
では、音の出始めから直ちにデイレイ時間をスタ
ートするのではなく、アタツクピツチ終了検出手
段によりアタツクピツチ制御手段による変調制御
が終了したことが検出されたときから所定のデイ
レイ時間をスタートする。そして、所定のデイレ
イ時間の経過後、楽音信号のビブラート制御を開
始する。このように、アタツクピツチ制御とデイ
レイビブラート制御とを組合せて行なう場合にお
ける楽音変調用信号の一例を示すと、第１５図の
ようである。この図からも明らかなように、デイ
レイビブラート制御におけるデイレイ時間がアタ
ツクピツチ制御の終了後に確実に確保されるよう
になつており、デイレイビブラート制御は必ずア
タツクピツチ制御が終了した後にスタートする。
従つて、同一音に対してアタツクピツチ制御とデ
イレイビブラート制御の両方の効果を確実に区別
して付与することができる。 〔実施例〕 以下、添付図面を参照してこの発明の一実施例
を詳細に説明しよう。 詳細な実施例の全体構成説明 次に、この発明を適用した電子楽器のより具体
的な実施例につき第２図以降の図を参照して説明
する。第２図は、第３図以降に分割して示された
電子楽器の各詳細部分の関連を大まかに示す全体
構成ブロツク図である。鍵盤１０は楽音の音高
（音名）を選択するための複数の鍵を具えている。
タツクセンサ１１は各鍵のタツチを検出して鍵タ
ツチに対応する出力信号を生じるのである。押鍵
検出部１２は鍵盤１０で押圧された鍵を検出し押
圧鍵を示す情報TDMを出力する。この押鍵検出
部１２では各鍵に対応するキースイツチを走査す
るようになつており、そのためにカウンタ１３の
出力が利用される。発音割当て回路（キーアサイ
ナ）１４は押圧鍵に対応する楽音を限られた数の
楽音発生チヤンネルのいずれかに割当てて発生さ
せるためのものであり、一実施例として単音キー
アサイナ１４Ａと複音キーアサイナ１４Ｂとを含
んでおり、この電子楽器を単音モードまたは複音
モードのどちらか一方で選択的に動作させること
ができるようになつている。そのために発音割当
て回路１４に関連して単音モード選択スイツチ
MONO−SWが設けられており、該スイツチ
MONO−SWがオンのとき単音モード選択信号
MONOとして“１”が該回路１４及びその他必
要な回路に与えられてこの電子楽器が単音モード
で動作するようになつている。スラー効果選択ス
イツチSL−SWはスラー効果を選択するためのス
イツチであり、該スイツチSL−SWがオンのとき
スラーオン信号SLONとして“１”が発音割当て
回路１４に与えられ、スラー効果が可能になる。
この実施例においてスラー効果とは、単音モード
でこの電子楽器が動作しているときに押圧鍵がレ
ガート形式で変更された（古い押圧鍵を完全に離
鍵する前に新しい押圧鍵を押圧する）場合、発生
楽音のピツチを古い押圧鍵のピツチから新しい押
圧鍵のピツチへと滑らかに変化させることをい
う。 各種効果設定操作子群１５は、ビブラート、イ
ニシヤルタツチコントロール、アフタータツチコ
ントロール等の各種効果の制御要素（時間、スピ
ード、レベル等）の制御量を設定するための可変
操作子を夫々具えており、そこにおいて、タツチ
コントロール用の制御要素に対応する操作子はタ
ツチセンサ１１の出力信号の感度を調整するよう
になつている。各種効果の一例を示せば、ピツチ
コントロール関係が、「ビブラート」、「デイレイ
ビブラート」、「アタツクピツチコントロール」、
「アフタータツチビブラート」及び前述の「スラ
ー」などであり、レベルコントロール関係が「イ
ニシヤルタツチレベルコントロール」「アフター
タツチレベルコントロール」、「エンベローブのサ
ステイン時間制御」などである。「デイレイビブ
ラート」は楽音の発音開始時から或る時間経過後
にビブラートを徐々に付与する効果であり、「ア
タツクピツチコントロール」は楽音の立上り時に
おいてビブラートを付与する効果である。この実
施例では、「アタツクピツチコントロール」は鍵
タツチに応答して（好ましくはイニシヤルタツチ
に応答して）制御されるようになつている。 「アフタータツチビブラート」は鍵タツチ特に
持続的押圧状態における鍵タツチに応答してビブ
ラートを制御するものである。「イニシヤルタツ
チレベルコントロール」は鍵を押し下げたときの
つまり押圧当初の鍵タツチ（これをイニシヤルタ
ツチという）に応じて楽音のレベルを制御するこ
と、「アフタータツチレベルコントロール」は持
続的押圧状態における鍵タツチ（これをアフター
タツチという）に応じて楽音のレベルを制御する
こと、である。イニシヤルタツチ及びアフタータ
ツチに応じた制御や音高（ピツチ）、音量（レベ
ル）のみならず音色その他の楽音要素に対しても
行なえる。 この実施例では、操作子群１５から出力される
各操作子に対応する設定データはアナログ電圧で
表わされており、アナログ電圧マルチプレクサ１
６でこれらのアナログ電圧を時分割多重化する。
アナログ／デイジタル変換（以下単にＡ／Ｄ変換
という）部１７は、Ａ／Ｄ変換器１８と制御及び
記憶部１９とを含んでおり、マルチプレクスされ
たアナログ電圧をＡ／Ｄ変換すると共に、デイジ
タル変換された各操作子の設定データを夫々記憶
し、デマルチプレクスする。マルチプレクサ１６
における時分割多重化とＡ／Ｄ変換部１７におけ
る制御のためにカウンタ１３の出力が利用され
る。 この実施例ではイニシヤルタツチとアフタータ
ツチの検出を共通のタツチセンサを用いて行なう
ようにしている。すなわち、タツチセンサ１１と
してアフタータツチ検出可能なものを用い、この
タツチセンサ１１の出力信号を鍵押圧開始時から
所定時間の間イニシヤルタツチ検出のために選択
し、選択したタツチセンサ出力信号にもとづいて
イニシヤルタツチを検出するようにしている。例
えば、鍵押圧開始時から所定時間の間選択したタ
ツチセンサ出力信号のピーク値をホールドし、こ
のピーク値をイニシヤルタツチ検出信号として用
いる。そのために、鍵押圧開始時から所定時間
（例えば人間の聴覚ではほとんど無視できる程度
の10ms程度の時間）の間発音割当て回路１４か
らイニシヤルセンシング信号ISを出力し、この信
号ISによつてマルチプレクサ１６及びＡ／Ｄ変換
部１７を制御してこの間は専ら上述のイニシヤル
タツチ検出を行なうようにしている。同時に、発
音割当て回路１４では、イニシヤルセンシング信
号ISを出力する間は楽音の発音開始を遅らすよう
にしている。これは、イニシヤルタツチが検出さ
れる前に発音開始されるのを禁止し、発音開始と
同時にイニシヤルタツチコントロールを施すよう
にするためである。尚、前述の通り、この実施例
ではアタツクピツチコントロールもイニシヤルタ
ツチに応じて行なわれる。 効果付与回路２０は、ピツチコントロール関係
の各種効果を付与するための回路であり、ビブラ
ート、デイレイビブラート、アタツクピツチコン
トロール、及びアフタータツチビブラートに関し
ては楽音周波数を変調するための変調信号VAL
を出力し、スラー効果に関してはスラー効果を付
与した楽音周波数情報SKCを出力する。Ａ／Ｄ
変換部１７から出力される各種効果設定操作子の
設定データのうちピツチコントロール関係の設定
データが効果付与回路２０に与えられ、レベルコ
ントロール関係の設定データは楽音信号発生部２
１に与えられる。発音割当て回路１４から効果付
与回路２０にはアタツクピツチスタート信号AS
とスラースタート信号SS及び単音モードのとき
の押圧鍵を示すキーコードMKCが与えられる。
尚、単音キーアサイナ１４Ａにおいては押圧鍵の
中の単一鍵（例えば最高または最低押圧鍵）を選
択して単音モード用の押圧鍵キーコードMKCと
して出力するようになつている。 アタツクピツチデータROM（リードオンリメ
モリの略）２２には、アタツクピツチコントロー
ルを付与すべき各種音色に対応してアタツクピツ
チ制御データAPS，APR，APERを夫々予じめ
記憶している。アタツクピツチコントロールは、
例えば各音色に適した態様で制御が行なわれるよ
うになつており、楽音器の吹き始めのピツチの乱
れを表現できることから特に管楽器系音色に適し
た効果である。そのため、音色選択スイツチ２３
で選択された音色に応じてその音色に適したアタ
ツクピツチコントロールを実現し得る値をもつ制
御データAPS，APR，APERをROM２２から読
み出すようになつている。アタツクピツチの制御
態様を決定する要素は、初期の（音の出始めの）
ピツチずれの深さと、ピツチずれの深さの時間的
変化を示すエンベローブと、ピツチずれの繰返し
周波数である。初期のピツチずれの深さすなちア
タツクピツチの初期値は、前述のイニシヤルタツ
チ検出データに応じて設定される。詳しくは、音
色に対応するアタツクピツチ初期値係数データ
APSによつてイニシヤルタツチ検出データをス
ケーリングすることによりイニシヤルタツチ及び
音色に応じてアタツクピツチ初期値を設定する。
ピツチずれの深さの時間的変化を示すエンベロー
ブは、アタツクピツチエンベローブレートデータ
APERによつ設定される。ピツチずれを繰返し周
波数はアタツクピツチレートデータAPRによつ
て設定される。 効果付与回路２０は、アタツクピツチスタート
信号ASが与えられたとき上述のような各データ
にもとづいてアタツクピツチコントロール用の変
調信号VALの形成を開始し、その後、通常のビ
ブラートあるいはデイレイビブラートあるいはア
フタータツチビブラートのための変調信号VAL
を形成する。後述するように、変調信号VALを
形成するために効果付与回路２０は、変調周波数
及び変調の深さの制御が容易になるような工夫が
施されている。また、効果付与回路２０では、ス
ラースタート信号SSが与えられたとき単音モー
ド用押圧鍵の楽音周波数情報SKCを古い押圧鍵
に対応する値から新たな押圧鍵に対応する値まで
滑らかに変化させる処理に行なう。新たな押圧鍵
は発音割当て回路１４から与えられる単音モード
用押圧鍵キーコードMKCによつて示されている。 楽音信号発生器２１では、単音モード時は効果
付与回路２０から与えられる単音モード用の楽音
周波数情報SKCにもとづき楽音信号を発生し、
複音モード時に発音割当て回路１４（複音キーア
サイナ１４Ｂ）から与えられる複数の各チヤンネ
ルに割当てられた押圧鍵を示すキーコードPKC
にもとづき複数のチヤンネルで楽音信号を夫々発
生する。これらの楽音信号は、変調信号VALに
応じてその周波数（ピツチ）が変調され、かつ
Ａ／Ｄ変換部１７からのレベルコントロールデー
タに応じてその音量レベルが制御される。更に、
これらの楽音信号には音色選択スイツチ２３で選
択され音色が付与され、サウンドシステム２４に
与えられる。 次に、第２図各部の詳細例について説明する。 押鍵検出部及び単音キーアサイナの説明 第３図には押鍵検出部１２及びカウンタ１３の
詳細例が示されており、第４図には単音キーアサ
イナ１４Ａの詳細例が示されている。カウンタ１
３は、２相のシステムクロツクパルスφ₁，φ₂に
よつて制御される16ステージ／１ビツトのシフト
レジスタ２５と、１ビツト分の半加算器２６と、
シフトレジスタ２５の内容を定期的にラツチする
ラツチ回路２７とを含み、シリアル演算によつて
カウント動作を行なう。このカウンタ１３に限ら
ず、以下で説明する詳細例においては随所でシリ
アル演算が用いられ、回路構成の節約に寄与して
いる。押鍵検出部１２は、鍵盤１０の各鍵に対応
するキースイツチをマトリクス状に配列しキース
イツチマトリクス２８と、このマトリクス２８に
おける半オクターブ毎の入力ラインに走差信号を
供給するデコーダ２９と、このマトリクス２８に
おける各半オクターブ内の６つの各音色に対応す
る出力ラインの信号を多重化するマルチプレクサ
３０とを含んでいる。キースイツチマトリクス２
８は音高側のキースイツチから順に走査されるよ
うになつており、単音キーアサイナ１４Ａでは最
高押圧鍵を単音モード用の押圧鍵として選択する
ようになつている。 キースイツチマトリクス２８における１鍵分の
走査時間換言すれば単音キーアサイナ１４Ａにお
ける１鍵分の処理時間（これを１キータイムとい
うことにする）は第５図に示すように32個のタイ
ムスロツトから成る。１タイムスロツトの長さは
システムクロツクパルスφ₁，φ₂の１周期に対応
し、例えば0.5μsである。従つて、１キータイム
の長さは16μsである。この１キータイム内の各タ
イムスロツトあるいは区間に同期して様々な処理
が制御されるようになつている。そのために、第
５図に示すような各種のタイミング信号が図示し
ないタイミング信号発生回路で発生され、様々な
回路に供給されるようになつている。32個のタイ
ムスロツトの各々は16μsの周期で繰返しあらわれ
る。１キータイム内における個々のタイムスロツ
トを区別するために発生順序の早い方から順番に
第１乃至第32タイムスロツトということにする。
各種タイミング信号の発生タイミング及び発生周
期及びパルス幅を一目瞭然にするために、以下の
法則で各タイミング信号に符号をつけるものとす
る。例えば「1y8」のように文字「ｙ」を挾んで
前後に数字が記されている場合は、前者の数字は
１キータイムにおいてパルスが最初に発生するタ
イムスロツト順位を示し、後者の数字はパルスが
繰返し発生する周期をタイムスロツト数で示して
いる。例えば信号1y8は、第５図に示すように最
初は第１タイムスロツトで発生し、以後は８タイ
ムスロツト毎に、つまり第９、第17、第25タイム
スロツトで夫々パルス（“１”）が発生する。次
に、「1y8S」のように末尾に文字「Ｓ」が追加さ
れているものは、パルス幅が１タイムスロツト幅
全部ではなく、１タイムスロツトの前半でつまり
クロツクパルスφ₂のパルス幅に同期して発生す
ることを意味する。また、「1T8」のように、文
字「Ｔ」を挾んで前後に数字が記されている場合
は、前者の数字によつて示されるタイムスロツト
順位から後者の数字によつて示されるタイムスロ
ツト順位までパルス（“１”）が持続して発生する
のとし、かつその周期は32タイムスロツトである
とする。例えば信号1T8は第１タイムスロツトか
ら第８タイムスロツトまでの区間で持続的に発生
する８タイムスロツト分のパルス幅をもち、かつ
32タイムスロツトの周期で繰返し発生する。ま
た、「1T6y8」のように、パルス幅表示「1T6」
の次に文字「ｙ」と数字が続く場合は、文字
「ｙ」の次に記された数字によつて繰返し周期を
タイムスロツト数によつて示している。例えば信
号1T6y8は、最初に第１タイムスロツトから第６
タイムスロツトまでの６タイムスロツト幅で発生
したパルス８タイムスロツト分の繰返し周期で、
つまり９乃至第14タイムスロツトまで、及び第17
乃至第22タイムスロツトまで、及び第25乃至第30
タイムスロツトまでの各区間でパルス発生するこ
とを意味する。 第３図において、加算器２６の入力Ａにはシフ
トレジスタ２５の最終ステージの出力Q16が加え
られ、入力C_iにはオア回路３１を介して信号
17y32が与えられる。従つて、信号17y32が“１”
となる第17タイムスロツトにおいてシフトレジス
タ２５の最終ステージ出力に“１”が加算される
ことになる。入力Ａ及びC_i共に“１”でキヤリイ
アウト信号が生じるとき、キヤリイアウト出力
C₀＋１は演算タイミングよりも１タイムスロツ
ト遅れて“１”となるものとする。C₀の次に付
加した記号＋１は１タイムスロツトの遅れを示
す。以下で出てくる加算器のキヤリイアウト出力
C₀＋１はすべて演算タイミングよりも１タイム
スロツトの遅れがあるものとする。尚、加算出力
Ｓには遅れがないものとする。キヤリイアウト出
力C₀＋１はアンド回路３２及びオア回路３１を
介して入力C_iに戻される。従つて上位ビツトに対
してキヤリイアウト信号を加算することできる。 加算器２６の出力Ｓの信号はアンド回路３３を
介してシフトレジスタ２５に入力され、16タイム
スロツト遅延後に入力Ａに戻される。アンド回路
３３の他の入力に加えられている信号Z1は通常
は“１”である。以上の構成によつて信号17y32
をカウントクロツクとして１キータイム（32タイ
ムスロツト）毎に１カウントアツプするシリアル
演算が実行される。従つて、第17タイムスロツト
においてシフトレジスタ２５の最終ステージから
出力される信号がカウント値の最下位ビツトであ
り、そのとき各ステージには最終ステージから第
１ステージにさかのぼつて順次上位ビツトのカウ
ント値が夫々保有されている。第17タイムスロツ
トの16タイムスロツト後の第１タイムスロツトに
おいても同様にシフトレジスタ２５の最終ステー
ジから第１ステージまでには最下位ビツトから最
上位ビツトまでのカウント値が並んでいる。従つ
て、第１タイムスロツトの前半で発生する信号
1y32Sによつてシフトレジスタ２５の７ステージ
出力Q7乃至最終ステージ出力Q16をラツチ回路
２７にラツチすることにより、10ビツトの並列２
進カウント値が得られる。尚、信号1y16のタイ
ミングすなわち第１及び第17タイムスロツトにお
いアンド回路３２を動作不能にしている、これは
最上位ビツトのキヤリイアウト信号が最下位ビツ
トに加算されないようにするためである。 カウンタ１３における下位７ビツトのカウント
値が鍵走査及び多重化のために利用される。その
うち下位４ビツト4，3，2，1によつて鍵
の音名（１オクターブ内の音名）を指定し、上位
３ビツト3，2，1によつてその鍵が所属する
オクターブを指定する。ラツチ回路２７にラツチ
されたカウント値のうちビツト3，2，1，
N4はデコーダ２９でデコードされ、キースイツ
チマトリクス２８における半オクターブ毎に入力
ラインに走査信号を与える。また、下位ビツト
N3，2，1はマルチプレクサ３０に与えられ、
キースイツチマトリクス２８における各半オクタ
ーブ内の６本の出力ラインの信号を時分割多重化
する。こうして、マルチプレクサ３０からは各鍵
の押圧または離鍵を示す時分割多重化されたキー
データTDMが各鍵の走査に対応して出力され
る。時分割多重化キーデータTDMは現在走査中
の鍵が押圧されていれば“１”であり、押圧され
ていなければ“０”である。 ラツチ回路２７にラツチされたカウント値3
〜1が変化する毎に走査すべき鍵が切換わるの
で、１鍵分の走査時間は第５図に示すように第１
タイムスロツトから第32タイムスロツトまでの32
タイムスロツトであり、この間１鍵分のキーデー
タTDMが持続して出力される。前述の通り、１
鍵分の走査に要する１キータイムは16μsであるの
で、１走査サイクルすなわちカウント値3〜1
が１巡する時間は約2ms（＝16μs×2⁷）である。 キースイツチマトリクス２８では高音順に走査
が行なれるようになつている。すなわち、カウン
ト値3〜1小さいほど高音になり大きいほど低
音になるようにその所定の値に対応して各鍵が順
次割当てられおり、カウント値31が増すに従
つて高音側から順次低音側に走査が移行するよう
になついる。カウンタ１３における下位７ビツト
のカウント値（3〜1）は現在走査中の鍵すな
わち時分割多重化キーデータTDMに対応する鍵
を表わすコード信号すなわちキーコードであ
る。しかし、カウンタ１３のカウント値3〜1
をそのまま用いたキーコードは高音鍵ほどそ
の値が小さく、低音鍵ほどその値が大きい。キー
コードの下位２ビツトを下位桁に無限に繰返し付
加してキーコードを周波数情報に変換する場合、
高音鍵になるほどキーコードの値が大きくならな
いと不都合が生じるので、カウンタ１３から出力
されるキーコードを反転したものを正式なキ
ーコードKCとしてキーアサイナ４Ａ，１４Ｂで
用いるようにしている。正式なキーコードKCと
各鍵との関係は例えば次表のようになつている。
キーコードKCは上位３ビツトのオクターブコー
ドB3，B2，B1と下位４ビツトのノートコード
N4，N3，N2，N1とから成る。

【表】 尚、シフトレジスタ２５の第７乃至最終ステー
ジ内に記された表示は第１及び第17タイムスロツ
トのときの各ステージの重みを示している。すな
わち、このとき第10乃至最終ステージ（Q10〜
Q16）には前述の通りカウント値の下位７ビツト
B3〜1が入つている。また、第７乃至第９ステ
ージ（Q7〜Q9）には、時間表示にして約8ms，
約4ms及び約2msの重みのビツトが入つている。
これらの時間表示はカウンタ１３がリセツトされ
たときからそれらのビツトに“１”が立つまでの
時間を示している。後述のように、カウンタ１３
をタイマとして用いるときこれらの時間表示ビツ
トを利用する。これらの時間表示ビツトはキーコ
ード3〜1と共にラツチ回路２７にラツチされ
る。 第４図において、単音キーアサイナ１４Ａは第
９タイムスロツトを起点にして各鍵の時分割多重
化キーデータTDMに関する処理を行なうように
している。そのため、第３図のマルチプレクサ３
０から出力された時分割多重化キーデータTDM
は第４図のラツチ回路３４に入力され、信号
9y32によつて第９タイムスロツトに同期してラ
ツチされる。従つてラツチ回路３４からはキーデ
ータTDMを８タイムスロツト遅延したものが出
力される。一方、第１タイムスロツトのときにシ
フトレジスタ２５（第３図）の最終ステージ
（Q16）から出力されるキーコードの最下位ビ
ツト1は、８タイムスロツト後の第９タイムス
ロツトでは第８ステージ（Q8）にシフトされて
きている。そこで、ラツチ回路３４（第４図）に
おけるキーデータTDMの遅延に同期させるた
め、シフトレジスタ２５（第３図）の第８ステー
ジ（Q8）の出力をシリアルキーコード（９
〜）として取り出し、第４図の単音キーアサイナ
１４Ａに供給するようにしている。このキーコー
ド（９〜）は第９タイムスロツトから第15タ
イムスロツトまでの間で下位ビツトから順番に各
ビツト1，2，3，4，1，2，3が並ん
でいる。このキーコード（９〜）は第４図の
インバータ３５で反転され、前述の通りの正式の
キーコードKCがシリアル形式で該インバータ３
５から出力される。 第４図において、単音キーアサイナ１４Ａは主
に次の３つの機能を実行する。この１つは、最高
押圧鍵のキーコードKCを選択することであり、
もう１つは、新たな押鍵を検出することであり、
もう１つは、新たな押鍵が検出されたとき一定時
間の間新たな押圧鍵に関する処理を禁止しその間
でイニシヤルタツチの検出を可能にすることであ
る。新たな押鍵の検出は、全べての鍵が離鍵され
ている状態から初めて何らかの鍵が押圧された場
合（これをエニーニユーキーオンという）と、何
らかの鍵が押圧されている状態からレガート形式
で新たな押圧鍵に変更された場合（これがレガー
トニユーキーオンという）とを区別し行なうよう
になつている。エニーニユーキーオンが検出され
た場合はフリツプフロツプAKQがセツトされ、
レガートニユーキーオンが検出された場合はフリ
ツプフロツプNKQがセツトされる。ニユーキー
オン検出によつてフリツプフロツプAKQまたは
NKQがセツトされたとき第３図のカウンタ１３
をタイマとして動作させ、一定時間（約10ms）
の間イニシヤルセンシング信号ISを出力する。こ
の間新たな押圧鍵に関する処理を禁止し、前記一
定時間が終了したときアタツクピツチスタート信
号ASあるいはスラースタート信号SSを発生して
アタツクピツチあるいはスラーの制御を開始させ
る。最高押圧鍵キーコードレジスタ３６は最高押
圧鍵のキーコードXKCを暫定的に記憶するため
のものであり、単音キーコードレジスタ３７は単
音モードで発音する押圧鍵のキーコードMKCを
記憶するためのものである。前記一定時間が終了
したときレジスタ３６のキーコードXKCレジス
タ３７にロードされるようになつている。従つ
て、新たな押鍵があつたとき直ちに単音モード用
の押圧鍵キーコードMKCが変化するのではなく、
前記一定時間の後に変化する。 各フリツプフロツプXKQ、MK１，MK２，
AKQ，NKQ，TM６はタイミング信号6y8（第５
図参照）によつて入力信号をロードし、信号1y8
（第５図）に同期して出力を切換える。従つて、
ロードした信号は信号1y8の発生タイムスロツト
（第１または第９または第17または第25タイムス
ロツト）から８タイムスロツトの間持続的に出力
される。 フリツプフロツプXKQは、１走査サイクルに
おいて何らかの押圧鍵が検出されたことを示すた
めのものである。ラツチ回路３４から出力される
キーデータTDMが“１”のとき、アンド回路３
８及びオア回路４０を介してこのフリツプフロツ
プXKQに“１”がロードされる。このフリツプ
フロツプXKQの“１”はアンド回路３９及びオ
ア回路４０を介してホールドされる。１走査サイ
クルが終了したときインバータ４１の出力が
“０”となり、アンド回路３９が動作不能となつ
てフリツプフロツプXKQがリセツトされる。第
３図のラツチ回路２７から出力されるカウント値
の下位３ビツト3，2，1がアンド回路４２
に入力され、上位４ビツト3，2，1，4が
アンド回路４３に入力されている。アンド回路４
２の出力信号N7及びアンド回路４３の出力信号
B15が第４図のアンド回路４４に入力される。１
走査サイクルの終了時にはカウント値3〜1の
全ビツトが“１”となり、信号N7及びB15が共
に“１”となつてアンド回路４４の条件が成立す
る。アンド回路４４の他の入力にはタイミング信
号9T16（第５図参照）が入力されている。従つ
て、１走査サイクル終了時の第９から第16タイム
スロツトまでの間アンド回路４４の出力“１”と
なる。このアンド回路４４の出力信号“１”が走
査終了信号SCEであり、インバータ４１ではこの
信号SCEを反転する。従つて、何らかの鍵が押圧
されている場合、１走査サイクルにおいてキーデ
ータTDMが最初に“１”となる鍵走査タイミン
グすなわち最高押圧鍵の走査タイミングから走査
終了時までのフリツプフロツプXKQの出力が
“１”となる。何も鍵が押されていないときは
XKQは常に“０”である。 フリツプフロツプXKQの出力を反転した信号
とラツチ回路３４から出力されるキーデータ
TDMとが入力されたアンド回路４５は最高押圧
鍵を検出するためのものである。すなわち、フリ
ツプフロツプXKQにおける入力と出力の８タイ
ムスロツトの遅れにより、１走査サイクルにおい
て最初に最高押圧鍵のキーデータTDM“１”に
立上るとき、キーデータTDMの立上りの３タイ
ムスロツトつまり第９乃至第16タイムスロツトま
での間はフリツプフロツプXKQの出力はまだ
“０”であり、その反転信号は“１”となつてい
る。従つて、最高押圧鍵のキーデータTDMの立
上りの第９乃至第16タイムスロツト（合計８タイ
ムスロツト）の間でのみアンド回路４５の条件が
成立し、その出力信号XSが“１”となる。この
信号XSの“１”によつてアンド回路４６を可能
にし、インバータ３５から与えられる最高押圧鍵
のキーコードKCをアンド回路４６及びオア回路
４７を介してレジスタ３６にロードする。 前述の量り、インバータ３５から出力されるキ
ーコードKCとラツチ回路３４から出力されるキ
ーデータTDMとは同期しており、信号XSが
“１”となる第９乃至第16タイムスロツトの間で、
最高押圧鍵のキーコードKCが下位ビツトから順
にレジスタ３６にロードされる。キーコードKC
の全ビツトN1〜B3は第９乃至第15タイムスロツ
トの間でレジスタ３６にロードされ、第16タイム
スロツトにおいはキーコードKCに無関係なカウ
ントデータがあらわれる。そのため、タイミング
信号16y32を反転した信号をアンド回路４６に加
え、第16タイムスロツトにおいては強制的に
“０”がロードされるようにしている。レジスタ
３６にロードされた最高押圧鍵キーコードXKC
はアンド回路４８を介して自己保持される。アン
ド回路４８の他の入力には信号XSをインバータ
４９で反転した信号が加わり、アンド回路４６を
可能にしてキーコードKCをレジスタ３６にロー
ドするときは自己保持をクリアするようにしてい
る。 レジスタ３６及びこのレジスタ３６の内容
XKCが転送されるレジスタ３７は８ステージ／
１ビツトのシフトレジスタであり、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される。
従つて、レジスタ３６及び３７の内容は８タイム
スロツト毎に循環する。図においては、第９ある
いは17あるいは第25あるいは第１タイムスロツト
のときのレジスタ３６及び３７の各ステージの重
みが示されている。 フリツプフロツプMK１は、前回の走査サイク
ルにおいて何らかの押圧鍵が検出されたことを示
すためのものである。１サイクル分の走査が終了
したときにすなわち走査終了信号SCEが“１”の
ときにフリツプフロツプXKQに“１”が記憶さ
れていることご条件にアンド回路５０が“１”を
出力し、オア回路５２を介して該フリツプフロツ
プMK１に“１”をロードする。このフリツプフ
ロツプMK１の“１”はアンド回路５１及びオア
回路５２を介して１走査サイクルの間保持され、
走査終了信号SCEによつてリセツトされる。 フリツプフロツプMK２は、前々回の走査サイ
クルにおいて何らかの押圧鍵が検出されたことを
示すためのものである。走査終了信号SCEの発生
時に、フリツプフロツプMK１の出力をアンド回
路５３及びオア回路５５を介してフリツプフロツ
プMK２にロードする。アンド回路５４はフリツ
プフロツプMK２の記憶を１走査サイクルの間保
持するためのもので、走査終了信号SCEが発生す
るとき動作不能となつてフリツプフロツプMK２
をリセツトする。これらの３つのフリツプフロツ
プXKQ，MK１，MK２は、単音モードにおけ
る鍵の押圧及び離鍵をチヤタリングを排除して検
出するのに役立つ。 フリツプフロツプAKQは、前述のエニーニユ
ーキーオン検出されたことを示すためのものであ
る。アンド回路５６には、フリツプフロツプ
XKQの出力、フリツプフロツプMK１，MK２，
AKQ，NKQの反転出力、及び走査終了信号SCE
が与えられており、エニーニユーキーオンのとき
条件が成立して走査終了信号SCEのタイミングで
“１”を出力する。つまり、アンド回路５６にお
いては、前回及び前々回の走査サイクルでは鍵が
全く押圧されていず（MK１，MK２が共に
“０”）、かつ今回の走査サイクルで初めて鍵押圧
が検出された（XKQが“１”）ことを条件にエニ
ーニユーキーオンを検出する。AKQ及びNKQの
反転出力がアンド回路５６に加えられいる理由
は、AKQまたはNKQに“１”が記憶されている
ときはアンド回路５６の条件が成立しないように
するためであり、後述のタイマが何度もスタート
状態にリセツトされないようにするためである。
アンド回路５６の出力信号“１”はオア回路５８
を介してフリツプフロツプAKQにロードされる。
このフリツプフロツプAKQの“１”はアンド回
路５７、オア回路５８を介して一定時間の間ホー
ルドされる。 アンド回路５６の出力信号“１”すなわちエニ
ーニユーキーオン検出信号はタイマスタート信号
としても利用される。この出力信号“１”がオア
回路５９を介して２段残のフリツプフロツプ６
０，６１に入力される。これらのフリツプフロツ
プ６０，６１はフリツプフロツプXKQと同様に
タイミング信号6y8，1y8によつて制御される。
両フリツプフロツプ６０，６１の出力がオア回路
６２に加わり、更にインバータ６３で反転され、
信号Z1として第３のアンド回路３３に入力され
る。アンド回路５６から出力されるエニーニユー
キーオン検出信号は走査終了信号SCEに同期して
第９から第16タイムスロツトまでの８タイムスロ
ツトの間“１”となる。これをフリツプフロツプ
６０，６１及びオア回路６２で16タイムスロツト
幅に拡張し、16タイムスロツトの間インバータ６
３の出力信号Z1を“０”にする。それ以外のと
きは信号Z1は常に“１”であり、カウンタ１３
（第３図）におけるカウント動作を可能にしてい
る。信号Z1が“０”になる16タイムスロツトの
間、アンド回路３３（第３図）が動作不能にな
り、シフトレジスタ２５の全16ステージの内容を
すべて“０”にクリアする。こうして、カウンタ
１３はカウント値オール“０”からのカウント動
作を開始し、タイマ機能がスタートする。 第３図のラツチ回路２７にラツチしたカウント
値のうち時間表示にして約8msの重みをもつビツ
トがアンド回路６４に入力され、約4ms及び約
2msの重みをもつビツトが夫々反転されてアンド
回路６４の他の入力に加わる。このアンド回路６
４の出力信号TM5は第４図のアンド回路６５に
与えられる。アンド回路６５には第３図のアンド
回路４２及び４３から信号N7及びB15が入力さ
れ、更にタイミング信号9T16とオア回路６６の
出力が加わる。オア回路６６にはフリツプフロツ
プAKQ及びNKQの出力が加わる。アンド回路６
５の出力はタイマ終了信号QRとして利用され
る。フリツプフロツプAKQまたはNKQの出力を
アンド回路６５に入力する理由は、これらのフリ
ツプフロツプセツトされたときのみつまりニユー
キーオンのときのみタイマ機能を働らかせるため
である。 カウンタ１３の下位10ビツトのカウント値が
“1001111111”となつたとき、すなわち信号Z1に
よつてクリアされたときから約1ms経過したと
き、アンド回路４２，４３，６４（第３図）の条
件がすべて成立し、４図のアンド回路６５に加え
られる信号N7，B15，TM5がすべて“１”とな
る。このとき信号9T16に対応して第９乃至第16
タイムスロツトの間アンド回路６５の出力信号
QRが“１”となる。尚、図において信号線の傍
に記した（９〜16）なる表示はこの信号が第９タ
イムスロツトから第16タイムスロツトまでの間発
生することを意味している。 このタイマ終了信号QRはインバータ６７で反
転されてアンド回路５７に加わる。従つて、フリ
ツプフロツプAKQの“１”はタイマ終了信号QR
が発生するまでの約10msの間ホールドされるが、
このタイマ終了信号QRが発生したときにクリア
される。詳しくは、タイマ終了形成QRが第17タ
イムスロツトで立下るときにフリツプフロツプ
AKQの出力も“０”に立下る。 タイマ終了信号QRが発生したときフリツプフ
ロツプXKQに“１”がセツトされていること
（鍵押圧中であること）を条件にアンド回路６８
の出力信号KSが“１”となる。この信号KSによ
つてアンド回路６９を可能にし、レジスタ３６の
最高押圧鍵キーコードXKC（これは新たな押圧鍵
を示している）を該アンド回路６９及びオア回路
７０を介してレジスタ３７にロードする。レジス
タ３７にロードされた新たな最高押圧鍵のキーコ
ードは単音モード用の押圧鍵キーコードMKCと
してキーアサイナ１４Ａから出力されると共にア
ンド回路７１を介してレジスタ３７を循環する。
前記信号KSによつて新たなキーコードXKCをロ
ードするときアンド回路７１が動作不能となり、
古いキーコードMKCがクリアされる。 アンド回路７２，７３，７４、オア回路７５及
び遅延フリツプフロツプ７６は、レジスタ３６と
３７のキーコードXKC，MKCを比較するための
ものである。キーコードMKCの反転信号とキー
コードXKCとがアンド回路７２に入力され、キ
ーコードXKCの反転信号とキーコードMKCとが
アンド回路７３に入力される。キーコードXKC
及びMKCは同じ重みのビツトN1〜B3が同期し
てレジスタ３６，３７から夫々出力される。両キ
ーコードMKC，XKCの値が１ビツトでも異なる
アンド回路７２または７３の条件が成立し、フリ
ツプフロツプ７６に“１”ロードされる。このフ
リツプフロツプ７６の“１”はアンド回路７４を
介して自己保持される。最高押圧鍵検出信号XS
をインバータ４９で反転した信号が各アンド回路
７２，７３，７４に加わるようになつており、各
走査サイクルにおいて最高押圧鍵が検出される毎
にフリツプフロツプ７６の記憶がクリアされる。 フリツプフロツプNKQは、前述のレガートニ
ユーキーオンが検出されたことを示すためのもの
である。アンド回路７７はレガートニユーキーオ
ンを検出するためのもので、前記フリツプフロツ
プ７６の出力信号NEQ、単音モード選択信号
MONO、フリツプフロツプXKQ、MK１，MK
２の出力信号、フリツプフロツプAKQ及びNKQ
の出力を反転した信号、及び走査終了信号SCEが
入力される。単音モード選択信号MONOは単音
モードのときのみレガートニユーキーオンの検出
を可能にするために入力されている。前述の通
り、レジスタ３６と３７のキーコードXKC，
MKCが異なるとき、フリツプフロツプ７６の出
力信号NEQ“１”となる。この信号NEQの“１”
は、新たな押鍵があつたことを示している。この
新たな押鍵がエニーニユーキーオンに該当するも
のであれば、前述の如くアンド回路５６の条件が
成立し、フリツプフロツプAKQがセツトされる
ので、その反転信号が“０”となり、アンド回路
７７の条件は成立しない。この新たな押鍵がレガ
ートニユーキーオンに該当するものであれば、フ
リツプフロツプAKQがセツトされていず、かつ
各フリツプフロツプXKQ、MK１，MK２の出
力“１”であり、何らかの鍵が持続的に押圧され
ていることを示している。従つて、レガートニユ
ーキーオンのときは走査終了信号SCEのタイミン
グでアンド回路７７の条件が成立し、オア回路７
９を介してフリツプフロツプNKQに“１”がロ
ードされる。このフリツプフロツプNKQの“１”
はアンド回路７８を介して自己保持される。 一方、アンド回路７７から出力されたレガート
ニユーキーオン検出信号は、エニーニユーキーオ
ン検出信号と同様に、オア回路５９を介して遅延
フリツプフロツプ６０に与えられ、タイマスター
ト信号として利用される。従つ、レガートニユー
キーオン検出にもとづき第３図のカウンタ１３が
前述と同様にタイマとして機能し、約10ms後に
アンド回路６５（第４図）からタイマ終了信号
QRが出力される。このタイマ終了信号QRによ
つてアンド回路７８が動作不能となり、フリツプ
フロツプNKQがリセツトされる。従つて、レガ
ートニユーキーオン検出時から約10msの間フリ
ツプフロツプNKQ“１”をホールドする。また、
前述と同様に、タイマ終了信号QRにもとづきア
ンド回路６８から信号KSが出力され、レジスタ
３６に記憶されている新たな最高押圧鍵キーコー
ドXKCレジスタ３７にロードされる。 フリツプフロツプTM６は、複音モードのとき
のアタツクピツチスタート信号を形成するために
エニーニユーキーオンによる約10msの時間待ち
が終了したことを示すためのものである。タイマ
終了信号QRがアンド回路８０、オア回路８２を
介してフリツプフロツプTM６に入力されるよう
になつており、エニーニユーキーオンにもとづく
約10msの時間待ちが終了したときこのタイマ終
了信号QRによつて該フリツプフロツプTM６に
“１”がセツトされる。このフリツプフロツプ
TM６の“１”はアンド回路８１を介し自己保持
され、走査終了信号SCEによつてリセツトされ
る。従つて、フリツプフロツプTM６の“１”は
１走査サイクルの間だけホールドされる。尚、複
音モードのときはレガートニユーキーオンの検出
は行なわれないため、単音モード時にレガートニ
ユーキーオンにもとづくタイマ終了信号QRによ
つてフリツプフロツプTM６がセツトされたとし
ても何の影響も及ぼさない。 アンド回路８３，８４，８５は単音モード用の
キーオフ信号MKOFを形成するためのものであ
る。各回路８３，８４，８５には単音モード選択
信号MONO与えられており、単音モードのとき
動作可能となる。アンド回路８５にはフリツプフ
ロツプMK１，MK２，NKQの反転信号が入力
されており、２走査サイクル続けて全鍵の離鍵が
検出されていることを条件に“１”を出力する。
このアンド回路８５の出力“１”は通常のキーオ
フを示している。MK１，MK２共に“０”であ
ることを条件にしたのはチヤタリング対策のため
である。アンド回路８３にはフリツプフロツプ
AKQの出力が入力されており、エニーニユーキ
ーオン検出時の約10msの待ち時間の間“１”を
出力する。アンド回路８４にはフリツプフロツプ
NKQの出力及びスラーオン信号SLONをインバ
ータ８６で反転した信号が加わり、スラー効果が
選択されていないことを条件に、レガートニユー
キーオン検出時の約10msの待ち時間の間“１”
を出力する。 各アンド回路８３，８４，８５の出力はオア回
路８７に入力され、単音モード用のキーオフ信号
MKOFとして利用される。このキーオフ信号
MKOFをインバータ８８で反転したものが単音
モード用のキーオン信号MKONである。楽音信
号発生部２１（第２図）において、単音モード用
の押圧鍵キーコードMKCに対応する楽音信号を
発生する際にこのキーオン信号MKONにもとづ
いて振幅エンベローブを制御するようにすればよ
い。単音モードにおいてエニーニユーキーオンが
検出された場合あるいはスラー効果選択されてい
ないときにレガートニユーキーオンが検出され場
合はアタツクピツチコントロールを行なうように
なつており、そのためのイニシヤルタツチ検出を
行なう前記一定の待ち時間（約10ms）の間は、
アンド回路８３または８４の出力“１”にもとづ
き強制的にキーオフ状態としているのである。そ
して、この待ち時間における強制的なキーオフ状
態のときに前音のサステインを除去するために、
アンド回路８３及び８４の出力がオア回路８９を
介して強制ダンプ信号DMPとしてキーアサイナ
１４Ａから出力され、楽音信号発生部２１（第２
図）に与えられるようになつている。 アンド回路８４の出力はオア回路９０にも与え
られる。また、フリツプフロツプAKQの出力が
アンド回路９１を介してオア回路９０に与えられ
る。尚、入力が１つしかないアンド回路３８，８
０，９１等は入力信号が単に通過するだけであ
り、特に必要ないが図示の都合上示した。オア回
路９０の出力はイニシヤルセンシング信号ISとし
てイニシヤルタツチ検出のために利用される。こ
のイニシヤルセンシング信号ISは、単音モードあ
るいは複音モードに係わりなくエニーニユーキー
オンがあつた場合はフリツプフロツプAKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。また、単音モードでスラー効
果が選択されていないときにレガートニユーキー
オンがあつた場合もフリツプフロツプNKQの出
力にもとづき新たな鍵の押圧開始時から約10ms
の間“１”となる。単音モードでスラー効果が選
択されているときはレガートニユーキーオンがあ
つてもイニシヤルセンシング信号ISは発生されな
い。 アンド回路９２は単音モード用のアタツクピツ
チスタート信号MASを発生するためのものであ
り、オア回路８７からのキーオフ信号MKOF、
フリツプフロツプXKQの出力信号及びタイマ終
了信号QR入力される。ニユーキーオン検出にも
とづく約10msの待ち時間の間アンド回路８３あ
るいは８４の出力信号によつてキーオフ信号
MKOFが“１”となり、アンド回路９２が動作
可能となる。待ち時間が終了したとき、鍵が押圧
されていることを条件に（XKQが“１”）タイマ
終了信号QRに対応する９乃至第16タイムスロツ
トの間アンド回路９２の出力信号MASが“１”
となる。この信号MASはオア回路９３を介して
遅延フリツプフロツプ９４に入力される。このフ
リツプフロツプ９４はタイミング信号13y32で入
力信号をロードし、信号17T24に同期して出力を
換える。従つて、第９乃至第16タイムスロツトで
発生する信号MASの“１”は第13タイムスロツ
トでフリツプフロツプ９４にロードされ、第17タ
イムスロツトから次の第16タイムスロツトまでの
１キータイム（32タイムスロツト）の間アタツク
ピツチスタート信号ASとして出力される。 アンド回路９５は複音モード用のアタツクピツ
チスタート信号EASを発生するためのものであ
り、フリツブフロツプTM６の出力、フリツプフ
ロツプXKQの出力の反転信号、単音モード選択
信号MONOをインバータ９６で反転した信号、
及びラツチ回路３４からのキーデータTDMが入
力される。複音モードのとき、インバータ９６の
出力“１”によつてアンド回路９５が動作可能と
なる。前述の通り、エニーニユーキーオン検出に
もとづく約10msの時間待ちの終了直後の１走査
サイクルの間フリツプフロツプTM６の出力が
“１”となり、このサイクルにおける最高押圧鍵
のキーデータTDMの立上りの第９乃至第16タイ
ムスロツトの間アンド回路９５の条件が成立す
る。第９乃至第16タイムスロツトの間で“１”と
なるアンド回路９５の出力信号EASはオア回路
９３を介してフリツプフロツプ９４に入力され、
前述と同様に、第17タイムスロツトから次の第16
タイムスロツトまでの１キータイムの間アタツク
ピツチスタート信号ASとして出力される。 アンド回路９７はスラースタート信号SSを発
生するためのものであり、タイマ終了信号QR、
フリツプフロツプXKQの出力、単音モード選択
信号MONO、単音モード用キーオン信号
MKON、及びキーコードの不一致を示す信号
NEQが入力される。レジスタ３６及び３７のキ
ーコードXKC，MKCが一致していないときは
（NEQが“１”）、待ち時間中であり（AKQまた
はNKQが“１”）、かつこのときアンド回路８３
及び８４の条件が成立していなければ（MKON
“１”）、スラー効果が選択されておりかつレガー
トニユーキーオンであつたことを意味する。従つ
て、スラー効果が選択されかつレガートニユーキ
ーオンがあつたとき、このレガートニユーキーオ
ンにもとづく待ち時間の終了時に発生するタイマ
終了信号QRに対応して、現在鍵が押圧されてい
ること（XKQが“１”）を条件に、アンド回路９
７の出力が第９乃至第16タイムスロツトの間
“１”となる。この出力“１”はフリツプフロツ
プ９４に入力され、前述と同様に第17タイムスロ
ツトから次の第16タイムスロツトまでの１キータ
イムの間スラースタート信号SSとして出力され
る。 以上の通り、アタツクピツチスタート信号AS
及びスラースタート信号SSは、約10msの待ち時
間の終了後に発生されるものである。そして、ア
タツクピツチスタート信号ASは、単音モードに
おいてはエニーニユーキーオンのときあるいはス
ラー非選択時のレガートニユーキーオンのときに
発生され、複音モードにおいてはエニーニユーキ
ーオンのときに発生される。また、スラースター
ト信号SSは、単音モードのスラー選択時におい
てレガートニユーキーオンがあつたときに発生さ
れる。 アナログ電圧マルチプレクサ及びＡ／Ｄ変換部 各種効果設定操作子群１５の詳細例は第６図に
示されている。Ａ／Ｄ変換部１７は図示の都合
上、Ａ／Ｄ変換器１８の部分が第６図に、制御及
び記憶部１９の部分が第７図に示されている。 第６図においては、各種効果設定操作子群１５
は各種効果の制御要素に対応する制御量をアナロ
グ電圧で設定するためのボリユームＶ１〜Ｖ８を
具えている。Ｖ１はビブラートスピード（周波
数）、Ｖ２はビブラートデイプス（深さ）、Ｖ４は
デイレイビブラートの時間、Ｖ５はスラー効果に
おけるピツチ変化の速度（スラースピード）、Ｖ
７は振幅エンベローブのサステイン部分の減衰速
度（サステインスピード）、を夫々設定するため
のものである。Ｖ３，Ｖ６，Ｖ８はタツチセンサ
１１の出力信号の感度調整用ボリユームである。
Ｖ３はアフタータツチビブラートの深さ設定用の
鍵タツチ検出信号を感度調整するもの、Ｖ６はア
フタータツチレベルコントロールのレベル設定用
の鍵タツチ検出信号を感度調整するもの、Ｖ８は
イニシヤルタツチ検出信号を感度調整するもので
ある。ボリユームＶ８で感度調整されたイニシヤ
ルタツチ検出信号は２つの用途で使われる。１つ
はアタツクピツチコントロールの初期値設定のた
め、もう１つはイニシヤルタツチレベルコントロ
ールのレベル設定のためである。 タツチセンサ１１としては各鍵共通のアフター
タツチセンサ１１Ａが使用される。アフタータツ
チセンサ１１Ａは鍵押圧持続時において鍵タツチ
を検出し得るものであれば如何なるものでもよ
く、例えば、押圧速度あるいは押圧深さあるいは
押圧力あるいは強さ等のいずれかに応答して鍵タ
ツチを検出するものであつてもよい。アフタータ
ツチセンサ１１Ａの出力信号は増幅器９８を介し
てイニシヤルタツチ感度調整用ボリウムＶ８に加
わる共にローパスフイルタ９９に加わる。ローパ
スフイルタ９９の出力はアフタータツチビブラー
ト用感度調整ボリユームＶ３とアフタータツチレ
ベル用感度調整ボリユームＶ６に加えられる。ロ
ーパスフイルタ９９はアフタータツチ制御に用い
るタツチ検出信号の急激な変動を抑えるためのも
のである。 アフタータツチセンサ１１Ａはイニシヤルタツ
チ検出及びアフタータツチ検出の両方に共用され
る。例えば、アフタータツチセンサ１１Ａから出
力されるタツチ検出信号が第８図ａのようである
とすると、単音キーアサイナ１４Ａ（第４図）か
らイニシヤルセンシング信号IS（第８図ｂ）が与
えられる約10msの間においてこのタツチ検出信
号のピーク値を検出し、このピーク値をホールド
してイニシヤルタツチ検出信号として用いる。前
述の通り、イニシヤルセンシング信号ISが立下つ
てから（ピーク値検出終了後に）発音が開始す
る。また、ピーク値検出を行なつているときの
（IS発生時の）アフタータツチセンサ出力信号は
アフタータツチ検出信号として用いず、それ以外
のときセンサ出力信号をアフタータツチ検出信号
として用いる。このようにすることにより、イニ
シヤルタツチセンサとアフタータツチセンサを
別々に設ける必要がなくなり、経済的であると共
に鍵下方に設けるセンサ装置が簡略化される。 ボリユームＶ１〜Ｖ８で設定もしくは調整され
た８個のアナログ電圧は１個のＡ／Ｄ変換器１８
を用いてデイジタルデータに変換される。そのた
めにアナログ電圧マルチプレクサ１６が設けられ
ており、各ボリユームＶ１〜Ｖ８のアナログ電圧
を時分割多重化してＡ／Ｄ変換器１８に送る。ま
た、Ａ／Ｄ変換器１８に関連して第７図に示す制
御及び第記憶部１９が設けられており、Ａ／Ｄ変
換器１８における時分割的なＡ／Ｄ変換動作及び
このＡ／Ｄ変換によつて得たデイジタルデータの
デマルチプレクス動作を制御する。このような
Ａ／Ｄ変換操作によつて回路構成をかなり簡略化
することができる。 第７図に示す制御及び記憶部１９は、各ボリユ
ームＶ１〜Ｖ８に対応する記憶手段としてレジス
タ１０１〜１０８を含んでいる。各レジスタ１０
１〜１０８の近傍に記したＶ１〜Ｖ８は夫々に対
応するボリユームＶ１〜Ｖ８を示している。これ
らのレジスタ１０１〜１０８には、各々に対応す
るボリユームＶ１〜Ｖ８の出力電圧をデイジタル
変換したデイジタルデータが夫々記憶される。こ
れらのレジスタ１０１〜１０８は、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される８
ステージ／１ビツトの循環型シフトレジスタから
成る。各レジスタ１０１〜１０８の各ステージの
ブロツク内に記した数字は、第１，第９，第17及
び第25タイムスロツトのときの各ステージ内のデ
ータの重みを一例として示すものである。夫々の
レジスタ１０１〜１０８における重み数値の単位
は、各出力データ表示の近傍に記されているよう
に、夫々の制御要素の性質に応じて「Hz」（周波
数）、「セント」（ピツチずれの深さを示すセント
値）「ms」（時間）、「dB」（レベル）である。こ
れらの重み表示はあくまでも一例とし示したにす
ぎず、回路動作の面ではあまり重要ではなく、た
だ、シリアルデータとして送り出されるときに各
ビツトの重みとタイムスロツトとの関係を明らか
にする面で役立つ。 第７図の制御及び記憶部１９には、各レジスタ
１０１〜１０８に対応してマルチプレクス及びデ
マルチプレクス制御回路１１１〜１１８が設けら
れている。回路１１２〜１１７は同一構成である
ため、回路１１２のみ詳細を示し、回路１１３〜
１１７は省略してある。このマルチプレクス及び
デマルチプレクス制御回路１１１〜１１７は、ア
ナログ電圧マルチプレクサ１６（第６図）におけ
る時分割多重化操作に対応して各レジスタ１０１
〜１０７のデイジタルデータをマルチプレクスし
てＡ／Ｄ変換器１８（第６図）に送り、時分割的
なＡ／Ｄ変換操作に利用させると共に、その結果
得られるデイジタルデータをＡ／Ｄ変換器１８か
ら受け入れてデマルチプレクスし、対応するレジ
スタ１０１〜１０７にロードする機能をもつ。但
し、イニシヤルタツチ検出データ記憶用のレジス
タ１０８に対応する制御回路１１８はマルチプレ
クス機能（レジスタ１０８のデータをＡ／Ｄ変換
器１８に送り出す機能）をもたない。 第６図において、アナログ電圧マルチプレクサ
１６の制御入力には第３図のデコーダ２９から８
本の出力信号H0〜H7が与えられると共に第４図
のオア回路９０からイニシヤルセンシング信号IS
が与えられる。デコーダ２９はカウンタ１３（第
３図）のカウント値のうちビツト2，1，4の
値をデコードしたものを信号H0〜H7として出力
する。各信号H0〜H7は第９図ａに示す順で順次
“１”となる。１つの信号H0〜H7が“１”を持
続している時間は８キータイムであり、１走査サ
イクルの間で各信号H0〜H7が２巡する。 マルチプレクサ１６は、常時は信号H1〜H7に
応じてボリユームＶ１〜Ｖ７のアナログ電圧を第
９図ｂに示すように順次サンプリングし、多重化
して出力する。イニシヤルセンシング信号ISが
“１”のときは、上述の信号H1〜H7によるＶ１
〜Ｖ７のサンプリングを禁止し、イニシヤルタツ
チ感度調整用ボリユームＶ８からのアナログ電圧
を持続的に選択して出力する。マルチプレクサ１
６の出力電圧はＡ／Ｄ変換器１８内のアナログ比
較器１１０の入力Ｂに供給される。まず、通常の
Ａ／Ｄ変換について説明し、次にイニシヤルタツ
チ検出信号のＡ／Ｄ変換について説明する。 Ａ／Ｄ変換器１８は、システムクロツクパルス
φ₁，φ₂によつてシフト制御される８ステージ／
１ビツトの循環型シフトレジスタから成るデータ
レジスタ１００を含んでいる。Ａ／Ｄ変換器１８
における通常のＡ／Ｄ変換操作はマルチプレクサ
１６による各アナログ電圧の時分割的サンプリン
グに対応して時分割で行なわれる。初め、データ
レジスタ１００には前回のＡ／Ｄ変換によるデイ
ジタルデータが取り込まれる。この前回データを
デイジタル／アナログ変換（以下Ｄ／Ａ変換とい
う）回路１１９でアナログ電圧に変換し、これを
比較器１１０の入力Ａに加えてマルチプレクサ１
６からのアナログ電圧と比較し、この比較結果に
応じてデータレジスタ１００の内容をカウントア
ツプまたはダウンすることによりＡ／Ｄ変換を行
なう。 前回のＡ／Ｄ変換によるデイジタルデータはサ
ンプリングタイミングの直前に第７図のレジスタ
１０１乃至１０７の１つからデータレジスタ１０
０に取り込まれる。そのため制御信号として信号
N7・25T32が第３図のアンド回路１２０から第
７図の各制御回路１１１〜１１７内のアンド回路
１２１，１２２，１２３に入力される。第３図に
おいて、アンド回路１２０にはアンド回路４２の
出力とタイミング信号25T32が与えられる。アン
ド回路４２はカウンタ１３のカウント値の下位３
ビツト3，2，1が“111”のとき条件が成立
する。これはサンプリング用の各信号H0〜H7に
おける最後の１キータイムを示す。信号25T32は
１キータイムにおける第25から第32タイムスロツ
トまでの８タイムスロツトの間“１”となるもの
である。従つて、信号N7・25T32は各信号H0〜
H7の最後の８タイムスロツトにおいて“１”と
なる。 第７図において、制御回路１１１〜１１７には
デコーダ２９（第３図）の出力信号H0〜H7が供
給されており、この信号H0〜H7と前記信号
N7・25T32にもとづいてマルチプレクスとデマ
ルチプレクスを同時に制御する。各制御回路１１
１〜１１７はマルチプレクス用アンド回路１２
４，１２５、デマルチプレクス用アンド回路１２
６，１２７、及びホールド用アンド回路１２８，
１２９を含んでいる。或るサンプリングタイミン
グの最後の８タイムスロツトにおいて、その次の
サンプリングタイミングに対応するレジスタ（１
０１〜１０７のうち１つ）の記憶データがマルチ
プレクス用アンド回路１２４，１２５を介して選
択されてＡ／Ｄ変換器１８のデータレジスタ１０
０（第６図）に供給されると同時に、そのサンプ
リングタイミングでＡ／Ｄ変換したデータがデマ
ルチプレクス用アンド回路１２６，１２７を介し
てそのサンプリングタイミングに対応するレジス
タ（１０１〜１０７のうち１つ）に取り込まれ
る。このようなレジスタ１０１〜１０７に対する
デマルチプレクス及びマルチプレクス制御は、イ
ニシヤルタツチ検出のための約10msの待ち時間
以外のときに実行される。そのために、制御回路
１１１〜１１７内の各アンド回路１２１，１２
２，１２３にはイニシヤルセンシング信号ISの反
転信号がインバータ１３０から与えられ、ISが
“０”のときに可能化されるようになつている。
また、各アンド回路１２１，１２２，１２３には
信号N7・25T32が共通に入力される。各アンド
回路１２１，１２２，１２３には信号H0，H1，
H2が各別に入力され、更に各制御回路１１３〜
１１７のアンド回路１２３と同等のアンド回路に
は信号H3〜H7が各別に入力される。 信号H0が“１”のとき、第９図に示すように
アナログ電圧マルチプレクサ１６（第６図）はど
のボリユームＶ１〜Ｖ８の電圧もサンプリングし
ない。従つて、このときはＡ／Ｄ変換器１８では
Ａ／Ｄ変換動作を行なわない。信号H0の最後の
８タイムスロツトにおいて信号H7・25T32が
“１”となると、アンド回路１２１（第７図）の
条件が成立し、このアンド回路１２１からアンド
回路１２４及びオア回路１３１に対して“１”が
与えられる。従つて、オア回路１３１の出力信号
TiMは第１０図ｂのように発生する。同図ａは
信号H0からH1へ変化するタイミングを拡大して
示したものである。尚、オア回路１３１の他の入
力には各制御回路１１１〜１１７におけるアンド
回路１２２１と同等のアンド回路１２２，１２３
の出力が夫々与えられる。尚、第１０図、その他
のタイミングチヤートにおいて、パルス中に記す
「25〜32」等の数字はタイムスロツトの順位を示
す。 アンド回路１２４の他の入力にはレジスタ１０
１の最終ステージから出力されるシリアルな８ビ
ツトデイジタルデータが与えられる。このシリア
ルデイジタルデータは、第25乃至第32タイムスロ
ツトの間では最下位ビツト（以下LSBという）
から最上位ビツト（以下MSBという）まで順次
に並んでいる。アンド回路１２４が第１０図ｂに
示す信号TiMと同じ８タイムスロツトの間可能
化されることによりレジスタ１０１に記憶してい
る８ビツトデイジタルデータはこの信号TiMに
同期してアンド回路１２４でサンプリングされ、
オア回路１３２に与えられる。オア回路１３２の
出力ODD（オールドデイジタルデータ）は第６図
のＡ／Ｄ変換器１８に供給され、オア回路１３３
及び加算器１３４を経由してデータレジスタ１０
０にロードされる。従つて、次のサンプリング信
号H1が“１”に立上るときにはデータレジスタ
１００にはレジスタ１０１のデータ（これを
VBRで示す）が転送されてきている。尚、オア
回路１３２（第７図）には各制御回路１１１〜１
１７のマルチプレクス用アンド回路１２４，１２
５の出力が夫々印加される。各レジスタ１０１〜
１０７のデータをVBR，VBD，KVBD，DVER
（またはDEL）、SRM及びSRE，ATL，STRで
示すとすると、各サンプリングタイミングの冒頭
でデータレジスタ１００から出力されるデータは
第９図ｃのようになる。すなわち、第９図ｂに示
すようにサンプリングされる各ボリユームＶ１〜
Ｖ７のアナログ電圧の前回サンプリングタイミン
グにおけるデイジタル変換結果が、同じボリユー
ムＶ１〜Ｖ７の今回サンプリングタイミングに対
応してデータレジスタ１００から出力される。 一方、第７図のオア回路１３１から出力された
信号TiMは第６図のＡ／Ｄ変換器に１８に与え
られる。この信号TiMはインバータ１３５で反
転され、アンド回路１３６を動作不能にする。ア
ンド回路１３６はデータレジスタ１００のデータ
をホールドするためもので、オールドデータ
ODDをロードするとき信号TiMによつてレジス
タ１００のホールドを禁止する。信号TiMは３
段の遅延フリツプフロツプ（シフトレジスタ）１
３７に入力される。このフリツプフロツプ１３７
はタイミング信号6y8で入力信号をロードし、信
号1y8に同期して出力を切換える。従つて、その
第１ステージの出力信号TiM1は第１０図ｃに示
すように信号H1の立上りの第１乃至第８タイム
スロツトの間で“１”となり、その第２及び第３
ステージ出力をオア回路１３８でまとめた信号
TiM2＋３は第１０図ｄのように信号TiM1の立
上り直後の第９乃至第24タイムスロツトの間で
“１”となる。 第６図において、データレジスタ１００は１ビ
ツト分の全加算器１３４と共に８ビツトのシリア
ルカウンタを構成している。ラツチ回路１３９は
信号1y8Sのタイミングでレジスタ１００の各ス
テージの出力（すなわちカウント値）を並列的に
ラツチするためのものである。信号1y8Sが発生
する第１，第９，第17，第25タイムスロツトにお
いてレジスタ１００の第１ステージ乃至第８ステ
ージにはMSBからLSBまでのデータが順に並ん
でおり、これがラツチ回路１３９にラツチされ
る。第１０図ｅに示すように、信号H1の立上り
の８タイムスロツトにおいては、ラツチ回路１３
９の内容はレジスタ１０１（第７図）のデータ
VBRを示している。このラツチ回路１３９の内
容は、カウント値（レジスタ１００の内容）の変
化に応じて８タイムスロツト毎に変化する。 ラツチ回路１３９の出力はＤ／Ａ変換回路１１
９に与えられ、アナログ電圧に変換される。比較
器１１０は入力ＡとＢを比較し、Ｂ≧Ａのとき、
つまりマルチプレクサ１６から入力Ｂに与えられ
るアナログ電圧の値がデータレジスタ１００のデ
ータの値と同じかそれよりも大きいとき、“１”
を出力する。この比較器１１０の出力は遅延フリ
ツプフロツプ１４０に与えられ、信号1y8に同期
して８タイムスロツト遅延して出力される。この
フリツプフロツプ１４０の出力はインバータ１４
１で反転され、ダウンカウント用のアンド回路１
４２に印加される。また、フリツプフロツプ１４
０の出力はイニシヤルタツチ検出時におけるアツ
プカウント用のアンド回路１４３に印加される。
アンド回路１４４は通常のＡ／Ｄ変換動作におけ
るアツプカウント用である。 第７図のインバータ１３０から第６図のＡ／Ｄ
変換器１８にイニシヤルセンシング信号ISの反転
信号が与えられている。この信号はアンド回
路１４２及び１４４に加えられ、イニシヤルタツ
チ検出時以外のときつまり通常のＡ／Ｄ変換動作
時にこれらの回路１４２，１４４を動作可能にす
る。信号をインバータ１４５で反転した信号IS
がアンド回路１４３に印加されており、イニシヤ
ルタツチ検出時にこの回路１４３を可能にする。 通常のＡ／Ｄ変換動作時は、比較器１１０の比
較結果に無関係に、信号TiM1のタイミングでデ
ータレジスタ１００の内容を１カウントアツプす
る。すなわち、信号TiM1と信号1y8がアンド回
路１４４に入力されており、信号TiM1が立上る
第１タイムスロツトにおいて該アンド回路１４４
の出力が“１”となる。アンド回路１４４の出力
“１”はオア回路１４６を介して加算器１３４の
入力Ａに加わる。信号TiM1が“１”のとき信号
TiMは“０”であり、データレジスタ１００の
出力がアンド回路１３６、オア回路１３３を介し
て加算器１３４の入力Ｂに加わる。信号1y8のタ
イミングではレジスタ１００にロードしたデータ
VBRの最下位ビツトが加算器１３４の入力Ｂに
加わる。従つて、最下位ビツトに“１”が加算さ
れる。キヤリイアウト信号がある場合は１タイム
スロツト遅れてキヤリイアウト出力C₀＋１から
“１”が出力され、アンド回路１４７を介して入
力C_iに加わる。最下位ビツトのタイミングでキヤ
リイアウト信号が加算されることのないようにす
るために、信号1y8によつてアンド回路１４７を
動作不能にするようになつている。こうして、第
１０図ｆに示すTiM1の区間で前回のデータVBR
に１が加算される。この加算結果「VBR＋１」
が次のTiM2の区間の間ラツチ回路１３９にラツ
チされる（第１０図ｅ）。 第１０図ｆのTiM2の区間では、データ「VBR
＋１」のアナログ電圧(A)とボリユームＶ１の現在
のアナログ電圧(B)とを比較器１１０で比較し、
「Ｂ≧Ａ」が成立したときに加算も減算も行なわ
ずに「VBR＋１」をレジスタ１００で保持する。
他方、「Ｂ≧Ａ」が成立しないときつまり「Ａ＞
Ｂ」のときは、データ「VBR＋１」から１を減
算する。「Ａ＞Ｂ」のときは遅延フリツプフロツ
プ１４０の出力が“０”であり、インバータ１４
１からアンド回路１４２に“１”が与えられる。
このアンド回路１４２にはオア回路１３８から形
成TiM2＋３が与えられており、区間TiM2及び
TiM3（第１０図ｆ参照）のとき動作可能となる。
区間TiM2においてアンド回路１４２の条件が成
立すると、区間TiM2の間中（８タイムスロツト
の間）アンド回路１４２の出力が“１”となる。
このアンド回路１４２の出力“１”はオア回路１
４６を介して加算器１３４の入力Ａに与えられ
る。従つて、レジスタ１００のデータ「ABR＋
１」の全ビツトに“１”が加算され、事実上の１
カウントダウンが行なわれる。従つて、区間
TiM2の演算によつてレジスタ１００に得られる
データの値は「VBR＋１」または「VBR（＝
VBR＋１−１）」のどちらかであり、このデータ
は区間TiM3においてラツチ回路１３９にラツチ
される（第１０図ｅ参照）。 区間TiM3ではラツチ回路１３９のデータ
「VBR＋１」または「VBR」とボリユームＶ１
の現在のアナログ電圧とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずにレジスタ１００の現在値「VBR＋１」
または「VBR」を保持する。他方、「Ａ＞Ｂ」の
ときは前述と同様にアンド回路１４２から“１”
を出力し、レジスタ１００のデータから１を減算
する。この２度目の減算によつてレジスタ１００
のデータは「VBR−１（＝VBR＋１−１−１）」
となる。 区間TiM3が終了すると、信号TiM2＋３が立
下り、アンド回路１４２が動作不能となる。従つ
て、以後のカウント動作は停止する。こうして、
Ａ／Ｄ変換動作はサンプリング信号H1の立上り
の３区間TiM1〜TiM3（24タイムスロツト）の間
でのみ行なわれる。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)と今回サンピリングされたボリユームＶ１
の設定値(B)とが一致している場合、区間TiM1に
おける１加算によつてレジスタ１００の内容が
「VBR＋１」となることにより、区間TiM2にお
ける比較ではＡ＞Ｂが成立し、１減算されてレジ
スタ１００の内容が「VBR」となる。区間TiM3
における比較ではＡ＝Ｂが成立し、１減算は行な
われない。従つて、最終的には前回と同じデータ
「VBR」がデータレジスタ１００にホールドされ
る。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が大きい場合、区間TiM1に
おける１加算によつてレジスタ１００の内容が
「VBR＋１」となつても比較器１１０ではＢ＝Ａ
またはＢ＞Ａのどちらかが成立するだけである。
従つて、区間TiM2及びTiM3で減算は行なわれ
ず、最終的には「VBR＋１」がレジスタ１００
にホールドされる。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が小さい場合、区間TiM2及
びTiM3では常にＡ＞Ｂが成立する。従つて、１
加算の後に１減算が２度行なわれ、最終的には
「VBR−１」がレジスタ１００にホールドされ
る。 上述のように、１サンプリング周期（約1ms）
におけるデイジタルデータの最大変化量は±１に
限定されている。これは、ボリユームＶ１〜Ｖ７
によるアナログ設定値が急激に変更されたときこ
れにそのまま応答したのではクリツク等不快な雑
音をもたらす原因となるのでこれを防止するた
め、及び、雑音等によつてアナログ設定値が一時
的に急激に変化したときこれに反応しないように
するため、等の理由による。１サンプリング周期
におけるデイジタルデータの最大変化量は±１に
限らず、要するに滑らかなＡ／Ｄ変換が行なえる
程度であればよい。 また、１回のＡ／Ｄ変換動作において３つの区
間TiM1，TiM2，TiM3で加減算を行なうように
しているが、これはノイズ等によつて比較器１１
０の出力が不安定な場合にデイジタルデータが乱
りに変動することを防止するのに役立つ。例え
ば、区間TiM2でＢ≧Ａが成立したのに区間
TiM3では成立しないような場合、区間TiM1に
おける「＋１」と区間TiM3における「−１」に
よつて最終的にはデイジタルデータは変化しな
い。 尚、ラツチ回路１３９の全出力を入力したアン
ド回路１４８とノア回路１４９（第６図）は最大
カウント値と最小カウント値を夫々検出するため
のものである。最大カウント値になつたときアン
ド回路１４８の出力によつてアンド回路１４３，
１４４を動作不能にし、アツプカウントを禁止す
る。最小カウント値になつたときはノア回路１４
９の出力によつてアンド回路１４２を動作不能に
し、ダウンカウントを禁止する。 サンプリング信号H1が発生しているときの説
明に戻ると、区間TiM3の終了後はＡ／Ｄ変換結
果であるデイジタルデータがアンド回路１３６、
オア回路１３３、加算器１３４の入力Ｂを介して
データレジスタ１００で循環してホールドされ
る。このレジスタ１００のデータはニユーデイジ
タルデータNDDとして第７図の各制御回路１１
１〜１１７のデマルチプレクス用アンド回路１２
６，１２７に供給される。信号H1が“１”のと
きは制御回路１１１のアンド回路１２２が動作可
能であるが、信号N7・25T32が“０”の間は条
件が成立せず、このアンド回路１２２の出力は
“０”となつている。アンド回路１２２の出力
“０”はインバータ１５０で反転され、ホールド
用のアンド回路１２８に与えられる。レジスタ１
０１のデータVBRはこのアンド回路１２８及び
オア回路１５１を介して循環保持される。 信号H1の最後の８タイムスロツトにおいて信
号N7・25T32が“１”となると、アンド回路１
２２の条件が成立し、このアンド回路１２２から
アンド回路１２６に“１”が与えられる。同時
に、アンド回路１２２の出力“１”は、次のサン
プリング信号H2に対応する制御回路１１２のマ
ルチプレクス用アンド回路１２５に加えられると
共にオア回路１３１に与えられる。制御回路１１
１では、アンド回路１２２の出力“１”によつて
ホールド用アンド回路１２８が動作可能となり、
アンド回路１２６が動作可能となる。従つて、信
号H1のタイミングでＡ／Ｄ変換されたボリユー
ムＶ１の設定値を示すニユーデイジタルデータ
NDDがアンド回路１２６で選択され、オア回路
１５１を介してレジスタ１０１にロードされる。
アンド回路１２２は第25から第32タイムスロツト
の間“１”を出力し、この間にデータレジスタ１
００（第６図）から出力されるデータNDDは丁
度下位ビツトから最上位ビツトまでの８ビツトが
シリアルに順番に並んでいる。従つて、第25タイ
ムスロツトから第32タイムスロツトの間でニユー
デイジタルデータNDDがレジスタ１０１に順番
にロードされることになり、第１タイムスロツト
におけるレジスタ１０１の各ステージの重みは図
中に示すように第１ステージが最上位ビツト（1
６／３Hz）であり、ステージが進むにつれて下位ビ
ツトに移り、第８ステージが最下位ビツト（1/24
Hz）である。 一方、アンド回路１２２の出力“１”に対応し
てオア回路１３１から信号TiMが出力され、か
つアンド回路１２５及びオア回路１３２を介して
レジスタ１０２のデータVBDがオールドデイジ
タルデータODDとしてＡ／Ｄ変換器１８（第６
図）に与えられる。そして、サンプリング信号が
H2に切換わると、前述と同様の手順で、ボリユ
ームＶ２に関するＡ／Ｄ変換が行なわれる。以
下、信号H2〜H7に対応して制御回路１１２〜１
１７が前述と同様に動作し、各ボリユームＶ３〜
Ｖ７に関するＡ／Ｄ変換が順次行なわれる。こう
して、各レジスタ１０１〜１０７には、各ボリユ
ームＶ１〜Ｖ７の出力に対応するデイジタルデー
タが夫々記憶される。 尚、デイレイビブラート（ボリユームＶ４）に
対応するレジスタ１０４のデータ表示がDVER
とDELの２通り有る理由は、ボリユームＶ４を
デイレイビブラートの開始時間設定とデイレイビ
ブラート深さ変化のエンベローブの傾き設定の両
方に兼用しているためである。DVERはデイレ
イビブラートにおける深さの時間的変化の速度を
設定するためのデイレイビブラートエンベローブ
レートデータであり、その重みはレジスタ１０４
の各ステージブロツク内の下側に示されている。
この重みの単位が（Hz）である理由は、エンベロ
ーブ変化レートを周波数に換算した速さで示した
ためである。すなわち、エンベローブの開始時か
ら終了時までの時間が周波数表示の1/4周期に対
応している。DELはデイレイビブラート開始時
間データであり、その重みはレジスタ１０４の各
ステージブロツク内の上側に示されている。この
２つのデータDVER，DELは勿論真理値が異な
つているわけではなく、利用する側での重みづけ
が異なつているだけである。 スラースピード（ボリユームＶ５）に対応する
レジスタ１０５のデータ表示がSRMとSREの２
通り有る理由は、ダイナミツクレンジを広くとる
ために８ビツトのデータの仮数部と指数部に分け
て利用するためである。最下位ビツトは利用せ
ず、下位２ビツト目から５ビツト目までを仮数部
Ｍ１，Ｍ２，Ｍ３，Ｍ４とし、上位３ビツトを指
数部Ｅ１，Ｅ２，Ｅ３とする。SRMはスラーレ
ート仮数部のデータ表示であり、SREはスラー
レートの指数部のデータ表示である。 第４図のオア回路９０から出力されたイニシヤ
ルセンシング信号ISは第７図の遅延フリツプフロ
ツプ１５２に入力される。２段の遅延フリツプフ
ロツプ１５２は信号6y8によつて入力信号をロー
ドし、信号1y8に同期して出力状態を切換えるも
のである。遅延フリツプフロツプ１５２の第１ス
テージの出力がアンド回路１５３に加わり、かつ
インバータ１５５で反転されてアンド回路１５４
に加わる。第２ステージの出力はアンド回路１５
４に加わり、かつインバータ１３０で反転されて
アンド回路１５３に加わる。このインバータ１３
０の出力が信号として第６図のＡ／Ｄ変換器１
８に与えられる。アンド回路１５３は信号ISの立
上りに対応して８タイムスロツト幅のパルスを出
力し、アンド回路１５４は信号ISの立下りに対応
して８タイムスロツト幅のパルスを出力する。ア
ンド回路１５３及び１５４の出力はオア回路１３
１に加えられ、信号TiMとして第６図のＡ／Ｄ
変換器１８に与えられる。信号ISに対応して発生
する信号TiM及びの状態を第１１図に示す。 第６図において、信号ISの立上りに対応して信
号TiMが“１”となる８タイムスロツトの間で
アンド回路１３６が動作不能にされ、データレジ
スタ１００の全ビツトが“０”にクリアされる。
また、信号が“０”となることによつて第７図
の各制御回路１１１〜１１７が動作不能にされ、
各レジスタ１０１〜１０７はその記憶データを循
環保持する。かつ、第６図のアンド回路１４２及
び１４４が動作不能となり、アンド回路１４３が
動作可能となる。アンド回路１４３が可能化され
た最初の８タイムスロツトでは、信号TiMを８
タイムスロツト遅延した信号TiM1が“１”であ
り、インバータ１５６の出力“０”によつてアン
ド回路１４３の動作が禁止される。これは信号IS
の立上り時において各信号の状態が安定するを待
つためであるが、この処理は特に行なわなくても
よい。アンド回路１４３の他の入力には信号1y8
と遅延フリツプフロツプ１４０の出力が加えられ
る。従つて、比較器１１０で「Ｂ≧Ａ」が成立す
れば、信号1y8のタイミングでアンド回路１４３
から“１”が出力され、オア回路１４６を介して
加算器１３４の入力Ａに与えられる。前述の通
り、この信号1y8のタイミングはデータレジスタ
１００のデータの最下位ビツトのタイミングであ
る。従つて、アンド回路１４３から信号1y8のタ
イミングで１パルス与えられる毎に（約4μs毎に）
データレジスタ１００の内容が１カウントアツプ
される。 前述の通り、イニシヤルセンシング信号ISが発
生している間にマルチプレクサ１６でボリユーム
Ｖ８のアナログ電圧を持続して選択する。従つ
て、ボリユームＶ８で感度調整されたタツチ検出
信号が比較器１１０の入力Ｂに専ら与えられる。
データレジスタ１００は初めにオール“０”にク
リアされるので、初めは比較器１１０で「Ｂ≧
Ａ」が成立する。データレジスタ１００の値がタ
ツチ検出信号の値に一致するまで、信号1y8が発
生する毎に急速に該レジスタ１００の内容がカウ
ントアツプされる。データレジスタ１００のカウ
ント値がタツチ検出信号の値に一致すると、比較
器１１０で「Ｂ＝Ａ」が成立する。これにもとづ
きレジスタ１００の内容が更に１カウントアツプ
された後、比較器１１０で「Ｂ＜Ａ」が成立し、
アンド回路１４３が動作不能にされ、カウントが
停止する。その後、タツチ検出信号のレベルが下
がつたとしてもデータレジスタ１００のダウンカ
ウントは行なわないので、ピーク値が保持される
ことになる。また、タツチ検出信号がデータレジ
スタ１００の値よりも更に大きくなつた場合は比
較器１１０で「Ｂ≧Ａ」が成立し、追加のカウン
トアツプが行なわれる。こうして、イニシヤルセ
ンシング信号ISが発生している間のタツチ検出信
号のピーク値に相当するデイジタルデータがデー
タレジスタ１００でホールドされる。このデータ
レジスタ１００にホールドされたピーク値のデー
タはデータNDDのラインを介して第７図の制御
回路１１８内のアンド回路１５７に与えられる。 鍵押圧開始時から約10msが経過してイニシヤ
ルセンシング信号ISが立下ると、第７図のアンド
回路１５４の出力が第25乃至第32タイムスロツト
に同期して８タイムスロツト間“１”となる。こ
のアンド回路１５４の出力“１”はアンド回路１
５８に与えられる。アンド回路１５８の他の入力
には、第４図のフリツプフロツプXKQの出力
XKQSが２段の遅延フリツプフロツプ１５９を
介して加えられる。この遅延フリツプフロツプ１
５９は遅延フリツプフロツプ１５２の出力タイミ
ングに同期させるためのものである。アンド回路
１５８はイニシヤルタツチ検出時間終了時に何ら
かの鍵が押圧されていること（XKQSは“１”）
の条件に８タイムスロツトの間“１”を出力す
る。このアンド回路１５８の出力“１”によつて
アンド回路１５７が動作可能となり、データレジ
スタ１００（第６図）にホールドされているタツ
チ検出信号のピーク値データ（NDD）を通過さ
せ、オア回路１６０を介してレジスタ１０８にロ
ードする。また、アンド回路１５４の出力“１”
に対応してオア回路１３１から第６図のインバー
タ１３５に与えられる信号TiMによつてデータ
レジスタ１００にホールドしていたピーク値デー
タがクリアされる。アンド回路１５４の出力が
“１”となるタイムスロツトの間にレジスタ１０
８（第７図）に対応するピーク値データのロード
が完了し、該アンド回路１５４の出力が“０”に
立下るとアンド回路１５７に代わつてアンド回路
１６１が動作可能となる。レジスタ１０８にロー
ドされたタツチ検出信号のピーク値データはこの
アンド回路１６１を介して以後ホールドされる。
こうして、イニシヤルタツチ検出データがレジス
タ１０８にホールドされる。 尚、レジスタ１０８のデータ表示がAPIとITL
の２通り有る理由は、同じイニシヤルタツチ検出
データをアタツクピツチコントロールとイニシヤ
ルタツチレベルコントロールの両方に使用するた
めである。APIは、アタツクピツチ初期値設定デ
ータであり、その重みはレジスタ１０８の各ステ
ージブロツク内の上側に記されている。下位３ビ
ツトは切捨てられ、上位５ビツトが約1.2セント
乃至約19セントのピツチずれに対応する。ITL
は、イニシヤルタツチレベル制御データである。 第７図の各レジスタ１０１〜１０８に記憶され
たデータのうちピツチコントロール関係のデー
タ、すなわちビブラートレートデータVBR、ビ
ブラート深さデータVBD、アフターピツチビブ
ラート深さデータKVBD、デイレイビブラート
エンベロープレートデータDVER、デイレイビ
ブラート開始時間データDEL、スラーレート仮
数部データSRM、スラーレート指数部データ
SRE、アタツクピツチ初期値設定データAPIは効
果付与回路２０（第１２図の部分）に供給され
る。レベルコントロールの関係のデータ、すなわ
ちアフタータツチレベル制御データATL、サス
テインレートデータSTR、イニシヤルタツチレ
ベル制御データITLは楽音信号発生部２１（第２
図）に供給される。 効果付与回路の説明 図示の都合上、効果付与回路２０の詳細例は３
つの部分に分けて第１２図、第１３図、第１４図
に示されている。各図は第２図の回路２０のブロ
ツク中に示されたよううに結合する。効果付与回
路２０では、アタツクピツチコントロール、デイ
レイビブラート、アフタータツチビブラート、及
びノーマルビブラートのための変調信号を夫々形
成する処理、及びスラー効果のために単音モード
の押圧鍵キーコードMKCを変調する処理、を実
行する。まず、アタツクピツチ及びビブラートの
ための変調信号を形成する部分について説明す
る。 効果付与回路２０は、第１３図に示す４つの演
算器CUL１，CUL２，CUL３，CUL４を含んで
いる。各演算器CUL１〜CUL４は、システムク
ロツクパルスφ₁，φ₂によつてシフト制御される
16ステージ／１ビツトの直列シフトレジスタ１６
２，１６３，１６４，１６５と、１ビツト分の全
加算器１６６，１６７，１６８，１６９と、演算
及び記憶動作制御用の論理回路１７０〜１９６
（アンド回路）、１９７〜２０４（オア回路）とを
夫々具えており、シリアル演算を行なう。演算器
CUL２は変調信号の瞬時値を示すデータVALを
求めるものである。演算器CUL１は変調信号の
周波数を示すデータを繰返し演算して演算器
CUL２における演算タイミングを示す信号を発
生するものである。演算器CUL３は変調信号の
エンベロープ（深さ）の瞬時値を示すデータ
ENVを求めるものである。このデータENVを所
定ビツトシフトして変調信号の変化幅を示す微小
値△ENVとして利用する。演算器CUL２におい
て、この変化値△ENVを演算器CUL１からのタ
イミング信号に応じて繰返し演算することにより
変調信号の瞬時値を示すデータVALを求める。
演算器CUL４は、後述するように多目的に使用
される。 第１５図ａは、アタツクピツチ、デイレイビブ
ラート、ノーマルビブラートにおける変調信号及
びそのエンベロープ（深さ）の一例を示すもので
ある。この図を参照して変調信号の形成法の概略
を説明する。第１５図ａの横軸は時間、たて軸は
正規周波数（０セント）からのピツチずれをセン
ト値によつて示す。 アタツクピツチの初期値は負の値（正規周波数
の低音側のピツチずれ）「−APiS」である。この
アタツクピツチ初期値の絶対値「APiS」は、レ
ジスタ１０８（第７図）から与えられるアタツク
ピツチ初期値設データAPIにROM２２（第２図）
から与えられる音色に対応したアタツクピツチ初
期値係数APSを乗算したものである。前述の通
り、データAPIは鍵のイニシヤルタツチに対応し
たものである。アタツクピツチ初期値APiSはイ
ニシヤルタツチに応じて制御されることになる。
アタツクピツチにおけるエンベロープの初期値も
アタツクピツチ初期値APiSと同じである。演算
器CUL３（第１３図）にエンベロープ瞬時値
ENVの初期値としてAPiSをプリセツトし、以
後、この初期値APiSを下位桁にｎビツトシフト
（2^-n倍）した微小値△APiSを、ROM２２（第２
図）から与えられる音色に対応したアタツクピツ
チエンベロープレートデータAPERに応じた時間
間隔で繰返し演算することにより、徐々に減衰す
るエンベロープの瞬時値ENVが求められる。演
算器CUL４で上記エンベロープレートデータ
APERを規則的にアキユムレートし、その後最上
位ビツトからのキヤリイアウト信号の発生タイミ
ングによつ演算器CUL３における上記減算の繰
返し時間間隔を定める。△APiSはイニシヤルタ
ツチに対応したものであるので、アタツクピツチ
のエンベロープもイニシヤルタツチに応じて制御
されることになる。一方、演算器CUL２は、変
調信号瞬時値VALの初期値として「−APiS」を
プリセツトし、エンベロープ瞬時値ENVを下位
桁に２ビツトシフト（2^-n倍）した微小値△ENV
を、ROM２２（第２図）から与えられる音色に
対応したアタツクピツチレートデータAPRに応
じ時間間隔で繰返し加算もしくは減算することに
より、変調信号の瞬時値VALを求める。VALの
初期値は負の値「−APiS」であるので、初めは
加算を行ない、VALを徐々に大きくする。値
VALが値ENVに達したとき減算に切換える。以
後、加算と減算を交互に行ない、エンベロープ値
ENVの範囲内で値VALが繰返し折返すようにす
る。演算器CUL１で上記レートデータAPRを規
則的にアキユムレートし、その最上位ビツトから
のキヤリイアウト信号の発生タイミングによつて
演算器CUL２における上記加算または減算の時
間間隔を定める。エンベロープ値ENVが０セン
トになつたときアタツクピツチコントロールが終
了する。 アタツクピツチあるいはスラーが終了したとき
演算器CUL４でデイレイビブラート開始までの
時間カウントされる。このカウント時間が、レジ
スタ１０４（第７図）に記憶されたデイレイビブ
ラート開始時間DELに一致すると、デイレイビ
ブラートが開始する。 デイレイビブラートにおけるエンベロープ（深
さ）は０セントから始まり、レジスタ１０２（第
７図）から与えられるビブラート深さデータ
VBDに対応するセント値まで徐々に増大する。
演算器CUL３では、深さデータVBCを下位桁に
ｎビツトシフトした微小値△VBDを、レジスタ
１０４（第７図）から与えられるデイレイビブラ
ートエンベロープレートデータDVERに応じた
時間間隔で繰返し加算することにより、徐々に増
大するエンベロープ瞬時値ENVを求める。上記
エンベロープレートデータDVERに対応する値
が演算器CUL４でアキユムレートされ、そのキ
ヤリイアウト信号によつて演算器CUL３におけ
る計算時間間隔が設定される。一方、演算器
CUL２では、エンベロープ瞬時値ENVをシフト
した微小値△ENVを、レジスタ１０１（第７図）
から与えられるビブラートレートデータVBRに
応じた時間間隔で繰返し加算または減算すること
により、変調信号の瞬時値VALを求める。上記
レートデータVBRは演算器CUL１でアキユムレ
ートされ、そのキヤリイアウト信号によつて演算
器CUL２における計算時間間隔が設定される。 演算器CUL３のエンベロープ瞬時値ENVが深
さデータVBDに対応するセント値に達するとデ
イレイビブラートが終了し、ノーマルビブラート
に移行する。ノーマルビブラートにおいては、演
算器CUL３で深さデータVBDに対応する一定の
エンベロープ値ENVを保持し、演算器CUL１，
CUL２では上述のデイレイビブラートのときと
同じ処理を行なう。第１５図ａには示してない
が、アフタータツチビブラートにおいては、演算
器CUL３のエンベロープ値ENVをレジスタ１０
３（第７図）から与えられるアフタータツチビブ
ラート深さデータKVBDに対応する値とし、デ
イレイビブラートあるいはノーマルビブラートの
ときと同じように演算器CUL１，CUL２を動作
させる。尚、この実施例で、ノーマルビブラート
あるいはアフタータツチビブラートが奏者によつ
て選択された場合はデイレイビブラートはかから
ないようになつている。また、この実施例では、
第１５図ａに示されているように、デイレイビブ
ラート、ノーマルビブラート及びアフタータツチ
ビブラートのときのピツチずれの深さは高音側と
低音側とでは非対称になつている。すなわち、高
音側の深さVBDに対して低音側の深さは1/2
VBDとなつている。このような非対称の深さ設
定は、自然楽器に近い、好ましいビブラートをも
たらす。 第１３図の各演算器CUL１〜CUL４において、
シリアル演算は第１乃至第16タイムスロツトの間
で行なわれる。各レジスタ１６２〜１６５内の16
ビツトのデータは第１乃至第16タイムスロツトの
間で最下位ビツトから順番に出力される。各ビツ
トのシリアル演算結果は第１乃至第16タイムスロ
ツトの間で加算器１６６〜１６９から出力され、
各レジスタ１６２〜１６５に取り込まれる。こう
してレジスタ１６２〜１６５内のデータは16タイ
ムスロツト毎に循環する。第16タイムスロツトに
おける最上位ビツトの演算によるキヤリイアウト
信号が第17タイムスロツトにあらわれる最下位ビ
ツトデータに加算されないようにするために、加
算器１６６〜１６９のキヤリイアウト出力C₀＋
１を入力C_iに与えられるためのアンド回路１７
０，１７５，１８３，１９１に信号1732が加え
られる。この信号1732は信号17y32の反転信号
であり、第17タイムスロツトで“０”、それ以外
のタイムスロツトで“１”である。 第１３図において、各シフトレジスタ１６２〜
１６５の各ステージ内に記された数字は、第１タ
イムスロツト及び第17タイムスロツトのときの各
ステージ内のデータの重みを示すものである。
夫々の重み表示の単位は、レジスタ１６２「Hz」、
１６３及び１６４が「セント」、１６５の上側が
「Hz」、下側が「ms」である。レジスタ１６２の
上側の重み表示は、演算器CUL１をアタツクピ
ツチレートデータAPRのアキユムレートに用い
るときの重みを示す。例えば７ステージの「１」
は１Hzの重みを示す。レジスタ１６２の下側の重
み表示は、演算器CUL１をビブラートレートデ
ータVBRのアキユムレートに用いるときの重み
を示す。例えば第７ステージの「4/3」は4/3Hzを
示す。アタツクピツチのときとビブラートのとき
とで重みが異なる理由は、ビブラートのときは前
述の非対称形の深さ設定を行なうためである。レ
ジスタ１６５の上側の重み表示は演算器CUL４
をエンベロープレートデータAPER，DVER（更
にSLR）のアキユムレートに用いるときの重み
を示す。下側の重み表示は演算器CUL４をデイ
レイビブラート開始時間のカウントに用いるとき
の重みを示す。レジスタ１６３の第１ステージの
「Ｓ」はサインビツトを示す。変調信号の瞬時値
VALは負の値にもなので、正負を区別するため
にサインビツトＳが存在する。尚、負の値は２の
補数で表わされる。次に各制御の詳細を説明す
る。 (1) アタツクピツチコントロール 第１３図の各演算器CUL１〜CUL４の動作を
制御するために第１４図に遅延フリツプフロツプ
２２２〜２２７が設けられいる。これらのフリツ
プフロツプ２２２〜２２７は、信号1T8（第５図）
のタイミングで入力信号を取り込み17T24（第５
図）のタイミングで出力状態を切換えるものであ
る。これらのフリツプフロツプのうち、２２２，
２２３及び２２５がアタツクピツチコントロール
のときに動作する。 前述の通り、アタツクピツチコントロールを行
なうべき条件が成立したとき、イニシヤルセンシ
ング信号ISの立下りに対応してアタツクピツチス
タート信号ASが単音キーアサイナ１４Ａ（第４
図）から出力される。このアタツクピツチスター
ト信号ASは第１４図のアンド回路２１１に加る
と共にインバータ２１４で反転される。インバー
タ２１４の出力はアンド回路２０５〜２０９，２
１２に加わる。第１６図に示すように、イニシヤ
ルセンシング信号ISは第16タイムスロツトで立下
り、アタツクピツチスタート信号ASはその直後
の17タイムスロツトから次の第16タイムスロツト
までの32タイムスロツトの間“１”となる。信号
ASに対応してアンド回路２１１の出力が“１”
となり、オア回路１，４，６及び７に与えられ
る。オア回路４の出力はフリツプフロツプ２２５
に与えられる。信号AS立上つたときから32タイ
ムスロツト後にフリツプフロツプ２２５の出力が
“１”に立上り、以後、アンド回路２１０及びオ
ア回路４を介して自己保持される。このフリツプ
フロツプ２２５の状態をAPQなる符号で示す。
オア回路４の出力がAPQ信号に相当する。APQ
信号が“１”のとき、効果付与回路２０（第１２
〜１４図）内の各回路に対してアタツクピツチコ
ントロールを実行するよう指示する。 オア回路１の出力はフリツプフロツプ２２２で
32タイムスロツト遅延され、USET（アツプセツ
ト）信号として出力される。オア回路７の出力は
インバータ２２８で反転されて信号として
利用されると共に、遅延フリツプフロツプ２２３
で32タイムスロツト遅延される。このフリツプフ
ロツプ２２３の出力はインバータ２２９で反転さ
れ、信号として利用される。また、アンド
回路２１１の出力はAPSET信号として利用され
る。 従つて、アタツクピツチスタート信号ASにも
とづいて発生される各信号APQ、USET、、
SETD、APSETの状態は第１６図のようになる。
また、第１５図ｂには上記各信号の状態を第１５
図ａのタイムスケールに合わせて示すものが示さ
れている。 信号は第１３図のアンド回路１７４，１
７７〜１８０，１８２，１８４〜１８７，１９
０，１９６に加えられ、各演算器CUL１〜CUL
４の古いデータをクリアする。USET信号は第１
３図のオア回路２３０を介して遅延フリツプフロ
ツプ２３１に加えられる。このフリツプフロツプ
２３１は第１４図のフリツプフロツプ２２２〜２
２７と同様に信号1T8，17T24によつて制御され
る。このフリツプフロツプ２３１の内容はアンド
回路２３２または２３３を介して自己保持され
る。初めはアンド回路２３２が動作可能となつて
おり、USET信号によつてフリツプフロツプ２３
１に取り込まれた“１”が該フリツプフロツプ２
３１で自己保持される。このプリツプフロツプ２
３１で保持している信号UPQは演算器CUL２の
加減算方向を指示するものであり、UPQが“１”
のときはアツプカウント(U)を指示し、“０”のと
きはダウンカウント(D)を指示する。 信号は第１３図における比較器COM１
の出力用アンド回路２３４，２３５及び第１４図
における比較器COM２の出力用アンド回路２３
６，２３７に入力される。第１４図の各フリツプ
フロツプ２２４〜２２７の状態切換えが比較器
COM１，COM２によつて制御されるようになつ
ているため、これらのフリツプフロツプ２２４〜
２２７に“１”をセツトしたばかりのときは比較
出力を禁止するためである。 APQ信号は第１４図のアンド回路２４０，２
４４及び第１３図のアンド回路１７１，１８４，
１８５，１８６，１９４，２１７に与えられる。
アタツクピツチの場合は、このAPQ信号が入力
されたこれらのアンド回路によつて演算器CUL
１〜CUL４及び比較器COM１，COM２が制御
される。 APSET信号は第１３図のアンド回路１７６，
１８１，１８８に入力される。このAPSET信号
は演算器CUL２及びCUL３にアタツクピツチ初
期値をロードするためのものである。尚、第１４
図のオア回路６にはアンド回路２０５〜２１３の
出力がすべて入力されており、アタツクピツチあ
るいはデイレイビブラートあるいはスラーの処理
をしている間に常に“１”を出力する。このオア
回路６の出力信号ANYQが第１３図のアンド回
路１９０に入力されており、演算器CUL３にお
ける時間的に変化するデータENVの演算を可能
にしている。 前述の通り、第７図のレジスタ１０８では、イ
ニシヤルセンシング信号ISの立下り直後の第25乃
至第32タイムスロツトの間でイニシヤルタツチ検
出データをロードする。このレジスタ１０８の５
ステージ目からアタツクピツチ初期値設定データ
APIがとり出され、第１２図のアンド回路２４８
に与えられる。信号1T5y8のタイミングでアンド
回路２４８を可能にすることにより1.2セント乃
至19セントの重みの５ビツト（第７図１０８参
照）だけを選択する。このデータAPIを２段の遅
延フリツプフロツプ２４９で２タイムスロツト遅
延したものをアンド回路２５０に入力し、１タイ
ムスロツト遅延したものをアンド回路２５１に入
力し、遅延していないものをアンド回路２５２に
入力する。ROM２２（第２図）から与えられる
係数データAPSは２ビツトAPS₁，APS₂であり、
これを第17タイムスロツトに同期してラツチ回路
２５３にラツチする。ラツチ回路２５３の２ビツ
ト出力はその値“11”または“10”または“01”
をデコードする形式で各アンド回路２５０〜２５
２に与えられ、３通りの状態のデータAPIのいず
れかを選択する。こうして、データAPIが係数デ
ータAPS₁，APS₂に応じてシフトされ、オア回路
２５４を介してアタツクピツチ初期値データ
APiSが得られる。このデータAPiSは第１６図に
示すように例えば第１乃至第８タイムスロツトの
間ででは第１乃至７タイムスロツトの間の７タイ
ムスロツトにおいて有効値があらわれる。前述の
通り、係数データAPS（APS₁，APS₂）は音色に
対応するものである。従つて、データAPIをAPS
によつてスケーリングすることよりアタツクピツ
チコントロールのかかり具合が選択された音色に
応じて制御されることになる。もしアタツクピツ
チを付与しない音色が選択された場合はAPS₁，
APS₂が“00”であり、アンド回路２５０，２５
１，２５２がすべて不能化され、初期値データ
APiSはオール“０”となり、アタツクピツチが
禁止される。 初期値データAPiSは第１３図のアンド回路１
８８に与えられると共に、インバータ２５５で反
転されてアンド回路１８１及び１８５を入力され
る。アンド回路１８８はAPSET信号発生時に信
号9T16（第５図）のタイミングでデータAPiSを
通過し、オア回路２０３及び加算器１６８の入力
Ｂを介してシフトレジスタ１６４にロードする。
従つて、第17タイムスロツトにおけるレジスタ１
６４の各ステージの重みは図のようになる。
APSET信号が立下るのと入れ替わりに信号
が立上り、アンド回路１９０を介してレジスタ１
６４の初期値APiSがホールドされる。こうして、
エンベロープ瞬時値データENVとしてアタツク
ピツチ初期値APiS演算器CUL３（レジスタ１６
４）にプリセツトされる。 アンド回路１８１はAPSET信号発生時に信号
9T16のタイミングで反転データを通過し、
オア回路２００を介して加算器１６７の入力Ｂに
与える。APSET信号発生時は、信号9y32のタイ
ミングでアンド回路１７６から“１”が出力さ
れ、オア回路１９８を介して加算器１６７の入力
Ciに与えられる。信号9y32は、信号9T16のタイ
ミングで選択される反転データの最下位ビ
ツトのタイミングを示しており、加算器１６７で
は反転データに「１」を加算して、初期値
データAPiSの２の補数を求める演算を行なう。
こうして２の補数で表わされた負の初期値データ
「−APiS」が変調信号瞬時値VALとして演算器
CUL２（レジスタ１６３）にプリセツトされる。 演算器CUL４では、ORM２２（第２図）から
与えられるアタツクピツチエンベロープレートデ
ータAPERがアンド回路１９４に入力される。こ
のデータAPERは第17タイムスロツト乃至第16タ
イムスロツトのシリアル演算１サイクルに同期し
てシリアルに与えられるものとする。APQ信号
の発生中は、このデータAPERがアンド回路１９
４、オア回路２０４を介して加算器１６９の入力
Ａに繰返し与えられる。また、加算器１６９の出
力Ｓを16タイムスロツト遅延させたシフトレジス
タ１６５の出力ERDTが信号の発生中は常
にアンド回路１９６を介して加算器１６９の入力
Ｂに与えられる。従つて、データAPER演算器
CUL４で繰返し加算される。16ビツトの演算器
CUL４のモジユロ数は2¹⁶であり、2¹⁶／APER回
の加算が行なわれる毎に最上位ビツトからキヤリ
イアウト信号が発生する。加算器１６９のキヤリ
イアウト出力C₀＋１はラツチ回路２５６に入力
される。ラツチ回路２５６は信号17y32Sによつ
てラツチ制御される。最上位ビツトの演算タイミ
ングは第16タイムスロツトであるため、最上位ビ
ツトのキヤリイアウト信号は１タイムスロツト遅
れの第17タイムスロツトで出力C₀＋から出力さ
れる。従つて、第17タイムスロツトで発生する信
号17y32Sによつてラツチ制御することにより、
ラツチ回路２５６では演算器CUL４の最上位ビ
ツトのキヤリイアウト信号32タイムスロツトの間
保持される。 尚、演算器CUL１〜CUL４のシリアル演算タ
イミングは第１７図ａのようになつている。各レ
ジスタ１６２〜１６５にストアされる16ビツトデ
ータの最下位ビツト（LSB）から最上位ビツト
（MSB）までのシリアル演算が第１乃至第16タイ
ムスロツトで順次行なわれる。次の第17乃至第32
タイムスロツトでは演算は行なわれず、演算結果
が循環保持される。信号9T16のタイミングで選
択された前述の初期値「−APiS」、「APiS」は、
第１７図ｂに示すように第９乃至第16タイムスロ
ツトにおいて上位８ビツトの重みで各演算器
CUL２，CUL３にロードされたことになる。 ラツチ回路２５６で32タイムスロツト幅に拡大
されたキヤリイアウト信号は演算器CUL3のアン
ド回路１８４，１８５，１８６に入力される。こ
れらのアンド回路１８４，１８５，１８６は
APQ信号及び信号によつて可能化されてい
る。アンド回路１８５はインバータ２５５から与
えられるアタツクピツチ初期値APiSの反転デー
タを信号1T8のタイミングで選択し、オア
回路２２を介して加算器１６８の入力Ａに与える
（第１７図ｃ参照）。アンド回路１８４は信号
1y32のタイミングでオア回路２０１を介して加
算器１６８の入力Ciに“１”を与える（第１７図
ｃ参照）。その結果、信号1T8のタイミングで選
択した反転データの最下位ビツト（第１タ
イムスロツトのタイミング）に１が加算され、
APiSの２の補数すなわち−APiSが求まる（第１
７図ｃ参照）。アンド回路１８６は信号9T16のタ
イミングでオア回路２０２を介し加算器１６８の
入力Ａに“１”を与える（第１７図ｃ）。その結
果、第１乃至第８タイムスロツトの「−APiS」
に対して第９乃至第16タイムスロツトでオール
“１”が追加され、APiSを８ビツト下位にシフト
し（2^-8倍した）微小値△APiSの２の補数「△
APiS」求まる。 アンド回路１９０、オア回路２０３及び加算器
１６８の入力Ｂを介して循環するシフトレジスタ
１６４のデータENVに対して上記微小値「−△
APiS」が加算される（△APiSが減算される）。
この加算は演算器CUL４の最上位ビツトからキ
ヤリイアウト信号が１回発生する毎に１回の割合
いで実行される。当初、データENVとしてはア
タツクピツチ初期値APiSがプリセツトされる。
従つて、演算器CUL４のキヤリイアウト信号が
発生する毎にAPiSから△APiSを順次減算してい
つたものがデータENVの現在値である。△APiS
を１回減算する時間間隔は演算器CUL４でアキ
ユムレートするデータAPERの値に応じて定ま
る。前述の通り、演算器CUL４で2¹⁶／APER回
の加算が行なわれる毎にキヤリイアウト信号がラ
ツチ回路２５６にラツチれるので、演算器CUL
３だ△APiSを１回減算する時間間隔は「16μs×
2¹⁶／APER」である。例えば、データAPERの
値をHzで示せば、CUL４のモジユロ数2¹⁶のHz表
示64（2¹⁶×１／1024）Hzであるため、64（Hz）／APER
（Hz）回 の加算が行なわれる毎に演算器CUL４からキヤ
リイアウト信号が発生し、△APiSの計算周期は
「16μs×64（Hz）／APER（Hz）」と表せる。以上の
ようにして、第１５図ａのアタツクピツチ部分に
示すように徐々に減少するエンベロープデータ
ENVが演算器CUL３で求まる。 一方、演算器CUL１のアンド回路１７１には
ROM２２（第２図）からアタツクピツチレート
データAPRが与えられており、APQ信号の発生
中はこのデータAPRが加算器１６６の入力Ａに
常に加えられる。前述のデータAPERと同様に、
このデータAPRも、第17乃至第16タイムスロツ
トのシリアル演算１サイクルに同期してシリアル
に与えられるものである。また、信号の発
生中は、加算器１６６の出力Ｓを16タイムスロツ
ト遅延したシフトレジスタ１６２の出力がアンド
回路１７４を介して加算器１６６の入力Ｂに常に
与えられる。従つて、データAPRが演算器CUL
１で16μs（32タイムスロツト）毎にアキユムレー
トされる。このアキユムレートによつて生じる最
上位ビツトのキヤリイアウト信号は信号17y32S
のタイミングでラツチ回路５７にラツチされ、32
タイムスロツト幅に拡張される。演算器CUL１
の最上位ビツトからキヤリイアウト信号が発生す
る時間間隔は前述と同様に「16μs×2¹⁶／APR」
である。APRをHz表示に換えれば、モジユロ数
2¹⁶のHz表示が1228（＝2¹⁶×１／512）Hzのため 「16μs×128（Hz）／APR（Hz）」と表わせる。 ラツチ回路２５７の出力は演算器CUL２のア
ンド回路１７７〜１８０に与えられる。これらの
アンド回路１７７〜１８０は信号によつて
可能化される。アンド回路１７７〜１７９はダウ
ンカウント（減算）用であり、UPQ信号をイン
バータ２５８で反転した信号が与えられる。アン
ド回路１８０はアツプカウント用であり、UPQ
信号が与えられる。前述の通り、初めはUSET信
号によつてUPQ信号が“１”にセツトされてお
り、アンド回路１８０が動作可能となつている。
アンド回路１８０にはシフトレジスタ１６４の９
ステージ目の出力△ENVが与えられおり、これ
を信号1T8のタイミングで選択し、オア回路１９
９を介して加算器１６７の入力Ａに与える。 第１タイムスロツトのときレジスタ１６４の各
ステージの重みは図中に示すようになつているの
で、信号1T8によつて第１乃至第８タイムスロツ
トの間でレジスタ１６４の第９ステージの出力△
ENVを選択することにより、データENVの８ビ
ツト目から15ビツト目までの重みのデータを７ビ
ツト下位にシフトしたものを選択することができ
る。すなわち、第１乃至第８タイムスロツトの間
でアンド回路１８０で選択されるデータ△ENV
は演算器CUL３のエンベロープデータENVを７
ビツト下位にシフトした（2^-7倍した）微小値で
ある。このシフト状態を図に示すと第１７図ｄの
ようになる。すなわち、演算器CUL３では第８
乃至第15タイムスロツトのタイミングでシリアル
演算される重みをもつているデータENVの上位
８ビツト部分が、７タイムスロツト早く取り出さ
れることにより７ビツト下位の第１乃至第８タイ
ムスロツトの演算タイミングにシフトされて微小
値データ△ENVとなる。 演算器CUL２のデータALは、アンド回路１８
２、オア回路２００、加算器１６７の入力Ｂ及び
シフトレジスタ１６３を介して循環しており、こ
のデータVALに対して上記微小値△ENVが加算
される。この加算は演算器CUL１の最上位ビツ
トからキヤリイアウト信号が１回発生する毎に１
回の割合いで行なわれる。当初、データVALと
しては負のアタツクピツチ初期値「−APiS」プ
リセツトされている。従つて、この「−APiS」
に対し△ENVが順次加算され、第１５図ａのア
タツクピツチ部分に示すようにデータVALの値
が徐々に上昇する。△ENVを繰返し演算する時
間間隔は、演算器CUL１のキヤリイアウト信号
の発生間隔「16μs×2¹⁶／APR」であり、レート
データAPRによつて定まる。 データVAL信号1T16のタイミングでアンド回
路２１５を介して比較器COM１の入力Ａに与え
られる。演算器CUL２でアツプカウントを行な
つているときは、UPQ信号の“１”によつてア
ンド回路２１６が可能化される。アンド回路２１
６は信号1T16のタイミングでエンベロープデー
タENVを選択し、オア回路２２１を介して比較
器COM１の入力Ｂに与える。アツプカウント状
態において、VALがENVよりも小さいとき、す
なわち変調信号瞬時値VALがエンベロープ瞬時
値ENVに向つて上昇中のとき、比較器COM１で
は「Ａ＜Ｂ」が成立し、アンド回路２３５に出力
“１”が与えられ、アンド回路２３４には出力
“０”が与えられる。尚、アンド回路２３４，２
３５の他の入力に与えられる信号は通常は
“１”である。アンド回路２３４の出力“０”は
インバータ２５９で反転され、アンド回路２３２
に“１”が与えられる。アツプカウント状態では
遅延フリツプフロツプ２３１の出力は“１”であ
り、この出力“１”がアンド回路２３２、オア回
路２３０を介してフリツプフロツプ２３１でホー
ルドされている。VALがENVに到達し、比較器
COM１で「Ａ＞Ｂ」が成立すると、アンド回路
２３４から“１”が出力され、インバータ２５９
の出力“０”によつてアンド回路２３２が動作不
能となる。これによりフリツプフロツプ２３１が
リセツトされ、UPQ信号が“０”となり、演算
器CUL２がダウンカウントモードとなる。尚、
比較器COM１（及び第１４図のCOM２）は信号
17y32に同期して出力状態が切換わるようになつ
ている。 ダウンカウントモードにおいては、UPQ信号
を反転したインバータ２５８の出力“１”によつ
てアンド回路１７７，１７８，１７９が動作可能
となる。これらのアンド回路１７７，１７８，１
７９は、演算器CUL２で利用する加数△ENVを
２の補数に変換する働きをする。データ△ENV
をインバータ２６０で反転したもの（△）
がアンド回路１７９に与えられ、信号1T8のタイ
ミングで加算器１６７の入力Ａに与えられる。信
号1T8は前述の通り、データENVを７ビツトシ
フトした微小値△ENVを得るために寄与する。
アンド回路１７７は信号1y32のタイミング加算
器１６７の入力Ciに“１”を与え、反転データ△
ENVの最下位ビツトに１を加算するためのもの
である。アンド回路１７８は、信号9T16のタイ
ミングで加算器１６８の入力Ａに８タイムスロツ
ト分の“１”を与えるためのものである。こうし
て、第１乃至16タイムスロツトにおいて微小値△
ENVの２の補正「−△ENV」得られる（第１７
図ｅ参照）。 ダウンカウントモードにおいては、演算器
CUL１の最上位ビツトのキヤリイアウト信号が
発生する毎に、演算器CUL２においてデータ
VALに「△ENV」を加算することにより、事実
上、VALから△ENVを減算する。従つて、第１
５図ａに示すように、データVALはエンベロー
プデータENVに対応する頂点に達した後、上昇
時と同じレートで徐々に下降する。 ダウンカウントモードでは、アンド回路２１６
動作不能となり、アンド回路２１７，２１８，２
１９が動作可能となる。アタツクピツチの場合
は、アンド回路２１７，２１８，２１９のうち２
１７だけAPQ信号によつて可能化される。演算
器CUL３のレジスタ１６４から出力されるエン
ベロープデータENVが信号1T16のタイミングで
アンド回路２１７を通過し、オア回路２２０を介
して補数回路２６１に与えられる。変調信号瞬時
値VALが下降しているときは負の領域でこの
VALが折返すので、エンベロープデータENVを
負の値に変換するためにこの補数回路２６１が設
けられている。補数回路２６１は、信号1T16の
タイミング（第１乃至第16タイムスロツト）で送
り込まれるエンベロープデータENVの２の補数
を求め、これをオア回路２２１を介して比較器
COM１の入力Ｂに与える。データVALの下降中
は、「VAL＞−ENV」であるため比較器COM１
の「Ａ＜Ｂ」は成立せず、ダウンカウントモード
が保持される。データVALがデータENVの負の
値（−ENV）に到達すると、比較器COM１では
「Ａ＜Ｂ」が成立し、アンド回路２３５に“１”
が与えられる。このアンド回路２３５の出力
“１”はアンド回路２３３に与えられる。ダウン
カウントモードのときは、遅延フリツプフロツプ
２３１の出力“０”を反転したインバータ２６２
の出力“１”によつてアンド回路２３３が可能化
されている。従つて、比較器COM１で「Ａ＜Ｂ」
が成立したときアンド回路２３３から“１”が出
力され、フリツプフロツプ２３１にロードされ
る。また、比較器COM１の「Ａ＞Ｂ」出力は
“１”となり、インバータ２５９からアンド回路
２３２に“１”が与えられる。従つて、フリツプ
フロツプ２３１の出力“１”はアンド回路２３２
を介して自己保持される。こうして、、UPQ信号
が“１”となり、演算器CUL２はアツプカウン
トモードに切換わる。 以上のようにして、データVALはデータENV
によつて示されたエンベロープの範囲内で上昇と
下降を繰返し、第１５図ａのアタツクピツチ部分
に示すように徐々に減衰する変調信号（VAL）
が得られる。 一方、演算器CUL３のエンベロープデータ
ENVは第１４図のアンド回路２３８及び２４０
に供給される。比較器COM２の制御用アンド回
路のうち２４０と２４４にAPQ信号が与えられ
ており、データENVはアンド回路２４０及びオ
ア回路２４６を介して入力Ａに与えられる。アン
ド回路２４４の他の入力にはタイミング信号
8y32が与えられており、第８タイムスロツト毎
に比較器COM２の入力Ｂに“１”が与えられる。
第１３図に示すレジスタ１６４の重み表示から明
なかなように、エンベロープデータENVにおけ
る第８タイムスロツトの重みは0.6セントである。
従つて、第８タイムスロツトに対応して“１”を
入力することは、比較器COM２の入力Ｂに0.6セ
ントを示すデータを入力することを意味する。従
つて、比較器COM２ではエンベロープの現在の
セント値を示すデータENV（入力Ａ）と0.6セン
ト（入力Ｂ）とを比較する。尚、当初にレジスタ
１６４（第１３図）にロードされるデータAPiS
の最下位ビツトの重みが1.2セントであるため、
0.6セントとはこの回路では事実上の０セントを
意味する。 データENVがまた0.6セントに達していないと
きは、比較器COM２では「Ａ＞Ｂ」が成立し、
「Ａ≦Ｂ」の出力は“０”である。この出力“０
がアンド回路２３７からインバータ２６３に与え
られ、インバータ２６３の出力“１”によつてア
ンド回路２１０が可能化され、APQ信号がホー
ルドされている。 データENVが0.6セント以下（すなわち０セン
ト）になると、比較器COM２で「Ａ≦Ｂ」が成
立し、アンド回路２３７の出力が“１”となる。
これは、アタツクピツチのための深さ設定用エン
ベロープが０セントになつたこと、すなわちアタ
ツクピツチが終了したこと、を意味する。アンド
回路２３７の出力“１”によりインバータ２６３
の出力が“０”となり、アンド回路２１０が動作
不能となる。従つて、APQ信号が“０”となり、
アタツクピツチコントロールが終了する。尚、デ
ータENVは初期値APiSを８ビツト下位シフト値
△APiSをこの初期値から順次減算したものであ
るので、2⁸回減算したとき丁度０となる。 (2) デイレイビブラート アンド回路２３７の出力はアンド回路２０８に
も与えられる。アンド回路２０８は、フリツプフ
ロツプ２２５の出力（APQ）によつてタツクピ
ツチ制御中可能化されており、アタツクピツチ終
了時に前記アンド回路２３７の出力が“１”とな
つたとき条件が成立して“１”を出力する。この
アンド回路２０８の出力“１”はオア回路３，
６，７に入力される。オア回路３の出力“１”に
よつてフリツプフロツプ２２６に“１”がロード
される。このフリツプフロツプ２２６の“１”は
アンド回路２０７、オア回路３を介してホールド
される。このフリツプフロツプ２２６の状態を
DELQなる符号で示す。オア回路３の出力が
DELQ信号である。DELQ信号が“１”のときデ
イレイビブラート開始時間のカウントを行なう。
このDELQ信号を第１５図ａに対応したタイムス
ケールで第１５図ｂに示す。 アンド回路２０８の出力がオア回路７に与えら
れているので、前述のAPQ信号の立上りのとき
と同様に（第１６図参照）、DELQ信号の立上り
の32タイムスロツトにおいて信号が“０”
となり、その次の32タイムスロツトにおいて
SETD信号が“０”となる。 尚、アフタータツチビブラート選択スイツチ
KVBS及びノーマルビブラート選択スイツチ
NVBSの出力がオア回路２６４を介してラツチ
回路２６５にラツチされ、その出力をインバータ
２６６で反転した信号＋がデイレイビブラー
ト用のアンド回路２０５〜２０９に与えられる。
従つて、アフタータツチビブラートあるいはノー
マルビブラートが選択されている場合は信号＋
Ｎが“０”となり、アンド回路２０５〜２０９が
すべて不能化され、デイレイビブラートが禁止さ
れる。 また、後述のスラー制御が終了したときアンド
回路２０９の条件が成立し、前述のアンド回路２
０８の条件が成立したときと全く同様にDELQ信
号がセツトされる。すなわち、アタツクピツチ終
了時及びスラー終了時にDELQ信号がセツトされ
る。 DELQ信号は第１３図の演算器CUL４のアン
ド回路１９３に入力される。このCUL４のレジ
スタ１６５の古いデータは信号の“０”に
よつて予じめクリアされる。DELQ信号の発生は
演算器CUL４はタイマとして機能する。すなわ
ち、レジスタ１６５の各ステージの重みは下側に
示すように512ms、256ms等の時間に対応してい
る。アンド回路１９３の他の入力には信号1y32
が与えられており、この信号1y32にもとづき第
１タイムスロツトにおいて繰返し（16μs毎に）１
が加算される。従つて、第１タイムスロツトある
いは第１タイムスロツトにおいてレジスタ１６５
の第16ステージから出力されるデータの重みが
16μsであり、また第10ステージに来ているデータ
の重みが約1ms（詳しくは1024μs）である。こう
して、DELQ信号の立上り時点からの時間経過に
対応して演算器CUL４の内容ERDTが逐次増加
する。この演算器CUL４のカウントデータ
ERDTは第１４図のアンド回路２３９に入力さ
れる。アンド回路２３９は、DELQ信号発生中の
信号1T16のタイミングでデータERDTを選択し、
比較器COM２の入力Ａに与える。 一方、第７図のレジスタ１０４の第８ステージ
から取り出されるデイレイビブラート開始時間デ
ータDELは、第１２図、第１３図を経由して第
１４図のアンド回路２４３に与えられる。アンド
回路２４３は、DELQ信号発生中の信号9T16の
タイミングでデータDELを選択し、比較器COM
２の入力Ｂに与える。８ビツトデータDELが16
タイムスロツトの演算タイミングのうち上位の重
みの第９乃至第16タイムスロツトで選択されるこ
とにより、これらのデータDELは第７図のレジ
スタ１０４に示したような大きな重みをもつこと
になる。データERDTの値がデータDELよりも
小さいときは、比較器COM２で「Ａ＜Ｂ」が成
立し、「Ａ≧Ｂ」の出力は“０”であり、アンド
回路２３６からインバータ２６７に“０”が与え
られ、インバータ２６７の出力“１”がアンド回
路２０７に与えられる。従つてフリツプフロツプ
２２６のDELQ信号がアンド回路２０７を介して
ホールドされる。 データDELによつて設定された開始時間が到
来すると、ERDT≧DELとなり、比較器COM２
の「Ａ≧Ｂ」が成立し、アンド回路２３６から
“１”が出力される。インバータ２６７の出力は
“０”となり、アンド回路２０７が動作不能にさ
れ、DELQ信号が立下る。こうして、デイレイビ
ブラート開始までの時間待ちが終了する。 アンド回路２３６の出力はアンド回路２０６に
与えられる。アンド回路２０６はフリツプフロツ
プ２２６の出力（DELQ）によつて上記時間待ち
の間可能化されておおり、上記時間待ち終了時に
前記アンド回路２３６の出力“１”に対応して
“１”を出力する。このアンド回路２０６の出力
はオア回路１，２，６，７に入力される。オア回
路２の出力にもとづきフリツプフロツプ２２７に
“１”がロードされる。このフリツプフロツプ２
２７の“１”はアンド回路２０５、オア回路２を
介してホールドされる。このフリツプフロツプ２
２７の状態をDVBQなる符号で示す。オア回路
２の出力がDVBQ信号である。DVBQ信号が
“１”のときデイレイビブラート用の変調信号を
形成する。このDVBQ信号を第１５図ａに対応
するタイムスケールで第１５図ｂに示す。 アンド回路２０６の出力がオア回路１及び７に
加えられているので、前述のAPQ信号の立上り
のときと同様に（第１６図参照）、DVBQ信号の
立上り32タイムスロツトにおいて信号が
“０”となり、その次の32タイムスロツトにおい
て信号が“０”となり、かつUSET信号が
“１”となる。USET信号の“１”により、第１
３図のフリツプフロツプ２３１（UPQ信号）が
“１”にセツトされる。従つて、演算器CUL２は
初めはアツプカウントモードに設定される。ま
た、信号“０”により第１３図の各演算器
CUL１〜CUL４がクリアされる。 デイレイビブラートにおける変調信号データ
VALの形成手順はアタツクピツチの場合とほぼ
同様に行なわれる。そこにおいて演算に使用され
るデータがアタツクピツチの場合と異なる。 エンベロープデータ（ENV）計算のための計
算時間間隔を設定する演算器CUL４では、アン
ド回路１９２に与えられるデイレイビブラートエ
ンベロープレートデータDVER′をアキユムレー
トする。このデータDVER′は第７図のレジスタ
１０４の第１ステージから出力されるデータ
DVERにもとづき第１２図の回路で形成される。 第１２図において、データDVERはインバー
タ２６８で反転され、ラツチ回路２６９及びアン
ド回路２７０に入力される。アンド回路２７０の
出力及び信号9y32がオア回路２７１で合成され
て、データDVER′が得られる。これらの回路２
６８〜２７１は、データDVERに対して逆特性
のデータDVER′を作るためのものである。この
実施例では１個のデイレイビブラート用ボリユー
ムＶ４（第６図）によつてデイレイビブラート開
始時間（DEL）とデイレイビブラートエンベロ
ープレート（DVER）の両方を設定するように
している。そのため、ボリユームＶ４の設定値を
そのまま用いると、開始時間（DEL）が長くな
るほどエンベロープの傾きが急になりデイレイビ
ブラートの期間が短くなつてしまう。これは自然
なデイレイビブラートに反する。そのため、デイ
レイビブラート開始時間データDELはボリユー
ムＶ４の設定値をそのまま用いるが、エンベロー
プレートデータDVER′はポリユームＶ４の設定
値（DVER）を逆特性で変換したものを用い、
開始時間（DEL）が長くなるほどエンベロープ
の傾きを緩やかにしてデイレイビブラート期間が
長くなるようにするのである。 データDVERは第７図のレジスタ１０４の第
１ステージから取り出されるため、第１タイムス
ロツト乃至第８タイムスロツトにおけるこのデー
タDVERの重みは第１８図のようになる。すな
わち、第１タイムスロツトで最上位ビツト（1/4
Hzの重み）があらわれ、第２乃至第８タイムスロ
ツトで最下位ビツト（1/512）から７ビツト目
（1/8）までがあらわれる。第１８図の重み表示は
第７図のレジスタ１０４の下側の重み表示に対応
している。第１２図において、ラツチ回路２６９
は信号1y32Sによつてラツチ制御されるものであ
り、第１タイムスロツトであらわれるデータ
DVERの最上位ビツトMSB（1/4Hzの重み）の反
転信号をラツチする。このラツチ回路２６９の出
力はアンド回路２７０に与えられる。アンド回路
２７０は、ラツチ回路２６９に“１”がラツチさ
れているときつまりデータDVERの最上位ビツ
トが“０”のとき可能化され、信号2T8のタイミ
ングでデータDVERの反転データのうち
最下位ビツト（1/512Hzの重み）から７ビツト目
（1/8Hzの重み）までのデータを選択する（第１８
図参照）。アンド回路２７０で選択されたデータ
はオア回路２７１を介して出力される。オア回路
２７１では、アンド回路２７０で選択されたデー
タの次に（上位に）第９タイムスロツトにおいて
信号9y32にもとづき“１”を追加する（第１８
図参照）。こうして、第２乃至第９タイムスロツ
トの過で最下位ビツトから最上位ビツトまでの順
で並んだデータDVER′が得られる。 ラツチ回路２６９に“０”がラツチされている
ときつまりデータDVERの最上位ビツトが“１”
のときはアンド回路２７０が動作不能となり、第
２乃至第８タイムスロツトにおけるデータ
DVER′はオール“０”となる。この場合、信号
9y32のタイミングで“１”が与えられるだけで
あるので、データDVERが如何なる値であろう
と、データDVER′は常に“10000000”である
（第１８図参照）。 データDVER（DEL）の変化に対応するデータ
DVER，DVER′の状態を上位３ビツトにつき次
表に示す。

〔発明の効果〕

以上の通り、この発明によれば、アタツクピツ
チ制御の終了後にデイレイビブラート制御におけ
るデイレイ時間をスタートさせ、該デイレイ時間
を確保するようにしたので、デイレイビブラート
制御は必ずアタツクピツチ制御が終了した後にス
タートする。従つて、同一音に対してアタツクピ
ツチ制御とデイレイビブラート制御の両方の効果
を確実に区別して付与することができるようにな
り、両方の効果を同時に有効に付与することが可
能になる、という優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の構成を示す機能ブロツク
図、第２図はこの発明に係わる電子楽器の一実施
例を示す全体構成ブロツク図、第３図は第２図の
押鍵検出部及びカウンタの詳細例を示す回路図、
第４図は第２図の単音キーアサイナの詳細例を示
す回路図、第５図は第２図各部で使用するタイミ
ング信号の一例を示すタイミングチヤート、第６
図は第２図のタツチセンサ、各種効果設定操作子
群、アナログ電圧マルチプレクサ及びＡ／Ｄ変換
器の部分の詳細例を示す回路図、第７図は第２図
のＡ／Ｄ変換部内の制御及び記憶部の詳細例を示
す回路図、第８図は第６図のアフタータツチセン
サの出力にもとづきイニシヤルタツチ及びアフタ
ータツチの両方を検出することを示すための信号
波形図、第９図は第６図及び第７図の回路による
アナログ／デイジタル変換のための時分割状態を
示すタイミングチヤート、第１０図は第６図の
Ａ／Ｄ変換器の通常の（イニシヤルタツチ検出時
以外のときの）動作例を示すタイミングチヤー
ト、第１１図は第６図及び第７図におけるイニシ
ヤルタツチ検出時の主な信号の発生状態を示すタ
イミングチヤート、第１２図及び第１３図及び第
１４図は第２図の効果付与回路の詳細例を３分割
して夫々示す回路図、第１５図ａはアタツクピツ
チ及びデイレイビブラート及びノーマルビブラー
トにおける変調信号及びそのエンベロープの一例
を示す図、第１５図ｂは第１３図及び第１４図に
おける各種制御信号の状態を同図ａに対応させて
示すタイミングチヤート、第１６図はアタツクピ
ツチコントロール開始時における第１２図乃至第
１４図の各種信号状態を示すタイミングチヤー
ト、第１７図は第１３図の演算器におけるシリア
ル演算を説明するためのタイミングチヤート、第
１８図は第１２図におけるデイレイビブラートエ
ンベロープレートデータの変換処理を説明するた
めのタイミングチヤート、第１９図はデイレイビ
ブラート用の制御データ設定ボリユームとデイレ
イビブラート開始時間データ及びデイレイビブラ
ートエンベロープレートデータとの関係並びにこ
れらのデータによつて決定されるデイレイビブラ
ート開始時間及びデイレイビブラート期間との関
係を示すグラフ、第２０図ａはアタツクピツチコ
ントロールにおける変調信号のエンベロープデー
タの変化を２つの異なる初期値に対応して夫々示
す図、同図ｂはデイレイビブラートにおける変調
信号のエンベロープデータの変化を３つの異なる
目標値に対応して夫々示す図、同図ｃはビブラー
トにおける変調信号の変化を２つの異なる深さ
（エンベロープ瞬時値）に対応して夫々示す図、
第２１図は第１４図の周波数情報変換部において
単音モードの押圧鍵キーコードを対数形式の周波
数情報に変換する動作を示すタイミングチヤー
ト、第２２図はスラー制御開始時における第１４
図の各種信号状態を示すタイミングチヤート、第
２３図はスラー制御を行なつたときの周波数情報
の変化を例示する図、第２４図は各種効果の選択
状態及び鍵演奏法に応じてこの実施例において実
現される各種効果の組合せを示す図、第２５図は
第２図の楽音信号発生部の詳細例を特に周波数情
報変更回路に関して示す回路図、第２６図は第２
５図における単音周波数情報の下位ビツトと変調
信号瞬時値データとの演奏タイミングを示すタイ
ミングチヤート、第２７図は第２図の複音のキー
アサイナの詳細例を示す回路図、第２８図は第２
７図における各種処理の時間関係を示すタイミン
グチヤート、である。 １０……鍵盤、１１……タツチセンサ、１１Ａ
……アフタータツチセンサ、１２……押鍵検出
部、１３……鍵走査用及び待ち時間設定用及び
Ａ／Ｄ変換時分割動作制御用のカウンタ、１４…
…発音割当て回路、１４Ａ……単音キーアサイ
ナ、１４Ｂ……複音キーアサイナ、２０……アタ
ツクピツチ制御用の変調信号発生手段を含む効果
付与回路、２１……楽音信号発生部、CUL２…
…変調信号形成用の演算器、CUL３……エンベ
ロープ信号形成用の演算器、１７……タツチ検出
信号をアナログ／デイジタル変換するためのＡ／
Ｄ変換部、COM１……変調信号形成用演算器の
加減算切換え制御に関与する比較器、５６，５
７，AKQ……エニーニユーキーオン検出に関与
するアンド回路及び遅延フリツプフロツプ、７
７，７８，NKQ……レガートニユーキーオン検
出に関与するアンド回路及び遅延フリツプフロツ
プ、MONO−SW……単音モード選択スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ 発生すべき楽音の音高を指定する音高指定手
   段と、 この音高指定手段で指定された音高を持つ楽音
   信号を発生する楽音信号発生手段と、 音の出始めで前記楽音信号発生手段で発生する
   楽音信号のピツチを変調制御するアタツクピツチ
   制御手段と、 前記アタツクピツチ制御手段による変調制御が
   終了したことを検出するためのアタツクピツチ終
   了検出手段と、 前記アタツクピツチ終了検出手段の出力に応じ
   て、前記アタツクピツチ制御手段による変調制御
   が終了したときから所定時間後に前記楽音信号の
   ビブラート制御を開始するデイレイビブラート制
   御手段と を具えた電子楽器。