JPH0420193B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、デイジタル処理式の電子楽器ある
いはその他のデイジタル機器におけるデイジタル
データ設定処理に関する。 デイジタル処理式電子楽器においては、音量、
ビブラートスピード、ビブラート深さなど各種制
御要素の制御量はデイジタル量で与えることが要
求される。そのため従来は各種制御要素に対応し
てデイジタルデータを直接設定するためのデイジ
タル設定器を個別に設けていた。しかし、デイジ
タル設定器で制御量の範囲と分解能とを十分にと
るには極めて多数の接点が必要であり、従来はそ
のようなデイジタル設定器を各種制御要素に対応
して多数設けねばならなかつたため、製造コスト
が高価となると共に配線数の増大をもたらしかつ
広い取付スペースが必要であつた。このような問
題を克服するには、データ設定器としてアナログ
電圧設定ボリユームを用い、このボリユームの出
力電圧をデイジタル変換してデイジタルデータを
得る方法が考えられる。しかし、各ボリユーム毎
にアナログ／デイジタル変換器を設けるとなる
と、製造コストが高価となると共に広い回路スペ
ースがやはり必要となる。 ところで、アナログ信号設定手段の設定用つま
みを急激に操作した場合、アナログ／デイジタル
変換器が入力アナログ信号の急激な変化に直ちに
追従して出力デイジタルデータの値を急激に変化
させたとすると、用途によつては不都合が生じる
ことがある。特に電子楽器におけるデイジタルデ
ータ設定装置においてそのような急激な設定デー
タの変化が起つた場合、様々な不都合の原因とな
る。例えば、制御要素が音量の場合は、好ましく
ない急激な音量変化もしくはクリツクをもたら
し、また、制御要素がビブラートスピードあるい
はトレモロスピード等の効果制御要素である場合
は、楽音効果の急激な変動をもたらし、かえつて
不自然である。また、特に、電子楽器においては
鍵盤演奏中に設定用つまみを操作することがある
ため、奏者の意志に反した急激な操作も起り易
く、上述のような問題も起り易い。また、設定用
つまみの急激な操作に限らず、アナログ信号にノ
イズがのつた場合も上述と同様な問題が起る。特
に鍵タツチセンサの出力信号をデイジタル変換す
る場合、センサ出力はもともとが小出力であるの
でこれを増幅してからデイジタル変換するように
しているため、小さなノイズでも大きな影響を及
ぼす。 この発明は上述の点に鑑みてなされたもので、
所望のデータをアナログ信号で設定し、これをデ
イジタル変換することによりデイジタルの設定デ
ータを得るようにしたデイジタルデータ設定装置
において、ノイズの影響を除外してアナログ／デ
イジタル変換動作を行なうことができるようにし
たデイジタルデータ設定装置を提供しようとする
ものである。 この発明に係るデイジタルデータ設定装置は、
所望のデータをアナログ信号で設定するアナログ
信号設定手段と、デイジタルデータを記憶するた
めの記憶手段と、前記記憶手段の記憶データをア
ナログ信号に変換するデイジタル／アナログ変換
手段と、このデイジタル／アナログ変換手段の出
力信号と前記アナログ信号設定手段で設定された
アナログ信号とを比較する比較手段と、この比較
手段の出力に応じて前記記憶手段に記憶したデジ
タルデータの値を増加または減少する演算を行な
うための演算手段と、前記比較手段の出力に応じ
て前記演算手段の演算動作を１回のサンプリング
タイミングにつき複数のステツプで制御するもの
であり、１回のサンプリングタイミング内の或る
２つのステツプにおいて前記比較手段の比較結果
が相反している場合は前記記憶手段のデータが増
減変化されないように制御し、前記比較結果が相
反していない場合は該比較結果に応じて前記記憶
手段のデータが所定値だけ増加または減少変化さ
れるように制御する制御手段とを具えるものであ
る。 アナログ信号設定手段から出力されるアナログ
信号に瞬間的にノイズがのるなど、ノイズが生じ
た場合は、比較手段の入力レベルが瞬時的に変動
し、１回のサンプリングタイミング内の或る２つ
のステツプにおいて前記比較手段の比較結果が相
反するものとなる。例えば、アナログ信号設定手
段で設定されたアナログ信号の値の方が小さいと
きに、該アナログ信号に正のノイズがのると、設
定アナログ信号の値の方が小さいという比較結果
が生じる一方で、瞬時的に設定アナログ信号の値
の方が大きいという比較結果も生じる。その結
果、比較手段の比較結果が相反するものとなる。 制御手段では、前記２つのステツプにおいて前
記比較手段の比較結果が相反している場合は前記
記憶手段のデータが増減変化されないように制御
する。これにより、ノイズによる誤動作を防止す
ることができる。 一方、前記比較手段の比較結果が相反していな
い場合は、ノイズがないとみなすことができ、そ
の場合は、該比較結果に応じて前記記憶手段のデ
ータを所定値だけ増加または減少変化する。こう
して、ノイズの影響を除外して、アナログ／デイ
ジタル変換動作を適切に行なうことができる。 以下で説明する実施例においては、第１のステ
ツプでは、比較結果に無関係に記憶手段のデイジ
タルデータを所定値だけ増加し、第２及び第３の
ステツプで比較結果に応じた制御を行なうように
している。すなわち、記憶手段の値の方が設定値
よりも大であることを条件に第２及び第３のステ
ツプでそれぞれ所定値を減少する。これにより、
比較結果が相反していなければ所定値分の増加ま
たは減少制御がなされる（例えば第２及び第３の
ステツプの両方で記憶手段の値の方が設定値より
も大であれば、１回増加した所定値を２回減少す
ることにより、結局所定値分だけ減少し、また、
例えば第２及び第３のステツプの両方で記憶手段
の値の方が設定値よりも小であれば、所定値の減
少が行なわれずに、結局所定値分だけ増加する）。
また、比較結果が相反していれば増減変化はなさ
れない（すなわち第２及び第３のステツプのどち
らか一方で記憶手段の値の方が設定値よりも大、
他方で小であれば、第１のステツプで１回増加し
た所定値を１回減少することにより、結局増減変
化なしとなる）。 以下添付図面を参照してこの発明の実施例を詳
細に説明しよう。 発明の基本構成を示す実施例の説明 第１図において、VR１乃至VRnはアナログ電
圧設定用のボリユームであり、各種の制御要素に
対応して複数個設けられている。このボリユーム
VR１乃至VRnのつまみ（図示せず）をマニユア
ル操作して可変抵抗の値を調整することにより所
望のアナログ電圧値を夫々設定する。各ボリユー
ムVR１乃至VRnで設定されたアナログ電圧はア
ナログ電圧マルチプレクサ２００に並列的に入力
される。アナログ電圧マルチプレクサ２００は、
サンプリング制御回路２０１から与えられる制御
信号に応じて各ボリユームVR１乃至VRnの出力
電圧を時分割的に順次サンプリングし、それらを
共通の出力ラインに多重化して出力する。アナロ
グ／デイジタル変換器２０２は、アナログ電圧マ
ルチプレクサ２００から与えられたアナログ電圧
をデイジタルデータに変換するものである。 メモリ２０３−１乃至２０３−ｎは各ボリユー
ムVR１乃至VRnに対応して設けられており、ア
ナログ／デイジタル変換器２０２で変換された各
ボリユームVR１乃至VRnの設定値に対応するデ
イジタルデータを夫々記憶する。マルチプレクス
及びデマルチプレクス制御回路２０４は、第１の
機能として、アナログ／デイジタル変換器２０２
から時分割的に出力される各ボリユームVR１乃
至VRnの設定値に対応するデイジタルデータを
所定のメモリ２０３−１乃至２０３−ｎに振分け
る機能（デマルチプレクス機能）を果たす。その
ため、サンプリング制御回路２０１から制御回路
２０４にサンプリング制御信号が与えられてお
り、マルチプレクサ２００におけるアナログ電圧
の時分割的サンプリングに同期してアナログ／デ
イジタル変換器２０２の出力デイジタルデータを
所定のメモリ２０３−１乃至２０３−ｎに振分け
るようにしている。各メモリ２０３−１乃至２０
３−ｎに記憶されたデイジタルデータが、各制御
要素の設定値を示すデータとして出力される。 アナログ／デイジタル変換器２０２は、一例と
して、前回のサンプリングタイミングで求めたデ
イジタルデータに対して今回のサンプリングタイ
ミングでサンプリングしたアナログ値に対応する
微小値を加算または減算することにより今回のサ
ンプリング値に対応するデイジタルデータを求め
る型式のものである。すなわち、デイジタルデー
タを記憶するデータレジスタ２０５と、このデー
タレジスタ２０５に記憶されているデイジタルデ
ータの値をアナログ電圧に変換するデイジタル／
アナログ変換回路２０６と、このデイジタル／ア
ナログ変換回路２０６の出力電圧とマルチプレク
サ２００から与えられるアナログ電圧とを比較す
る比較器２０７と、この比較器２０７の出力に応
じてデータレジスタ２０５の内容を加減算制御す
るデータレジスタ制御回路２０８とを含んでい
る。また、マルチプレクス及びデマルチプレクス
制御回路２０４は、第２の機能として、マルチプ
レクサ２００におけるアナログ電圧の時分割的サ
ンプリングに同期してメモリ２０３−１乃至２０
３−ｎの記憶データを時分割的に読み出し、多重
化してアナログ／デイジタル変換器２０２に与え
る機能（マルチプレクス機能）を果たす。或るボ
リユームVR１乃至VRnに関するアナログ電圧サ
ンプリングタイミングに同期してそのボリユーム
に対応するメモリ２０３−１乃至２０３−ｎから
デイジタルデータを読み出し、アナログ／デイジ
タル変換器２０２に与える。変換器２０２では、
制御回路２０４を介してメモリ２０３−１乃至２
０３−ｎから与えられたデイジタルデータ（前回
サンプリングタミングで求めたデータ）を制御回
路２０８を介してデータレジスタ２０５にロード
する。こうしてレジスタ２０５にロードされた前
回サンプリングタイミングで求めたデイジタルデ
ータはデイジタル／アナログ変換回路２０６でア
ナログ電圧に変換され、今回サンプリングされた
アナログ電圧と比較器２０７で比較される。 制御回路２０８は、比較器２０７の出力に応じ
てデータレジスタ２０５の内容に対して所定値を
加算もしくは減算する制御を行なう。その結果、
データレジスタ２０５に記憶されたデイジタルデ
ータの値が変化し、マルチプレクサ２００から与
えられたアナログ電圧に対応する値に近づく。こ
こで、１サンプリングタイミングにおいて比較器
２０７の両入力電圧が一致するまで上記加算また
は減算を繰返し実行させるようにするならば、入
力アナログ電圧の変化に直ちに追従したデイジタ
ル変換を行なうことができる。他方、１サンプリ
ングタイミングにおけるデイジタルデータの変化
量を所定値以内に抑えるようにするには、１サン
プリングタイミングにおける上記加算または減算
の回数を所定回数以内に制限するようにすればよ
い。サンプリング制御回路２０１から制御回路２
０８にはサンプリングタイミングに応答した信号
が与えられるようになつており、この信号に応じ
て各サンプリングタイミング毎に所定の制御を行
なう。制御回路２０８による上述のような制御に
よつて１サンプリングタイミング分のデイジタル
変換操作が終了すると、データレジスタ２０５の
内容が制御回路２０８及び２０４を介して所定の
メモリ２０３−１乃至２０３−ｎに取り込まれ
る。 尚、配線及び制御回路の節約のために、アナロ
グ／デイジタル変換器２０２とメモリ２０３−１
乃至２０３−ｎとの間のデイジタルデータの授受
はシリアル形式で行なうのが好ましい。 より詳細な実施例の全体構成説明 次に、この発明を適用した電子楽器のより具体
的な実施例につき第２図以降の図を参照して説明
する。第２図は、第３図以降に分割して示された
電子楽器の各詳細部分の関連を大まかに示す全体
構成ブロツク図である。鍵盤１０は楽音の音高
（音名）を選択するための複数の鍵を具えている。
タツチセンサ１１は各鍵のタツチを検出して鍵タ
ツチに対応する出力信号を生じるものである。押
鍵検出部１２は鍵盤１０で押圧された鍵を検出し
押圧鍵を示す情報TDMを出力する。この押鍵検
出部１２では各鍵に対応するキースイツチを走査
するようになつており、そのためにカウンタ１３
の出力が利用される。発音割当て回路（キーアサ
イナ）１４は押圧鍵に対応する楽音を限られた数
の楽音発生チヤンネルのいずれかに割当てて発生
させるためのものであり、一実施例として単音キ
ーアサイナ１４Ａと複音キーアサイナ１４Ｂとを
含んでおり、この電子楽器を単音モードまたは複
音モードのどちらか一方で選択的に動作させるこ
とができるようになつている。そのために発音割
当て回路１４に関連して単音モード選択スイツチ
MONO−SWが設けられており、該スイツチ
MONO−SWがオンのとき単音モード選択信号
MONOとして“１”が該回路１４及びその他必
要な回路に与えられてこの電子楽器が単音モード
で動作するようになつている。スラー効果選択ス
イツチSL−SWはスラー効果を選択するためのス
イツチであり、該スイツチSL−SWがオンのとき
スラーオン信号SLONとして“１”が発音割当て
回路１４に与えられ、スラー効果が可能になる。
この実施例においてスラー効果とは、単音モード
でこの電子楽器が動作しているときに押圧鍵がレ
ガート形式で変更された（古い押圧鍵を完全に離
鍵する前に新しい押圧鍵を押圧する）場合、発生
楽音のピツチを古い押圧鍵のピツチから新しい押
圧鍵のピツチへと滑らかに変化させることをい
う。 各種効果設定操作子群１５は、ビブラート、イ
ニシヤルタツチコントロール、アフタータツチコ
ントロール等の各種効果の制御要素（時間、スピ
ード、レベル等）の制御量を設定するための可変
操作子を夫々具えており、そこにおいて、タツチ
コントロール用の制御要素に対応する操作子はタ
ツチセンサ１１の出力信号の感度を調整するよう
になつている。各種効果の一例を示せば、ピツチ
コントロール関係が、「ビブラート」、「デイレイ
ビブラート」、「アタツクピツチコントロール」、
「アフタータツチビブラート」及び前述の「スラ
ー」などであり、レベルコントロール関係が「イ
ニシヤルタツチレベルコントロール」、「アフター
タツチレベルコントロール」、「エンベロープのサ
ステイン時間制御」などである。「デイレイビブ
ラート」は楽音の発音開始時から或る時間経過後
にビブラートを徐々に付与する効果であり、「ア
タツクピツチコントロール」は楽音の立上り時に
おいてビブラートを付与する効果である。この実
施例では、「アタツクピツチコントロール」は鍵
タツチに応答して（好ましくはイニシヤルタツチ
に応答して）制御されるようになつている。「ア
フタータツチビブラート」は鍵タツチ特に持続的
押圧状態における鍵タツチに応答してビブラート
を制御するものである。「イニシヤルタツチレベ
ルコントロール」は鍵を押し下げたときのつまり
押圧当初の鍵タツチ（これをイニシヤルタツチと
いう）に応じて楽音のレベルを制御すること、
「アフタータツチレベルコントロール」は持続的
押圧状態における鍵タツチ（これをアフタータツ
チという）に応じて楽音のレベルを制御するこ
と、である。イニシヤルタツチ及びアフタータツ
チに応じた制御は音高（ピツチ）、音量（レベル）
のみならず音色その他の楽音要素に対しても行な
える。 この実施例では、操作子群１５から出力される
各操作子に対応する設定データはアナログ電圧で
表わされており、アナログ電圧マルチプレクサ１
６でこれらのアナログ電圧を時分割多重化する。
アナログ／デイジタル変換（以下単にＡ／Ｄ変換
という）部１７は、Ａ／Ｄ変換器１８と制御及び
記憶部１９とを含んでおり、マルチプレクスされ
たアナログ電圧をＡ／Ｄ変換すると共に、デイジ
タル変換された各操作子の設定データを夫々記憶
し、デマルチプレクスする。マルチプレクサ１６
における時分割多重化とＡ／Ｄ変換部１７におけ
る制御のためにカウンタ１３の出力が利用され
る。 この実施例ではイニシヤルタツチとアフタータ
ツチの検出を共通のタツチセンサを用いて行なう
ようにしている。すなわち、タツチセンサ１１と
してアフタータツチ検出可能なものを用い、この
タツチセンサ１１の出力信号を鍵押圧開始時から
所定時間の間イニシヤルタツチ検出のために選択
し、選択したタツチセンサ出力信号にもとづいて
イニシヤルタツチを検出するようにしている。例
えば、鍵押圧開始時から所定時間の間選択したタ
ツチセンサ出力信号のピーク値をホールドし、こ
のピーク値をイニシヤルタツチ検出信号として用
いる。そのために、鍵押圧開始時から所定時間
（例えば人間の聴覚ではほとんど無視できる程度
の10ｍｓ程度の時間）の間発音割当て回路１４か
らイニシヤルセンシング信号ISを出力し、この信
号ISによつてマルチプレクサ１６及びＡ／Ｄ変換
部１７を制御してこの間は専ら上述のイニシヤル
タツチ検出を行なうようにしている。同時に、発
音割当て回路１４では、イニシヤルセンシング信
号ISを出力する間は楽音の発音開始を遅らすよう
にしている。これは、イニシヤルタツチが検出さ
れる前に発音開始されるのを禁止し、発音開始と
同時にイニシヤルタツチコントロールを施すよう
にするためである。尚、前述の通り、この実施例
ではアタツクピツチコントロールもイニシヤルタ
ツチに応じて行なわれる。 効果付与回路２０は、ピツチコントロール関係
の各種効果を付与するための回路であり、ビブラ
ート、デイレイビブラート、アタツクピツチコン
トロール、及びアフタータツチビブラートに関し
ては楽音周波数を変調するための変調信号VAL
を出力し、スラー効果に関してはスラー効果を付
与した楽音周波数情報SKCを出力する。Ａ／Ｄ
変換部１７から出力される各種効果設定操作子の
設定データのうちピツチコントロール関係の設定
データが効果付与回路２０に与えられ、レベルコ
ントロール関係の設定データは楽音信号発生部２
１に与えられる。発音割当て回路１４から効果付
与回路２０にはアタツクピツチスタート信号AS
とスラースタート信号SS及び単音モードのとき
の押圧鍵を示すキーコードMKCが与えられる。
尚、単音キーアサイナ１４Ａにおいては押圧鍵の
中の単一鍵（例えば最高または最低押圧鍵）を選
択して単音モード用の押圧鍵キーコードMKCと
して出力するようになつている。 アタツクピツチデータROM（リードオンリメ
モリの略）２２には、アタツクピツチコントロー
ルを付与すべき各種音色に対応してアタツクピツ
チ制御データAPS、APR、APERを夫々予め記
憶している。アタツクピツチコントロールは、例
えば各音色に適した態様で制御が行なわれるよう
になつており、管楽器の吹き始めのピツチの乱れ
を表現できることから特に管楽器系音色に適した
効果である。そのため、音色選択スイツチ２３で
選択された音色に応じてその音色に適したアタツ
クピツチコントロールを実現し得る値をもつ制御
データAPS、APR、APERをROM２２から読み
出すようになつている。アタツクピツチの制御態
様を決定する要素は、初期の（音の出始めの）ピ
ツチずれの深さと、ピツチずれの深さの時間適変
化を示すエンベロープと、ピツチずれの繰返し周
波数である。初期のピツチずれの深さすなわちア
タツクピツチの初期値は、前述のイニシヤルタツ
チ検出データに応じて設定される。詳しくは、音
色に対応するアタツクピツチ初期値係数データ
APSによつてイニシヤルタツチ検出データをス
ケーリングすることによりイニシヤルタツチ及び
音色に応じたアタツクピツチ初期値を設定する。
ピツチずれの深さの時間的変化を示すエンベロー
プは、アタツクピツチエンベロープレートデータ
APERによつて設定される。ピツチずれの繰返し
周波数はアタツクピツチレートデータAPRによ
つて設定される。 効果付与回路２０は、アタツクピツチスタート
信号ASが与えられたときに上述のような各デー
タにもとづいてアタツクピツチコントロール用の
変調信号VALの形成を開始し、その後、通常の
ビブラートあるいはデイレイビブラートあるいは
アフタータツチビブラートのための変調信号
VALを形成する。変調信号VALを形成するため
に効果付与回路２０では、変調周波数及び変調の
深さの制御が容易になるような工夫が施されてい
る。また、効果付与回路２０では、スラースター
ト信号SSが与えられたとき単音モード用押圧鍵
の楽音周波数情報SKCを古い押圧鍵に対応する
値から新たな押圧鍵に対応する値まで滑らかに変
化させる処理を行なう。新たな押圧鍵は発音割当
て回路１４から与えられる単音モード用押圧鍵キ
ーコードMKCによつて示されている。 楽音信号発生部２１では、単音モード時は効果
付与回路２０から与えられる単音モード用の楽音
周波数情報SKCにもとづき楽音信号を発生し、
複音モード時は発音割当て回路１４（複音キーア
サイナ１４Ｂ）から与えられる複数の各チヤンネ
ルに割当てられた押圧鍵を示すキーコードPKC
にもとづき複数のチヤンネルで楽音信号を夫々発
生する。これらの楽音信号は、変調信号VALに
応じてその周波数（ピツチ）が変調され、かつ
Ａ／Ｄ変換部１７からのレベルコントロールデー
タに応じてその音量レベルが制御される。更に、
これらの楽音信号には音色選択スイツチ２３で選
択された音色が付与され、サウンドシステム２４
に与えられる。 次に、第２図各部の詳細例について説明する。 押鍵検出部及び単音キーアサイナの説明 第３図には押鍵検出部１２及びカウンタ１３の
詳細例が示されており、第４図には単音キーアサ
イナ１４Ａの詳細例が示されている。カウンタ１
３は、２相のシステムクロツクパルスφ₁，φ₂に
よつて制御される16ステージ／１ビツトのシフト
レジスタ２５と、１ビツト分の半加算器２６と、
シフトレジスタ２５の内容を定期的にラツチする
ラツチ回路２７とを含み、シリアル演算によつて
カウント動作を行なう。このカウンタ１３に限ら
ず、以下で説明する詳細例においては随所でシリ
アル演算が用いられ、回路構成の節約に寄与して
いる。押鍵検出部１２は、鍵盤１０の各鍵に対応
するキースイツチをマトリクス状に配列したキー
スイツチマトリクス２８と、このマトリクス２８
における半オクターブ毎の入力ラインに走査信号
を供給するデコーダ２９と、このマトリクス２８
における各半オクターブ内の６つの各音名に対応
する出力ラインの信号を多重化するマルチプレク
サ３０とを含んでいる。キースイツチマトリクス
２８は高音側のキースイツチから順に走査される
ようになつており、単音キーアサイナ１４Ａでは
最高押圧鍵を単音モード用の押圧鍵として選択す
るようになつている。 キースイツチマトリクス２８における１鍵分の
走査時間換言すれば単音キーアサイナ１４Ａにお
ける１鍵分の処理時間（これを１キータイムとい
うことにする）は第５図に示すように32個のタイ
ムスロツトから成る。１タイムスロツトの長さは
システムクロツクパルスφ₁，φ₂の１周期に対応
し、例えば0.5μsである。従つて、１キータイム
の長さは16μsである。この１キータイム内の各タ
イムスロツトあるいは区間に同期して様々な処理
が制御されるようになつている。そのために、第
５図に示すような各種のタイミング信号が図示し
ないタイミング信号発生回路で発生され、様々な
回路に供給されるようになつている。32個のタイ
ムスロツトの各々は16μsの周期で繰返しあらわれ
る。１キータイム内における個々のタイムスロツ
トを区別するために発生順序の早い方から順番に
第１乃至第32タイムスロツトということにする。
各種タイミング信号の発生タイミング及び発生周
期及びパルス幅を一日瞭然にするために、以下の
法則で各タイミング信号に符号をつけるものとす
る。例えば「1y8」のような文字「ｙ」を挟んで
前後に数字が記されている場合は、前者の数字は
１キータイムにおいてパルスが最初に発生するタ
イムスロツト順位を示し、後者の数字はパルスが
繰返し発生する周期をタイムスロツト数で示して
いる。例えば信号1y8は、第５図に示すように最
初は第１タイムスロツトで発生し、以後は８タイ
ムスロツト毎に、つまり、第９、第17、第25タイ
ムスロツトで夫々パルス（“１”）が発生する。次
に、「1y8s」のように末尾に文字「ｓ」が追加さ
れているものは、パルス幅が１タイムスロツト幅
全部ではなく、１タイムスロツトの前半でつまり
クロツクパルスφ₂のパルス幅に同期して発生す
ることを意味する。また、「1T8」のように、文
字「Ｔ」を挟んで前後に数字が記されている場合
は、前者の数字によつて示されるタイムスロツト
順位から後者の数字によつて示されるタイムスロ
ツト順位までパルス（“１”）が接続して発生する
ものとし、かつその周期は32タイムスロツトであ
るとする。例えば信号1T8は第１タイムスロツト
から第８タイムスロツトまでの区間を持続的に発
生する８タイムスロツト分のパルス幅をもち、か
つ32タイムスロツトの周期で繰返し発生する。ま
た、「1T6y8」のように、パルス幅表示「1T6」
の次に文字「ｙ」と数字が続く場合は、文字
「ｙ」の次に記された数字によつて繰返し周期を
タイムスロツト数によつて示している。例えば信
号1T6y8は、最初に第１タイムスロツトから第６
タイムスロツトまでの６タイムスロツト幅で発生
したパルスが８タイムスロツト分の繰返し周期
で、つまり第９乃至第14タイムスロツトまで、及
び第17乃至第22タイムスロツトまで、及び第25乃
至第30タイムスロツトまでの各区間でパルス発生
することを意味する。 第３図において、加算器２６の入力Ａにはシフ
トレジスタ２５の最終ステージの出力Ｑ１６が加
えられ、入力Ciにはオア回路３１を介して信号
17y32が与えられる。従つて、信号17y32が“１”
となる第17タイムスロツトにおいてシフトレジス
タ２５の最終ステージ出力に“１”が加算される
ことになる。入力Ａ及びCiが共に“１”でキヤリ
イアウト信号が生じるとき、キヤリイアウト出力
C₀＋１は演算タイミングよりも１タイムスロツ
ト遅れて“１”となるものとする。C₀の次に付
加した信号＋１は１タイムスロツトの遅れを示
す。以下で出てくる加算器のキヤリイアウト出力
C₀＋１はすべて演算タイミングよりも１タイム
スロツトの遅れがあるものとする。尚、加算出力
Ｓには遅れがないものとする。キヤリイアウト出
力C₀＋１はアンド回路３２及びオア回路３１を
介して入力Ciに戻される。従つて上位ビツトに対
してキヤリイアウト信号を加算することができ
る。 加算器２６の出力Ｓの信号はアンド回路３３を
介してシフトレジスタ２５に入力され、16タイム
スロツト遅延後に入力Ａに戻される。アンド回路
３３の入力に加えられている信号Ｚ１は通常は
“１”である。以上の構成によつて信号17y32を
カウントクロツクとして１キータイム（32タイム
スロツト）毎に１カウントアツプするシリアル演
算が実行される。従つて、第17タイムスロツトに
おいてシフトレジスタ２５の最終ステージから出
力される信号がカウント値の最下位ビツトであ
り、そのとき各ステージには最終ステージから第
１ステージにさかのぼつて順次上位ビツトのカウ
ント値が夫々保有されている。第17タイムスロツ
トの16タイムスロツト後の第１タイムスロツトに
おいても同様にシフトレジスタ２５の最終ステー
ジから第１ステージまでには最下位ビツトから最
上位ビツトまでのカウント値が並んでいる。従つ
て、第１タイムスロツトの前半で発生する信号
1y32Sによつてシフトレジスタ２５の第７ステー
ジ出力Ｑ７乃至最終ステージ出力Ｑ６をラツチ回
路２７にラツチすることにより、10ビツトの並列
２進カウント値が得られる。尚、信号1y16のタ
イミングすなわち第１及び第17タイムスロツトに
おいてアンド回路３２を動作不能にしているが、
これは最上位ビツトのキヤリイアウト信号が最下
位ビツトに加算されないようにするためである。 カウンタ１３における下位７ビツトのカウント
値が鍵走査及び多重化のために利用される。その
うち下位４ビツト4，3，2，1によつて鍵
の音名（１オクターブ内の音名）を指定し、上位
３ビツト3，2，1によつてその鍵が所属する
オクターブを指定する。ラツチ回路２７にラツチ
されたカウント値のうちビツト3，2，1，
N4はテコーダ２９でデコードされ、キースイツ
チマトリクス２８における半オクターブ毎の入力
ラインに走査信号を与える。また、下位ビツト
N3，2，1はマルチプレクサ３０に与えられ、
キースイツチマトリクス２８における各半オクタ
ーブ内の６本の出力ラインの信号を時分割多重化
する。こうして、マルチプレクサ３０からは各鍵
の押圧または離鍵を示す時分割多重化されたキー
データTDMが各鍵の走査に対応して出力され
る。時分割多重化キーデータTDMは現在走査中
の鍵が押圧されていれば“１”であり、押圧され
ていなければ“０”である。 ラツチ回路２７にラツチされたカウント値3
〜1が変化する毎に走査すべき鍵が切換わるの
で、１鍵分の走査時間は第５図に示すように第１
タイムスロツトから第32タイムスロツトまでの32
タイムスロツトであり、この間１鍵分のキーデー
タTDMが持続して出力される。前述の通り、１
鍵分の走査に要する１キータイムは16μsであるの
で、１走査サイクルすなわちカウント値3〜1
が１巡する時間は約２ｍｓ（＝16μs×2⁷）である。 キースイツチマトリクス２８では高音順に走査
が行なわれるようになつている。すなわち、カウ
ント値3〜1が小さいほど高音になり大きいほ
ど低音になるようにその所定の値に対応して各鍵
が順次割当てられており、カウント値3〜1が
増すに従つて高音側から順次低音側に走査が移行
するようになつている。カウンタ１３における下
位７ビツトのカウント値（3〜1）は現在走査
中の鍵すなわち時分割多重化キーデータTDMに
対応する鍵を表わすコード信号すなわちキーコー
ドである。しかし、カウンタ１３のカウント
値3〜1をそのまま用いたキーコードは高
音鍵ほどその値が小さく、低音鍵ほどその値が大
きい。キーコードの下位２ビツトを下位桁に無限
に繰返し付加してキーコードを周波数情報に変換
する場合、高音鍵になるほどキーコードの値が大
きくならないと不都合が生じるので、カウンタ１
３から出力されるキーコードを反転したもの
を正式なキーコードKCとしてキーアサイナ１４
Ａ，１４Ｂで用いるようにしている。正式なキー
コードKCと各鍵との関係は例えば次表のように
なつている。キーコードKCは上位３ビツトのオ
クターブコードB3，B2，B1と下位４ビツトのノ
ートコードN4，N3，N2，N1とから成る。

【表】 尚、シフトレジスタ２５の第７乃至最終ステー
ジ中に記された表示は第１及び第17タイムスロツ
トのときの各ステージの重みを示している。すな
わち、このとき第10乃至最終ステージＱ１０〜Ｑ
１６には前述の通りカウント値の下位７ビツト
B3〜1が入つている。また、第７乃至第９ステ
ージＱ７〜Ｑ９には、時間表示にして約８ｍｓ、
約４ｍｓ及び約２ｍｓの重みのビツトが入つてい
る。これらの時間表示はカウンタ１３がリセツト
されたときからそれらのビツトに“１”が立つま
での時間を示している。後述のように、カウンタ
１３をタイマとして用いるときこれらの時間表示
ビツトを利用する。これらの時間表示ビツトはキ
ーコード３〜1と共にラツチ回路２７にラツ
チされる。 第４図において、単音キーアサイナ１４Ａは第
９タイムスロツトを起点にして各鍵の時分割多重
化キーデータTDMに関する処理を行なうように
している。そのため、第３図のマルチプレクサ３
０から出力された時分割多重化キーデータTDM
は第４図のラツチ回路３４に入力され、信号
9y32によつて第９タイムスロツトに同期してラ
ツチされる。従つてラツチ回路３４からはキーデ
ータTDMを８タイムスロツト遅延したものが出
力される。一方、第１タイムスロツトのときにシ
フトレジスタ２５（第３図）の最終ステージＱ１
６から出力されるキーコードの最下位ビツト
N1は、８タイムスロツト後の第９タイムスロツ
トでは第８シテージＱ８にシフトされてきてい
る。そこで、ラツチ回路３４（第４図）における
キーデータTDMの遅延に同期させるため、シフ
トレジスタ２５（第３図）の第８ステージＱ８の
出力をシリアルキーコード（９〜）として取
り出し、第４図の単音キーアサイナ１４Ａに供給
するようにしている。このキーコード（９〜）
は第９タイムスロツトから第15タイムスロツトま
での間で下位ビツトから順番に各ビツト1，
N2，3，4，1，2，3が並んでいる。この
キーコード（９〜）は第４図のインバータ３
５で反転され、前述の通りの正式のキーコード
KCがシリアル形式で該インバータ３５から出力
される。 第４図において、単音キーアサイナ１４Ａは主
に次の３つの機能を実行する。その１つは、最高
押圧鍵のキーコードKCを千足することであり、
もう１つは、新たな押鍵を検出することであり、
もう１つは、新たな押鍵が検出されたとき一定時
間の間新たな押圧鍵に関する処理を禁止しその間
でイニシヤルタツチの検出を可能にすることであ
る。新たな押鍵の検出は、すべての鍵が離鍵され
ている状態から始めて何らかの鍵が押圧された場
合（これをエニーニユーキーオンという）と、何
らかの鍵が押圧されている状態からレガート形式
で新たな押圧鍵に変更された場合（これをレガー
トニユーキーオンという）とを区別して行なうよ
うになつている。エニーニユーキーオンが検出さ
れた場合はフリツプフロツプAKQがセツトされ、
レガートニユーキーオンが検出された場合はフリ
ツプフロツプNKQがセツトされる。ニユーキー
オン検出によつてフリツプフロツプAKQまたは
NKQがセツトされたとき第３図のカウンタ１３
をタイマとして動作させ、一定時間（約10ｍｓ）
の間イニシヤルセンシング信号ISを出力する。こ
の間新たな押圧鍵に関する処理を禁止し、前記一
定時間が終了したときアタツクピツチスタート信
号ASあるいはスラースタート信号SSを発生して
アタツクピツチあるいはスラーの制御を開始させ
る。最高押圧鍵キーコードレジスタ３６は最高押
圧鍵のキーコードXKCを暫定的に記憶するため
のものであり、単音キーコードレジスタ３７は単
音モードで発生する押圧鍵のキーコードMKCを
記憶するためのものである。前記一定時間が終了
したときレジスタ３６のキーコードXKCがレジ
スタ３７にロードされるようになつている。従つ
て、新たな押鍵があつたとき直ちに単音モード用
の押圧鍵キーコードMKCが変化するのではなく、
前記一定時間の後に変化する。 各フリツプフロツプXKQ，MK１，MK２，
AKQ，NKQ，TM６はタイミング信号6y8（第５
図参照）によつて入力信号をロードし、信号1y8
（第５図）に同期して出力を切換える。従つて、
ロードした信号は信号1y8の発生タイムスロツト
（第１または第９または第17または第25タイムス
ロツト）から８タイムスロツトの間持続的に出力
される。 フリツプフロツプXKQは、１走査サイクルに
おいて何らかの押圧鍵が検出されたことを示すた
めのものである。ラツチ回路３４から出力される
キーデータTDMが“１”のとき、アンド回路３
８及びオア回路４０を介してこのフリツプフロツ
プXKQに“１”がロードされる。このフリツプ
フロツプXKQの“１”はアンド回路３９及びオ
ア回路４０を介してホールドされる。１走査サイ
クルが終了したときインバータ４１の出力が
“０”となり、アンド回路３９が動作不能となつ
てフリツプフロツプXKQがリセツトされる。第
３図のラツチ回路２７から出力されるカウント値
の下位３ビツト3，2，1がアンド回路４２
に入力され、上位４ビツト3，2，1，4が
アンド回路４３に入力されている。アンド回路４
２の出力信号Ｎ７及びアンド回路４３の出力信号
Ｂ１５が第４図のアンド回路４４に入力される。
１走査サイクルの終了時にはカウント値３〜
N1の全ビツトが“１”となり、信号Ｎ７及びＢ
１５が共に“１”となつてアンド回路４４の条件
が成立する。アンド回路４４の他の入力にはタイ
ミング信号9T16（第５図参照）が入力されてい
る。従つて、１走査サイクル終了時の第９から第
16タイムスロツトまでの間アンド回路４４の出力
が“１”となる。このアンド回路４４の出力信号
“１”が走査終了信号SCEであり、インバータ４
１ではこの信号SCEを反転する。従つて、何らか
の鍵が押圧されている場合、１走査サイクルにお
いてキーデータTDMが最初に“１”となる鍵走
査タイミングすなわち最高押圧鍵の走査タイミン
グから走査終了時までの間フリツプフロツプ
XKQの出力が“１”となる。何も鍵が押されて
いないときはXKQは常に“０”である。 フリツプフロツプXKQの出力を反転した信号
とラツチ回路３４から出力されるキーデータ
TDMとが入力されたアンド回路４５は最高押圧
鍵を検出するためのものである。すなわち、フリ
ツプフロツプXKQにおける入力と出力の８タイ
ムスロツトの遅れにより、１走査サイクルにおい
て最初に最高押圧鍵のキーデータTDMが“１”
に立上るとき、キーデータTDMの立上りの８タ
イムスロツトつまり第９乃至第16タイムスロツト
までの間はフリツプフロツプXKQの出力はまだ
“０”であり、その反転信号は“１”となつてい
る。従つて、最高押圧鍵のキーデータTDMの立
上りの第９乃至第16タイムスロツト（合計８タイ
ムスロツト）の間でのみアンド回路４５の条件が
成立し、その出力信号XSが“１”となる。この
信号XSの“１”によつてアンド回路４６を可能
にし、インバータ３５から与えられる最高押圧鍵
のキーコードKCをアンド回路４６及びオア回路
４７を介してレジスタ３６にロードする。 前述の通り、インバータ３５から出力されるキ
ーコードKCとラツチ回路３４から出力されるキ
ーデータTDMとは同期しており、信号XSが
“１”となる第９乃至第16タイムスロツトの間で、
最高押圧鍵のキーコードKCが下位ビツトから順
にレジスタ３６にロードされる。キーコードKC
の全ビツトN1〜B3は第９乃至第15タイムスロツ
トの間でレジスタ３６にロードされ、第16タイム
スロツトにおいてはキーコードKCに無関係なカ
ウントデータがあらわれる。そのため、タイミン
グ信号16y32を反転した信号をアンド回路４６に
加え、第16タイムスロツトにおいては強制的に
“０”がロードされるようにしている。レジスタ
３６にロードされた最高押圧鍵キーコードXKC
はアンド回路４８を介して自己保持される。アン
ド回路４８の他の入力には信号XSをインバータ
４９で反転した信号が加わり、アンド回路４６を
可能にしてキーコードKCをレジスタ３６にロー
ドするときは自己保持をクリアするようにしてい
る。 レジスタ３６及びこのレジスタ３６の内容
XKCが転送されるレジスタ３７は８ステージ／
１ビツトのシフトレジスタであり、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される。
従つて、レジスタ３６及び３７の内容は８タイム
スロツト毎に循環する。図においては、第９ある
いは第17あるいは第25あるいは第１タイムスロツ
トのときのレジスタ３６及び３７の各ステージの
重みが示されている。 フリツプフロツプMK１は、前回の走査サイク
ルにおいて何らかの押圧鍵が検出されたことを示
すためのものである。１サイクル分の走査が終了
したときにすなわち走査終了信号SCEが“１”の
ときにフリツプフロツプXKQに“１”が記憶さ
れていることを条件にアンド回路５０が“１”を
出力し、オア回路５２を介して該フリツプフロツ
プMK１に“１”をロードする。このフリツプフ
ロツプMK１の“１”はアンド回路５１及びオア
回路５２を介して１走査サイクルの間保持され、
走査終了信号SCEによつてリセツトされる。 フリツプフロツプMK２は、前々回の走査サイ
クルにおいて何らかの押圧鍵が検出されたことを
示すためのものである。走査終了信号SCEの発生
時に、フリツプフロツプMK１の出力をアンド回
路５３及びオア回路５５を介してフリツプフロツ
プMK２にロードする。アンド回路５４はフリツ
プフロツプMK２の記憶を１走査サイクルの間保
持するためのもので、走査終了信号SCEが発生す
るとき動作不能となつてフリツプフロツプMK２
をリセツトする。これらの３つのフリツプフロツ
プXKQ，MK１，MK２は、単音モードにおけ
る鍵の押圧及び離鍵をチヤタリングを排除して検
出するのに役立つ。 フリツプフロツプAKQは、前述のエニーニユ
ーキーオンが検出されたことを示すためのもので
ある。アンド回路５６には、フリツプフロツプ
XKQの出力、フリツプフロツプMK１，MK２，
AKQ，NKQの反転出力、及び走査終了信号SCE
が与えられており、エニーニユーキーオンのとき
条件が成立して走査終了信号SCEのタイミングで
“１”を出力する。つまり、アンド回路５６にお
いては、前回及び前々回の走査サイクルでは鍵が
全く押圧されていず（MK１，MK２が共に
“０”）、かつ今回の走査サイクルで初めて鍵押圧
が検出された（XKQが“１”）ことを条件にエニ
ーニユーキーオンを検出する。AKQ及びNCQの
反転出力がアンド回路５６に加えられている理由
は、AKQまたはNKQに“１”が記憶されている
ときはアンド回路５６の条件が成立しないように
するためであり、後述のタイマが何度もスタート
状態にリセツトされないようにするためである。
アンド回路５６の出力信号“１”はオア回路５８
を介してフリツプフロツプAKQにロードされる。
このフリツプフロツプAKQの“１”はアンド回
路５７、オア回路５８を介して一定時間の間ホー
ルドされる。 アンド回路５６の出力信号“１”すなわちエニ
ーニユーキーオン検出信号はタイマスタート信号
としても利用される。この出力信号“１”がオア
回路５９を介して２段のフリツプフロツプ６０，
６１に入力される。これらのフリツプフロツプ６
０，６１はフリツプフロツプXKQと同様にタイ
ミング信号6y8、1y8によつて制御される。両フ
リツプフロツプ６０，６１の出力がオア回路６２
に加わり、更にインバータ６３で反転される。信
号Ｚ１として第３図のアンド回路３３に入力され
る。アンド回路５６から出力されるエニーニユー
キーオン検出信号は走査終了信号SCEに同期して
第９から第16タイムスロツトまでの８タイムスロ
ツトの間“１”となる。これをフリツプフロツプ
６０，６１及びオア回路６２で16タイムスロツト
幅に拡張し、16タイムスロツトの間インバータ６
３の出力信号Ｚ１を“０”にする。それ以外のと
きは信号Ｚ１は常に“１”であり、カウンタ１３
（第３図）におけるカウント動作を可能にしてい
る。信号Ｚ１が“０”になる16タイムスロツトの
間、アンド回路３３（第３図）が動作不能にな
り、シフトレジスタ２５の全16ステージの内容を
すべて“０”にクリアする。こうして、カウンタ
１３はカウント値オール“０”からのカウント動
作を開始し、タイマ機能がスタートする。 第３図のラツチ回路２７にラツチしたカウント
値のうち時間表示にして約８ｍｓの重みをもつビ
ツトがアンド回路６４に入力され、約４ｍｓ及び
約２ｍｓの重みをもつビツトが夫々反転されてア
ンド回路６４の他の入力に加わる。このアンド回
路６４の出力信号TM５は第４図のアンド回路６
５に与えられる。アンド回路６５には第３図のア
ンド回路４２及び４３から信号Ｎ７及びＢ１５が
入力され、更にタイミング信号9T16とオア回路
６６の出力が加わる。オア回路６６にはフリツプ
フロツプAKQ及びNKQの出力が加わる。アンド
回路６５の出力はタイマ終了信号ORとして利用
される。フリツプフロツプAKQまたはNKQの出
力をアンド回路６５に入力する理由は、これらの
フリツプフロツプがセツトされたときのみつまり
ニユーキーオンのときのみタイマ機能を働らかせ
るためである。 カウンタ１３の下位10ビツトのカウント値が
“1001111111”となつたとき、すなわち信号Ｚ１
によつてクリアされたときから約10ｍｓ経過した
とき、アンド回路４２，４３，６４（第３図）の
条件がすべて成立し、第４図のアンド回路６５に
加えられる信号Ｎ７，Ｂ１５，TM５がすべて
“１”となる。このとき信号9T16に対応して第９
乃至第16タイムスロツトの間アンド回路６５の出
力信号QRが“１”となる。尚、図において信号
線の傍に記した（９〜16）なる表示はこの信号が
第９タイムスロツトから第16タイムスロツトまで
の間発生することを意味している。 このタイマ終了信号QRはインバータ６７で反
転されてアンド回路５７に加わる。従つて、フリ
ツプフロツプAKQの“１”はタイマ終了信号QR
が発生するまでの約10ｍｓの間ホールドされる
が、このタイマ終了信号QRが発生したときにク
リアされる。詳しくは、タイマ終了信号QRが第
17タイムスロツトで立下るときにフリツプフロツ
プAKQの出力も“０”に立下る。 タイマ終了信号QRが発生したときフリツプフ
ロツプXKQに“１”がセツトされていること
（鍵押圧中であること）を条件にアンド回路６８
の出力信号KSが“１”となる。この信号KSによ
つてアンド回路６９を可能にし、レジスタ３６の
最高押圧鍵キーコードXKC（これは新たな押圧鍵
を示している）を該アンド回路６９及びオア回路
７０を介してレジスタ３７にロードする。レジス
タ３７にロードされた新たな最高押圧鍵のキーコ
ードは単音モード用の押圧鍵キーコードMKCと
してキーアサイナ１４Ａから出力されると共にア
ンド回路７１を介してレジスタ３７を循環する。
前記信号KSによつて新たなキーコードXKCをロ
ードするときアンド回路７１が動作不能となり、
古いキーコードMKCがクリアされる。 アンド回路７２，７３，７４、オア回路７５及
び遅延フリツプフロツプ７６は、レジスタ３６と
３７のキーコードXKC，MKCを比較するための
ものである。キーコードMKCの反転信号とキー
コードXKCとがアンド回路７２に入力され、キ
ーコードXKCの反転信号とキーコードMKCとが
アンド回路７３に入力される。キーコードXKC
及びMKCは同じ重みのビツトN1〜B3が同期し
てレジスタ３６，３７から夫々出力される。両キ
ーコードMKC，XKCの値が１ビツトでも異なる
とアンド回路７２または７３の条件が成立し、フ
リツプフロツプ７６に“１”がロードされる。こ
のフリツプフロツプ７６の“１”はアンド回路７
４を介しぜ自己保持される。最高押圧鍵検出信号
XSをインバータ４９で反転した信号が各アンド
回路７２，７３，７４に加わるようになつてお
り、各走査サイクルにおいて最高押圧鍵が検出さ
れる毎にフリツプフロツプ７６の記憶がクリアさ
れる。 フリツプフロツプNKQは、前述のレガートニ
ユーキーオンが検出されたことを示すためのもの
である。アンド回路７７はレガートニユーキーオ
ンを検出するためのもので、前記フリツプフロツ
プ７６の出力信号NEQ、単音モード選択信号
MONO、フリツプフロツプXKQ，MK１，MK
２の出力信号、フリツプフロツプAKQ及びNKQ
の出力を反転した信号、及び走査終了信号SCEが
入力される。単音モード選択信号MONOは単音
モードのときのみレガートニユーキーオンの検出
を可能にするために入力されている。前述の通
り、レジスタ３６と３７のキーコードXKC，
MKCが異なるとき、フリツプフロツプ７６の出
力信号NEQが“１”となる。この信号NEQの
“１”は、新たな押鍵があつたことを示している。
この新たな押鍵がエニーニユーキーオンに該当す
るものであれば、前述の如くアンド回路５６の条
件が成立し、フリツプフロツプANQがセツトさ
れるので、その反転信号が“０”となり、アンド
回路７７の条件は成立しない。この新たな押鍵が
レガートニユーキーオンに該当するものであれ
ば、フリツプフロツプAKQがセツトされていず、
かつ各フリツプフロツプXKQ，MK１，MK２
の出力が“１”であり、何らかの鍵が持続的に押
圧されていることを示している。従つて、レガー
トニユーキーオンのときは走査終了信号SCEのタ
イミングでアンド回路７７の条件が成立し、オア
回路７９を介してフリツプフロツプNKQに“１”
がロードされる。このフリツプフロツプNKQの
“１”はアンド回路７８を介して自己保持される。 一方、アンド回路７７から出力されたレガート
ニユーキーオン検出信号は、エニーニユーキーオ
ン検出信号と同様に、オア回路５９を介して遅延
フリツプフロツプ６０に与えられ、タイマスター
ト信号として利用される。従つて、レガートニユ
ーキーオン検出にもとづき第３図のカウンタ１３
が前述と同様にタイマとして機能し、約10ｍｓ後
にアンド回路６５（第４図）からタイマ終了信号
QRが出力される。このタイマ終了信号QRによ
つてアンド回路７８が動作不能となり、フリツプ
フロツプNKQがリセツトされる。従つて、レガ
ートニユーキーオン検出時から約10ｍｓの間フリ
ツプフロツプNKQが“１”をホールドする。ま
た、前述と同様に、タイマ終了信号QRにもとづ
きアンド回路６８から信号KSが出力され、レジ
スタ３６に記憶されている新たな最高押圧鍵キー
コードXKCがレジスタ３７にロードされる。 フリツプフロツプTM６は、複音モードのとき
のアタツクピツチスタート信号を形成するために
エニーニユーキーオンによる約10ｍｓの時間待ち
が終了したことを示すためのものである。タイマ
終了信号QRがアンド回路８０、オア回路８２を
介してフリツプフロツプTM６に入力されるよう
になつており、エニーニユーキーオンにもとづく
約10ｍｓの時間待ちが終了したときこのタイマ終
了信号QRによつて該フリツプフロツプTM６に
“１”がセツトされる。このフリツプフロツプ
TM６の“１”はアンド回路８１を介して自己保
持され、走査終了信号SCEによつてリセツトされ
る。従つて、フリツプフロツプTM６の“１”は
１走査サイクルの間だけホールドされる。尚、複
音モードのときはレガートニユーキーオンの検出
は行なわれないため、単音モード時にレガートニ
ユーキーオンにもとづくタイマ終了信号QRによ
つてフリツプフロツプTM６がセツトされたとし
ても何の影響も及ぼさない。 アンド回路８３，８４，８５は単音モード用の
キーオフ信号MKOFを形成するためのものであ
る。各回路８３，８４，８５には単音モード選択
信号MONOが与えられており、単音モードのと
き動作可能となる。アンド回路８５にはフリツプ
フロツプMK１，MK２，NKQの反転信号が入
力されており、２走査サイクル続けて全鍵の離鍵
が検出されていることを条件に“１”を出力す
る。このアンド回路８５の出力“１”は通常のキ
ーオフを示している。MK1，MK2が共に“０”
であることを条件にしたのはチヤタリング対策の
ためである。アンド回路８３にはフリツプフロツ
プAKQの出力が入力されており、エニーニユー
キーオン検出時の約10ｍｓの待ち時間の間“１”
を出力する。アンド回路８４にはフリツプフロツ
プNKQの出力及びスラーオン信号SLONをイン
バータ８６で反転した信号が加わり、スラー効果
が選択されていないことを条件に、レガートニユ
ーキーオン検出時の約10ｍｓの待ち時間の間
“１”を出力する。 各アンド回路８３，８４，８５の出力はオア回
路８７に入力され、単音モード用のキーオフ信号
MKOFとして利用される。このキーオフ信号
MKOFをインバータ８８で反転したものが単音
モード用のキーオン信号MKONである。楽音信
号発生部２１（第２図）において、単音モード用
の押圧鍵キーコードMKCに対応する楽音信号を
発生する際にこのキーオン信号MKONにもとづ
いて振幅エンベロープを制御するようにすればよ
い。単音モードにおいてエニーニユーキーオンが
検出された場合あるいはスラー効果が選択されて
いないときにレガートニユーキーオンが検出され
た場合はアタツクピツチコントロールを行なうよ
うになつており、そのためのイニシヤルタツチ検
出を行なう前記一定の待ち時間（約10ｍｓ）の間
は、アンド回路８３または８４の出力“１”にも
とづき強制的にキーオフ状態としているのであ
る。そして、この待ち時間における強制的なキー
オフ状態のときに前音のサステインを除去するた
めに、アンド回路８３及び８４の出力がオア回路
８９を介して強制ダンプ信号FDMPとしてキー
アサイナ１４Ａから出力され、楽音信号発生部２
１（第２図）に与えられるようになつている。 アンド回路８４の出力はオア回路９０にも与え
られる。また、フリツプフロツプAKQの出力が
アンド回路９１を介してオア回路９０に与えられ
る。尚、入力が１つしかないアンド回路３８，８
０，９１等は入力信号が単に通過するだけであ
り、特に必要ないが図示の都合上示した。オア回
路９０の出力はイニシヤルセンシング信号ISとし
てイニシヤルタツチ検出のために利用される。こ
のイニシヤルセンシング信号ISは、単音モードあ
るいは複音モードに係わりなくエニーニユーキー
オンがあつた場合はフリツプフロツプAKQの出
力にもとづき新たな鍵の押圧開始時から約10ｍｓ
の間“１”となる。また、単音モードでスラー効
果が選択されていないときにレガートニユーキー
オンがあつた場合もフリツプフロツプKNQの出
力にもとづき新たな鍵の押圧開始時から約10ｍｓ
の間“１”となる。単音モードでスラー効果が選
択されているときはレガートニユーキーオンがあ
つてもイニシヤルセンシング信号ISは発生されな
い。 アンド回路９２は単音モード用のアタツクピツ
チスタート信号MASを発生するためのものであ
り、オア回路８７からのキーオフ信号MKOF、
フリツプフロツプXKQの出力信号及びタイマ終
了信号QRが入力される。ニユーキーオン検出に
もとづく約10ｍｓの待ち時間の間アンド回路８３
あるいは８４の出力信号によつてキーオフ信号
MKOFが“１”となり、アンド回路９２が動作
可能となる。待ち時間が終了したとき、鍵が押圧
されていることを条件に（XKQが“１”）タイマ
終了信号QRに対応する第９乃至第16タイムスロ
ツトの間アンド回路９２の出力信号MASが“１”
となる。この信号MASはオア回路９３を介して
遅延フリツプフロツプ９４に入力される。このフ
リツプフロツプ９４はタイミング信号13y32で入
力信号をロードし、信号17T24に同期して出力を
切換える。従つて、第９乃至第16タイムスロツト
で発生する信号MASの“１”は第13タイムスロ
ツトでフリツプフロツプ９４にロードされ、第17
タイムスロツトから次の第16タイムスロツトまで
の１キータイム（32タイムスロツト）の間アタツ
クピツチスタート信号ASとして出力される。 アンド回路９５は複音モード用のアタツクピツ
チスタート信号EASを発生するためのものであ
り、フリツプフロツプTM６の出力、フリツプフ
ロツプXKQの出力の反転信号、単音モード選択
信号MONOをインバータ９６で反転した信号、
及びラツチ回路３４からのキーデータTDMが入
力される。複音モードのとき、インバータ９６の
出力“１”によつてアンド回路９５が動作可能と
なる。前述の通り、エニーニユーキーオン検出に
もとづく約10ｍｓの時間待ちの終了直後の１走査
サイクルの間フリツプフロツプTM６の出力が
“１”となり、このサイクルにおける最高押圧鍵
のキーデータTDMの立上りの第９乃至第16タイ
ムスロツトの間アンド回路９５の条件が成立す
る。第９乃至第16タイムスロツトの間で“１”と
なるアンド回路９５の出力信号EASはオア回路
９３を介してフリツプフロツプ９４に入力され、
前述と同様に、第17タイムスロツトから次の第16
タイムスロツトまでの１キータイムの間アタツク
ピツチスタート信号ASとして出力される。 アンド回路９７はスラースタート信号SSを発
生するためのものであり、タイマ終了信号QR、
フリツプフロツプXKQの出力、単音モード選択
信号MONO、単音モード用キーオン信号
MKON、及びキーコードの不一致を示し信号
NEQが入力される。レジスタ３６及び３７のキ
ーコードXKC，MKCが一致していないときは
（NEQが“１”）、待ち時間中であり（AKQまた
NKQが“１”）、かつこのときアンド回路８３及
び８４の条件が成立していなければ（MKONが
“１”）、スラー効果が選択されておりかつレガー
トニユーキーオンであつたことを意味する。従つ
て、スラー効果が選択されかつレガートニユーキ
ーオンがあつたとき、このレガートニユーキーオ
ンにもとづく待ち時間の終了時に発生するタイマ
終了信号QRに対応して、現在鍵が押圧されてい
ることを（XKQが“１”）を条件に、アンド回路
９７の出力が第９乃至第16タイムスロツトの間
“１”となる。この出力“１”はフリツプフロツ
プ９７に入力され、前述と同様に第17タイムスロ
ツトから次の第16タイムスロツトまでの１キータ
イムの間スラースタート信号SSとして出力され
る。 以上の通り、アタツクピツチスタート信号AS
及びスラースタート信号SSは、約10ｍｓの待ち
時間の終了後に発生されるものである。そして、
アタツクピツチスタート信号ASは、単音モード
においてはエニーニユーキーオンのときあるいは
スラー非選択時のレガートニユーキーオンのとき
に発生され、複音モードにおいてはエニーニユー
オンのときに発生される。また、スラースタート
信号SSは、単音モードのスラー選択時において
レガートニユーキーオンがあつたときに発生され
る。 アナログ電圧マルチプレクサ及びＡ／Ｄ変換器 各種効果設定操作子群１５の詳細例は第６図に
示されている。Ａ／Ｄ変換部１７は図示の都合
上、Ａ／Ｄ変換器１８の部分が第６図に、制御及
び記憶部１９の部分が第７図に示されている。 第６図において、各種効果設定操作子群１５は
各種効果の制御要素に対応する制御量をアナログ
電圧で設定するためのボリユームＶ１〜Ｖ８を具
えている。Ｖ１はビブラートスピード（周波数）、
Ｖ２はビブラートデイプス（深さ）、Ｖ４はデイ
レイビブラートの時間、Ｖ５はスラー効果におけ
るピツチ変化の速度（スラースピード）、Ｖ７は
振幅エンベロープのサステイン部分の減衰速度
（サステインスピード）、を夫々設定するためのも
のである。Ｖ３，Ｖ６，Ｖ８はタツチセンサ１１
の出力信号の感度調整用ボリユームである。Ｖ３
はアフタータツチビブラートの深さ設定用の鍵タ
ツチ検出信号を感度調整するものは、Ｖ６はアフ
タータツチレベルコントロールのレベル設定用の
鍵タツチ検出信号を感度調整するもの、Ｖ８はイ
ニシヤルタツチ検出信号を感度調整するものであ
る。ボリユームＶ８で感度調整されたイニシヤル
タツチ検出信号は２つの用途で使われる。１つは
アタツクピツチコントロールの初期値設定のた
め、もう１つはイニシヤルタツチレベルコントロ
ールのレベル設定のためである。 タツチセンサ１１としては各鍵共通のアフター
タツチセンサ１１Ａが使用される。アフタータツ
チセンサ１１Ａは鍵押圧持続時において鍵タツチ
を検出し得るものであれば如何なるものでもよ
く、例えば、押圧速度あるいは押圧深さあるいは
押圧力あるいは強さ等のいずれに応答して鍵タツ
チを検出するものであつてもよい。アフタータツ
チセンサ１１Ａの出力信号は増幅器９８を介して
イニシヤルタツチ感度調整用ボリユームＶ８に加
わると共にローパスフイルタ９９に加わる。ロー
パスフイルタ９９の出力はアフタータツチビブラ
ート用感度調整ボリユームＶ３とアフタータツチ
レベル用感度調整ボリユームＶ６に加えられる。
ローパスフイルタ９９はアフタータツチ制御に用
いるタツチ検出信号の急激な変動を抑えるための
ものである。 アフタータツチセンサ１１Ａはイニシヤルタツ
チ検出及びアフタータツチ検出の両方に共用され
る。例えば、アフタータツチセンサ１１Ａから出
力されるタツチ検出信号が第８図ａのようである
とすると、単音キーアサイナ１４Ａ（第４図）か
らイニシヤルセンシング信号IS（第８図ｂ）が与
えられる約10ｍｓの間においてこのタツチ検出信
号のピーク値を検出し、このピーク値をホールド
してイニシヤルタツチ検出信号として用いる。前
述の通り、イニシヤルセンシング信号ISが立下つ
てから（ピーク値検出終了後に）発音が開始す
る。また、ピーク値検出を行なつているときの
（IS発生時の）アフタータツチセンサ出力信号は
アフタータツチ検出信号として用いず、それ以外
のときのセンサ出力信号をアフタータツチ検出信
号として用いる。このようにすることにより、イ
ニシヤルタツチセンサとアフタータツチセンサを
別々に設ける必要がなくなり、経済的であると共
に鍵下方に設けるセンサ装置が簡略化される。 ボリユームＶ１〜Ｖ８で設定もしくは調整され
た８個のアナログ電圧は１個のＡ／Ｄ変換器１８
を用いてデイジタルデータに変換される。そのた
めにアナログ電圧マルチプレクサ１６が設けられ
ており、各ボリユームＶ１〜Ｖ８のアナログ電圧
を時分割多重化してＡ／Ｄ変換器１８に送る。ま
た、Ａ／Ｄ変換器１８に関連して第７図に示す制
御及び記憶部１９が設けられており、Ａ／Ｄ変換
器１８における時分割的なＡ／Ｄ変換動作及びこ
のＡ／Ｄ変換によつて得たデイジタルデータのデ
マルチプレクス動作を制御する。このようなＡ／
Ｄ変換操作によつて回路構成をかなり簡略化する
ことができる。 第７図に示す制御及び記憶部１９は、各ボリユ
ームＶ１〜Ｖ８に対応する記憶手段としてレジス
タ１０１〜１０８を含んでいる。各レジスタ１０
１〜１０８の近傍に記したＶ１〜Ｖ８は夫々に対
応するボリユームＶ１〜Ｖ８を示している。これ
らのレジスタ１０１〜１０８には、各々に対応す
るボリユームＶ１〜Ｖ８の出力電圧をデイジタル
変換したデイジタルデータが夫々記憶される。こ
れらのレジスタ１０１〜１０８は、システムクロ
ツクパルスφ₁，φ₂によつてシフト制御される８
ステージ／１ビツトの循環型シフトレジスタから
成る。各レジスタ１０１〜１０８の各ステージの
ブロツク内に記した数字は、第１、第９、第17及
び第25タイムスロツトのときの各ステージ内のデ
ータの重みを一例として示すものである。夫々の
レジスタ１０１〜１０８における重み数値の単位
は、各出力データ表示の近傍に記されているよう
に、夫々の制御要素の性質に応じて「Hz」（周波
数）、「セント」（ピツチずれの深さを示すセント
値）、「ｍｓ」（時間）、「dB」（レベル）である。
これらの重み表示はあくまでも一例として示した
にすぎず、回路動作の面ではあまり重要ではな
く、ただ、シリアルデータとして送り出されると
きに各ビツトの重みとタイムスロツトとの関係を
明らかにする面で役立つ。 第７図の制御及び記憶部１９には、各レジスタ
１０１〜１０８に対応してマルチプレクス及びデ
マルチプレクス制御回路１１１〜１１８が設けら
れている。回路１１２〜１１７は同一構成である
ため、回路１１２のみ詳細を示し、回路１１３〜
１１７は省略してある。このマルチプレクス及び
デマルチプレクス制御回路１１１〜１１７は、ア
ナログ電圧マルチプレクサ１６（第６図）におけ
る時分割多重化操作に対応して各レジスタ１０１
〜１０７のデイジタルデータをマルチプレクスし
てＡ／Ｄ変換器１８（第６図）に送り、時分割的
なＡ／Ｄ変換操作に利用させると共に、その結果
得られるデイジタルデータをＡ／Ｄ変換器１８か
ら受け入れてデマルチプレクスし、対応するレジ
スタ１０１〜１０７にロードする機能をもつ。但
し、イニシヤルタツチ検出データ記憶用のレジス
タ１０８に対応する制御回路１１８はマルチプレ
クス機能（レジスタ１０８のデータをＡ／Ｄ変換
器１８に送り出す機能）をもたない。 第６図において、アナログ電圧マルチプレクサ
１６の制御入力には第３図のデコーダ２９から８
本の出力信号Ｈ０〜Ｈ７が与えられると共に第４
図のオア回路９０からイニシヤルセンシング信号
ISが与えられる。デコーダ２９はカウンタ１３
（第３図）のカウント値のうちビツト2，1，
N4の値をデコードしたものを信号Ｈ０〜Ｈ７と
して出力する。各信号Ｈ０〜Ｈ７は第９図ａに示
す順で順次“１”となる。１つの信号Ｈ０〜Ｈ７
が“１”を持続している時間は８キータイムであ
り、１走査サイクルの間で各信号Ｈ０〜Ｈ７が２
巡する。 マルチプレクサ１６は、常時は信号Ｈ１〜Ｈ７
に応じてボリユームＶ１〜Ｖ７のアナログ電圧を
第９図ｂに示すように順次サンプリングし、多重
化して出力する。イニシヤルセンシング信号ISが
“１”のときは、上述の信号Ｈ１〜Ｈ７によるＶ
１〜Ｖ７のサンプリングを禁止し、イニシヤルタ
ツチ感度調整用ボリユームＶ８からのアナログ電
圧を持続的に選択して出力する。マルチプレクサ
１６の出力電圧はＡ／Ｄ変換器１８内のアナログ
比較器１１０の入力Ｂに供給される。まず、通常
のＡ／Ｄ変換について説明し、次にイニシヤルタ
ツチ検出信号のＡ／Ｄ変換について説明する。 Ａ／Ｄ変換器１８は、システムクロツクパルス
φ₁，φ₂によつてシフト制御される８ステージ／
１ビツトの循環型シフトレジスタから成るデータ
レジスタ１００を含んでいる。Ａ／Ｄ変換器１８
における通常のＡ／Ｄ変換操作はマルチプレクサ
１６による各アナログ電圧の時分割的サンプリン
グに対応して時分割で行なわれる。初め、データ
レジスタ１００には前回のＡ／Ｄ変換によるデイ
ジタルデータが取り込まれる。この前回データを
デイジタル／アナログ変換（以下Ｄ／Ａ変換とい
う）回路１１９でアナログ電圧に変換し、これを
比較器１１０の入力Ａに加えてマルチプレクサ１
６からのアナログ電圧と比較し、この比較結果に
応じてデータレジスタ１００の内容をカウントア
ツプまたはダウンすることによりＡ／Ｄ変換を行
なう。 前回のＡ／Ｄ変換によるデイジタルデータはサ
ンプリングタイミングの直前に第７図のレジスタ
１０１乃至１０７の１つからデータレジスタ１０
０に取り込まれる。そのため制御信号として信号
Ｎ７・25T32が第３図のアンド回路１２０から第
７図の各制御回路１１１〜１１７内のアンド回路
１２１，１２２，１２３に入力される。第３図に
おいて、アンド回路１２０にはアンド回路４２の
出力とタイミング信号25T32が与えられる。アン
ド回路４２はカウンタ１３のカウント値の下位３
ビツト3，2，1が“111”のとき条件が成立
する。これはサンプリング用の各信号Ｈ０〜Ｈ７
における最後の１キータイムを示す。信号25T32
は１キータイムにおける第25から第32タイムスロ
ツトまでの８タイムスロツトの間“１”となるも
のである。従つて、信号Ｎ７・25T32は各信号Ｈ
０〜Ｈ７の最後の８タイムスロツトにおいて
“１”となる。 第７図において、制御回路１１１〜１１７には
デコーダ２９（第３図）の出力信号Ｈ０〜Ｈ７が
供給されており、この信号Ｈ０〜Ｈ７と前記信号
Ｎ７・25T32にもとづいてマルチプレクスとデマ
ルチプレクスを同時に制御する。各制御回路１１
１〜１１７はマルチプレクス用アンド回路１２
４，１２５、デマルチプレクス用アンド回路１２
６，１２７、及びホールド用アンド回路１２８，
１２９を含んでいる。或るサンプリングタイミン
グの最後の８タイムスロツトにおいて、その次の
サンプリングタイミングに対応するレジスタ（１
０１〜１０７のうち１つ）の記憶データがマルチ
プレクス用アンド回路１２４，１２５を介して選
択されてＡ／Ｄ変換器１８のデータレジスタ１０
０（第６図）に供給されると同時に、そのサンプ
リングタイミングでＡ／Ｄ変換したデータがデマ
ルチプレクス用アンド回路１２６，１２７を介し
てそのサンプリングタイミングに対応するレジス
タ（１０１〜１０７のうち１つ）に取り込まれ
る。このようなレジスタ１０１〜１０７に対する
デマルチプレクス及びマルチプレクス制御は、イ
ニシヤルタツチ検出のための約10ｍｓの待ち時間
以外のときに実行される。そのために、制御回路
１１１〜１１７内の各アンド回路１２１，１２
２，１２３にはイニシヤルセンシング信号ISの反
転信号がインバータ１３０から与えられ、ISが
“０”のときに可能化されるようになつている。
また、各アンド回路１２１，１２２，１２３には
信号Ｎ７・25T32が共通に入力される。各アンド
回路１２１，１２２，１２３には信号Ｈ０，Ｈ
１，Ｈ２が各別に入力され、更に各制御回路１１
３〜１１７のアンド回路１２３と同等のアンド回
路には信号Ｈ３〜Ｈ７が各別に入力される。 信号Ｈ０が“１”のとき、第９図に示すように
アナログ電圧マルチプレクサ１６（第６図）はど
のボリユームＶ１〜Ｖ８の電圧もサンプリングし
ない。従つて、このときはＡ／Ｄ変換器１８では
Ａ／Ｄ変換動作を行なわない。信号Ｈ０の最後の
８タイムスロツトにおいて信号Ｎ７・25T32が
“１”となると、アンド回路１２１（第７図）の
条件が成立し、このアンド回路１２１からアンド
回路１２４及びオア回路１３１に対して“１”が
与えられる。従つて、オア回路１３１の出力信号
TiMは第１０図ｂのように発生する。同図ａは
信号Ｈ０からＨ１へ変化するタイミングを拡大し
て示したものである。尚、オア回路１３１の他の
入力には各制御回路１１１〜１１７におけるアン
ド回路１２１と同等のアンド回路１２２，１２３
の出力が夫々与えられる。尚、第１０図、その他
のタイミングチヤートにおいて、パルス中に記す
「25〜32」等の数字はタイムスロツトの順位を示
す。 アンド回路１２４の他の入力にはレジスタ１０
１の最終ステージから出力されるシリアルな８ビ
ツトデイジタルデータが与えられる。このシリア
ルデイジタルデータは、第25乃至第32タイムスロ
ツトの間では最下位ビツト（以下LSBという）
から最上位ビツト（以下MSBという）まで順次
に並んでいる。アンド回路１２４が第１０図ｂに
示す信号TiMと同じ８タイムスロツトの間可能
化されることによりレジスタ１０１に記憶してい
る８ビツトデイジタルデータはこの信号TiMに
同期してアンド回路１２４でサンプリングされ、
オア回路１３２に与えられる。オア回路１３２の
出力ODD（オールドデイジタルデータ）は第６図
のＡ／Ｄ変換器１８に供給され、オア回路１３３
及び加算器１３４を経由してデータレジスタ１０
０にロードされる。従つて、次のサンプリング信
号Ｈ１が“１”に立上るときにはデータレジスタ
１００にはレジスタ１０１のデータ（これを
VBRで示す）が転送されてきている。尚、オア
回路１３２（第７図）には各制御回路１１１〜１
１７のマルチプレクス用アンド回路１２４，１２
５の出力が夫々印加される。各レジスタ１０１〜
１０７のデータをVBR，VBD，KVBD，DVER
（またはDEL）、SRM及びSRE，ATL，STRで
示すとすると、各サンプリングタイミングの冒頭
でデータレジスタ１００から出力されるデータは
第９図ｃのようになる。すなわち、第９図ｂに示
すようにサンプリングされる各ボリユームＶ１〜
Ｖ７のアナログ電圧の前回サンプリングタイミン
グにおけるデイジタル変換結果が、同じボリユー
ムＶ１〜Ｖ７の今回サンプリングタイミングに対
応してデータレジスタ１００から出力される。 一方、第７図のオア回路１３１から出力された
信号TiMは第６図のＡ／Ｄ変換器１８に与えら
れる。この信号TiMはインバータ１３５で反転
され、アンド回路１３６を動作不能にする。アン
ド回路１３６はデータレジスタ１００のデータを
ホールドするためのもので、オールドデータ
ODDをロードするとき信号TiMによつてレジス
タ１００のホールドを禁止する。信号TiMは３
段の遅延フリツプフロツプ（シフトレジスタ）１
３７に入力される。このフリツプフロツプ１３７
はタイミング信号6y8で入力信号をロードし、信
号1y8に同期して出力を切換える。従つて、その
第１ステージの出力信号TiM１は第１０図ｃに
示すようにＨ１の立上りの第１乃至第８タイムス
ロツトの間で“１”となり、その第２及び第３ス
テージ出力をオア回路１３８でまとめた信号
TiM２＋３は第１０図ｄのように信号TiM１の
立下り直後の第９乃至第24タイムスロツトの間で
“１”となる。 第６図において、データレジスタ１００は１ビ
ツト分の全加算器１３４と共に８ビツトのシリア
ルカウンタを構成している。ラツチ回路１３９は
信号1y8Sのタイミングでレジスタ１００の各ス
テージの出力（すなわちカウント値）を並列的に
ラツチするためのものである。信号1y8Sが発生
する第１、第９、第17、第25タイムスロツトにお
いてレジスタ１００の第１ステージ乃至第８ステ
ージにはMSBからLSBまでのデータが順に並ん
でおり、これがラツチ回路１３９にラツチされ
る。第１０図ｅに示すように、信号Ｈ１の立上り
の８タイムスロツトにおいては、ラツチ回路１３
９の内容はレジスタ１０１（第７図）のデータ
VBRを示している。このラツチ回路１３９の内
容は、カウント値（レジスタ１００の内容）の変
化に応じて８タイムスロツト毎に変化する。 ラツチ回路１３９の出力はＤ／Ａ変換回路１１
９に与えられ、アナログ電圧に変換される。比較
器１１０は入力ＡとＢを比較し、Ｂ≧Ａのとき、
つまりマルチプレクサ１６から入力Ｂに与えられ
るアナログ電圧の値がデータレジスタ１００のデ
ータの値と同じかそれよりも大きいとき、“１”
を出力する。この比較器１１０の出力は遅延フリ
ツプフロツプ１４０に与えられ、信号1y8に同期
して８タイムスロツト遅延して出力される。この
フリツプフロツプ１４０の出力はインバータ１４
１で反転され、ダウンカウント用のアンド回路１
４２に印加される。また、フリツプフロツプ１４
０の出力はイニシヤルタツチ検出時におけるアツ
プカウント用のアンド回路１４３に印加される。
アンド回路１４４は通常のＡ／Ｄ変換動作時にお
けるアツプカウント用である。 第７図のインバータ１３０から第６図のＡ／Ｄ
変換器１８にイニシヤルセンシング信号ISの反転
信号が与えられている。この信号はアンド回
路１４２及び１４４に加えられ、イニシヤルタツ
チ検出時以外のときつまり通常のＡ／Ｄ変換動作
時にこれらの回路１４２，１４４を動作可能にす
る。信号をインバータ１４５で反転した信号IS
がアンド回路１４３に印加されており、イニシヤ
ルタツチ検出時にこの回路１４３を可能にする。 通常のＡ／Ｄ変換動作時は、比較器１１０の比
較結果の無関係に、信号TiM１のタイミングで
データレジスタ１００の内容を１カウントアツプ
する。すなわち、信号TiM１と信号1y8がアンド
回路１４４に入力されており、信号TiM１が立
上る第１タイムスロツトにおいて該アンド回路１
４４の出力が“１”となる。アンド回路１４４の
出力“１”はオア回路１４６を介して加算器１３
４の入力Ａに加わる。信号TiM１が“１”のと
き信号TiMは“０”であり、データレジスタ１
００の出力がアンド回路１３６、オア回路１３３
を介して加算器１３４の入力Ｂに加わる。信号
1y8のタイミングではレジスタ１００にロードし
たデータVBRの最下位ビツトが加算器１３４の
入力Ｂに加わる。従つて、最下位ビツトに“１”
が加算される。キヤリイアウト信号がある場合は
１タイムスロツト遅れてキヤリイアウト出力C₀
＋１から“１”が出力され、アンド回路１４７を
介して入力Ciに加わる。最下位ビツトのタイミン
グでキヤリイアウト信号が加算されることのない
ようにするために、信号1y8によつてアンド回路
１４７を動作不能にするようになてている。こう
して、第１０図ｆに示すTiM１の区間で前回の
データVBRに１が加算される。この加算結果
「VBR＋１」が次のTiM２の区間の間ラツチ回路
１３９にラツチされる（第１０図ｅ）。 第１０図ｆのTiM２の区間では、データ
「VBR＋１」のアナログ電圧(A)とボリユームＶ１
の現在のアナログ電圧(B)とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずに「VBR＋１」をレジスタ１００で保持
する。他方、「Ｂ≧Ａ」が成立しないときつまり
「Ａ＞Ｂ」のときは、データ「VBR＋１」から１
を演算する。「Ａ＞Ｂ」のときは遅延フリツプフ
ロツプ１４０の出力が“０”であり、インバータ
１４１からアンド回路１４２に“１”が与えられ
る。このアンド回路１４２にはオア回路１３８か
ら信号TiM２＋３が与えられており、区間TiM
２及びTiM３（第１０図ｆ参照）のとき動作可
能となる。区間TiM２においてアンド回路１４
２の条件が成立すると、区間TiM２の間中（８
タイムスロツトの間）アンド回路１４２の出力が
“１”となる。このアンド回路１４２の出力“１”
はオア回路１４６を介して加算器１３４の入力Ａ
に与えられる。従つて、レジスタ１００のデータ
「VBR＋１」の全ビツトに“１”が加算され、事
実上の１カウントダウンが行なわれる。従つて、
区間TiM２の演算によつてレジスタ１００に得
られるデータの値は「VBR＋１」または「VBR
（＝VBR＋１−１）」のどちらかであり、このデ
ータは区間TiM３においてラツチ回路１３９に
ラツチされる（第１０図ｅ参照）。 区間TiM３ではラツチ回路１３９のデータ
「VBR＋１」または「VBR」とボリユームＶ１
の現在のアナログ電圧とを比較器１１０で比較
し、「Ｂ≧Ａ」が成立したときは加算も減算も行
なわずにレジスタ１００の現在地「VBR＋１」
または「VBR」を保持する。他方、「Ａ＞Ｂ」の
ときは前述と同様にアンド回路１４２から“１”
を出力し、レジスタ１００のデータから１を減算
する。この２度目の減算によつてレジスタ１００
のデータは「VBR−１（＝VBR＋１−１−１）」
となる。 区間TiM３が終了すると、信号TiM２＋３が
立下り、アンド回路１４２が動作不能となる。従
つて、以後のカウント動作は停止する。こうし
て、Ａ／Ｄ変換動作はサンプリング信号Ｈ１の立
上りの３区間TiM１〜TiM３（24タイムスロツ
ト）の間でのみ行なわれる。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)と今回サンプリングされたボリユームＶ１
の制定値(B)とが一致している場合、区間TiM１
における１加算によつてレジスタ１００の内容が
「VBR＋１」となることにより、区間TiM２にお
ける比較ではＡ＞Ｂが成立し、１減算されてレジ
スタ１００の内容が「VBR」となる。区間TiM
３における比較ではＡ＝Ｂが成立し、１減算は行
なわれない。従つて、最終的には前回と同じデー
タ「VBR」がデータレジスタ１００にホールド
される。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が大きい場合、区間TiM１
における１加算によつてレジスタ１００の内容が
「VBR＋１」となつても比較器１１０ではＢ＝Ａ
またはＢ＞Ａのどちらかが成立するだけである。
従つて、区間TiM２及びTiM３で減算は行なわ
れず、最終的には「VBR＋１」がレジスタ１０
０にホールドされる。 前回のＡ／Ｄ変換によつて求めたデータVBR
の値(A)よりも今回サンプリングされたボリユーム
Ｖ１の設定値(B)の方が小さい場合、区間TiM２
及びTiM３では常にＡ＞Ｂが成立する。従つて、
１加算の後に１減算が２度行なわれ、最終的には
「VBR−１」がレジスタ１００にホールドされ
る。 上述のように、１サンプリング周期（約１ｍ
ｓ）におけるデイジタルデータの最大変化量は±
１に限定されている。これは、ボリユームＶ１〜
Ｖ７によるアナログ設定値が急激に変更されたと
きこれにそのまま応答したのではクリツク等不快
な雑音をもたらす原因となるのでこれを防止する
ため、及び、雑音等によつてアナログ設定値が一
時的に急激に変化したときこれに反応しないよう
にするため、等の理由による。１サンプリング周
期におけるデイジタルデータの最大変化量は±１
に限らず、要するに滑らかなＡ／Ｄ変換が行なえ
る程度であればよい。 また、１回のＡ／Ｄ変換動作において３つの区
間TiM１，TiM２，TiM３で加減算を行なうよ
うにしているが、これはノイズ等によつて比較器
１１０の出力が不安定な場合にデイジタルデータ
が乱りに変動することを防止するのに役立つ。例
えば、区間TiM２でＢ≧Ａが成立したのに区間
TiM３では成立しないような場合、区間TiM１
における「＋１」と区間TiM３における「−１」
によつて最終的にはデイジタルデータは変化しな
い。 尚、ラツチ回路１３９の全出力を入力したアン
ド回路１４８とノア回路１４９（第６図）は最大
カウント値と最小カウント値を夫々検出するため
のものである。最大カウント値になつたときアン
ド回路１４８の出力によつてアンド回路１４３，
１４４を動作不能にし、アツプカウントを禁止す
る。最小カウント値になつたときはノア回路１４
９の出力によつてアンド回路１４２を動作不能に
し、ダウンカウントを禁止する。 サンプリング信号Ｈ１が発生しているときの説
明に戻ると、区間TiM３の終了後はＡ／Ｄ変換
結果であるデイジタルデータがアンド回路１３
６、オア回路１３３、加算器１３４の入力Ｂを介
してデータレジスタ１００で循環してホールドさ
れる。このレジスタ１００のデータはニユーデイ
ジタルデータNDDとして第７図の各制御回路１
１１〜１１７のデマルチプレクス用アンド回路１
２６，１２７に供給される。信号Ｈ１が“１”の
ときは制御回路１１１のアンド回路１２２が動作
可能であるが、信号Ｎ７・25T32が“０”の間は
条件が成立せず、このアンド回路１２２の出力は
“０”となつている。アンド回路１２２の出力
“０”はインバータ１５０で反転され、ホールド
用のアンド回路１２８に与えられる。レジスタ１
０１のデータVBRはこのアンド回路１２８及び
オア回路１５１を介して循環保持される。 信号Ｈ１の最後の８タイムスロツトにおいて信
号Ｎ７・25T32が“１”となると、アンド回路１
２２の条件が成立し、このアンド回路１２２から
アンド回路１２６に“１”が与えられる。同時
に、アンド回路１２２の出力“１”は、次のサン
プリング信号Ｈ２に対応する制御回路１１２のマ
ルチプレクス用アンド回路１２５に加えられると
共にオア回路１３１に与えられる。制御回路１１
１では、アンド回路１２２の出力“１”によつて
ホールド用アンド回路１２８が動作不能となり、
アンド回路１２６が動作可能となる。従つて、信
号Ｈ１のタイミングでＡ／Ｄ変換されたボリユー
ムＶ１の設定値を示すニユーデイジタルデータ
NDDがアンド回路１２６で選択され、オア回路
１５１を介してレジスタ１０１にロードされる。
アンド回路１２２は第25から第32タイムスロツト
の間“１”を出力し、この間にデータレジスタ１
００（第６図）から出力されるデータNDDは丁
度下位ビツトから最上位ビツトまでの８ビツトが
シリアルに順番に並んでいる。従つて、第25タイ
ムスロツトから第32タイムスロツトの間でニユー
デイジタルデータNDDがレジスタ１０１に順番
にロードされることになり、第１タイムスロツト
におけるレジスタ１０１の各ステージの重みは図
中に示すように第１ステージが最上位ビツト（1
６／３Hz）であり、ステージが進むにつれて下位ビ
ツトに移り、第８ステージが最下位ビツト（1/24
Hz）である。 一方、アンド回路１２２の出力“１”に対応し
てオア回路１３１から信号TiMが出力され、か
つアンド回路１２５及びオア回路１３２を介して
レジスタ１０２のデータVBDがオールドデイジ
タルデータODDとしてＡ／Ｄ変換器１８（第６
図）に与えられる。そして、サンプリング信号が
Ｈ２に切換わると、前述と同様の手順で、ボリユ
ームＶ２に関するＡ／Ｄ変換が行なわれる。以
下、信号Ｈ２〜Ｈ７に対応して制御回路１１２〜
１１７が前述と同様に動作し、各ボリユームＶ３
〜Ｖ７に関するＡ／Ｄ変換が順次行なわれる。こ
うして、各レジスタ１０１〜１０７には、各ボリ
ユームＶ１〜Ｖ７の出力に対応するデイジタルデ
ータが夫々記憶される。 尚、デイレイビブラート（ボリユームＶ４）に
対応するレジスタ１０４のデータ表示がDVER
とDELの２通り有る理由は、ボリユームＶ４を
デイレイビブラートの開始時間設定とデイレイビ
ブラート深さ変化のエンベロープの傾き設定の両
方に兼用しているためである。DVERはデイレ
イビブラートにおける深さの時間的変化の速度を
設定するためのデイレイビブラートエンベロープ
レートデータであり、その重みはレジスタ１０４
の各ステージブロツク内の下側に示されている。
この重みの単位が（Hz）である理由は、エンベロ
ープ変化レートを周波数に換算した速さで示した
ためである。すなわち、エンベロープの開始時か
ら終了時までの時間が周波数表示の1/4周期に対
応している。DELはデイレイビブラート開始時
間データであり、その重みはレジスタ１０４の各
ステージブロツク内の上側に示されている。この
２つのデータDVER，DELは勿論真理値が異な
つているわけではなく、利用する側での重みづけ
が異なつているだけである。 スラースピード（ボリユームＶ５）に対応する
レジスタ１０５のデータ表示がSRMとSREの２
通り有る理由は、ダイナミツクレンジを広くとる
ために８ビツトのデータを仮数部と指数部に分け
て利用するためである。最下位ビツトは利用せ
ず、下位２ビツト目から５ビツト目までを仮数部
Ｍ１，Ｍ２，Ｍ３，Ｍ４とし、上位３ビツトを指
数部Ｅ１，Ｅ２，Ｅ３とする。SRMはスラーレ
ート仮数部のデータ表示であり、SREはスラー
レートの指数部のデータは表示である。 第４図のオア回路９０から出力されたイニシヤ
ルセンシング信号ISは第７図の遅延フリツプフロ
ツプ１５２に入力される。２段の遅延フリツプフ
ロツプ１５２は信号6y8によつて入力信号をロー
ドし、信号1y8に同期して出力状態を切換えるも
のである。遅延フリツプフロツプ１５２の第１ス
テージの出力がアンド回路１５３に加わり、かつ
インバータ１５５で反転されてアンド回路１５４
に加わる。第２ステージの出力はアンド回路１５
４に加わり、かつインバータ１３０で反転されて
アンド回路１５３に加わる。このインバータ１３
０の出力が信号として第６図のＡ／Ｄ変換器１
８に与えられる。アンド回路１３５は信号ISの立
上りに対応して８タイムスロツト幅のパルスを出
力し、アンド回路１５４は信号ISの立下りに対応
して８タイムスロツト幅のパルスを出力する。ア
ンド回路１５３及び１５４の出力はオア回路１３
１に加えられ、信号TiMとして第６図のＡ／Ｄ
変換器１８に与えられる。信号ISに対応して発生
する信号TiM及びの状態を第１１図に示す。 第６図において、信号ISの立上りに対応して信
号TiMが“１”となる８タイムスロツトの間で
アンド回路１３６が動作不能にされ、データレジ
スタ１００の全ビツトが“０”にクリアされる。
また、信号が“０”となることによつて第７図
の各制御回路１１１〜１１７が動作不能にされ、
各レジスタ１０１〜１０７はその記憶データを循
環保持する。かつ、第６図のアンド回路１４２及
び１４４が動作不能となり、アンド回路１４３が
動作可能となる。アンド回路１４３が可能化され
た最初の８タイムスロツトでは、信号TiMを８
タイムスロツト遅延した信号TiM１が“１”で
あり、インバータ１５６の出力“０”によつてア
ンド回路１４３の動作が禁止される。これは信号
ISの立上り時において各信号の状態が安定するの
を待つためであるが、この処理は特に行なわなく
てもよい。アンド回路１４３の他の入力には信号
1y8と遅延フリツプフロツプ１４０の出力が加え
られる。従つて、比較器１１０で「Ｂ≧Ａ」が成
立すれば、信号1y8のタイミングでアンド回路１
４３から“１”が出力され、オア回路１４６を介
して加算器１３４の入力Ａに与えられる。前述の
通り、この信号1y8のタイミングはデータレジス
タ１００のデータの最下位ビツトのタイミングで
ある。従つて、アンド回路１４３から信号1y8の
タイミングで１パルス与えられる毎に（約4μs毎
に）データレジスタ１００の内容が１カウントア
ツプされる。 前述の通り、イニシヤルセンシング信号ISが発
生している間はマルチプレクサ１６でボリユーム
Ｖ８のアナログ電圧を持続して選択する。従つ
て、ボリユームＶ８で感度調整されたタツチ検出
信号が比較器１１０の入力Ｂに専ら与えられる。
データレジスタ１００は初めにオール“０”にク
リアされるので、初めは比較器１１０で「Ｂ≧
Ａ」が成立する。データレジスタ１００の値がタ
ツチ検出信号の値に一致するまで、信号1y8が発
生する毎に急速に該レジスタ１００の内容がカウ
ントアツプされる。データレジスタ１００のカウ
ント値がタツチ検出信号の値に一致すると、比較
器１１０で「Ｂ＝Ａ」が成立する。これにもとづ
きレジスタ１００の内容が更に１カウントアツプ
された後、比較器１１０で「Ｂ＜Ａ」が成立し、
アンド回路１４３が動作不能にされ、カウントが
停止する。その後、タツチ検出信号のレベルが下
がつたとしてもデータレジスタ１００のダウンカ
ウントは行なわれないので、ピーク値が保持され
ることになる。また、タツチ検出信号がデータレ
ジスタ１００の値よりも更に大きくなつた場合は
比較器１１０で「Ｂ≧Ａ」が成立し、追加のカウ
ントアツプが行なわれる。こうして、イニシヤル
センシング信号ISが発生している間のタツチ検出
信号のピーク値に相当するデイジタルデータがデ
ータレジスタ１００でホールドされる。このデー
タレジスタ１００にホールドされたピーク値のデ
ータはデータNDDのラインを介して第７図の制
御回路１１８内のアンド回路１５７に与えられ
る。 鍵押圧開始時から約10ｍｓが経過してイニシヤ
ルセンシング信号ISが立下ると、第７図のアンド
回路１５４の出力が第25乃至第32タイムスロツト
に同期して８タイムスロツト間“１”となる。こ
のアンド回路１５４の出力“１”はアンド回路１
５８に与えられる。アンド回路１５８の他の入力
には、第４図のフリツプフロツプXKQの出力
XKQSが２段の遅延フリツプフロツプ１５９を
介して加えられる。この遅延フリツプフロツプ１
５９は遅延フリツプフロツプ１５２の出力タイミ
ングに同期させるためのものである。アンド回路
１５８はイニシヤルタツチ検出時間終了時に何ら
かの鍵が押圧されていること（XKQSが“１”）
を条件に８タイムスロツトの間“１”を出力す
る。このアンド回路１５８の出力“１”によつて
アンド回路１５７が動作可能となり、データレジ
スタ１００（第６図）にホールドされているタツ
チ検出信号のピーク値データ（NDD）を通過さ
せ、オア回路１６０を介してレジスタ１０８にロ
ードする。また、アンド回路１５４の出力“１”
に対応してオア回路１３１から第６図のインバー
タ１３５に与えられる信号TiMによつてデータ
レジスタ１００にホールドしていたピーク値デー
タがクリアされる。アンド回路１５４の出力が
“１”となる８タイムスロツトの間にレジスタ１
０８（第７図）に対応するピーク値データのロー
ドが完了し、該アンド回路１５４の出力が“０”
に立下るとアンド回路１５７に代わつてアンド回
路１６１が動作可能となる。レジスタ１０８にロ
ードされたタツチ検出信号のピーク値データはこ
のアンド回路１６１を介して以後ホールドされ
る。こうして、イニシヤルタツチ検出データがレ
ジスタ１０８にホールドされる。 尚、レジスタ１０８のデータ表示がAPIとITL
の２通り有る理由は、同じイニシヤルタツチ検出
データをアタツクピツチコントロールとイニシヤ
ルタツチレベルコントロールの両方に使用するた
めである。APIは、アタツクピツチ初期値設定デ
ータであり、その重みはレジスタ１０８の各ステ
ージブロツク内の上側に記されている。下位３ビ
ツトは切捨てられ、上位５ビツトが約1.2セント
乃至約19セントのピツチずれに対応する。ITL
は、イニシヤルタツチレベル制御データである。 第７図の各レジスタ１０１〜１０８に記憶され
たデータのうちのピツチコントロール関係のデー
タ、すなわちビブラートレートデータVBR、ビ
ブラート深さデータVBD、アフタータツチビブ
ラート深さデータKVBD、デイレイビブラート
エンベロープレートデータDVER、デイレイビ
ブラート開始時間データDEL、スラーレート仮
数部データSRM、スラーレート指数部データ
SRE、アタツクピツチ初期値設定データAPIは効
果付与回路２０（第２図）に供給される。レベル
コントロール関係のデータ、すなわちアフタータ
ツチレベル制御データATL、サステインレート
データSTR、イニシヤルタツチレベル制御デー
タITLは楽音信号発生部２１（第２図）に供給さ
れる。 効果付与回路２０では、単音キーアサイナ１４
Ａから与えられるタツチピツチスタート信号AS
またはスラースタート信号SSにもとづき、変調
信号VALを形成するための動作あるいはスラー
効果を付与した楽音周波数情報SKCを形成する
ための動作を開始する。効果付与回路２０の詳細
説明は省略するが、その概略は次の通りである。
アタツクピツチスタート信号ASが与えられたら
ときは、上記アタツクピツチ初期値設定データ
API及びアタツクピツチデータROM２２から与
えられる制御データAPS、APR、APERに応じ
てアタツクピツチ用の変調信号VALを形成する。
その後、デイレイビブラートが選択されているな
らば、上記デイレイビブラート開始時間データ
DEL及びデイレイビブラートエンベロープデー
タDVERに応じてデイレイビブラート用の変調
信号VALを形成する。デイレイビブラートの終
了後は（デイレイビブラートが選択されていない
ときはアタツクピツチ終了直後に）、ノーマルビ
ブラート及びアフタータツチビブラートのための
変調信号VALを形成する。ノーマルビブラート
用の変調信号VALは上記ビブラートレートデー
タVBR及びビブラート深さデータVBDに応じて
形成される。アフタータツチビブラート用の変調
信号VALは上記データVBRとアフタータツチビ
ブラート深さデータKVBDに応じて形成される。
ノーマルビブラートとアフタータツチビブラート
が同時に選択されている場合は、変調信号VAL
の周波数がデータVBRによつて決定され、深さ
（振幅）がデータVBDとKVBDの両方によつて決
定される。スラースタート信号SSが与えられた
ときはスラーレート用のデータSRM，SREと単
音キーアサイナ１４Ａから与えられるキーコード
MKCに応じて周波数情報SKCの値を前音に対応
する値から新音に対応する値まで徐々に移行する
制御を行なう。スラー制御終了後は上述と同様に
してデイレイビブラート、ノーマルビブラート、
アフタータツチビブラートのための変調信号
VALを形成する。 楽音信号発生部２１の詳細説明も省略するが、
その概略は次の通りである。単音モードのとき
は、効果付与回路２０から与えられる周波数情報
SKC（これはキーコードMKCに対応している）
にもとづき楽音信号を形成する。複音モードのと
きは複音キーアサイナ１４Ｂから与えられるキー
コードPKCにもとづき楽音信号を形成する。同
時に、そこで形成する楽音信号の高音を前記変調
信号VALに応じて制御し、かつ前記アフタータ
ツチレベル制御データATL及びイニシヤルタツ
チレベル制御データITLに応じて該楽音信号の音
量を制御する。更に、前記サステインレートデー
タSTRに応じて該楽音信号の振幅エンベロープ
のサステイン時間を制御する。 尚、第６図のＡ／Ｄ変換器１８においては、ボ
リユームＶ１乃至Ｖ７に関するＡ／Ｄ変換に関し
て、データの急激な変化を防ぐために１サンプリ
ング周期におけるデータ変化量は±１に限定され
ている。しかし、１サンプリング周期におけるデ
ータ変化量を±Ｎ（Ｎは２以上の所定数）以内に
限定する、あるいはデータ変化量を全く限定しな
いようにする、ことも可能であり、制御要素の性
質に応じて許容し得る範囲に定めればよい。後者
の場合、第６図のアツプカウント用のアンド回路
１４４に遅延フリツプフロツプ１４０の出力を入
力し、かつアンド回路１４２，１４４から信号
TiM２＋３、TiM１を除去すればよい。また、
前者の場合は、上述と同様にアンド回路１４２，
１４４の入力組合せを変更した上で、遅延フリツ
プフロツプ１３７の連結数（シフトステージ数）
をＮに対応して増加し、その各ステージから
TiM信号の遅延信号が出力されている間のみア
ンド回路１４２，１４４を動作可能にすればよ
い。 第６図及び第７図においてはシリアル処理式の
Ａ／Ｄ変換部１７が示されているが、パラレル処
理式のＡ／Ｄ変換部１７もこれらの実施例と同様
に構成することができる。 また、アナログ電圧マルチプレクサ１６におけ
る時分割サンプリングはマイクロコンピユータプ
ログラムによつて制御するようにしてもよい。そ
の場合、時分割サンプリングタイミングは、常に
規則的な順序であらわれるようになつている必要
はなく、マイクロコンピユータの処理の都合に応
じて不規則もしくは不連続であつてもよい。そし
て、サンプリング周期が不規則な場合は各々のサ
ンプリング周期に応じてデイジタルデータの変化
量の制限値を適宜自動変更することもマイクロコ
ンピユータプログラムによつて可能である。 以上説明したようにこの発明によれば、アナロ
グ設定値とデイジタル変換値との比較結果が、１
回のサンプリングタイミング内の或る２つのステ
ツプにおいて相反している場合は該デイジタル変
換値の増減変化を行なわず、相反していない場合
に該比較結果に応じた該デイジタル変換値の増減
変化を行なうようにしたので、ノイズの影響を除
外して、アナログ／デイジタル変換動作を適切に
行なうことができるという優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロツク
図、第２図はこの発明を電子楽器に適用した場合
の実施例を示す電子楽器全体構成ブロツク図、第
３図は第２図の押鍵検出部及びカウンタの詳細例
を示す回路図、第４図は第２図の単音キーアサイ
ナの詳細例を示す回路図、第５図は第２図各部で
使用するタイミング信号の一例を示すタイミング
チヤート、第６図は第２図のタツチセンサ、各種
効果設定操作子群、アナログ電圧マルチプレクサ
及びＡ／Ｄ変換器の部分の詳細例を示す回路図、
第７図は第２図のＡ／Ｄ変換部内の制御及び記憶
部の詳細例を示す回路図、第８図は第６図のアフ
タータツチセンサの出力にもとづきイニシヤルタ
ツチ及びアフタータツチの両方を検出することを
示すための信号波形図、第９図は第６図及び第７
図の回路によるアナログ／デイジタル変換のため
の時分割状態を示すタイミングチヤート、第１０
図は第６図のＡ／Ｄ変換器の通常の（イニシヤル
タツチ検出時以外のときの）動作例を示すタイミ
ングチヤート、第１１図は第６図及び第７図にお
けるイニシヤルタツチ検出時の主な信号の発生状
態を示すタイミングチヤートである。 VR１乃至VRn，Ｖ１乃至Ｖ８……アナログ電
圧設定用のボリユーム、２００，１６……アナロ
グ電圧マルチプレクサ、２０２，１８……Ａ／Ｄ
変換器、２０３−１乃至２０３−ｎ，１０１乃至
１０８……アナログ電圧設定用ボリユームに対応
するメモリもしくはレジスタ、２０４，１１１乃
至１１７……マルチプレクス及びデマルチプレク
ス制御回路、２０５，１００……データレジス
タ、２０６，１１９……Ｄ／Ａ変換回路、２０
７，１１０……比較器、２０８……データレジス
タ制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 所望のデータをアナログ信号で設定するアナ
   ログ信号設定手段と、 デイジタルデータを記憶するための記憶手段
   と、 前記記憶手段の記憶データをアナログ信号に変
   換するデイジタル／アナログ変換手段と、 このデイジタル／アナログ変換手段の出力信号
   と前記アナログ信号設定手段で設定されたアナロ
   グ信号とを比較する比較手段と、 この比較手段の出力に応じて前記記憶手段に記
   憶したデイジタルデータの値を増加または減少す
   る演算を行なうための演算手段と、 前記比較手段の出力に応じて前記演算手段の演
   算動作を１回のサンプリングタイミングにつき複
   数のステツプで制御するものであり、１回のサン
   プリングタイミング内の或る２つのステツプにお
   いて前記比較手段の比較結果が相反している場合
   は前記記憶手段のデータが増減変化されないよう
   に制御し、前記比較結果が相反していない場合は
   該比較結果に応じて前記記憶手段のデータが所定
   値だけ増加または減少変化されるように制御する
   制御手段と を具えるデイジタルデータ設定装置。