JPS6145297A

JPS6145297A - 電子楽器

Info

Publication number: JPS6145297A
Application number: JP59167119A
Authority: JP
Inventors: 半沢　耕太郎; 重則森川; 浩志諸隈; 博之佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1984-08-09
Filing date: 1984-08-09
Publication date: 1986-03-05
Also published as: HK101190A; US4667556B1; JPS649640B2; DE3546774C2; GB2206230A; DE3546620C2; HK101290A; GB2206230B; GB2162988A; GB2162988B; DE3528716C2; GB8810919D0; GB8520019D0; US4667556A; DE3528716A1; HK79790A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、外部音をＰＣＭ録音し、適宜読み出すこと
によって任意の楽音を発生させるここのできる電子楽器
に関する。

〔発明の従来例とその問題点〕

従来のＰＣＭ録音機能付電子楽器は、第９図にディジタ
ル信号に変換して波形メモリ１４に録音し、再生の際は
Ｄ　Ｍ　Ａ　Ｃ（Ｄ　１ｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃ
ｃｅｓｓ　　Ｃｏｎｔｒｏｌｌｅｒ）　　１５の制御に
より波形メモリ１４からＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　
　Ｉｎ　Ｆｉｒｓｔ　　０ｕｔ）バッファ１６へＤＭＡ
転送し、ＦＩＦＯバッファ１６が空く毎にＤＭＡ転送が
行なわれるもので、キーボード１７の鍵に対応した周波
数をＶＣ０１８に設定して、このＶＣ０１８の設定周波
数に従ってＦＩＦＯバッファ１６からＤ／Ａ変換回路１
９に出力することにより、波形メモリ１４に録音された
楽音波形に対応する楽音を出力端子２０に出力するよう
Ｋなっている。

しかしながら、この種電子楽器では、ＤＭＡ＆送を頻繁
に行なうためＣＰＵに負担がかかり、特に高い周波数で
再生する際やポリフォニックで再生する際には、ＣＰＵ
がＤＭＡ処理に専有されて他の処理をする時間が無くな
ってしまう問題があった。　　。

また、ポリフォニックにするためには、ＶＣＯ１ＦＩＦ
Ｏバッファ、Ｄ／Ａ変換回路が複数個必要とな・す１．
非常に高価になってしまう問題があった。

更に、ある音を録音したいとき、その音の立上りに対す
る録音開始操作のタイミングが難かしく、頭の部分が切
れたり、無音部分が長くなったりする問題があった。

〔発明の目的〕

この発明は上記事情に鑑みて成されたもので、簡単な回
路構成で、ＣＰＵの負担を少な（したＰＣＭ蟲音根音機
能付電子楽器供することを１的上する。

また、この発明の他の目的は、録音開始時に、頭の部分
が切れないように録音するここのできるＰＣＭ録音機能
付電子楽器を提供することを目的とする。

〔発明の要点〕

この発明の第１の特徴は、楽音波形を書き込むための波
形メモリの書き込み／読み出しアドレスを指定するアド
レスコントロールロジックを設け、ＣＰＵはこのアドレ
スコントロールロジツｌに制御命令を与えるだけで、外
部音の録音と再生を実現したものである。

また、この発明の第２の特徴は、録音スタート命令によ
り前鎌音を繰り返し実行し、所定音量レベル以上のトリ
ガー人力により、またはトリガー録音命令により本録音
を開始して、前録音部分と本録音部分をつなぎ合わせて
再生するよ５Ｋｔ、たものである。

〔発明の実施例〕

＠１図はこの発明の全体構成を示すもので、−図中３１
はＣＰＵであり、キーボード３２の鍵操作により対応す
る楽音を発生する制御を行なうと共に、キースイッチ群
３３のキー人力に従って録音、再生の制御を行なう。３
４は楽音の録音／再生を行なう音源制御回路で、ＣＰＵ
３１とアドレスバスＡＢ、７”−タバスＤＢ、コントロ
ールバスＣＢを介して接続されており、ＣＰＵ３１から
の命令に従って、外部音入力端子３５、Ａ／Ｄ変換回路
３６を介して入力された外部音を録音し、Ｄ／Ａ変換回
路３７、ＶＣＡ３８．〜３．８８、出力端子３９、〜３
９３を介して再生する。本実施例では４音ボリフ、オニ
ツクとなっており、ＶＣＡ３８ｏ〜３８ｓ　に４チヤン
ネルの時分割タイミング信号Ｔ。

〜Ｔ８　が入力され、ＶＣＡ前段に設けられたチャンネ
ル切換え回路により時分割動作する。また、ＣＰＵ３１
からはチャンネル切換信号ＣＨ，〜ＣＨ１が供給され、
指定されたチャンネルのみ楽音を出力するよう忙なって
いる。なお、φＩＬＥＣは外部音をサンプリングするク
ロック、φＳ　は波形読み出しクロックで、いずれも音
源制御回路３４内で作られる。

第２図は音源制御回路３４のブロック構成な示す図で、
インターフェース部４１、メインコントロール部４２、
アドレスコントロール部４３、波形メモリ部４４、補間
部４５から成る。インターフェース部４１はＣＰＵ３１
からのアドレスバスＡＢ、ｆ−タバスＤＢ、コントロー
ルバスＣＢＩＣ接続され、ＣＰＵ３１と音源制御回路３
４内のデータのインターフェースを行なう部分で、各種
制御信号を内部コントロールバスエＣＢを介してメイン
コントロール部４２へ送出すると共に、先頭アドレス、
ピッチなどの初期データを内部データバスよりＢを介し
てアドレスコントロール部４３へ送出する。また、ＲＡ
ＭデータバスＲＤを介して波形データを波形メモリ部４
４この間で授受する。このＲＡＭデータバスＲＤは、Ａ
／Ｄ変換回路３６からゲート４６を介して入力される波
形データの通路でもあり、この波形データは補間部４５
へ送出される。メインコントロール部４２　ハ、音源制
御回路３４全体を制御する回路であり、第３図に示すよ
うに、内部コントロールバスエＣＢを介して送られてく
る制御信号をコマンド制御回路４２１でデコードして、
各種コマンドをアドレスコントロール部４３へ送出する
と共に、内部のトリガー制御回路４２２へも送出する。

このトリガー制御回路４２２は、詳細は後述するが、録
音開始時に頭の部分が切れないように前鎌音と本録音を
行なうディレィ・トリガー機能を実現する回路である。

このトリガー制御回路４２２からもコマンドがアドレス
コントは一ル部４３へ送出され、また上記ゲート４６へ
ゲートオープン信号ＧＡＤが送・出さ７れる。また、内
部にタイミング制御回路４２３を有し、各種タイミング
信号を発生する。

各タイミング信号の関係は、第８図（１）〜（８）に示
すとおりである。更に、４２４はＤＭＡ制御回路であり
、内部コントロールバスＩＣＢを介してＤＭＡ要求償号
ＲＱを出力すると共に、ＤＭＡ許可信号ＡＫを受けてＤ
ＭＡの制御を行なう回路である。

そしてコマンド制御回路４２１から、ＤＭＡの方向を決
める信号とＤＭＡスタート指令が与えられる。また、コ
マンド制御回路４２１から出力される信号ＢＳは、内部
データバスＩＯＢを介してデ−夕がＣＰＵ３１へ読み込
まれるときの、データバスのデータ移動方向を切換える
スイッチング信号である。

アドレスコントロール部４３は波形メモリ部４４内の波
形メモリ４４１（後述）のアドレスを指定する回路で、
メインコントロール部４２からの制＃Ｄ信号をメインコ
ントロール部４２の）ＩＪガー制御回路４２２へ出力す
る。このアドレスコントロール部４３から出力されるア
ドレスデータは、整数部分が波形メモリ部４４へ供給さ
れ、小数部分が補間部４５へ供給される。

波形メそす部４４は、Ａ／Ｄ変換回路３６から供給され
る波形データを記録し、記憶した波形データをＲＡＭデ
ータバスＲＤを介してＣＰＵ３１または補間部４５に出
力する回路である。

補間部４５は、波形メモリ部４４から読み出し次に、ア
ドレスコントロール部４３の詳細な第４図に示す。図中
、５１はピッチデータを記憶するピッチレジスタ、５２
は波形メモリ４４１のアドレスを記憶する一時記憶レジ
スタ、５３は上記一時記憶レジスタの内容更新の最終値
を記憶するエンドレジスタ、５４は繰り返し指定アドレ
スの先頭アドレスを記憶するループスタートレジスタ、
５５は繰り返し指定アドレスの最終値を記憶するループ
エンドレジスタ、５６は上記一時記憶レジスタ５２の内
容更新のスタート／ストップを制御するプＶイアリップ
フロップ、５７は繰り返しアドレス指定のオン／オフを
制御するループオンフリップフロップ、５８はピッチレ
ジスタ５１から読み出すピッチの極性を反転させるため
のインバースクリップ７０ツブであり、上記５１〜５８
はいずれも４段のシフトレジスタから構成され、タイミ
ング信号φＳに同期してシフトしている。すなわち、４
チヤンネルの４音ポリフオニツク構成となっており、Ｔ
ｏ　、Ｔ１、Ｔｔ　、Ｔｓ　　のタイミングで時分割駆
動される。ピッチレジスタ５１には、内部データバスＩ
ＤＢを介してピッチデータが供給され、メインコントロ
ール部４２から印加されるコマンドｒＰＩＴｃＨＷＲＩ
ＴＥＪがゲート５９を開きインバータ６０を介してゲー
ト６１を閉じることによって、ピッチデータがセットさ
れる。セットされたピッチデータはゲート６１を介して
循環すると共に、エクスクル−シブオアゲート６２を介
してアンドゲート６３に入力される。

一時記憶レジスタ５２には、内部データバスＩＤＢを介
してアドレスデータが供給され、メインコントロール部
４２から出力されるコマンドｒＴＥＭＰ　　ＷＲＩＴＥ
Ｊがアンドゲート６４を介してゲート６５に印加され、
またノアゲート６６を介してゲート６７に印加されてゲ
ート６５が開きゲート６７が閉じることによってアドレ
スデータがセットされる。セットされたアドレスデータ
は加算器６８に入力して上記アンドゲート６３を介して
入力されるピッチデータと加算され、比較器６９に入力
されると共に、ゲート６７を介して一時記憶レジスタ５
２に戻される。また、その整数部１７ビツトは波形メモ
リ４４１ヘアドレス指定データとして出力され、小数部
１３ビットは補間部４５へ補間データとして出力される
。更に、メインコントロール部４２からコマンドｒＴＥ
ＭＰ　　ＲＥＡＤＪが印加されると、ゲート７０が開い
て一時記憶レジスタ５２の内容は内部データバスＩＤＢ
に出力される。エンドレジスタ５３には内部データバス
ＩＤＢを介してエンドアドレスデーターが供給され、メ
インコントロール部４２から出力されるコマンドｒＥＮ
Ｄ　　ＷＲＩＴＥＪがゲート７１を開・きイ、ンバータ
７２を介し【ゲート７３を閉じることによってエンドア
ドレスデータがセットされる。セットされたエンドアド
レスデータは、タイミング信号φＳがインバータ７４を
介して印加・されているゲート７５を介して上記比較器
６９に入力される。しかしてこの比較器６９はこのエン
ドレジスタ５３から出力されるエンドアドレスレジスタ
と加算器６８を介して出力される一特記憶しジス″り５
２のアドレスデータとを比較し、加算器６８から出力さ
れるアドレスデータの方が大きいか等しいとき信号ＬＯ
ＯＰを出力する。この信号ＬＯＯＰはアンドゲート７６
に入力すると共にタイミング信号φＷに同期してバッフ
ァ７７に読み込まれる。このバッファ７７の出力信号Ｅ
ＮＤは、エンド信号としてメインコントロール部４２へ
送出されると共に、ノアゲート７８に入力される。

ループスタートレジスタ５４には、ループスタートアド
レスデータが内部データバスＩＤＢを介して供給され、
メイン；ント■−ル部４２から出力されるコマンドｒＬ
　Ｓ　　ＷＲＩ　Ｔ　ＥＪがゲート７９を開きインバー
タ８０を介してゲート８１を閉じることによってループ
スタートアドレスデータがセットされる。このセットさ
れたループスタートアドレスデータは、通常はゲート８
１を介して循環しており、上記Ｌ　００　Ｐ　（＆ｒ号
がアンドゲート７６を介してゲート８２を開き、インバ
ータ８３を介してアンドゲート６４を閉じると共にノア
ゲート６６を介してゲート６７を閉じたとき、ゲート８
２を介して一時記憶レジスタ５２にセットされる。

ループエンドレジスタ５５には、ループエンドアドレス
データが内部データバスＩＤＢを介して供給され、メイ
ンコントロール部４２から出力されるコマンドｒＬＥ　
　ＷＲＩＴＥＪがゲート８４を開き、インバータ８５を
介してゲート８５を閉じることによってループエンドア
ドレスデータがセットされる。このセットされたループ
エンドアドレスデータはゲート８６を介して循環すると
共に、タイミング信号φＳが印加されたときに開くゲー
ト８７を介して比較器６９に入力される。従って比較器
６９に入力されて一時記憶レジスタ５２と比較さ・れる
データは、タイミング信号φＳが印加されているときは
ループエンドレジスタ５５の内容、タイミング信号φ、
の無いときはエンドレジスタ５３の内容ということにな
る。プレイフリップフロ・ツ７”５６）ｔ、メインコン
トロール部４２からコマンドｒｓＴＡＲＴＪがノアゲー
ト８８に入力されたときにセットされ、コマンドｒｓＴ
ＯＰＪまたはバッファ７７からのエンド信号がノアゲー
ト７８に入力されたときリセットされる。このプレイフ
リップ７０ツブ５６の出力はノアゲート８８に戻される
と共に、アンドゲート６３に入力してゲートを開く。更
に、メインコントロール部４２からコマンド「５ＴＡＴ
Ｕ８　　ＲＥＡＤＪが出力されたときに、ゲート８９が
開いてプレイフリップフロップ５６の出力は内部データ
バスＩＤＢに出力ζ色る。ループオンフリップフロップ５７は、メインコント
ロール部４２からコマンドｒＬＯＯＰ　　ＯＮＪがノア
ゲート９０に入力されたときセットされ、コマンドｒＬ
ＯＯＰ　　０ＦＦｊがノアゲート９１に入力されたとき
リセットされる。このループオンフリップフロップ５７
の出力はノアゲート９０に戻されると共に、アンドゲー
ト７６へ入力してケートを開く。インバースフリップフ
ロップ５８は、メインコントロール部４２からコマンド
「工ＮＶ　　ＯＮＪがノアゲート９２に入力されたとき
セットされ、コマンドｒＩＮＶ　　０ＦＦｊがノアゲー
ト９３に入力されたときリセットされる。このインバー
スフリップ７０ツブ５８の出力は、ノアゲート９２に戻
されると共に、エクスクル−シブオアゲート６２に入力
されてピッチレジスタ５１からのピッチデータを反転す
る。

第５図は、メインコントロール部４２内のトリガー制御
回路４２２の詳細を示す図である。図中１０１は録音フ
リップフロップであり、コマンド制御回路４２１からの
コマンドｒＲＥＣ５ＴＡＲＴＪがノアゲート１０２に入
力されたときタイミング信号φＲに同期してセットされ
、コマンドｒＲＥＣ５ＴＯＰＪがノアゲート１０３に入
力されたときリセットされる。この録音フリップフロッ
プ１０１のＱ側出力はノアゲート１０２に戻されると共
に、ノアゲート１０４を介して出力されＲＥＣＯＮ信号
となる。　また、Ｑ側出力は、ノアゲート１０５を介し
て出力されＲＥＣＯＦＦ信号となると共に、ノアゲート
１０６に入力される。一方、上記ノアゲート１０３の出
力はノアゲート１０５に入力させると共に、インバータ
１０．７を介してノアゲート１０４に入力される。

上記ＲＥＣＯＮ信号は一方の入力端にタイミング信号Ｔ
、が入力されるナントゲート１０８に入力され、ＲＥＣ
ＯＦＦ信号はタイミング信号Ｔｉ１ＩとＴ１がオアゲー
ト１０９を□介して入力されているナントゲート１１０
に入力される。１１１はトリガーフリップフロップであ
り、コマンド制御回路４２１からコマンドｒＲＥＣＴＲ
ＩＧＪがノアゲート１１２に入力されたときタイミング
信号φＲに同期してセットされ、上記コマンドｒＲＥＣ
８ＴＡＲＴｊがノアゲート１１３に入力されたときリセ
ットされる。このトリガーフリップフロップ１１１のＱ
側出力は、ノアゲート１１２に戻されると共に、一方の
入力端にタイミング信号Ｔ１が入力されているアンドゲ
ート１１４を介してノアゲート１１５に入力される。ま
た、Ｑ側出力は、一方の入力端にタイミング信号Ｔ０が
入力されているアンドゲート１１６を介してノアゲート
１１５に入力されると共に、一方の入力端にノアゲート
１１３の出力が入力されているアンドゲート１１７を介
してＴＲＩＧ　　ＯＮ信号となる。上記ノアゲ−）１１
５の出力は、ノアグー）　１０６に入力されると共に、
バッファ１１８に読み込み信号として与えられる。この
バッフ７１１８は、アドレスコントロール部４３のバッ
ファ７７からＥＮＤ信号が供給され、その出力はバッフ
ァ１１９にタイミング信号φ員で読み込まれる。　そし
てバッファ１１９の出力は、ノアゲート１０３に入力さ
れる。

上記アンドゲート１１７から出力されるＴＲＩ　ＧＯＮ
信号は、一方の入力端にタイミング信号ＴＩが入力され
ているナントゲート１２０を介してナントゲート１２１
に入力されると共に、一方の入力端にタイミング信号Ｔ
０が供給されているナントゲート１２２を介してナント
ゲート１２３に入力される。上記ナントゲート１２１の
他方の入力端にはナントゲート１０８の出力が、ナント
ゲート１２３の他方の入力端にはナントゲート１１０の
出力が入力されており、ナントゲート１２１の出力は一
方の入力端にコマンド制御回路４２１からのコマンド「
ＰＬＡＹＪが入力されているオアゲート１２４を介して
５ＴＡＲＴ信号としてアドレスコントロール部４３へ出
力サレ、ナンドケート１２３の出力は一方の入力端にコ
マンド制御回路４２１からコマンド「５ＴＯＰ」が入力
されているオアゲート１２５を介して、５ＴＯＰ信号と
してアドレスコントロール部４３へ出力される。

一方、ノアゲート１１５の出力と録音フリップフロップ
１０１の可倒出力が入力されているノアゲ−）１０６に
は、タイミング信号φ□、が入力され、その出力はＧＡ
Ｄ信号としてゲート４６に印加され、ゲートを開いてＡ
／Ｄ変換回路３６からの波形データをＲＡＭデータバス
ＲＤに取り込む。

第６図は、波形メモリ部４４と補間部４５の詳細を示す
ものである。アドレスコントロール部４３から出力され
るアドレスデータのうち、整数部１７ビツトは、タイミ
ング信号φ７がインバータ４４２を介して与えられるゲ
ート４４３を介して波形メモリ４４１に与えられると共
に、＋１回路４４４で＋１された後、タイミング信号φ
、によって開くゲート４４５を介して波形メモリ４４１
に与えられる。なお、波形メモリ４４１にはメインコン
トロール部４２から読み出し／書き込み信号Ｒ／Ｗが与
えられている。

この波形メモリ４４１の指定されたアドレスから出力さ
れる波形データは、ＲＡＭデータバスＲＤを介してタイ
ミング信号φＳに同期してレジスタ４５１に読込まれる
と共に、タイミング信号φ１に同期してラッチ４５２に
読み込まれた後、タイミング信号φＳに同期してレジス
タ４５３に読み込まれる。レジスタ４５１　ＩＣ読み込
まれたデータは、減算器４５４でレジスタ４５３に読み
込まれているデータを減算され、乗算器４５５に供給さ
れる。

この乗算器４５５にはアドレスコントロール部４３から
アドレスデータの小数部が与えられており、こ０小数部
データと減算器４５４から供給されるデータを乗算して
加算器４５６へ出力する。加算器４５６には上記レジス
タ４５３の出力が供給されており、この両者を加算して
Ｄ／Ａ変換回路３７へ出力する。

次に、上記のように構成された本実施例の動作を、第７
図及び第８図を参照して説明する。第７図は、録音の動
作を示すフローチャートである。

外部音を録音する場合は、まずキースイッチ群３３の録
音キーをオンする（ステップＳＺ）。次に、任意の初期
値をセットする。この初期値とはアドレスコントロール
部４３の各レジスタにあらかじめセットするデータであ
り、使用チャンネルのピッチデータ、先頭アドレスデー
タ、ループスタートアドレスデータ、ループエンドアド
レスデータ、エンドアドレスデータ、ループオンデータ
等をキースイッチ群３３から入力する（ステップＳｔ）
。

このときＣＰＵ３１は、第８図（１）に示すように、１
６ビツトのデータを下位８ピツト、上位８ビツトの２回
に分けて出力する。なお、このＣＰＵ３１の動作タイミ
ングは、第８図（１）〜（８）に示す音源制御回路３４
内のタイミングとは非同期である。そして例えば１チヤ
ンネルのピッチデータの入力であれば、上記ピッチデー
タに続けてチャンネル１指定データとピッチ指定データ
が出力される。この出力されたデータの音源制御回路３
４への取り込みは、第８図（１１ｊ〜（１３に示すよう
にコマンド制御回路４２１が発生する読み込み信号ＷＲ
Ｏ〜ＷＲ３により行なわれる。この読み込み信号ＷＨＯ
により下位８とットデータが、ＷＲＩにより上位８ビツ
トデータがそれぞれインターフェース部４１を介して内
部データバスＩＤＢに取り込まれ、ＷＲ３によりＢＵＳ
Ｙ信号がコマンド制御回路４２１からＣＰＵ３１へ出力
されて次のインストラクションの実行を禁止する。しか
して、このＢＵＳＹ信号の出力中に出力されるタイミン
グ信号φ１によりＣＰＵ３１と音源制御回路３４の同期
をとるタイミング信号であるコマンド同期信号がメイン
コントロール部４２内で立上る。このコマンド同期信号
の発生中に、メインコントロール部４２からのコマンド
が出力される。しかして、メインコントロール部４２内
のコマンド制御回路４２１では、タイミング信号Ｔ１の
タイミングでコマンド［ＰＩＴＣＨＷＲＩＴＥＪを出力
する。一方、コマンド同期信号は次のタイミング信号φ
１により立下り、こ°の立下りによりＢＵＳＹ信号を立
下らせる。

さて、コマンド制御回路４２１からコマンド「ＰＩＴＣ
ＨＷＲＩＴＥＪが出力されると、アドレスコントロール
部４３のゲート５９が開き、内部　　　゛データバスＩ
ＤＥに出力されているピッチデータがタイミング信号φ
、に同期して１チヤンネルのピッチレジスタ５１にセッ
トされる。他のレジスタについてもセット動作は同様で
ある。

仮りに、ここでは以下のとおり初期値を設定するものと
する。

ＰＩＴＣＨ（０）　　　　　＝　　０．２５ＰＩＴＣＨ
（１）　　　　　＝　　０．２５ＴＥＭＰ　（０）　　
　　　＝　　０００００ＬＯＯＰ　　５ＴＡＲＴ（０）
＝　　０００００ＬＯＯＰ　　ＥＮＤ（０）　　　＝　
　０１０００ＬＯＯＰ　　ＯＮ　（０１セットＴＥＭＰ　　（１）　　　　　＝　　０１０００ＥＮＤ
　　（１）　　　　　＝　　０８０００ここで（０１、
（１）はチャンネルを示し、ＴＥＭＰは一時記憶レジス
タ５２を示す。

しかして、初期データのセットが完了すると、ＣＰＵ３
１はステップＳ、で録音スタート命令を発生する。この
録音スタート命令は上記同様に読み込み信号ＷＲ，によ
り取り込まれ、ＢＵＳＹ信号発生中のコマンド同期信号
の出力タイミングでコマンド制御回路４２１はコマンド
ｒＲＥＣ５ＴＡＲＴＪを発生する。このコマンドｒＲＥ
ｃ’５ＴＡＲＴＪはトリガー制御回路４２２のノアゲ−
）１０２．ノアゲート１０３を介して録音フリップ７０
ツブ１０１に入力され、次のタイミング信号φＲでこの
録音フリップフロップ１０１はセットされる。従って録
音フリップ７０ツブのＱ供出力が′０”から１”　にな
るから、ＲＥＣＯＮ信号が第８図（１７）のように発生
し、録音フリップフロップ１０１のＱ供出力は同図（１
８のようになる。

上記ＲＥ、ＣＯＮ信号はナントゲート１０８に入力され
、このナントゲート１０８の出力はタイミング信号Ｔ０
のタイミングだけＮＯ”となり、更にこの出力はナント
ゲート１２１、オアゲート１２４を介して第８図Ｃ１ｌ
に示すｌ’−８ＴＡＲＴＪのコマンド（５ＴＡＲＴ信号
）としてアドレスコントロール部４３へ出力される。他
方、コマンドｒＲＥＣ８ＴＡＲＴｊはノアゲート１１３
を介してトリガーフリップフロップ１１１に入力し、タ
イミング信号φ、に同期してこれをリセットする。従っ
てトリガーフリップフロップ１１１のＱ供出力は第８図
（イ）に示すようになり、タイミング信号Ｔｏがアンド
ゲート１１６、ノアゲート１１５、ノアゲート１０６を
介して出力されゲートオープン信号ＧＡＤとしてゲート
４６へ送出される。この結果、Ｔｏのタイミング毎にＡ
／Ｄ変換回路３６でサンプリングされた波形データがゲ
ート４６を介してＲＡＭデータバスＲＤへ取り込まれる
。

しかして、上記トリガー制御回路４２２から出力される
コマンドｒｓＴＡＲＴＪ　（ＳＴＡＲＴ信号）はアドレ
スコントロール部４３のノアゲート８８、ノアゲート７
８を介してプレイフリップフロップ５６に入力され、タ
イミング信号φＳに同期してこれをセットする。この状
態で、前録音がスタートするもので、上記プレイフリッ
プフロップ５６がセットされると、その出力がアンドゲ
ート６３を開き、ピッチレジスタ５１からのピッチデー
タを加算器６８に供給する。一時記憶レジスタ５２には
初期値″ｏｏｏｏｏ”（０番地）がセットされており、
ピッチレジスタ５１にはピッチデータ″’０．２５″　
がセットされているから、加算器６８は一時記憶レジス
タの内容に順次０．２５を加算していく。その加算デー
タは波形メモリ部４４へ送られて、波形メモリ４４１の
θ番地から順次指定し、Ａ／Ｄ変換回路３６でサンプリ
ングされた波形データが、波形メモリ４４１００番地か
ら順次格納されていく。一方、ループエンドレジスタ５
５には”０１０００″（１０００番地）がセットされて
いるから、比較器６９において加算器６８から出力され
るアドレスデータが１０００　と一致したときＬＯＯＰ
信号を出力する。また、ループオン７リツプ７０ツブ５
７はセットされているから、アンドゲート７６が開き、
ゲート８２をオンしてループスタートレジスタ８１にセ
ットされているアドレスデータ″’ｏｏｏｏｏ”を一時
記憶レジスタ５２に転送する。その後は再びピッチデー
タに応じてアドレス加算処理が続行される。すなわち、
ループスタートレジスタ５４に記憶されているループス
タートアトシスから、ループエンドレジスタ５５に記憶
されているループエンドアドレスまでを繰り返し指定し
、録音動作を行なうものである。これが前録音状態であ
る。

次に、キースイッチ群３３のトリガーキーを操作するか
、録音レベルが所定レベル以上になったときに、ＣＰＣ
３１はＲＥＣＴＲＩＧＧＥＲ命令を出力する（第７図ス
テップＳ４、Ｓｓ及び第８図（９））。すると、読み込
み信号ＷＲ３によりその命令が取り込まれ、コマンド制
御回路４２１はコマンドｒＲＥＣＴＲＩＧＪを出力する
。このコマンドはトリガー制御回路４２２のノアゲート
１１２、ノアゲート１１３を介してトリガー７リツプ７
０ツブ１１１に入力され、タイミング信号φ貝に同期し
てこれをセットする。　また、アンドゲート１１７から
は第８図＠に示すようにＴＲＩＧ　　ＯＮ信号が出力さ
れ、ナントゲート１２２に入力される。従ってタイミン
グ信号Ｔ、がナントゲート１２２．１２３、オアゲート
１２５を介して５ＴＯＰ信号として出力され、アドレス
コントロール部４３のノアゲート７８へ入力されて０チ
ヤンネルのプレイフリップフロップ５６をリセットする
（第８図（２３））。これによりアンドゲート６３のゲ
ートが閉じ【アドレス更新が停止する。また、ＴＲＩＣ
ＯＮ信号はナントゲート１２０にも入力され、タイミン
グ信号ＴＩがナントゲート１２０゜１２１、オアゲート
１２４を介して５ＴＡＲＴ信号として出力する（第８回
置）。この５ＴＡＲＴ信号はアドレスコントロール部４
３のノアゲート８８へ入力され、１チヤンネルのプレイ
フリップフロップをセットする。１チヤンネルの一時記
憶レジスタ５２には”０１０００”、エンドレジスタ５
３には’　ｏ、ｓ　ｏ　ｏ　ｏ”、ピッチレジスタ５１
には０．２５”がセットされており、１０００　番地か
らアドレス更新動作が始まる。すなわち、波形メモリ４
４１０１０００番地から波形データが書き込まれる（ス
テップＳａ）。これが本録音動作である。ＣＰＵ３１は
、定期的にコマンドｒｓＴＡＴＵＳ　　ＲＥＡＤＪを出
力し、プレイフリップフロップ５６のセット状態を読み
取る（ステップＳ？）。

そしてプレイフリップ７四ツブ５６がセットされていれ
ば、録音中と判断して次の処理に移らない（ステップＳ
ａ）。しかして、比較器６９１Ｃおいて加算器６８から
出力されるアドレスデータがエンドレジスタ５３から出
力されるアドレスデータ″ｏｓｏｏｏ”と一致すると、
ＬＯＯＰ信号を出力する。このとき、１チヤンネルのル
ープオンフリップフロップ５７はセットされていないの
で、アンドゲート７６は開かない。一方、上記ＬＯＯＰ
信号はバッファ７７に読み込まれてＥＮＤ信号として出
力され、ノアゲート７８に入力してプレイフリップ７０
ツブをリセットすると共に、メインコントロール部４２
のトリガー制御回路４２２のバッファ１１８へ入力され
る。第８図Ｃ’４）に示すように、ＥＮＤ信号がバッフ
７１１８に入力されると、トリガーフリップフロップ１
１１のＱ側出力から′１”が供給されているアンドゲー
ト１１４、ノアゲート１１５を介して出力されるタイミ
ング信号Ｔ、の立上り（Ｔ１の立下り）でバッファ１１
８に読み込み、次のタイミング信号φ８　でバッファ１
１９に読み込んで、ノアゲート１０３に供給する。この
結果、録音フリップ７０ツブ１０１がリセットされ、そ
のＱ側出力が′１”となるから、ノアゲート１０５を介
してＲＥＣＯＦＦ信号が出力される（第８図（至）〜＠
）。従って、ナントゲート１１０からはオアゲート１０
９を介してタイミング信号ＴｏとＴ１が供給されてその
出力はＴ、　Ｔ、　　となり、ナントゲート１２３、オ
アゲ−）１２５を介してＴｏとＴ１のタイミングで５Ｔ
ＯＰ信号が出力される（第８図（ハ））。この５ＴＯＰ
信号はアドレスコントロール部４３のノアゲート７８へ
入力され、プレイフリップフロップを０チヤＺネル、１
チヤンネルの両方ともリセットする。そのため、アンド
ゲート６３を閉じてアドレス更新が停止する。ＣＰＵ３
１は、コマンドｒｓＴＡＴＵｓ　　ＲＥＡＤＪによりプ
レイ７リツプ７０ツブ５６の内容を読み、リセットされ
ていることがわかると次の処理に移る。

上記ステップＳ、までの処理で、チャンネル０により波
形メモリの０番地から１０００番地まで繰り返し録音が
成され（前録音）、チャンネル１により波形メモリ４４
１０１０００番地から８０００番地まで録音が成された
わけであるが（本録音）、次の処理で前録音部分と本録
音部分をつなぐ処理を行なう。まず、ステップＳ・でチ
ャンネルＯＫより録音された波形メモリ４４１の０番地
から１０００番地の波形データをＤＭＡによりＣＰＵ３
１内のメモリ（図示せず）に転送する。すなわち、コマ
ンド制御回路４２１からＤＭＡ制御回路４２４に対しＤ
ＭＡスタート信号とＤＭＡの方向を示す信号（ここでは
波形メモリ４４１→ＣＰＵ３１）が与えられ、ＤＭＡ制
御回路４２４はＣＰＵ３１に対しＤＭＡ要求償号ＲＱを
出力する。ＣＰＵ３１は現在実行中の処理を終わりＤＭ
Ａ処理可能となったときにＤＭＡ許可信号ＡＫを送出し
、ＤＭＡ転送が始まる。しかして、ＣＰＵ３１内のメモ
リでは波形メモリ４４１００番地から１０００番地の成
形データを記憶して、そのデータを正しい順序に並べ換
える（ステップＳｔｏ　）。すなわち、０番地から１０
００番地には経つ返し録音が成されているため、ループ
エンド信号が出力されて前録音が停止した位置が６００
　ａ地とすると、６０１番地以降にはｌループ前の録音
データが残っているから、６０１番地→１０００番地、
０番地→６００誉地の順で並べ換えるのである。しかし
て、このときのアドレスコントロール部４３の一時記憶
レジスタ５２の記憶内容は”００６００”であり、ルー
プスタートレジスタ５４に’ｏｏｏｏｏ”、ループエン
ドレジスタ５５に０１０００”をセットし、ループオン
レジスタ５７をセットすれば、一時記憶レジスタ５２の
内容は６０１→１０００．０→６００と更新され、波形
メモリ４４１から正しい順番で読み出される。なお、波
形メモリ４４１００番地から１０００番地を無条件に読
み出して、ＣＰＵ３１内のメ％　ＩＪで並べ換えてもよ
い。そのためには、ＣＰＵ３１は：マンドｒＴＥＭＰ　
　ＲＥＡＤＪを出力し、ゲート７０を開いて一時記憶レ
ジスタ５２の内容を読み取る。そしてその値が６００番
地とわかれば、上記の処理が可能となる。

次に、ステップＳ□、にて、並べ換えたＣＰＵ３１内の
メそすの内容を波形メモリ４４１のＯ番地から１０００
番地へＤＭＡ転送する。

以上で録音処理が完了する。次に再生処理につキースイ
ッチ群３３内のモニタースイッチにより録音した音をそ
のまま再生する方法があるが、ここでは前者の方法を説
明する。まず、キースイッチ＄３３の再生キーを押して
再生モードにし、チャンネルＯ〜４のいずれかを指定す
る。上記録音の例で１チヤンネルにより０〜５ｏｏｏ番
地に楽音波形を録音しであるので、チャンネル１を指定
し、初期値として一時記憶レジスタ５２（ＴＥＭＰ）Ｋ
″’ｏｏｏｏｏ”を、エンドレジスタ５３に’０８００
０″をセットする。このセット動作は録音の場合と同様
である。次に、キーボード３２上のある鍵を押すと、そ
の鍵に対応したピッチデータがピッチレジスタ５１にセ
ットされる。しかして、ＣＰＵが再生命令を出力すると
、メインコントロール部４２のコマンド制御回路４２１
は、コマンド［ＰＬＡＹＪを出力する。このコマンドｒ
ＰＬＡＹＪはトリガー制御回路４２２のオアゲート１２
４を介してアドレスコントロール部４３へ入力され、ノ
アゲ−）８８．７８を介してプレイフリップフロップ５
６をタイミング信号φＳに同期してセットする。従って
このセットによりアンドゲート６３が開き、録音時と同
様に一時記憶レジスタ５２のアドレスデータを、ピッチ
レジスタ５１にセットされているピッチデータに応じて
更新してい（。このとき、インバースフリップフロップ
５８をコマンド［工ＮＶ　　ＯＮＪによりセットしてお
くと、インバース７リツブフロツプ５８からｌ”信号が
エクスクル−Ｚジオアゲート６２に入力し、従ってピッ
チレジスタ５１からエクスクル−シブオアゲート６２を
介して出力するデータは′１”と′０”が反転する。従
って加算器６８において一時記憶レジスタ５２の内容に
対しピッチデータの補数を加算することになり、すなわ
ち減算処理を行なうことになって、波形メモリ４４１か
らの逆転再生が可能となる。また、このインバースフリ
ップフロップ５８のリセットは、コマンドｒＩＮＶＯＦ
Ｆｊによって行なう。

しかして、加算器６８から出力されるアドレスデータは
、その整数部１７ビツトが波形メモリ部４４へ供給され
、小数部１３ピットが補間部４５へ供給される。波形メ
モリ部４４へ入力されたアドレスデータは、φＷのタイ
ミングで＋１回路４４１により＋１されて波形メモリ４
４１のアドレスを指定し、６のタイミングでそのまま波
形メそす４４１のアドレスを指定する。すなわち、時分
割であるアドレスとその次のアドレスを指定するわけで
ある。そして、波形メモリ４４１から読み出された波形
データは、ＲＡＭデータバスＲＤを介し、タイミング信
号φＷに同期して＋１さ糺たアドレスの波形データが２
ツチ４５２にセットされ、次のタイミング信号φ３に同
期して２ツチ４５２のデータはレジスタ４５３に、＋１
されないアドレスデータによって読み出された波形デー
タはレジスタ４５２に読み込まれる。そして、減算器４
５４においてレジスタ４５１の値からレジスタ４５３の
値を減算し、その差データに上記アドレスコントロール
部４３から送られてくるアドレスデータの小数部を乗算
器４５５により乗算することによって、整数部のアドレ
スデータによって指定される波形データに対する小数部
の割合が得られ、加算器４５６によりレジスタ４５３に
記憶されているデータと加算して直線補間を実現し、Ｄ
／Ａ変換回路３７へ出力する。Ｄ／Ａ変換回路３７では
入力されたディジタル波形データをアナログ値に変換し
、チャンネル１指定により能動化されているＶＣＡ３８
．　　を介して楽音出力端子３９．に出力される。そし
て鍵を押し続けた場合には、ループオン７リツプ７０ツ
ブ５６をセットしていなげれば記憶波形を読み出し終わ
ったところで音は停止するが、ループオンフリップフロ
ップ５６をセットし、ループスタートレジスタ５４をル
ープエンドレジスタ５５に適当な値をセットしておけば
、鉋を押し続けている開音が持続する。鍵を離したとき
にループオンレジスタ５７をリセットすれば、波形を最
後まで読み出して停止する。

〔発明の効果〕

以上詳述したように、この発明によれば、ＣＰＵからの
開始／終了等の命令を受けるだけで波形メモリのアドレ
ス制御を行なうアドレスコントロールロジックを設けた
ので、ＣＰＵに負担を与えることな（外部晋のＰＣＭ録
音／再生が実現できる。しかも、ポリフォニック構成と
するためには波形メモリのアドレスを記憶する一時記憶
レジスタ、最終アドレスを記憶するエンドレジスタ、ル
ープスタートアドレス、ループエンドアドレスを記憶す
るループスタートレジスタ、ループエンドレジスタ、ピ
ッチデータを記憶するピッチレジスタ等を複数段のシフ
トレジスタ構成とし、時分割で駆動するようにすればよ
く、部品数も増加せずきわめて低コストで実現できる効
果がある。

更に、録音開始時に前録音を繰り返し行なっておき、ト
リガー録音開始によって本録音を行なうようにしたので
、録音開始時に頭の部分が切れずまた無駄な無録音部分
ができない効果がある。

更にまた、１つのチャンネルで録音しながら他のチャン
ネルで再生することも可能であり、再生音を録音するミ
キシング録音も可能である。

【図面の簡単な説明】

第１図乃至第８図は本発明の一実施例を示すもので、第
１図は全体構成図、第２図は音源制御回路３４のブロッ
ク構成図、第３図はメインコントロール部４２の詳細図
、第４図はアドレスコントロール部４３の詳細図、第５
図はトリガー制御回路４２２の詳細図、第６図は波形メ
モリ部４４と補間部４５の詳細図、第７図は本発明の録
音動作を説明するためのフローチャート、第８図は本発
明の録音動作を説明するためのタイムチャートである。ま・た第９図は従来例を説明するための図である。３１・・・ＣＰＵ、３２・・・キーボード、３３・・・
キースイッチ群、３４・・・音源制御回路、３６・・・
Ａ／Ｄ変換回路、３７・・・Ｄ／Ａ変換回路、４１・・
・インター７−１−−、ｘ、部、４２・・・メインコン
トロール部、４３・・・アドレスコントロール部、４４
・・・波形メモリ部、４５・・・補間部、４２１・・・
コマンド制御回路、４２２・・・トリガー制御回路、４
４１・・・波形メモリ。

Claims

【特許請求の範囲】

（１）楽音波形を書き込むための波形メモリと、外部音
をサンプリングして上記波形メモリに書き込む書き込み
手段と、上記波形メモリに書き込まれている楽音波形を
読み出す読み出し手段と、ＣＰＵと、このＣＰＵからの
録音命令により上記波形メモリの書き込みアドレスを指
定し、上記ＣＰＵからの再生命令により上記波形メモリ
の読み出しアドレスを指定するアドレスコントロールロ
ジックとを具備したことを特徴とする電子楽器。
（２）上記アドレスコントロールロジックは、上記波形
メモリのアドレスを記憶する一時記憶レジスタと、この
一時記憶レジスタの内容を更新する更新手段と、この更
新手段の更新速度を決めるピッチデータを記憶するピッ
チレジスタと、上記更新される内容の最終値を記憶する
エンドレジスタと、上記一時記憶レジスタの内容とエン
ドレジスタの内容を比較し、一時記憶レジスタの内容が
エンドレジスタの内容と一致するか大きくなつたとき上
記更新手段に対しエンド信号を出力する手段と、上記Ｃ
ＰＵからの命令により上記更新手段の更新続行及び停止
を制御するフリップフロップとを具備していることを特
徴とする特許請求の範囲第（１）項記載の電子楽器。
（３）上記一時記憶レジスタ、エンドレジスタ、ピッチ
レジスタ、フリップフロップはいずれも複数段から成り
、各段が時分割で指定されることを特徴とする特許請求
の範囲第（２）項記載の電子楽器。
（４）上記ピッチレジスタは、ピッチデータの補数を上
記更新手段に出力する手段を備えており、上記更新手段
が上記一時記憶レジスタの内容を補数更新することによ
る逆転再生を可能としたことを特徴とする特許請求の範
囲第（１）項記載の電子楽器。
（５）上記アドレスコントロールロジックは、上記波形
メモリのアドレスを記憶する一時記憶レジスタと、この
一時記憶レジスタの内容を更新する更新手段と、この更
新手段の更新速度を決めるピッチデータを記憶するピッ
チレジスタと、上記更新される内容の最終値を記憶する
エンドレジスタと、上記波形メモリのアドレスの繰り返
し指定を制御するループフリップフロップと、上記繰り
返し指定の先頭アドレスを記憶するループスタートレジ
スタと、繰り返し指定の最終アドレスを記憶するループ
エンドレジスタと、上記一時記憶レジスタの内容とルー
プエンドレジスタの内容を比較し、一時記憶レジスタの
内容がループエンドレジスタの内容と一致するか大きく
なつたときにループエンド信号を出力し、上記ループス
タートレジスタの内容を一時記憶レジスタに転送する手
段と、上記一時記憶レジスタの内容と上記エンドレジス
タの内容とを比較し、一時記憶レジスタの内容がエンド
レジスタの内容と一致するか大きくなつたときに上記更
新手段に対しエンド信号を出力する手段と、上記ＣＰＵ
からの命令により上記更新手段の更新続行及び停止を制
御するフリップフロップとを具備したことを特徴とする
特許請求の範囲第（１）項記載の電子楽器。
（６）楽音波形を書き込むための波形メモリと、外部音
をサンプリングして上記波形メモリに書き込む手段と、
上記波形メモリに書き込まれている楽音波形を読み出す
読み出し手段と、ＣＰＵと、このＣＰＵからの命令によ
り上記波形メモリのアドレスを指定するアドレスコント
ロールロジックとを具備し、上記アドレスコントロール
ロジックは、上記ＣＰＵからの前録音命令により上記波
形メモリの所定アドレス領域を書き込みアドレスとして
繰り返し指定する手段と、上記ＣＰＵからの本録音命令
により上記波形メモリの別のアドレス領域を書き込みア
ドレスとして指定する手段とを具備していることを特徴
とする電子楽器。