JP2001282296A

JP2001282296A - デジタルアッテネータ、デジタル減衰処理方法

Info

Publication number: JP2001282296A
Application number: JP2000099181A
Authority: JP
Inventors: Naoto Ozaki; 直人尾▲崎▼; Tetsuo Sugimoto; 哲郎杉本
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2001-10-12
Anticipated expiration: 2020-03-31
Also published as: JP4545272B2

Abstract

(57)【要約】【課題】大容量のメモリを用いず、より少ないレイア
ウト面積でデジタルアッテネータを実現する。【解決手段】０．５ｄＢステップについて２５５段階
に減衰量を設定できるファイン係数の乗算をファイン係
数乗算部１で行う。デジタル値を１桁シフトさせると１
０進数で表した場合の値が１／２又は２倍になるので、
８ビットの減衰量を１２（＝６ｄＢ／０．５ｄＢ）で除
算した商の値をシフト量としてビットシフトパルスを発
生させ、ビットシフト部２でビットシフト処理を行う。
ラフ係数の乗算を行うラフ係数乗算部３では、上記除算
の余りの値をＲＯＭのアドレスとし、このアドレスであ
る余りの値「０」〜「１１」に対応する、９ビットの値
「１１１１１１１１１」〜「１００００１１１１」をＲ
ＯＭから読出すことにより、０．５ｄＢステップで減衰
量を設定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタルアッテネー
タに関し、特にＰＣＭ（Pulse Code Modulation）信号
等のデジタルデータを減衰させるデジタルアッテネータ
に関する。

【０００２】

【従来の技術】一般に、デジタルアッテネータは、図１
１に示されているように、入力されたデジタルデータに
対して１以下の係数データを乗じることによって、減衰
されたデータを出力する機能を有している。このデジタ
ルアッテネータを実現する場合、最も簡単な構成は、予
め係数データをメモリに記憶しておき、このメモリから
対応するデータを読出す構成である。

【０００３】例えば、減衰させるべく入力される２４ビ
ットのデジタルデータ（符号ビットを含む）に対して、
−０．５ｄＢ刻みで−１２７ｄＢの深さまで減衰をコン
トロールしようとする場合、データに乗じるための２５
ビットの係数データを生成する必要がある。係数データ
を選択するために外部から設定されるデータが８ビット
である場合、図１２に示されているように、係数データ
の「１１１１１１１１」を−０ｄＢに対応させ、同じく
「１１１１１１１０」を−０．５ｄＢに対応させ、以下
同様に０．５ｄＢ刻みで減衰量を割当てる。ただし、係
数データ「００００００００」に対しては−∞ｄＢの減
衰量を割当てる。

【０００４】この場合、同図に示されているように、減
衰量０ｄＢについては、２０ｌｏｇ（３３５５４４３２
／２²⁵）＝０ｄＢであり、係数データは「３３５５４４
３２」（１０進数）である。また、減衰量−０．５ｄＢ
については２０ｌｏｇ（３１６７４４２６／２²⁵）＝−
０．５ｄＢであり、係数データは「３１６７４４２６」
である。以下同様に、０．５ｄＢ刻みの減衰量に対応す
る係数データを用意する必要がある。

【０００５】

【発明が解決しようとする課題】上述した図１１に示さ
れている構成によるアッテネータにおいて、係数データ
を予め記憶しておくには、２５ビット×２５６個のデー
タを記憶できるメモリを用意する必要がある。したがっ
て、記憶容量が大きく、チップサイズも大きいメモリを
用いなければならず、レイアウト面積が大きくなる。し
たがって、より小さいレイアウト面積で実現することの
できるデジタルアッテネータの実現が望まれる。

【０００６】また、減衰させる場合、所望の値までいき
なり減衰させると、聴感上耳障りになる。すなわち、図
１３（ａ）に示されているように、所望の値までいきな
り減衰させると、聴感上違和感がある。これを防止する
ために、グランドレベルと交わる零クロス点で所望の値
まで減衰させる手法が採用されるのが通常である。しか
しながら、音声信号を符号化したデジタルデータについ
ては零クロス点が長時間生じない場合もあり、所望の値
まで速やかに減衰させることができないという欠点もあ
る。したがって、所望の値まで徐々に、なめらかにか
つ、速やかに変化させることのできるデジタルアッテネ
ータの実現が望まれる。

【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はより少ないレ
イアウト面積で実現できるデジタルアッテネータを提供
することである。また、本発明の他の目的は、聴感上耳
障りにならずに所望の値まで減衰させることのできるデ
ジタルアッテネータを提供することである。

【０００８】

【課題を解決するための手段】本発明によるデジタルア
ッテネータは、入力されるデジタルデータについて外部
から指定される指定減衰量に応じて減衰処理を行うデジ
タルアッテネータであって、現在の減衰量と前記指定減
衰量との比較結果に応じて前記デジタルデータに乗算す
べきファイン係数を変化させるファイン係数乗算手段
と、前記指定減衰量を減衰しうるステップ数で除算した
商の値に応じて前記デジタルデータについてビットシフ
トを行うビットシフト手段と、前記除算による余りの値
に応じて前記デジタルデータに乗算すべきラフ係数を変
化させるラフ係数乗算手段とを含むことを特徴とする。
また、前記ファイン係数乗算手段は、前記比較結果に応
じてカウント値が変化するアップダウンカウンタと、こ
のカウント値を前記デジタルデータに乗算する乗算器と
を含むことを特徴とする。さらに、前記ビットシフト手
段は、前記デジタルデータを入力とするシフトレジスタ
を含み、前記シフトレジスタを前記商の値に応じてシフ
ト制御するようにしたことを特徴とする。そして、前記
ラフ係数乗算手段は、前記余りの値をアドレスとして前
記ラフ係数を出力するメモリと、このメモリから出力さ
れるラフ係数を前記デジタルデータに乗算する乗算器と
を含むことを特徴とする。なお、前記ファイン係数乗算
手段及び前記ラフ係数乗算手段において共用する乗算器
を設け、これら乗算手段により該乗算器を時分割に用い
ることを特徴とする。

【０００９】本発明による他のデジタルアッテネータ
は、デジタルデータに係数データを乗算してデジタルデ
ータを減衰するデジタルアッテネータであって、前記係
数データは固定の上位ビットと変化自在な下位ビットと
からなり、前記下位ビットのみを増減して減衰量を変化
させるようにしたことを特徴とする。そして、前記下位
ビットは、アップダウンカウンタにより発生させること
を特徴とする。

【００１０】また、本発明による別のデジタルアッテネ
ータは、デジタルデータに係数データを乗算してデジタ
ルデータを減衰するデジタルアッテネータであって、ｎ
ビットの入力された減衰設定値と下位に拡張されたｍビ
ットのデータを（ｎ＋ｍ）ビットの係数設定値として記
憶する第１の記憶手段と、現在の（ｎ＋ｍ）ビットの係
数設定値を記憶する第２の記憶手段と、前記第１の記憶
手段と前記第２の記憶手段とに記憶された係数設定値の
大小に基づいて前記係数設定値を更新する更新手段と、
前記係数設定値の下位ｍビットと上位の固定されたｋビ
ットとによって第１の係数データを生成する手段と、前
記第１の係数データを入力された第１のデジタルデータ
に乗算して第２のデジタルデータを出力する第１の乗算
手段と、前記更新手段により更新された係数設定値の上
位ｎビットと前記第２のデジタルデータとから第３のデ
ジタルデータを出力する演算手段とを含むことを特徴と
する。そして、前記固定されたｋビットのデータは全て
「１」であることを特徴とする。また、前記演算手段
は、前記係数設定値の上位ｎビットを所定の値で除算す
る除算手段と、前記除算の商の値に基づいて前記第２の
デジタルデータをビットシフトするビットシフト手段
と、前記除算の余りの値に基づいて所定の係数データを
前記ビットシフト手段のビットシフト出力に乗算し、第
３のデジタルデータを出力する第２の乗算手段とを含む
ことを特徴とする。さらに、前記第２の乗算手段におい
て乗算される係数データは、前記除算手段の余りの値を
アドレスとし係数が記憶された記憶手段とから出力され
ることを特徴とする。

【００１１】本発明によるデジタル減衰処理方法は、入
力されるデジタルデータについて外部から指定される指
定減衰量に応じて減衰処理を行うデジタル減衰処理方法
であって、現在の減衰量と前記指定減衰量との比較結果
に応じて前記デジタルデータに乗算すべきファイン係数
を変化させるファイン係数乗算ステップと、前記指定減
衰量を減衰しうるステップ数で除算した商の値に応じて
前記デジタルデータについてビットシフトを行うビット
シフトステップと、前記除算による余りの値に応じて前
記デジタルデータに乗算すべきラフ係数を変化させるラ
フ係数乗算ステップとを含むことを特徴とする。

【００１２】要するに、ファイン係数の乗算、ビットシ
フト処理、及びラフ係数の乗算によってデジタル値の減
衰処理を実現しているので、大容量のメモリを用いる必
要がなく、より少ないレイアウト面積でデジタルアッテ
ネータを実現できるのである。また、本デジタルアッテ
ネータでは、聴感上耳障りにならないように減衰させる
ために、乗算する係数データは固定の上位ビットと変化
自在な下位ビットとから構成され、この下位ビットのみ
を変化させるように制御しているのである。

【００１３】

【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。なお、以下の説明において
参照する各図では、他の図と同等部分は同一符号によっ
て示されている。図１は本発明によるデジタルアッテネ
ータの実施の一形態を示すブロック図である。同図に示
されているように、本実施形態によるデジタルアッテネ
ータは、現在の減衰量と外部から指定された減衰量との
比較結果に応じて生成したファイン係数を、入力された
デジタルデータに乗算するファイン係数乗算部１と、デ
ジタルデータについて減衰ステップ数で除算した商に応
じてビットシフト処理を行うビットシフト部２と、上記
除算した余りに応じて生成したラフ係数を、デジタルデ
ータに乗算するラフ係数乗算部３とを含んで構成されて
いる。このように、本アッテネータでは、ファイン係数
の乗算、ビットシフト処理、及びラフ係数の乗算によっ
てデジタル値の減衰処理を実現しているのである。本例
では、ファイン係数乗算部１でのファイン係数の乗算に
おいて（０．５／２９）ｄＢステップの減衰を実現して
いる。また、ビットシフト部２でのビットシフト処理に
おいて６ｄＢステップの減衰を実現している。さらに、
ラフ係数乗算部３でのラフ係数の乗算において０．５ｄ
Ｂステップの減衰を実現している。

【００１４】まず、ファイン係数の乗算は、図１２に示
されているように、０．５ｄＢステップで２５５段階に
減衰量を設定できるものとする。すなわち、０ｄＢに
「１１１１１１１１」を、−０．５ｄＢに「１１１１１
１１０」をそれぞれ対応させる。同様に、−１２７ｄＢ
に「０００００００１」を、−∞ｄＢに「００００００
００」を対応させる。

【００１５】ファイン乗算に２９進カウンタを用いる場
合、０．５ｄＢ遷移は、０．５ｄＢ／２９ステップでソ
フト遷移させることができる。この２９進カウンタは、
２９＜２⁵であるから、５ビットのカウンタで実現する
ことができる。本実施形態においては、この５ビットを
下位ビットとし、更に上位に４ビット追加し、合計９ビ
ットとする。ただし、上位４ビットは「１１１１」に固
定するものとする。このため、０．５ｄＢについて、０
ｄＢに対応する「１１１１１１１１１」から−０．４８
９ｄＢに対応する「１１１１０００１１」まで、約０．
０１７ｄＢ刻みで変化させることができる。

【００１６】この２９進カウンタの出力値が図２に示さ
れている。同図に示されているように、カウンタのカウ
ント値「０」〜「２８」に対してデジタルデータ「１１
１１１１１１１」〜「１１１１０００１１」（十進数の
「５１１」〜「４８３」）が対応する。この２９進カウ
ンタはアップダウンカウンタとして構成する。このた
め、カウントアップによって出力値が「１１１１１１１
１１」になった場合、次のカウント値は「１１１１００
０１１」である。また、カウントダウンによって出力値
が「１１１１０００１１」になった場合、次のカウント
値は「１１１１１１１１１」である。この２９進カウン
タを用いることによって得られる減衰量は、−０．００
００ｄＢ〜−０．４８９５ｄＢまで、約０．０１７ｄＢ
ステップで得られる。この場合、同図に示されているよ
うに、得られる減衰量に対応するデジタルデータ「１１
１１１１１１１」〜「１１１１０００１１」は、上位４
ビットが「１１１１」に固定されている。このように、
上位４ビットを「１」に固定した状態で、下位５ビット
を変化させているので、後述するように、所望の値まで
ソフトに遷移させることができるのである。

【００１７】ビットシフト部２が行うビットシフト処理
においては、周知のシフトレジスタを用いてビットシフ
トを行う。このビットシフト処理においては、デジタル
値を１桁シフトさせると１０進数で表した場合の値が１
／２又は２倍になる。よって、２０ｌｏｇ（１／２）＝
−６ｄＢ、２０ｌｏｇ２＝６ｄＢであり、振幅が１／２
又は２倍になる６ｄＢ刻みで減衰値を変化させることが
できる。本例では、８ビットの減衰量を１２（＝６ｄＢ
／０．５ｄＢ）で除算した商の値をシフト量としてビッ
トシフトパルスを発生させる。

【００１８】また、ラフ係数乗算処理では、上記除算の
余りの値をＲＯＭのアドレスとする。１２で除算する場
合の余りは「０」〜「１１」のいずれかの値になるの
で、余り「０」に０ｄＢ、余り「１」に−０．５ｄＢを
対応させる。同様に、０．５ｄＢステップ刻みで対応さ
せ、余り「１１」には−５．５ｄＢを対応させることに
なる。このため、余りの値をアドレス値とし、余りの値
に応じて対応するｄＢ値が読出されるように、各データ
をＲＯＭに記憶させておく。

【００１９】このＲＯＭに記憶させておくデータが図３
に示されている。同図に示されているように、アドレス
である余りの値「０」〜「１１」に、９ビットの値「１
１１１１１１１１」〜「１００００１１１１」が対応
し、これらの値をＲＯＭに記憶させておくことになる。
したがって、メモリの容量は、従来よりもはるかに小さ
くなる。

【００２０】以上の３つの処理についてのより詳細なフ
ローチャートが図４に示されている。同図に示されてい
るように、ファイン係数乗算部１には、２９進のアップ
ダウンカウンタが用いられる。このカウンタは、０．５
ｄＢステップの設定値間をソフトに遷移させるために用
いられる。係数９ビットのうちの下位５ビットを１ずつ
変化させると、０．５ｄＢの範囲を０．０１７ｄＢ刻み
で遷移させることができる。すなわち、「１１１１１１
１１１」から「１１１１１１１１０」にダウンカウント
させた場合、その間には−０．０１７ｄＢの差がある。
同様に、「１１１１０００１１」から「１１１１００１
００」にアップカウントさせた場合、その間には０．０
１７ｄＢの差がある。この場合、上位４ビットは「１１
１１」に固定しておく。なお、アップカウント動作中に
カウント値が「１１１１１１１１１」になった場合、あ
るいはダウンカウント動作中にカウント値が「１１１１
００００１」になった場合は、後述するようにラフ係数
が１段階変化するものとする。

【００２１】カウンタをアップカウント動作させるかダ
ウンカウント動作させるかについては、減衰量について
の新たな設定値と現在の減衰量との比較結果によって決
定する。すなわち、新しい設定値（Ａ）８ビットを上位
ビットとし下位ビット側に５ビットに「０００００」を
付加して拡張した合計１３ビットと、現在の減衰量
（Ｂ）８ビットを上位ビットとし下位ビット側にファイ
ン係数５ビットを付加した合計１３ビット（Ｃ）との大
小比較を行う。そして、新しい設定値の方が現在の減衰
量よりも大であればアップカウント動作を行う。逆に、
新しい設定値が現在の減衰量よりも小であればダウンカ
ウント動作を行う。両者が等しい場合は、アップカウン
ト及びダウンカウントのいずれも行わず、現在のカウン
ト値を維持する。

【００２２】以上のようにアップカウントやダウンカウ
ントを行うことにより、現在の減衰量（Ｂ）８ビットを
上位ビットとし下位ビット側にファイン係数５ビットを
付加した合計１３ビット（Ｃ）のＬＳＢ（Least Signif
icant Bit）について＋１、＋０又は−１を行う。この
更新された１３ビット（Ｃ）については、下位５ビット
を次の時刻の計算に用い、上位８ビットはビットシフト
処理及びラフ乗算処理における除算に用いる。

【００２３】すなわち、更新された１３ビット（Ｃ）の
うちの上位８ビットに対応する十進数を「２５５」から
減算し、この減算結果を１２で除算する。そして、この
除算における商をビットシフト処理に用い、余りをラフ
係数の乗算に用いるのである。ビットシフト部２は、上
記除算の商をビットシフト数とし、その数だけデータを
下位ビット側あるいは上位ビット側にシフトする。ま
た、ラフ係数乗算部３は、上記除算の余りに応じて６ｄ
Ｂの範囲を０．５ｄＢ刻みで設定する。

【００２４】例えば、上記の更新された１３ビットの上
位８ビットが「１１１１０００１」（十進数で「２４
１」）の場合、（２５５−２４１）／１２の乗算を行
い、商＝１、余り＝２となる。これにより、ビットシフ
ト部２及びラフ係数乗算部３は、同図中の☆印で示され
ている設定になる。したがって、ビットシフト部２で−
６．０ｄＢ、ラフ係数乗算部３で−１．０ｄＢの減衰処
理が行われ、合計の減衰量は−７．０ｄＢとなる。

【００２５】以上のように、図４に示されている減衰処
理を行うので、現在の減衰量と前記指定減衰量との比較
結果に応じて前記デジタルデータに乗算すべきファイン
係数を変化させるファイン係数乗算ステップと、指定減
衰量を減衰しうるステップ数で除算した商の値に応じて
デジタルデータについてビットシフトを行うビットシフ
トステップと、上記除算による余りの値に応じてデジタ
ルデータに乗算すべきラフ係数を変化させるラフ係数乗
算ステップとを含むデジタル減衰処理方法が、図１のデ
ジタルアッテネータによって実現されていることにな
る。

【００２６】図１に示されているデジタルアッテネータ
の詳細な構成例が図５及び図６に示されている。まず図
５を参照すると、デジタルアッテネータは、外部から設
定された減衰値をデジタルデータで出力するＣＰＵイン
タフェース１０１と、ＣＰＵインタフェース１０１から
出力される左チャンネル及び右チャンネルの各８ビット
のデジタルデータをそれぞれ保持するレジスタ１０２Ｌ
及び１０２Ｒと、このレジスタ１０２Ｌ及び１０２Ｒに
それぞれ保持されたデジタルデータを選択するセレクタ
１０３と、このセレクタ１０３によって選択されたデジ
タルデータを加算入力の一方とする１３ビット加算器１
０４とを含んで構成されている。セレクタ１０３は、セ
レクト信号ＳＥＬＬがハイレベルのときに左チャンネル
レジスタ１０２Ｌの出力を選択し、ローレベルのときに
右チャンネルレジスタ１０２Ｒの出力を選択するものと
する。

【００２７】また、同図を参照すると、デジタルアッテ
ネータは、１３ビットカウンタ１０５と、このカウンタ
１０５の出力の上位８ビットを入力とするセレクタ１０
６と、このセレクタ１０６の出力を入力の一方とする８
ビット加算器１０７と、この加算器１０７の出力を保持
するレジスタ１０８とを含んで構成されている。１３ビ
ットカウンタ１０５は、クロックＣＬＫを６４分周した
クロックＣＬＫ２の遷移タイミングでカウント値が変化
するものとする。セレクタ１０６は、セレクト信号ＳＥ
ＬＡＴＴがハイレベルのときにカウンタ１０５の出力を
選択し、ローレベルのときにレジスタ１０８の出力を選
択するものとする。レジスタ１０８は、リセット信号Ｒ
ＳＴが入力されると、その保持内容がリセットされるも
のとする。

【００２８】さらに、同図を参照すると、デジタルアッ
テネータは、上位４ビットが「１１１１」に固定され１
３ビットカウンタ１０５の下位５ビットを保持するレジ
スタ１０９と、レジスタ１０８の下位４ビットをアドレ
スとして先述したラフ係数が読出されるＲＯＭ１１１
と、レジスタ１０９の保持データ及びＲＯＭ１１１から
読出されるデータについてパラレルシリアル変換を行う
パラシリ変換器１１０とを含んで構成されている。

【００２９】１３ビット加算器１０４は、上位８ビット
にセレクタ１０３の出力が入力され、残りの下位５ビッ
トはオール「１」に固定されているものとする。この１
３ビット加算器１０４のもう一方の加算入力には１３ビ
ットカウンタ１０５の出力が入力される。この加算器１
０４は２つの入力の差を出力し、両者の差に応じてキャ
リ信号ＣＡＲＲＹを出力し、１３ビットカウンタ１０５
をアップカウント動作又はダウンカウント動作させる。
すなわち、この加算器１０４は現在の減衰量と所望の減
衰量という、２つの入力値を比較する比較器として動作
する。そして、両者の差が零より大であれば１３ビット
カウンタ１０５をアップカウント動作させる。一方、両
者の差が零より小であれば１３ビットカウンタ１０５を
ダウンカウント動作させる。そして、両者の差がオール
零すなわち両者が一致している場合は、ストップ信号Ｓ
ＴＯＰを生成し、１３ビットカウンタ１０５のカウント
動作を停止させる。

【００３０】１３ビットカウンタ１０５の上位８ビット
は、セレクタ１０６を介して８ビット加算器１０７に入
力される。８ビット加算器１０７では、「１２」を減算
し、その減算結果をレジスタ１０８及びセレクタ１０６
を介して再び入力側に戻す処理を順次繰返すことによっ
て除算器の機能を実現しているのである。この場合、
「１２」を減算できる限りパルスが出力され、先述した
ビットシフト処理のためのシフトクロックとなる。つま
り、８ビット加算器１０７による除算処理結果の商がビ
ットシフトクロックとして先述したビットシフト部２に
入力されることになる。「１２」を減算できなくなった
場合には、アンドゲート１１２の出力によってレジスタ
１０８に与えるクロックを抑止する。この抑止により、
レジスタ１０８には上記除算処理結果の余りが保持され
ることになる。

【００３１】８ビット加算器１０７は、「１２」を減算
した結果を入力側に戻す処理を繰返している期間におい
てはもう一方の入力に「−１２」が入力され、それ以外
の期間においては「０」が入力されているものとする。
アンドゲート１１２の入力側には、クロックＣＬＫ及び
ビットシフト動作期間を定めるシフト信号ＳＦＴを入力
とするアンドゲート１１３が設けられている。アンドゲ
ート１１２を介してレジスタ１０８にクロックが与えら
れている限り、アンドゲート１１４からビットシフト用
クロックＳＦＴＣＫが出力される。このため、アンドゲ
ート１１３にクロックＣＬＫ及びシフト信号ＳＦＴが共
に入力されている状態で、かつ、上記の除算処理が行わ
れている場合に限り、ビットシフト用クロックＳＦＴＣ
Ｋが出力されることになる。

【００３２】また、この除算処理結果の余り（４ビッ
ト）は、アドレスとしてＲＯＭ１１１に入力される。こ
のＲＯＭ１１１からは先述したラフ係数が読出される。
この合計９ビットのデータはパラシリ変換器１１０に入
力され、シリアルデータに変換された後、先述したラフ
係数として出力される。なお、所定時間経過後、レジス
タ１０８に保持データはリセット信号RSTによってリセ
ットされる。

【００３３】１３ビットカウンタ１０５の下位５ビット
は、レジスタ１０９に入力される。このレジスタ１０９
の上位４ビットは、「１１１１」に固定されている。こ
の合計９ビットのデータはパラシリ変換器１１０に入力
され、シリアルデータに変換された後、先述したファイ
ン係数として出力される。一方、図６には、ファイン係
数及びラフ係数の乗算処理並びにビットシフト処理を行
うためのより具体的な回路構成が示されている。同図に
は、ビットシフト処理を行うためのシフトレジスタ１１
３と、加算器１１４と、この加算結果を保持するワーキ
ングレジスタ１１５と、ファイン係数やラフ係数を乗算
するためのアンドゲート回路１１６と、このアンドゲー
ト回路１１６の入力の一方を選択するセレクタ１１７と
が示されている。

【００３４】図７は、図６をデータのビットごとに書き
表したものである。このような構成の回路を用いれば、
デジタルデータとシリアル入力される係数９ビットを係
数のＬＳＢから順に乗算することができる。減衰される
べきデジタルデータ（Ｌチャンネル又はＲチャンネルの
データ）が入力されると、このデータはセレクタ１１７
を介してアンドゲート回路１１６の入力の一方となり、
その入力の他方に入力される９ビットのファイン係数の
ＬＳＢ１ビットとまず乗算される。このファイン係数の
ＬＳＢ１ビットとデータの乗算結果は、加算器１１４ａ
の入力の一方となり、その入力の他方には、最初は
「０」が入力される。よって、乗算結果は、そのまま通
過しシフトレジスタ１１３ａに入力され保持される。こ
のシフトレジスタ１１３ａに予めシフトクロックを入力
して、保持内容を１ビット下位側へシフトして出力す
る。このシフトされたデータは、加算器１１４ａの入力
の一方となり、その入力の他方に入力されるデータと９
ビットのファイン係数の下位から２ビット目との乗算結
果と加算される。そして、再びシフトレジスタ１１３ａ
に入力され保持され、保持内容を１ビット下位側へシフ
トして出力し、同様のくり返し加算を９回行った結果
を、デジタルデータとファイン係数との最終乗算結果と
して、シフトレジスタ１１３ａへ保持しておく。

【００３５】次に、シフトレジスタ１１３ａは、前述し
た除算の商の数だけ、ビットシフト処理を行う。ビット
シフト用クロックが入力されるごとに保持内容を１ビッ
ト下位側又は上位側にシフトして出力する。このシフト
されたデータは、加算器１１４ａを介して、再びシフト
レジスタ１１３ａに保持される。ビットシフト処理を行
っている期間においては、アンドゲート１１６ａの出力
はオール「０」にしているので、ビットシフト用クロッ
クのパルス数と同じだけ、データのビットシフトのみが
行われる。ビットシフト処理後のデータは、ワーキング
レジスタ１１５ａに入力され、保持される。

【００３６】このビットシフトされてワーキングレジス
タ１１５に保持されたデータは、セレクタ１１７を介し
て再びアンドゲート回路１１６の入力の一方となる。こ
のとき、アンドゲート回路１１６の入力の他方にはラフ
係数が入力され、両者がファイン係数の場合と同様にく
り返し乗算される。このデータとラフ係数の最終乗算結
果は、再びワーキングレジスタ１１５に入力されて保持
される。この保持されたデータは減衰されたデータであ
り、減衰出力として導出される。

【００３７】以上の動作において、アップダウンカウン
タである図５中のカウンタ１０５、乗算器である図６中
のアンドゲート回路１１６等によって図１中のファイン
係数乗算部１が実現されていることになる。また、シフ
トクロックに応じてビットシフト処理を行う図６中のシ
フトレジスタによって、図１中のビットシフト部２が実
現されていることになる。さらに、余りの値をアドレス
としてラフ係数を出力するメモリである図５中のＲＯＭ
１１１、この出力されるラフ係数を乗算する乗算器であ
る図６中のアンドゲート回路１１６等によって図１中の
ラフ係数乗算部３が実現されていることになる。

【００３８】なお、以上の動作において、アンドゲート
回路１１６やワーキングレジスタ１１５は、ファイン係
数乗算処理及びラフ係数乗算処理の２つの処理において
共用される。つまり、これらの両乗算処理は同時に行わ
れることがないので、図１に示されているように、物理
的に別々の回路を用意するよりも、単一の回路を時分割
で使用するのである。これにより、回路のレイアウトの
小規模化、低コスト化を実現できる。

【００３９】上述した図５及び図６の各部の動作につい
て、更に図８のタイムチャートを参照して説明する。同
図には、図５及び図６中の各部の信号が示されている。
ただし、同図には左チャンネル信号についての動作のみ
が示されており、右チャンネルも同様の動作であるもの
とする。同図を参照すると、本アッテネータは、ファイ
ン係数作成期間、シフトクロック作成期間、及びラフ係
数作成期間の３つの動作期間を有している。ファイン係
数作成期間はクロック１６個分の期間、シフトクロック
作成期間はクロック３２個分の期間、ラフ係数作成期間
はクロック１６個分の期間であるものとする。

【００４０】まず、ファイン係数作成期間においては、
上述したレジスタ１０９に保持されたデータがパラシリ
変換器１１０によってシリアルデータに変換され、この
変換後のデータがファイン係数として出力される。次
に、シフトクロック作成期間においては、シフト信号Ｓ
ＦＴがハイレベルの期間において、上述した除算の結果
得られる商の値に応じて最大２１個のパルス数のシフト
クロックが生成される。この生成されたシフトクロック
が先述したシフトレジスタ１１３に入力され、下位ビッ
ト側又は上位ビット側へのビットシフト処理が行われ
る。

【００４１】そして、ラフ係数作成期間においては、上
述した除算の結果得られる余りの値に応じて最大１１個
のパルス数のデータが生成され、このデータをアドレス
値としてＲＯＭ１１１からラフ係数が出力される。この
ラフ係数はパラシリ変換器１１０によってシリアルデー
タに変換され、この変換後のデータがラフ係数として出
力される。

【００４２】以上の動作の間、１３ビットカウンタ１０
５の現在値と目標とする減衰値との比較処理が先述した
１３ビット加算器１０４において行われる。そして、こ
の比較結果に応じて、１３ビットカウンタ１０５をカウ
ントアップ又はカウントダウンさせるか、カウント動作
を停止させるための信号が生成される。ところで、上述
したように、全部で９ビットのうちの上位４ビットをオ
ール「１」に固定し、下位５ビットを２９進カウンタで
変化させている。このため、０．０１７ｄＢ刻みで、図
９に示されているように少しずつ減衰させることができ
る。同図を参照するとわかるように、減衰量が僅かであ
る範囲Ｌにおいては、ほとんどリニアに近い僅かな変化
をし、減衰量が段々大きくなる範囲Ｖにおいては徐々に
大きく変化することになる。つまり、上位ビットを固定
し、それ以外の下位ビットを増減することによって、図
９中のＬの部分のみを使ってソフトに遷移させているこ
とになる。上述した図１３（ａ）に示されているように
所望の値までいきなり減衰させるのではなく、同図
（ｂ）に示されているように段階的に徐々に、かつ、速
やかに減衰させることができるのである。

【００４３】この場合、固定の上位ビットは、図５に示
されている加算器１０４のように、入力側に固定値を付
加して拡張したものである。そして、変化自在な下位ビ
ットは、同図に示されているアップダウンカウンタであ
るカウンタ１０５によって発生させているのである。図
１０には、デジタルデータとして、ＤＣ４．８Ｖを入力
した場合の、減衰出力の電圧値の変化が示されている。
同図には、−∞ｄＢまで減衰させる場合、すなわちフェ
ードアウトする場合の時間経過に対する減衰出力の電圧
値の変化が示されている。同図中の実線Ｄが減衰出力で
あり、外部から−∞ｄＢへ減衰させるべく減衰値を設定
してから、徐々に４．８Ｖから約１．０Ｖまでなめらか
に減衰してゆく様子がわかる。

【００４４】同図中の実線Ｆは、ファイン係数乗算処理
の様子を縦軸の目盛とは無関係に相対的に表したもので
ある。同図中の実線Ｒは、ラフ係数乗算処理の様子を縦
軸の目盛とは無関係に相対的に表したものである。同図
中の実線Ｓは、ビットシフト処理の様子を縦軸の目盛と
は無関係に相対的に表したものである。まず、ファイン
係数乗算処理においては、上述したように０．５ｄＢの
範囲を２９ステップで変化させている。このため、この
処理単独では、同図中の実線Ｆで示されているように、
ラフ係数乗算処理の１ステップの間を、くり返し電圧値
が変化することになる。

【００４５】また、ラフ係数乗算処理においては、上述
したように０．５ｄＢステップで１２段階に変化させて
いる。このため、この処理単独では、同図中の実線Ｒで
示されているように、「１１１１１１１１１」なら「１
００００１１１１」まで、１２段の階段状に電圧値が変
化することになる。さらに、ビットシフト処理において
は、上述したように１ビットのシフトで６ｄＢ変化させ
ることができる。このため、この処理単独では、同図中
の実線Ｓで示されているように、ラフ係数乗算処理の１
２ステップ、すなわち６ｄＢごとにビットシフト数が変
化することになる。

【００４６】これら３つの処理、すなわちファイン係数
乗算処理、ビットシフト処理、ラフ係数乗算処理全てに
よって実現できる減衰特性は、同図中の実線Ｄで示され
ているような曲線になる。なお、上述した図１において
は、ファイン係数乗算処理、ビットシフト処理、ラフ係
数乗算処理の順序で処理が行われている。しかしなが
ら、処理の順序が、この順序に限定されることはなく、
順不同で以上の３つの処理が行われれば良い。

【００４７】ところで、本デジタルアッテネータでは、
聴感上耳障りにならないように減衰させるために、乗算
する係数データは固定の上位ビットと変化自在な下位ビ
ットとから構成され、この下位ビットのみを変化させる
ように制御している。そして、この下位ビットは、アッ
プダウンカウンタである図５中のカウンタ１０５によっ
て発生させているのである。

【００４８】また、本デジタルアッテネータでは、図５
中のレジスタ１０２Ｌ（１０２Ｒ）」及び加算器１０４
の入力部分によって、ｎビットの入力された減衰設定値
と下位に拡張されたｍビットのデータを（ｎ＋ｍ）ビッ
トの係数設定値として記憶する第１の記憶手段を実現
し、同図中のカウンタ１０５によって現在の（ｎ＋ｍ）
ビットの係数設定値を記憶する第２の記憶手段を実現し
ている。さらに、同図中の加算器１０４の出力に応じて
カウンタ１０５をアップカウント又はダウンカウント動
作させることによって、係数設定値を更新する更新手段
を実現している。この係数設定値の下位ｍビットは、固
定された上位ｋビットを有する図５中のレジスタ１０９
に保持されることによってファイン係数を生成すること
になる。

【００４９】上記係数設定値の上位ｎビットは、減衰し
うる所定のステップ数で除算され、この除算の商の値に
基づいて図６中のシフトレジスタによるビットシフトが
行われ、この除算の余りの値に基づいて図５中のＲＯＭ
からラフ係数を生成してデジタルデータとの乗算が行わ
れるのである。なお、上記のｋ、ｍ、ｎはいずれも任意
の自然数であるものとし、上記の各数値に限定されるも
のではない。

【００５０】

【発明の効果】以上説明したように本発明は、ファイン
係数の乗算、ビットシフト処理、及びラフ係数の乗算に
よってデジタル値の減衰処理を行うことにより、大容量
のメモリが不要で、より少ないレイアウト面積でデジタ
ルアッテネータを実現できるという効果がある。また、
上位ビットを固定した状態で、下位ビットを変化させる
ことにより、所望の値までソフトに遷移させることがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明によるデジタルアッテネータの実施の一
形態を示すブロック図である。

【図２】２９進カウンタの出力値に対応する減衰量を示
す図である。

【図３】除算結果の余りに対応する減衰量を示す図であ
る。

【図４】図１のデジタルアッテネータによる処理につい
てのより詳細なフローチャートである。

【図５】本発明によるデジタルアッテネータを実現する
ためのより具体的な回路構成の一部を示すブロック図で
ある。

【図６】本発明によるデジタルアッテネータを実現する
ためのより具体的な回路構成の一部を示すブロック図で
ある。

【図７】図６中のアンドゲート回路の内部構成を示す図
である。

【図８】図５及び図６の各部の動作を示すタイムチャー
トである。

【図９】本発明のデジタルアッテネータによる減衰動作
を示す図である。

【図１０】本発明によるデジタルアッテネータによって
−∞ｄＢまで減衰させる場合の各部の動作を示す図であ
る。

【図１１】従来のデジタルアッテネータの回路構成を示
すブロック図である。

【図１２】外部からの設定値と減衰量との対応関係を示
す図である。

【図１３】（ａ）は従来のデジタルアッテネータによる
減衰開始時の動作を示す図、（ｂ）は本発明のデジタル
アッテネータによる減衰開始時の動作を示す図である。

【符号の説明】

１ファイン係数乗算部２ビットシフト部３ラフ係数乗算部１０１ＣＰＵインタフェース１０２Ｌ、１０２Ｒ、１０８、１０９レジスタ１０３、１０６、１１７セレクタ１０４１３ビット加算器１０５１３ビットカウンタ１０７８ビット加算器１１０パラシリ変換器１１１ＲＯＭ１１３シフトレジスタ１１４加算器１１５ワーキングレジスタ１１６アンドゲート回路

Claims

【特許請求の範囲】

【請求項１】入力されるデジタルデータについて外部
から指定される指定減衰量に応じて減衰処理を行うデジ
タルアッテネータであって、現在の減衰量と前記指定減
衰量との比較結果に応じて前記デジタルデータに乗算す
べきファイン係数を変化させるファイン係数乗算手段
と、前記指定減衰量を減衰しうるステップ数で除算した
商の値に応じて前記デジタルデータについてビットシフ
トを行うビットシフト手段と、前記除算による余りの値
に応じて前記デジタルデータに乗算すべきラフ係数を変
化させるラフ係数乗算手段とを含むことを特徴とするデ
ジタルアッテネータ。
【請求項２】前記ファイン係数乗算手段は、前記比較
結果に応じてカウント値が変化するアップダウンカウン
タと、このカウント値を前記デジタルデータに乗算する
乗算器とを含むことを特徴とする請求項１記載のデジタ
ルアッテネータ。
【請求項３】前記ビットシフト手段は、前記デジタル
データを入力とするシフトレジスタを含み、前記シフト
レジスタを前記商の値に応じてシフト制御するようにし
たことを特徴とする請求項１記載のデジタルアッテネー
タ。
【請求項４】前記ラフ係数乗算手段は、前記余りの値
をアドレスとして前記ラフ係数を出力するメモリと、こ
のメモリから出力されるラフ係数を前記デジタルデータ
に乗算する乗算器とを含むことを特徴とする請求項１記
載のデジタルアッテネータ。
【請求項５】前記ファイン係数乗算手段及び前記ラフ
係数乗算手段において共用する乗算器を設け、これら乗
算手段により該乗算器を時分割に用いることを特徴とす
る請求項１〜４のいずれかに記載のデジタルアッテネー
タ。
【請求項６】デジタルデータに係数データを乗算して
デジタルデータを減衰するデジタルアッテネータであっ
て、前記係数データは固定の上位ビットと変化自在な下
位ビットとからなり、前記下位ビットのみを増減して減
衰量を変化させるようにしたことを特徴とするデジタル
アッテネータ。
【請求項７】前記下位ビットは、アップダウンカウン
タにより発生させることを特徴とする請求項６記載のデ
ジタルアッテネータ。
【請求項８】デジタルデータに係数データを乗算して
デジタルデータを減衰するデジタルアッテネータであっ
て、ｎビットの入力された減衰設定値と下位に拡張され
たｍビットのデータを（ｎ＋ｍ）ビットの係数設定値と
して記憶する第１の記憶手段と、現在の（ｎ＋ｍ）ビッ
トの係数設定値を記憶する第２の記憶手段と、前記第１
の記憶手段と前記第２の記憶手段とに記憶された係数設
定値の大小に基づいて前記係数設定値を更新する更新手
段と、前記係数設定値の下位ｍビットと上位の固定され
たｋビットとによって第１の係数データを生成する手段
と、前記第１の係数データを入力された第１のデジタル
データに乗算して第２のデジタルデータを出力する第１
の乗算手段と、前記更新手段により更新された係数設定
値の上位ｎビットと前記第２のデジタルデータとから第
３のデジタルデータを出力する演算手段とを含むことを
特徴とするデジタルアッテネータ。
【請求項９】前記固定されたｋビットのデータは全て
「１」であることを特徴とする請求項８記載のデジタル
アッテネータ。
【請求項１０】前記演算手段は、前記係数設定値の上
位ｎビットを所定の値で除算する除算手段と、前記除算
の商の値に基づいて前記第２のデジタルデータをビット
シフトするビットシフト手段と、前記除算の余りの値に
基づいて所定の係数データを前記ビットシフト手段のビ
ットシフト出力に乗算し、第３のデジタルデータを出力
する第２の乗算手段とを含むことを特徴とする請求項８
又は９記載のデジタルアッテネータ。
【請求項１１】前記第２の乗算手段において乗算され
る係数データは、前記除算手段の余りの値をアドレスと
し係数が記憶された記憶手段とから出力されることを特
徴とする請求項１０記載のデジタルアッテネータ。
【請求項１２】入力されるデジタルデータについて外
部から指定される指定減衰量に応じて減衰処理を行うデ
ジタル減衰処理方法であって、現在の減衰量と前記指定
減衰量との比較結果に応じて前記デジタルデータに乗算
すべきファイン係数を変化させるファイン係数乗算ステ
ップと、前記指定減衰量を減衰しうるステップ数で除算
した商の値に応じて前記デジタルデータについてビット
シフトを行うビットシフトステップと、前記除算による
余りの値に応じて前記デジタルデータに乗算すべきラフ
係数を変化させるラフ係数乗算ステップとを含むことを
特徴とするデジタル減衰処理方法。