JPH01216613A - デイジタルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ 本願発明はデジタルフィルタば関し、特に夫々１未満の
係数を付した複数の異なるサンプルの和もしくは差を演
算するディジタルフィルタに関する。

［従来の技術］ 近年、ビデオ信号はより高詳細な画像情報を表現できる
様になってきており、例えばテレビジョン信号について
も、従来のＮＴＳＣ方式等からＨＤＴＶ　（ハイビジョ
ン）信号へと移行しつつある。このような高詳細な画像
信号をテープ、ディスク等の記録媒体、あるいは通信衛
生、ファイバー等の通信路等の広義の伝送路を介してビ
デ・オ信号を伝送する場合、Ｓ／Ｎジッタ等の画質劣化
を考慮するとアナログ信号のまま伝送するよりもデジタ
ル信号に変換して符号伝送を行うことが望ましい。

ところで、例えばビデオ信号の帯域を３０ＭＨｚ以上確
保しようとすると、標本化定理により少なくとも６０Ｍ
Ｈｚ以上のレートで標本化しなければならない。例えば
７４．２５Ｍ　Ｈｚ、８ｂｉｔでＡ／Ｄ変換する場合に
、その伝送レートは（７４，２５（Ｍ　Ｈｚ）８（ｂｉ
ｔ）Ｊ　５９４　（Ｍｂｉｔ／ｓ　）となり膨大な情報
量となってしまう。

このままの情報量のデジタル信号を伝送しようとしても
、現在考えられている１系統の伝送路の容量を越えてし
まうことになる。そこで従来よりこの膨大な情報量を圧
縮する手法が種々提案されており、その１つの手法とし
て所謂サブサンプリングがある。

第３図はサブサンプリングの一例について説明するため
の図であり、図中×及び０は夫々画素を示し、Ｘはサブ
サンプリングによって間引かれた画素、Ｏは実際に伝送
する画素を夫々示す。図中ｎ、ｎ−１，ｎ−２は走査線
（ライン）番号を示しており、ｎ−２，ｎ−１，ｎの順
に伝送するものとする。第２図に示す様にライン毎に１
画素ずれた画素のみを伝送する方式をラインオフセット
サ、ブサンプリング方式と呼び、この例では情報量は１
／２に圧縮される。

第４図はビデオ信号をサブサンプリングするための構成
の概略を示すブロック図である。図中１はアナログビデ
オ信号が入力される端子、２は入力されたビデオ信号を
後段のＡ／Ｄ変換器のサンプリング周波数の１／２以下
の帯域に制限するアナログローパスフィルタ、３はＡ／
Ｄ変換器、４はサブサンプル時の折返成分による妨害を
防ぐためのデジタル空間フィルタ、５はサブサンプリン
グ回路、６はサブサンプリングされたビデオ信号を出力
する端子である。

第５図（Ａ）、（Ｂ）は第４図の各部の信号について説
明するための図であり、第５図（Ａ　）はＡ／Ｄ変換器
３の出力する画素、第５図（Ｂ）はサブサンプリング回
路５の出力する画素である。

上記第３図の構成において、デジタル空間フィルタ４は
サブサンプル後のビデオ信号の画質を決定する極めて重
要な構成要件である。

第６図は従来のデジタル空間フィルタの演算例について
説明するための図である。図中ｘ１〜Ｘ６は夫々各画素
のサンプル値でありｎ、ｎ−１゜ｎ−２は互いに隣接す
る画素である。

本例においてはサンプル値ｘ６の注目画素に対してフィ
ルタリングを行った値ｘ６は以下の演算式により生成す
る。

ｘ６＝　（Ｋ５ｘ６＋に４　（ｘ４＋ｘ８）＋に３　（
ｘ５＋ｘ７）＋に２　（Ｘ２＋Ｘ１０）−Ｋ　１　　（
ｘ　１　＋ｘ３＋ｘ９＋ｘｌｌ）　）　／　ａ　１上式
においてに１〜に５は夫々正の係数、ａｌは正の定数で
ある。

この様な演算を各画素について行うことによりデジタル
ビデオ信号のフィルタリングが実現できる。第７図は上
式に従う処理を行うデジタル空間フィルタの一構成例を
示す図である。

図中１１はデジタルビデオ信号の入力端子、１２ａ＝１
２ｑは夫々１サンプル期間遅延回路、１３ａ、１３ｂは
夫々ｌライン期間遅延回路、１４ａ〜１４ｉは夫々加算
器、１５は減算器、１６ａ〜１６ｅは夫々係数Ｋｌ−に
５を乗算する乗、算器、１７は定数８１により除算を行
う除算器、１８はフィルタリングされたデジタルビデオ
信号が出力される端子である。

［発明が解決しようとする問題点］ ところで第７図のフィルタにおいて入力デジタル信号が
例えば８ビツトであったとすると、出力されるデジタル
信号もまた８ビツトである。ところがフィルタ内の各部
においては桁上がりを生じ、ビット数が多くなる。

例えば、Ｋ　１　＝１６．　Ｋ２＝３１．　Ｋ３＝５７
．　Ｋ４＝８　、　Ｋ５＝１２８　、　ａｌ＝２５６の
デジタル空間フィルタを考えたとき第７図の（Ａ）　、
　（Ｂ）　、　（Ｃ）　、　（Ｄ）　。

（Ｅ）　、　（Ｆ）　、　（Ｇ）　、　（Ｍ）各部での
最大値及び必要ビット数は以下のとおりである。

最大値　　　必要ビット数 （Ａ）　　　３２６４０　　　　１５ （Ｂ）　　　　　４０８０　　　　１２（Ｃ）　　　　
　３６７２０　　　　　　　１６（Ｄ）　　　　　２９
０７０　　　　　　　１５（Ｅ）　　　　　１５８１０
　　　　　　　１４（Ｆ）　　　　　４４８８０　　　
　　　　１６（Ｇ）　　　　　８１６００　　　　　　
　１７（Ｍ）　　　　　１６３２０　　　　　　　１４
この様にフィルタ内の各部におけるビット数が多くなる
と各演算器の演算速度も遅くなり、６０Ｍ１ｌｚを越え
る高速でサンプリングされたビデオ信号については、１
サンプル期間より、演算時間の方が長くなってしまい、
フィルタリング処理そのものが不可能になってしまう。

かかる背景下において本願発明は、フィルタリング処理
そのものならびに精度を変化させることなく、処理の高
速化が図れるデジタルフィルタを提供することを目的と
する。

［問題点を解決するための手段］ かかる目的下において本願発明の１つにおいては、夫々
１未満の係数を付した複数の異なるサンプルの和もしく
は差を演算するディジタルフィルタにおいて、各サンプ
ルに対する除算処理を複数段に分けて行ない、各段の除
算手段の間に加算手段を介在せしめるとともに、各段の
除算手段の間のデータの所定ビットを４捨５入する構成
とした。

［作用］ 上述の如き構成によれば、複数段の除算手段の間の加算
手段におけるビット数を減少せしめることが可能であり
、これに伴ってフィルタリング処理の高速化が実現でき
る。また、各段の除算手段の間のデータの所定ビットを
４捨５入する構成としたためフィルタ全体の演算精度を
保つことが可能になった。

［実施例］ 以下１図面を参照して本願発明の実施例について説明す
る。

第１図は本願発明の一実施例としてのデジタルフィルタ
の構成を示す図である。第１図中第７図と同様の構成要
素については同一番号を付し、説明は省略する。

第１図において、２１ａ〜２１ｅは夫々係数に１〜に５
を乗算する乗算器、２２ａ〜２２ｃは夫々後述する如き
４捨５人機能を具える加算器、２３は減算器、２４ａ、
２４ｂ、２４ｃ、２４ｄは定数ａ５．ａ４．ａ３．ａ２
により除算を行う除算器である。

本実施例のフィルタ９各乗算器２１ａ〜２１ｅ、及び除
算器２４ａ〜２４ｄの定数は以下の通りである。

すなわち、ｋ　１　＝１６／６４　、　　ｋ　２　＝３
１／１６　。

ｋ　３　＝５７／１６　、　　ｋ　４　＝８／１６．　
　ｋ　５　＝　１２８／１６゜ａ２＝４．ａ３＝２．ａ
４＝２．ａ５＝２である。

上記定数の設定によって、本実施例のフィルタは第７図
に示したフィルタと全く同様の出力信号を得ることがで
きる。

乗算器２１ａ〜２１ｅについては、ＲＯＭで構成してお
り、係数を乗算しようとする値をアドレス人力Ｐとし、
ＲＯＭから読出されたデータＱを乗算出力とする。例え
ば、乗算器２１ａの場合にはＱ＝１６Ｐ／６４となるよ
うｅＲＯＭテーブルを設定している。

また、除算器２４ａ〜２４ｄについては除数が２、のべ
き乗であるので、単にビットシフトを行うのみで構成で
きる。

この結果第１図のデジタルフィルタの各部（ａ）。

（ｂ）　、　（ｃ）　、　（ｄ）　、　（ｅ）　、　（
ｆ）　、　（ｇ）　、　（ｍ）め最大値及び必要ビット
数は以下のとおりである。

最大値　　　必要ビット数 （ａ）　　　　２０４０　　　　１１ （ｂ）　　　　　２５５　　　　　８ （ｃ）　　　　　１１４７　　　　１１（ｄ）　　　　
　１８１６　　　　１１（ｅ）　　　　　９８８　　　
　１０ （ｆ）　　　　　１４０２　　　　１１（ｇ）　　　　
　１２７５　　　　１１（ｍ）　　　　　２５５　　　
　　８ 上記説明により明らかな様に本実施例のディジタルフィ
ルタによれば、第７図のディジタルフィルタに比して各
部のビット数が大幅に少なくなる。そのため各加算器２
２ａ〜２２Ｃ１減算器２３は、第７図の各加算器１４ｇ
〜１４１．減算器１５ｎに比し高速で動作することがで
き、デジタルフィルタ全体についての高速処理化が実現
できた。

第２図は第１図中の加算器２２ａ及び除算器２４°ａ、
加算器２２ｂ及び除算器２４ｂ、加算器２２ｃ及び除算
器２４ｃの構成例を示す図である。図示の如く全加算器
１００は桁上り入力（図中Ｃｉｎにて示す）を有し、該
入力は常に論理的に正となっている。入力されるｉビッ
ト（上記説明により明らかなように１１ビツトあればよ
い）のデータｎ、ｍは該全加算器１００にて加算され、
（ｎ＋ｍ＋　１　）が演算される。ここで、出力値は１
ビツトシフトされ、ＬＳＢが除かれると共にＭＳＢとし
て桁上り出力が出力される。かかる構成によればこの全
加算器１００から出力されるｉビットのデータは（ｎ＋
ｍ＋　１　）／２となり、２つのデータの加算値を２で
除するとともに４捨５人を行ったことになる。

尚、本実施例では、サブサンプリングの前段に設けられ
たディジタル空間フィルタを例にとって説明したが、本
願発明の適用範囲はこれに限られる・ものではなく、例
えばデータ補間の為のデジタル空間フィルタ、線順次化
の際のフィルタ等各種のデジタルフィルタに適応して同
様の効果が得られる。

［発明の効果］ 以上説明した揉に、本願発明によればフィルタリング処
理そのもの及びフィルタ全体の演算精度は変化させるこ
となく、デジタルフィルタの処理を高速化することが可
能となった。

【図面の簡単な説明】

第１図は本願発明の一実施例としてのデジタルフィルタ
の構成を示す図、 第２図は第１図中の要部である加算器及び除算器の構成
例を示す図、 第３図はサブサンプリングの一例について説明するため
の図、 第４図はビデオ信号をサブサンプリングするための構成
の概略を示すブロック図、 第５図（Ａ）、（Ｂ）は第３図の各部の信号について説
明するための図、 第６図は従来のデジタル空間フィルタの演算例について
説明するための図 第７図は従来のデジタル空間フィルタの一構成例を示す
図である。 図中１２ａ〜１２９は夫々１サンプル期間遅延回路、１
３ａ、１３ｂは夫々１ライン期間遅延回路、１４ａ〜ｌ
　４ｉ、２２ａ〜２２ｃは夫々加算器、１５．２３は夫
々減算器、１６ａ〜１６ｅ。 ２１ａ〜２１ｅは夫々係数を乗算する乗算器、１７．２
４ａ〜２４ｄは定数により除算を行う除算器、１００は
全加算器である。

Claims (2)

【特許請求の範囲】
1. （１）夫々１未満の係数を付した複数の異なるサンプル
   の和もしくは差を演算するディジタルフィルタであつて
   、各サンプルに対する除算処理を複数段に分けて行ない
   、各段の除算手段の間に加算手段を介在せしめるととも
   に、各段の除算手段の間のデータの所定ビットを４捨５
   入することを特徴とするディジタル フィルタ。
2. （２）遅延手段を含み複数の異なるサンプルを同時に出
   力するサンプル抽出手段と、該抽出手段から出力された
   複数のサンプルに夫々所定数を乗算するための乗算手段
   と、該乗算手段を介した複数のサンプルの少なくとも１
   つに対し所定数を除算する第１の除算手段と、該第１の
   除算手段を介した複数のサンプルを加算する加算手段と
   、該加算手段の出力に対し所定数を除算する第２の除算
   手段と、前記第１の除算手段と前記第２の除算手段との
   間のデータの所定ビットを４捨５入する手段を具えるデ
   ジタルフィルタ。