JPH1028031A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 複数種類の信号が時間多重されてなる入力信
号に対して、入出力段でフォーマット変換を行うことな
くフィルタリングできるようにする。 【解決手段】 フィルタは、縦続接続された遅延素子Ｄ
12〜Ｄ１と、それぞれ入力信号と遅延素子Ｄ１の出力信
号、遅延素子Ｄ11と遅延素子Ｄ３の各出力信号、遅延素
子Ｄ９と遅延素子Ｄ５の各出力信号を加算する加算器Ａ
Ｄ０〜ＡＤ２と、加算器ＡＤ０〜ＡＤ２の各出力信号と
遅延素子Ｄ７の出力信号に対してそれぞれ係数を乗算す
る乗算器ＭＰ０〜ＭＰ３と、各乗算器ＭＰ０〜ＭＰ３の
出力を加算する加算器ＡＤ３を備えている。各タップ間
における信号の遅延量は、入力信号である４：２：２デ
ィジタルコンポーネント信号中における同種類の信号の
繰り返し周期である２サイクルである。乗算器ＭＰ０〜
ＭＰ３の係数は各サイクル毎に切り換えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、４：２：２ディジ
タルコンポーネント信号のように複数種類の信号が時間
多重されてなる信号あるいは所望のサンプリング周波数
の２以上の整数ｎ倍のサンプリング周波数の信号をフィ
ルタリングするためのディジタルフィルタに関する。

【０００２】

【従来の技術】ディジタルフィルタを実現する際の最大
の関心事は乗算器である。なぜならば、乗算器は、他の
回路素子、例えば加算器、遅延素子等に比べ非常に回路
規模が大きく、フィルタ全体の回路規模に対して、乗算
器の占める割合が大きいからである。フィルタの実現に
際して、この乗算器を効率良く使おうという試みが数多
くなされてきた。その一例として、対称係数フィルタの
場合がある。この対称係数フィルタの場合には、フィル
タ係数の対称性を利用して、対称となる係数に対する入
力信号を予め足し合わせておくことにより、乗算器の削
減につなげることができる。

【０００３】図１６は対称係数フィルタの構成の一例を
示すブロック図である。このフィルタは、縦続接続さ
れ、それぞれ信号を１サイクルずつ遅延する６個の遅延
素子（図ではＤと記す。）１０１〜１０６と、フィルタ
に対する入力信号ｄ（０）と遅延素子１０１〜１０６の
各出力信号ｄ（１）〜ｄ（６）に対してそれぞれ係数ｃ
（０）〜ｃ（６）を乗算する７個の乗算器１１０〜１１
６と、各乗算器１１０〜１１６の出力を加算して、出力
信号ａ（０）として出力する加算器１２０とを備えてい
る。このフィルタでは、出力信号ａ（０）は次式のよう
に表される。なお、次式において、Σはｉが０から６ま
でについての総和を表す。

【０００４】ａ (０) ＝Σｃ (ｉ) ｄ (ｉ)

【０００５】ここで、フィルタ係数が対称性を有する場
合、すなわち、ｃ（ｉ）＝ｃ（６−ｉ）（ただし、ｉ＝
０，１，２）である場合には、図１６と同等のフィルタ
を、図１７に示すように構成することができる。

【０００６】図１７に示したフィルタは、縦続接続さ
れ、それぞれ信号を１サイクルずつ遅延する６個の遅延
素子１０１〜１０６と、フィルタに対する入力信号ｄ
（０）と遅延素子１０６の出力信号ｄ（６）を加算する
加算器１０７と、遅延素子１０１の出力信号ｄ（１）と
遅延素子１０５の出力信号ｄ（５）を加算する加算器１
０８と、遅延素子１０２の出力信号ｄ（２）と遅延素子
１０４の出力信号ｄ（４）を加算する加算器１０９と、
加算器１０７〜１０９の各出力信号と遅延素子１０３の
出力信号ｄ（３）に対してそれぞれ係数ｃ（０）〜ｃ
（３）を乗算する４個の乗算器１３０〜１３３と、各乗
算器１３０〜１３３の出力を加算して、出力信号ａ
（０）として出力する加算器１４０とを備えている。こ
のフィルタでは、出力信号ａ（０）は次式のように表さ
れる。なお、次式において、Σはｉが０から２までにつ
いての総和を表す。

【０００７】 ａ (０) ＝Σｃ (ｉ) ｛ｄ (ｉ) ＋ｄ (６−ｉ) ｝＋ｃ (３) ｄ (３)

【０００８】このように、図１６に示したフィルタでは
乗算器が７個必要であるのに対し、図１７に示したフィ
ルタでは乗算器は４個で済み、乗算器を削減することが
できる。

【０００９】一方、放送局内のシステムで用いられるデ
ィジタル映像信号の標準フォーマットの１つとして、
４：２：２ディジタルコンポーネント信号があり、これ
は、様々な機器に採用され、幅広く利用されている。こ
の信号は、輝度信号（Ｙ）と２種類の色差信号（Ｃｂ，
Ｃｒ）からなる信号であり、図１９（ａ）に示すよう
に、各ライン毎にＣｂ，Ｙ，Ｃｒ，Ｙ，Ｃｂ，Ｙ，Ｃ
ｒ，Ｙ，…と１４４０個のデータが並ぶ。なお、色差信
号Ｃｂ，Ｃｒは、それぞれ、Ｂ（青）信号−Ｙ，Ｒ
（赤）信号−Ｙである。

【００１０】また、近年、ＭＰＥＧ（Moving Picture E
xperts Group）規格等の画像圧縮技術の向上により低ビ
ットレート圧縮を行うことが可能となってきた。一般
に、画像圧縮等を行う際に、特に低ビットレート圧縮を
行う場合には、圧縮時の劣化を軽減するために帯域制限
等のフィルタリング処理を行うことが多い。

【００１１】

【発明が解決しようとする課題】ところが、図１６また
は図１７に示したような従来のフィルタの構成では、一
定期間、同じ意味合いの信号、例えば輝度信号のみを入
力する必要があるため、前述の４：２：２ディジタルコ
ンポーネント信号のように、異なった意味合いを持つ信
号が時間多重されてなる信号をフィルタリングしようと
する場合には、例えばフィルタの入出力段でフォーマッ
ト変換を行う必要があった。

【００１２】図１８は、フィルタの入出力段でフォーマ
ット変換を行うシステムの構成を示したものである。こ
のシステムは、図１９（ａ）に示したような４：２：２
ディジタルコンポーネント信号を入力して、図１９
（ｂ）に示すように、色差信号（Ｃｂ，Ｃｒ）と輝度信
号（Ｙ）とを分離したフォーマットの信号に変換するフ
ォーマット変換部１４１と、このフォーマット変換部１
４１の出力信号に対してフィルタリングを行うフィルタ
１４２部と、このフィルタ部１４２の出力信号を再度フ
ォーマット変換して４：２：２ディジタルコンポーネン
ト信号に変換する再フォーマット変換部１４３とを備え
ている。

【００１３】フィルタ部１４２を図１７に示した構成と
した場合には、フィルタ部１４２は、図１９（ｂ）にお
ける輝度信号Ｙ（０）〜Ｙ（７１９）が入力されるとき
には７タップ対称係数フィルタとして機能し、図１９
（ｂ）における色差信号Ｃｂ（０），Ｃｒ（０），…，
Ｃｂ（３１９），Ｃｒ（３１９）が入力されるときに
は、係数ｃ（０），ｃ（２）を共に０にすることで、３
タップ対称係数フィルタとして機能する。

【００１４】このように、従来のフィルタでは、４：
２：２ディジタルコンポーネント信号のように異なった
意味合いを持つ信号が時間多重されてなる信号をフィル
タリングしようとする場合には、フィルタの入出力段で
フォーマット変換を行う必要があり、回路規模が大きく
なると共に、余分な回路により信号の遅延量が大きくな
るという問題点があった。

【００１５】また、従来、ディジタル信号に対してフィ
ルタリングとダウンサンプリングとを行いたい場合に
は、それぞれ別個に行う必要があり、回路規模が大きく
なると共に、信号の遅延量が大きくなるという問題点が
あった。

【００１６】本発明はかかる問題点に鑑みてなされたも
ので、その第１の目的は、複数種類の信号が時間多重さ
れてなる被フィルタリング信号に対して、入出力段でフ
ォーマット変換を行うことなくフィルタリングを行うこ
とができるようにして、回路規模および信号の遅延量を
小さくすることができるようにしたディジタルフィルタ
を提供することにある。

【００１７】また、本発明の第２の目的は、被フィルタ
リング信号に対してフィルタリングとダウンサンプリン
グとを行う場合の回路規模および信号の遅延量を小さく
することができるようにしたディジタルフィルタを提供
することにある。

【００１８】

【課題を解決するための手段】請求項１記載のディジタ
ルフィルタは、少なくとも、信号を所定の遅延時間だけ
遅延させる１以上の遅延手段と、信号に対して所定の係
数を乗算する１以上の乗算手段とを含み、これらを用い
て被フィルタリング信号に対して所定の演算を行ってフ
ィルタリングを行うディジタルフィルタにおいて、被フ
ィルタリング信号は、複数種類の信号が時間多重されて
なる信号であり、遅延手段が、被フィルタリング信号中
における同種類の信号の繰り返し周期だけ、信号を遅延
させるように構成したものである。

【００１９】請求項５記載のディジタルフィルタは、所
望のサンプリング周波数の２以上の整数ｎ倍のサンプリ
ング周波数の被フィルタリング信号に対してフィルタリ
ングを行うディジタルフィルタであって、少なくとも、
信号をｎサイクル分だけ遅延させる１以上の遅延手段と
信号に対して所定の係数を乗算する１以上の乗算手段と
を含み、各サイクル毎に乗算手段における係数を所定の
値に設定して、被フィルタリング信号に対してフィルタ
リングを行うフィルタ部と、このフィルタ部のｎサイク
ル分の出力を足し合わせて出力する出力手段とを備えた
ものである。

【００２０】請求項６記載のディジタルフィルタは、所
望のサンプリング周波数の２以上の整数ｎ倍のサンプリ
ング周波数の被フィルタリング信号に対してフィルタリ
ングを行うディジタルフィルタであって、少なくとも、
信号をｎサイクル分だけ遅延させる縦続接続された複数
の遅延手段とそれぞれ信号に対して所定の係数を乗算す
る複数の乗算手段とを含み、各サイクル毎に使用する遅
延手段の数を切り換えると共に各乗算手段における係数
を所定の値に設定して、被フィルタリング信号に対して
フィルタリングを行うフィルタ部と、このフィルタ部の
ｎサイクル分の出力を足し合わせて出力する出力手段と
を備えたものである。

【００２１】請求項１記載のディジタルフィルタでは、
遅延手段が、被フィルタリング信号中における同種類の
信号の繰り返し周期だけ信号を遅延させるので、遅延手
段の入力信号と出力信号は共に被フィルタリング信号中
における同種類の信号となり、被フィルタリング信号中
の複数種類の信号を、それぞれ独立に、時系列的にフィ
ルタリングすることが可能となる。

【００２２】請求項５記載のディジタルフィルタでは、
フィルタ部において、各サイクル毎に乗算手段における
係数を所定の値に設定して、被フィルタリング信号に対
してフィルタリングを行い、出力手段によって、フィル
タ部のｎサイクル分の出力を足し合わせて出力するよう
にしたので、被フィルタリング信号に対してフィルタリ
ングを行いながらｎ：１のダウンサンプリングを行うこ
とが可能となる。

【００２３】請求項６記載のディジタルフィルタでは、
フィルタ部において、各サイクル毎に使用する遅延手段
の数を切り換えると共に各乗算手段における係数を所定
の値に設定して、被フィルタリング信号に対してフィル
タリングを行い、出力手段によって、フィルタ部のｎサ
イクル分の出力を足し合わせて出力するようにしたの
で、被フィルタリング信号に対してフィルタリングを行
いながらｎ：１のダウンサンプリングを行うことが可能
となる。

【００２４】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。

【００２５】まず、図３を参照して、本発明の第１の実
施の形態に係るディジタルフィルタが適用されるシステ
ムの一例について説明する。このシステムは、画像デー
タを圧縮して記録あるいは送信するシステムである。こ
のシステムは、入力アナログ画像信号をアナログ−ディ
ジタル（以下、Ａ／Ｄと記す。）変換するＡ／Ｄ変換器
１と、このＡ／Ｄ変換器１の出力データに対して帯域制
限等のフィルタリング処理を行うフィルタ部２と、この
フィルタ部２の出力データを圧縮する圧縮部３と、この
圧縮部３の出力データを磁気テープ，ハードディスク，
光ディスク等の記録メディアに記録する記録部４と、圧
縮部３の出力データをＬＡＮ（ローカル・エリア・ネッ
トワーク），衛星等の通信メディアに対して送信する送
信部５とを備えている。このシステムでは、入力アナロ
グ画像信号は、Ａ／Ｄ変換部１でディジタルデータに変
換され、このデータに対してフィルタ処理部２でフィル
タリング処理が行われ、フィルタリング処理後のデータ
が圧縮部３によって圧縮され、記録部４によって記録メ
ディアに記録されたり、送信部５によって通信メディア
に対して送信されたりする。本実施の形態に係るディジ
タルフィルタ（以下、単にフィルタという。）は、例え
ば、図３に示したシステムにおけるフィルタ部２に用い
られる。

【００２６】本実施の形態に係るフィルタは、奇数タッ
プ対称係数フィルタの例である。一般に（２Ｎ−１）タ
ップフィルタの演算式は、フィルタ係数をｃ (ｉ) 、デ
ータ列をｄ (ｉ) とすると、次式で表される。なお、次
式において、Σはｉが０から２（Ｎ−１）までについて
の総和を表す。

【００２７】Σｃ (ｉ) ｄ (ｉ) …（１）

【００２８】このとき、乗算器は２Ｎ−１個必要であ
る。係数がセンタタップ（入力側から（Ｎ−１）番目の
タップ）に対して対称であるとしたとき、つまりｃ
(０) ＝ｃ（２ (Ｎ−１) ），ｃ (１) ＝ｃ（２ (Ｎ−
１) −１），ｃ (２) ＝ｃ（２ (Ｎ−１) −２），…，
ｃ (ｉ) ＝ｃ（２ (Ｎ−１) −ｉ）のとき、上の式は、
次式のように変形することができる。なお、次式におい
て、左辺の最初のΣはｉが０から（Ｎ─１）−１までに
ついての総和を表し、左辺の２番目のΣはｉがＮから２
（Ｎ−１）までについての総和を表し、右辺のΣはいず
れもｉが０から（Ｎ─１）−１までについての総和を表
している。

【００２９】 Σｃ (ｉ) ｄ (ｉ) ＋Σｃ (ｉ) ｄ (ｉ) ＋ｃ (Ｎ−１) ｄ (Ｎ−１) ＝Σｃ (ｉ) ｄ (ｉ) ＋Σｃ (ｉ) ｄ（２ (Ｎ−１) −ｉ） ＋ｃ (Ｎ−１) ｄ (Ｎ−１) ＝Σｃ (ｉ) ｛ｄ (ｉ) ＋ｄ（２ (Ｎ−１) −ｉ）｝ ＋ｃ (Ｎ−１) ｄ (Ｎ−１)

【００３０】上式から、Ｎ個の乗算器を用いて（２Ｎ−
１）タップ対称係数フィルタを実現することができるこ
とが分かる。

【００３１】本実施の形態が適用されるシステムでは、
例えば１６個の乗算器を使用するが、説明の簡略化のた
めに、本実施の形態では、乗算器の数を４個として説明
する。この場合、Ｎ＝４であり、また、対称係数である
ので、ｃ (０) ＝ｃ (６) ，ｃ (１) ＝ｃ (５) ，ｃ
(２) ＝ｃ (４) となり、（１）式は次式のようにな
る。なお、次式において、最初のΣおよび２番目のΣは
共にｉが０から（４−１）−１までについての総和を表
し、３番目のΣはｉが０から２までについての総和を表
している。

【００３２】 Σｃ (ｉ) ｄ (ｉ) ＝Σｃ (ｉ) ｛ｄ（ｉ）＋ｄ（２ (４−１) −ｉ）｝ ＋ｃ (４−１) ｄ (４−１) ＝Σｃ (ｉ) ｛ｄ (ｉ) ＋ｄ (６−ｉ) ｝＋ｃ (３) ｄ (３)

【００３３】この式から分かるように４個の乗算器で７
タップ対称係数フィルタを実現することができる。本実
施の形態に係るフィルタは、このように４個の乗算器を
用いて構成された７タップ対称係数フィルタの例であ
る。

【００３４】図１は本発明の第１の実施の形態に係るフ
ィルタの構成を示すブロック図である。本実施の形態に
係るフィルタは、それぞれ信号を１サイクルずつ遅延す
る縦続接続された１２個の遅延素子Ｄ12〜Ｄ１を備えて
いる。フィルタに対するディジタルの入力信号すなわち
被フィルタリング信号は遅延素子Ｄ12に入力されるよう
になっている。ここで、遅延素子Ｄ12の入力信号をｄ
（12）、各遅延素子Ｄ12〜Ｄ１の出力信号をそれぞれｄ
（11）〜ｄ（０）とする。

【００３５】本実施の形態に係るフィルタは、更に、入
力信号ｄ（12）と遅延素子Ｄ１の出力信号ｄ（０）を加
算する加算器ＡＤ０と、遅延素子Ｄ11の出力信号ｄ（1
0）と遅延素子Ｄ３の出力信号ｄ（２）を加算する加算
器ＡＤ１と、遅延素子Ｄ９の出力信号ｄ（８）と遅延素
子Ｄ５の出力信号ｄ（４）を加算する加算器ＡＤ２と、
加算器ＡＤ０〜ＡＤ２の各出力信号と遅延素子Ｄ７の出
力信号ｄ（６）に対してそれぞれ係数ｃ（０）〜ｃ
（３）を乗算する４個の乗算器ＭＰ０〜ＭＰ３と、各乗
算器ＭＰ０〜ＭＰ３の出力を加算して、フィルタの出力
信号ａ（０）として出力する加算器ＡＤ３とを備えてい
る。

【００３６】本実施の形態に係るフィルタは、更に、各
サイクル毎に、各乗算器ＭＰ０〜ＭＰ３における係数ｃ
（０）〜ｃ（３）を切り換える係数切り換え手段として
のタイミング発生部１０を備えている。このタイミング
発生部１０は、入力信号の先頭でカウント値が０に初期
化されると共に１サイクル毎にカウント値を１ずつイン
クリメントするステータスカウンタ１１と、各係数ｃ
（０）〜ｃ（３）として選択的に使用される複数の数値
を入力し、ステータスカウンタ１１のカウント値に応じ
て、これらの数値の中から各係数ｃ（０）〜ｃ（３）と
して使用する数値を選択して各乗算器ＭＰ０〜ＭＰ３に
与える係数選択部１２とを有している。このタイミング
発生部１０では、入力信号の先頭で、ステータスカウン
タ１１のカウント値を０に初期化し、１サイクル毎にカ
ウント値を１ずつインクリメントしていく。係数選択部
１２は、下記の表１に従って、ステータスカウンタ１１
のカウント値の下位２ビットの状態により、各乗算器Ｍ
Ｐ０〜ＭＰ３に与える係数を選択し出力する。係数は、
輝度信号Ｙに対してはＣＹ（０）＝ＣＹ（６），ＣＹ
（１）＝ＣＹ（５），ＣＹ（２）＝ＣＹ（４），ＣＹ
（３）の４種類、色差信号Ｃｂに対してはＣＣｂ（０）
＝ＣＣｂ（２），ＣＣｂ（１）の２種類、色差信号Ｃｒ
に対してはＣＣｒ（０）＝ＣＣｒ（２），ＣＣｒ（１）
の２種類である。なお、表中、２’ｂ００，２’ｂ０
１，２’ｂ１０，２’ｂ１１はそれぞれステータスカウ
ンタ１１のカウント値の下位２ビットが２進数表示で０
０，０１，１０，１１であることを表している。

【００３７】

【表１】

【００３８】本実施の形態に係るフィルタでは、入力信
号ｄ（12）である被フィルタリング信号として、４：
２：２ディジタルコンポーネント信号が入力される。こ
の４：２：２ディジタルコンポーネント信号は、大きく
分けて、輝度信号と色差信号の２種類の信号が時間多重
された信号である。この信号において、同種類の信号の
繰り返し周期は２サイクルである。そこで、本実施の形
態に係るフィルタでは、各タップ間で、４：２：２ディ
ジタルコンポーネント信号中における同種類の信号の繰
り返し周期すなわち２サイクル分、信号を遅延させるよ
うに、各タップ間に１サイクルずつ遅延する遅延素子を
２個ずつ設けている。従って、本実施の形態に係るフィ
ルタでは、各タップ間における２個の遅延素子が、本発
明における一つの遅延手段を構成している。

【００３９】次に、図２のタイミングチャートを参照し
て、本実施の形態に係るフィルタの動作について説明す
る。図２は、ステータスカウンタ１１の状態と各信号ｄ
（12）〜ｄ（０），ａ（０）との関係を示したものであ
る。

【００４０】図１における入力信号ｄ (12) は、前述の
ように４：２：２ディジタルコンポーネント信号であ
る。なお、図２では、４：２：２ディジタルコンポーネ
ント信号中の輝度信号Ｙと２つの色差信号Ｃｂ，Ｃｒ
を、それぞれ時系列的にＹ（０），Ｙ（１），Ｙ
（２），…、Ｃｂ（０），Ｃｂ（１），Ｃｂ（２），
…、Ｃｒ（０），Ｃｒ（１），Ｃｒ（２），…と表して
いる。この信号は、図２のタイミングチャートに示した
通り、遅延素子Ｄ12，Ｄ11，…，Ｄ２，Ｄ１によってそ
れぞれ１サイクルずつ遅延され、各遅延素子Ｄ12，Ｄ1
1，…，Ｄ２，Ｄ１より、出力信号ｄ（11），ｄ（1
0），…，ｄ（１），ｄ（０）が出力される。

【００４１】タイミング発生部１０では、入力信号ｄ
(12) の先頭（Ｃｂ（０））で、ステータスカウンタ１
１のカウント値を０に初期化し、１サイクル毎にカウン
ト値を１ずつインクリメントしていく。係数選択部１２
は、前記の表１に従って、ステータスカウンタ１１のカ
ウント値の下位２ビットの状態により、各乗算器ＭＰ０
〜ＭＰ３に与える係数を選択し出力する。

【００４２】加算器ＡＤ０には、信号ｄ（12）と信号ｄ
（０）が入力され、加算された後、加算結果が乗算器Ｍ
Ｐ０に入力され、係数ｃ（０）と乗算された後に加算器
ＡＤ３に入力される。加算器ＡＤ１には、信号ｄ（10）
と信号ｄ（２）が入力され、加算された後、加算結果が
乗算器ＭＰ１に入力され、係数ｃ（１）と乗算された後
に加算器ＡＤ３に入力される。加算器ＡＤ２には、信号
ｄ（８）と信号ｄ（４）が入力され、加算された後、加
算結果が乗算器ＭＰ２に入力され、係数ｃ（２）と乗算
された後に加算器ＡＤ３に入力される。信号ｄ（６）は
乗算器ＭＰ３に入力され、係数ｃ（３）と乗算された後
に加算器ＡＤ３に入力される。加算器ＡＤ３は、以上の
４個の乗算器ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３の乗算結
果を加算し、出力信号ａ（０）を出力する。以上をまと
めると以下の演算式になる。なお、次式において、Σは
ｉが０から２までについての総和を表している。

【００４３】 ａ (０) ＝ｃ (０) ×｛ｄ (０) ＋ｄ (12) ｝ ＋ｃ (１) ×｛ｄ (２) ＋ｄ (10) ｝ ＋ｃ (２) ×｛ｄ (４) ＋ｄ (８) ｝ ＋ｃ (３) ×ｄ (６) ＝Σｃ (ｉ) ×｛ｄ (２ｉ) ＋ｄ (12−２ｉ) ｝＋ｃ (３) ×ｄ (６) …（２）

【００４４】本実施の形態に係るフィルタでは、各タッ
プ間で、４：２：２ディジタルコンポーネント信号中に
おける同種類の信号の繰り返し周期である２サイクルだ
け、信号を遅延させているので、各サイクルにおいて、
乗算器ＭＰ０〜ＭＰ３において０以外の係数が乗算され
る信号は全て同種類の信号となる。また、各サイクルに
おいて、各乗算器ＭＰ０〜ＭＰ３の係数は、各乗算器Ｍ
Ｐ０〜ＭＰ３に入力される信号の種類に応じた値に切り
換えられる。従って、本実施の形態に係るフィルタで
は、４：２：２ディジタルコンポーネント信号中の輝度
信号Ｙと色差信号Ｃｂ，Ｃｒは、それぞれ独立に、時系
列的にフィルタリングされる。

【００４５】例えば、図２のタイミングチャートにおい
て、ステータスカウンタ１１のカウント値が１３のとき
をみると、ｄ (12) ＝Ｙ (６) ，ｄ (10) ＝Ｙ (５) ，
ｄ (８) ＝Ｙ (４) ，ｄ (６) ＝Ｙ (３) ，ｄ (４) ＝
Ｙ (２) ，ｄ (２) ＝Ｙ (１) ，ｄ (０) ＝Ｙ (０) と
なる。このとき、ステータスカウンタ１１のカウント値
の下位２ビットが２’ｂ０１なので、各乗算器ＭＰ０，
ＭＰ１，ＭＰ２，ＭＰ３の係数ｃ（０），ｃ（１），ｃ
（２），ｃ（３）は、輝度信号Ｙ用の係数ＣＹ（０）＝
ＣＹ（６），ＣＹ（１）＝ＣＹ（５），ＣＹ（２）＝Ｃ
Ｙ（４），ＣＹ（３）となり、前記の演算式（２）か
ら、出力信号ａ (０) は、次のようになる。なお、次式
において、Σはｉが０から２までについての総和を表し
ている。

【００４６】 ａ (０) ＝ＡＹ (３) ＝ΣＣＹ (ｉ) ×｛Ｙ (ｉ) ＋Ｙ (６−ｉ) ｝＋ＣＹ (３) ×Ｙ (３) ＝ＣＹ (０) ×｛Ｙ (０) ＋Ｙ (６) ｝ ＋ＣＹ (１) ×｛Ｙ (１) ＋Ｙ (５) ｝ ＋ＣＹ (２) ×｛Ｙ (２) ＋Ｙ (４) ｝ ＋ＣＹ (３) ×Ｙ (３)

【００４７】これは、本実施の形態に係るフィルタが、
輝度信号Ｙに対して７タップ対称係数フィルタとして機
能していることを意味する。

【００４８】色差信号Ｃｂについても同様に、例えば、
ステータスカウンタ１１のカウント値が１４のときをみ
ると、ｄ（12）＝Ｃｒ（３），ｄ（10）＝Ｃｂ（３），
ｄ（８）＝Ｃｒ（２），ｄ（６）＝Ｃｂ（２），ｄ
（４）＝Ｃｒ（１），ｄ（２）＝Ｃｂ（１），ｄ（０）
＝Ｃｒ（０）となる。このとき、ステータスカウンタ１
１のカウント値の下位２ビットが２’ｂ１０なので、各
乗算器ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３の係数ｃ
（０），ｃ（１），ｃ（２），ｃ（３）は、色差信号Ｃ
ｂ用の係数０，ＣＣｂ（０）＝ＣＣｂ（２），０，ＣＣ
ｂ（１）となり、演算式（２）から、出力信号ａ (０)
は、次のようになる。

【００４９】ＡＣｂ (２) ＝ＣＣｂ (０) ×｛Ｃｂ
(１) ＋Ｃｂ (３) ｝＋ＣＣｂ (１) ×Ｃｂ (２)

【００５０】これは、本実施の形態に係るフィルタが、
輝度信号Ｃｂに対しての３タップ対称係数フィルタとし
て機能していることを意味する。

【００５１】色差信号Ｃｒについても同様に、例えば、
ステータスカウンタ１１のカウント値が１６のときをみ
ると、ｄ（12）＝Ｃｂ（４），ｄ（10）＝Ｃｒ（３），
ｄ（８）＝Ｃｂ（３），ｄ（６）＝Ｃｒ（２），ｄ
（４）＝Ｃｂ（２），ｄ（２）＝Ｃｒ（１），ｄ（０）
＝Ｃｂ（１）となる。このとき、ステータスカウンタ１
１のカウント値の下位２ビットが２’ｂ００なので、各
乗算器ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３の係数ｃ
（０），ｃ（１），ｃ（２），ｃ（３）は、色差信号Ｃ
ｒ用の係数０，ＣＣｒ（０）＝ＣＣｒ（２），０，ＣＣ
ｒ（１）となり、演算式（２）から、出力信号ａ (０)
は、次のようになる。

【００５２】ＡＣｒ (２) ＝ＣＣｒ (０) ×｛Ｃｒ
(１) ＋Ｃｒ (３) ｝＋ＣＣｒ (１) ×Ｃｒ (２)

【００５３】これは、本実施の形態に係るフィルタが、
輝度信号Ｃｒに対しての３タップ対称係数フィルタとし
て機能していることを意味する。このように、本実施の
形態に係るフィルタは、４：２：２ディジタルコンポー
ネント信号中の輝度信号Ｙに対しては７タップ対称係数
フィルタとして機能し、色差信号Ｃｂ，Ｃｒに対しては
３タップ対称係数フィルタとして機能することとなる。

【００５４】以上説明したように、本実施の形態に係る
フィルタによれば、各タップ間における信号の遅延量
を、４：２：２ディジタルコンポーネント信号中におけ
る同種類の信号の繰り返し周期である２サイクルとする
と共に、各サイクル毎に、各乗算器ＭＰ０〜ＭＰ３の係
数を、各乗算器ＭＰ０〜ＭＰ３に入力される信号の種類
に応じた値に切り換えるようにしたので、４：２：２デ
ィジタルコンポーネント信号に対して、フィルタの入出
力段でフォーマット変換を行うことなく、フィルタリン
グを行うことができ、回路規模および信号の遅延量を小
さくすることができる。また、各サイクル毎に各乗算器
ＭＰ０〜ＭＰ３の係数を切り換えるようにしたので、
４：２：２ディジタルコンポーネント信号中における各
種類の信号に対して、それぞれ異なるフィルタ特性に設
定することができる。

【００５５】次に、本発明の第２の実施の形態に係るフ
ィルタについて説明する。入力信号の先頭部分および終
端部分では、フィルタ中の全ての乗算器に対してデータ
が揃わない状態が発生する。このような状態のときに
は、フィルタにおいて正確な演算を行うことができず、
その結果、例えば、信号の両端部分においてリンギング
等が生じ、問題となっていた。本実施の形態に係るフィ
ルタは、このような問題を解決するために、入力信号の
両端部分のフィルタリング時にリンギング等が生じない
ようにする端点処理を行うことができるようにした奇数
タップ対称係数フィルタの例である。

【００５６】図４は本実施の形態に係るフィルタの構成
を示すブロック図である。本実施の形態に係るフィルタ
は、基本的な構成は第１の実施の形態に係るフィルタと
同様であるが、更に、入力信号中の輝度信号および２種
類の色差信号についてそれぞれ両端のデータを保持する
保持手段としての３個のラッチ素子Ｌ０，Ｌ１，Ｌ２
と、入力信号の両端部分のフィルタリング時に、入力信
号に基づかないデータを、ラッチ素子Ｌ０，Ｌ１，Ｌ２
によって保持されたデータに置き換える置換手段として
の３つのセレクタ（図ではＳｅｌと記す。）Ｓ０，Ｓ
１，Ｓ２とを備えると共に、第１の実施の形態における
タイミング発生部１０の代わりに、セレクタＳ０，Ｓ
１，Ｓ２を制御する機能を有するタイミング発生部２０
を設けた点が異なっている。

【００５７】本実施の形態に係るフィルタでは、フィル
タに対する入力信号は、ラッチ素子Ｌ０，Ｌ１，Ｌ２の
各入力端と、セレクタＳ１の一方の入力端とに入力され
るようになっている。セレクタＳ０は、ラッチ素子Ｌ
０，Ｌ１，Ｌ２の各出力Ｌ（０），Ｌ（１），Ｌ（２）
のいずれかを選択して出力信号Ｓｅｌ（０）として出力
し、この出力信号Ｓｅｌ（０）は、セレクタＳ１の一方
の入力端と、セレクタＳ２の一方の入力端とに入力され
るようになっている。セレクタＳ１は、フィルタに対す
る入力信号とセレクタＳ０の出力信号Ｓｅｌ（０）のい
ずれかを選択し、遅延素子Ｄ12および加算器ＡＤ０に対
する入力信号ｄ（12）として出力するようになってい
る。セレクタＳ２は、遅延素子Ｄ５と遅延素子Ｄ４との
間に介装され、セレクタＳ０の出力信号Ｓｅｌ（０）と
遅延素子Ｄ５の出力信号ｄ（４Ｓ）のいずれかを選択
し、遅延素子Ｄ４および加算器ＡＤ２に対する入力信号
ｄ（４）として出力するようになっている。

【００５８】タイミング発生部２０は、入力信号の先頭
でカウント値が０に初期化されると共に１サイクル毎に
カウント値を１ずつインクリメントするステータスカウ
ンタ２１と、各乗算器ＭＰ０〜ＭＰ３の各係数ｃ（０）
〜ｃ（３）として選択的に使用される複数の数値を入力
し、ステータスカウンタ２１のカウント値に応じて、こ
れらの数値の中から各係数ｃ（０）〜ｃ（３）として使
用する数値を選択して各乗算器ＭＰ０〜ＭＰ３に与える
係数選択部２２と、ステータスカウンタ２１のカウント
値に応じて、ラッチ素子Ｌ０，Ｌ１，Ｌ２を制御するた
めの制御信号ｌ（０），ｌ（１），ｌ（２）およびセレ
クタＳ０，Ｓ１，Ｓ２を制御するための制御信号ｓ
（０），ｓ（１），ｓ（２）を発生する制御信号発生部
２３とを有している。

【００５９】次に、図５のタイミングチャートを参照し
て、本実施の形態に係るフィルタにおける入力信号の先
頭部分に対する端点処理について説明する。図５は、ス
テータスカウンタ２１の状態と入力信号および各信号ｄ
（12），ｄ（10），ｄ（８），Ｌ（０）〜Ｌ（２），ｄ
（６），ｄ（４Ｓ），Ｓｅｌ（０），ｄ（４），ｄ
（２），ｄ（０），ａ（０）との関係を示したものであ
る。

【００６０】この先頭部分に対する端点処理では、ま
ず、ラッチ素子Ｌ０，Ｌ１，Ｌ２によって、輝度信号お
よび２種類の色差信号に対する先頭のデータＹ（０），
Ｃｂ（０），Ｃｒ（０）をラッチする。具体的には、ス
テータスカウンタ２１のカウント値が０のときに、制御
信号発生部２３が制御信号ｌ（０）を出力し、ラッチ素
子Ｌ０がＣｂ（０）をラッチする。更に、ステータスカ
ウンタ２１のカウント値が１のときに、制御信号発生部
２３が制御信号ｌ（１）を出力し、ラッチ素子Ｌ１がＹ
（０）をラッチする。更に、ステータスカウンタ２１の
カウント値が２のときに、制御信号発生部２３が制御信
号ｌ（２）を出力し、ラッチ素子Ｌ２がＣｒ（０）をラ
ッチする。

【００６１】制御信号発生部２３は、下記の表２に従っ
て、ステータスカウンタ２１のカウント値の下位２ビッ
トに応じて、制御信号ｓ（０）を出力し、セレクタＳ０
はその制御信号ｓ（０）に従ってラッチ素子Ｌ０，Ｌ
１，Ｌ２の出力Ｌ（０），Ｌ（１），Ｌ（２）を選択し
て、出力信号Ｓｅｌ（０）とする。

【００６２】

【表２】

【００６３】セレクタＳ２は、ステータスカウンタ２１
のカウント値に応じて制御信号発生部２３の出力する制
御信号ｓ（２）に従って、セレクタＳ０の出力信号Ｓｅ
ｌ（０）と遅延素子Ｄ５の出力信号ｄ（４Ｓ）のいずれ
かを選択し、遅延素子Ｄ４および加算器ＡＤ２に対して
信号ｄ（４）を出力する。セレクタＳ２は、具体的に
は、ステータスカウンタ２１のカウント値が３から７ま
での間、セレクタＳ０の出力信号Ｓｅｌ（０）を選択出
力し、それ以外は遅延素子Ｄ５の出力信号ｄ（４Ｓ）を
選択出力する。

【００６４】このような処理を行うことにより、フィル
タに対する入力信号の先頭部分において、遅延素子Ｄ４
以降に入力信号に基づいたデータが揃わないときに、入
力信号に基づかないデータが、ラッチ素子Ｌ０，Ｌ１，
Ｌ２によって保持されたデータに置き換えられ、この置
き換えられたデータに基づいてフィルタ演算が行われ
る。

【００６５】例えば、ステータスカウンタ２１のカウン
ト値が６のときのフィルタ演算を考えてみる。このと
き、図５より、ｄ（12）＝Ｃｒ（１），ｄ（10）＝Ｃｂ
（１），ｄ（８）＝Ｃｒ（０），ｄ（６）＝Ｃｂ（０）
となる。また、ステータスカウンタ２１のカウント値の
下位２ビットが２’ｂ１０なので、セレクタＳ０はラッ
チ素子Ｌ２の出力Ｃｒ（０）を選択する。また、ステー
タスカウンタ２１のカウント値が６で、３から７までの
間にあるので、セレクタＳ２はセレクタＳ０の出力Ｃｒ
（０）を出力する。よって、ｄ（４）＝Ｃｒ（０）とな
る。また、このとき、ｄ（２）＝Ｃｂ（０）である。ま
た、ステータスカウンタ２１のカウント値の下位２ビッ
トが２’ｂ１０なので、Ｃｂに対する係数０，ＣＣｂ
（０），０，ＣＣｂ（１）が乗算器ＭＰ０，ＭＰ１，Ｍ
Ｐ２，ＭＰ３に対してそれぞれ出力される。このときの
フィルタの演算式は以下のようになる。

【００６６】ＡＣｂ (０) ＝ＣＣｂ (０) ×｛Ｃｂ
(０) ＋Ｃｂ (１) ｝＋ＣＣｂ (１) ×Ｃｂ (０)

【００６７】図２と比較すると分かるが、これは色差信
号Ｃｂについて、センタタップに対して入力信号の先頭
部分の端点処理が行われていることを表す。

【００６８】輝度信号については、ステータスカウンタ
２１のカウント値が７のときについて考える。このと
き、図５より、ｄ（12）＝Ｙ（３），ｄ（10）＝Ｙ
（２），ｄ（８）＝Ｙ（１），ｄ（６）＝Ｙ（０）とな
る。ステータスカウンタ２１のカウント値の下位２ビッ
トが２’ｂ１１なので、セレクタＳ０はラッチ素子Ｌ１
の出力Ｙ（０）を選択する。また、ステータスカウンタ
２１のカウント値が７で、３から７までの間にあるの
で、セレクタＳ２はセレクタＳ０の出力Ｙ（０）を選択
し、結果としてｄ（４）＝Ｙ（０）となる。また、この
とき、ｄ（２）＝Ｙ（０），ｄ（０）＝Ｙ（０）であ
る。またステータスカウンタ２１のカウント値の下位２
ビットが２’ｂ１１なので、Ｙに対する係数ＣＹ
（０），ＣＹ（１），ＣＹ（２），ＣＹ（３）が乗算器
ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３に対してそれぞれ出力
される。このときのフィルタの演算式は以下のようにな
る。

【００６９】ＡＹ (０) ＝ＣＹ (０) ×｛Ｙ (０) ＋Ｙ
(３) ｝＋ＣＹ (１) ×｛Ｙ (０) ＋Ｙ (２) ｝＋ＣＹ
(２) ×｛Ｙ（０）＋Ｙ (１) ｝＋ＣＹ (３) ×Ｙ
(０)

【００７０】これは輝度信号Ｙについて、センタータッ
プに対して入力信号の先頭部分の端点処理が行われてい
ることを表す。

【００７１】同様に色差信号Ｃｒについては、ステータ
スカウンタ２１のカウント値が８のときについて考える
と、このときのフィルタの演算式は以下のようになる。

【００７２】ＡＣｒ (０) ＝ＣＣｒ (０) ×｛Ｃｒ
(０) ＋Ｃｒ (１) ｝＋ＣＣｒ (１) ×Ｃｒ (０)

【００７３】これは色差信号Ｃｒについて、センタータ
ップに対して入力信号の先頭部分の端点処理が行われて
いることを表す。

【００７４】次に、図６のタイミングチャートを参照し
て、本実施の形態に係るフィルタにおける入力信号の終
端部分に対する端点処理について説明する。図６は、ス
テータスカウンタ２１の状態と入力信号および各信号Ｌ
（０）〜Ｌ（２），Ｓｅｌ（０），ｄ（12），ｄ（1
0），ｄ（８），ｄ（６），ｄ（４），ｄ（２），ｄ
（０），ａ（０）との関係を示したものである。

【００７５】この終端部分に対する端点処理では、ま
ず、ステータスカウンタ２１のカウント値が１４３６の
ときに、制御信号発生部２３が制御信号ｌ（０）を出力
し、ラッチ素子Ｌ０がＣｂについての終点データである
Ｃｂ（３５９）をラッチする。更に、ステータスカウン
タ２１のカウント値が１４３９のときに、制御信号発生
部２３が制御信号ｌ（１）を出力し、ラッチ素子Ｌ１が
Ｙについての終点データであるＹ（７１９）をラッチす
る。更に、ステータスカウンタ２１のカウント値が１４
３８のときに、制御信号発生部２３が制御信号ｌ（２）
を出力し、ラッチ素子Ｌ２がＣｒについての終点データ
であるＣｒ（３５９）をラッチする。

【００７６】先頭部分に対する端点処理のときと同様
に、制御信号発生部２３は、前記の表２に従って、ステ
ータスカウンタ２１の下位２ビットに応じて、制御信号
ｓ（０）を出力し、セレクタＳ０はその制御信号ｓ
（０）に従ってラッチ素子Ｌ０，Ｌ１，Ｌ２の出力Ｌ
（０），Ｌ（１），Ｌ（２）を選択して、出力信号Ｓｅ
ｌ（０）とする。

【００７７】セレクタＳ１は、制御信号発生部２３の出
力する制御信号ｓ（１）に従って、セレクタＳ０の出力
信号Ｓｅｌ（０）と入力信号のいずれかを選択し、遅延
素子Ｄ12および加算器ＡＤ０に対して信号ｄ（12）を出
力する。セレクタＳ１は、具体的には、ステータスカウ
ンタ２１のカウント値が１４４０から１４４５までの
間、セレクタＳ０の出力信号Ｓｅｌ（０）を選択出力
し、それ以外は入力信号を選択して出力する。ただし、
ステータスカウンタ２１のカウント値が１４４４のとき
は、信号Ｓｅｌ（０）と入力信号のどちらを選んでもフ
ィルタの機能としては問題はない。これは、このとき、
色差信号Ｃｒについて、信号ｄ（12）に対する乗算器Ｍ
Ｐ０の係数が０になっていることによる。

【００７８】このような処理を行うことにより、フィル
タに対する入力信号の終端部分において、入力信号に基
づかないデータが、ラッチ素子Ｌ０，Ｌ１，Ｌ２によっ
て保持されたデータに置き換えられ、この置き換えられ
たデータに基づいてフィルタ演算が行われる。

【００７９】例えば、ステータスカウンタ２１のカウン
ト値が１４４２のときのフィルタ演算を考えてみる。こ
のとき、ステータスカウンタ２１のカウント値の下位２
ビットが２’ｂ１０なので、セレクタＳ０はラッチ素子
Ｌ２の出力Ｃｒ（３５９）を選択する。更に、ステータ
スカウンタ２１のカウント値が１４４２で、１４４０か
ら１４４５までの間にあるので、セレクタＳ１はセレク
タＳ０の出力を選択し、結果としてｄ（12）＝Ｃｒ（３
５９）となる。また、このとき、図６より、ｄ（10）＝
Ｃｂ（３５９），ｄ（８）＝Ｃｒ（３５９），ｄ（６）
＝Ｃｂ（３５９），ｄ（４）＝Ｃｒ（３５８），ｄ
（２）＝Ｃｂ（３５８），ｄ（０）＝Ｃｒ（３５７）で
ある。また、ステータスカウンタ２１のカウント値の下
位２ビットが２’ｂ１０なので、Ｃｂに対する係数０，
ＣＣｂ（０），０，ＣＣｂ（１）が乗算器ＭＰ０，ＭＰ
１，ＭＰ２，ＭＰ３に対してそれぞれ出力される。この
ときのフィルタの演算式は以下のようになる。

【００８０】ＡＣｂ (３５９) ＝ＣＣｂ (０) ×｛Ｃｂ
(３５８) ＋Ｃｂ (３５９) ｝＋ＣＣｂ (１) ×Ｃｂ
(３５９)

【００８１】これは色差信号Ｃｂについて、センタータ
ップに対して入力信号の終端部分の端点処理が行われて
いることを表す。

【００８２】輝度信号については、ステータスカウンタ
２１のカウント値が１４４５のときを考える。このと
き、ステータスカウンタ２１のカウント値の下位２ビッ
トが２’ｂ０１なので、セレクタＳ０はラッチ素子Ｌ１
の出力Ｙ（７１９）を選択する。更に、ステータスカウ
ンタ２１のカウント値が１４４５で、１４４０から１４
４５までの間にあるので、セレクタＳ１はセレクタＳ０
の出力を選択し、結果としてｄ（12）＝Ｙ（７１９）と
なる。また、このとき、図６より、ｄ（10）＝Ｙ（７１
９），ｄ（８）＝Ｙ（７１９），ｄ（６）＝Ｙ（７１
９），ｄ（４）＝Ｙ（７１８），ｄ（２）＝Ｙ（７１
７），ｄ（０）＝Ｙ（７１６）である。また、ステータ
スカウンタ２１のカウント値の下位２ビットが２’ｂ０
１なので、Ｙに対する係数ＣＹ（０），ＣＹ（１），Ｃ
Ｙ（２），ＣＹ（３）が乗算器ＭＰ０，ＭＰ１，ＭＰ
２，ＭＰ３に対してそれぞれ出力される。このときのフ
ィルタの演算式は以下のようになる。

【００８３】ＡＹ (７１９) ＝ＣＹ (０) ×｛Ｙ (７１
６) ＋Ｙ (７１９) ｝＋ＣＹ (１) ×｛Ｙ (７１７) ＋
Ｙ (７１９) ｝＋ＣＹ (２) ×｛Ｙ (７１８) ＋Ｙ (７
１９) ｝＋ＣＹ (３) ×Ｙ (７１９)

【００８４】これは輝度信号Ｙについて、センタータッ
プに対して入力信号の終端部分の端点処理が行われてい
ることを表す。

【００８５】同様に色差信号Ｃｒについては、ステータ
スカウンタ２１のカウント値が１４４４のときについて
考えると、このときのフィルタの演算式は以下のように
なる。

【００８６】ＡＣｒ (３５９) ＝ＣＣｒ (０) ×｛Ｃｒ
(３５８) ＋Ｃｒ (３５９) ｝＋ＣＣｒ (１) ×Ｃｒ
(３５９)

【００８７】これは色差信号Ｃｒについて、センタータ
ップに対して入力データの終端部分の端点処理が行われ
ていることを表す。

【００８８】以上説明したように、本実施の形態に係る
フィルタによれば、４：２：２ディジタルコンポーネン
ト信号について先頭部分および終端部分の端点処理が可
能となり、入力信号の両端部分のフィルタリング時にお
けるリンギング等の問題の発生を防止することができ
る。本実施の形態におけるその他の構成、動作および効
果は第１の実施の形態と同様である。

【００８９】次に、本発明の第３の実施の形態に係るフ
ィルタについて説明する。本実施の形態に係るフィルタ
は、奇数タップ対称係数２：１ダウンサンプリングフィ
ルタの例である。２：１ダウンサンプリングフィルタ
は、例えば輝度信号について２７ＭＨｚでＡ／Ｄ変換し
たデータに対して、ダウンサンプリングを行って１３．
５ＭＨｚに変換し、４：２：２ディジタルコンポーネン
ト信号にする場合等に用いられる。よって、本実施の形
態に係るフィルタに対する入力信号（被フィルタリング
信号）は４：２：２ディジタルコンポーネント信号では
ない。

【００９０】図７は本実施の形態に係るフィルタの構成
を示すブロック図である。本実施の形態に係るフィルタ
は、基本的な構成は第１の実施の形態に係るフィルタと
同様であるが、更に、各サイクル毎に使用する遅延素子
の数を切り換えるために、遅延素子Ｄ５の出力信号ｄ
（４Ｓ）と遅延素子Ｄ７の出力信号ｄ（６）のいずれか
を選択して、遅延素子Ｄ４および加算器ＡＤ２に対する
入力信号ｄ（４）として出力するセレクタＳ３と、加算
器ＡＤ３の出力信号ａ（０）を１サイクル分遅延する遅
延素子Ｄ０と、この遅延素子Ｄ０の出力信号ａ（１）と
加算器ＡＤ３の出力信号ａ（０）とを加算してフィルタ
の出力信号ａ（２）として出力する加算器ＡＤ４とを備
えると共に、第１の実施の形態におけるタイミング発生
部１０の代わりにタイミング発生部３０を設けた点が異
なっている。

【００９１】タイミング発生部３０は、入力信号の先頭
データでカウント値が０に初期化されると共に１サイク
ル毎にカウント値を１ずつインクリメントするステータ
スカウンタ３１と、各乗算器ＭＰ０〜ＭＰ３の各係数ｃ
（０）〜ｃ（３）として選択的に使用される複数の数値
を入力し、ステータスカウンタ３１のカウント値に応じ
て、これらの数値の中から各係数ｃ（０）〜ｃ（３）と
して使用する数値を選択して各乗算器ＭＰ０〜ＭＰ３に
与える係数選択部３２と、ステータスカウンタ３１のカ
ウント値に応じて、セレクタＳ３を制御するための制御
信号ｓ（３）を発生する制御信号発生部３３とを有して
いる。

【００９２】本実施の形態に係るフィルタでは、乗算器
ＭＰ０〜ＭＰ３における係数は、１３タップ対称係数で
あるので、ＣＣ（０）＝ＣＣ（12），ＣＣ（１）＝ＣＣ
（11），ＣＣ（２）＝ＣＣ（10），ＣＣ（３）＝ＣＣ
（９），ＣＣ（４）＝ＣＣ（８），ＣＣ（５）＝ＣＣ
（７），ＣＣ（６）の７種類があり、下記の表３に従っ
て、ステータスカウンタ３１の下位１ビットに応じて、
乗算器ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３に対して選択出
力される。なお、表中、１’ｂ０，１’ｂ１はそれぞれ
ステータスカウンタ３１のカウント値の下位１ビットが
２進数表示で０，１であることを表している。

【００９３】

【表３】

【００９４】セレクタＳ３は、ステータスカウンタ３１
のカウント値の下位１ビットに従って制御信号発生部３
３から出力される制御信号ｓ（３）によって、遅延素子
Ｄ７の出力信号ｄ（６）と遅延素子Ｄ５の出力信号ｄ
（４Ｓ）のいずれかを選択し、遅延素子Ｄ４および加算
器ＡＤ２に対する入力信号ｄ（４）を出力する。セレク
タＳ３は、具体的には、ステータスカウンタ３１のカウ
ント値の下位１ビットが０のときに信号ｄ（４Ｓ）を選
択し、１のときに信号ｄ（６）を選択する。

【００９５】図７に示した構成において、遅延素子Ｄ０
および加算器ＡＤ４を除いた部分が本発明におけるフィ
ルタ部に対応し、遅延素子Ｄ０および加算器ＡＤ４が、
このフィルタ部のｎサイクル分（本実施の形態では２サ
イクル分）の出力を足し合わせて出力する出力手段に対
応する。

【００９６】次に、図８のタイミングチャートを参照し
て、本実施の形態に係るフィルタの動作について説明す
る。図８は、ステータスカウンタ３１の状態と各信号ｄ
（12），ｄ（10），ｄ（８），ｄ（６），ｄ（４Ｓ），
ｄ（４），ｄ（２），ｄ（０），ａ（０）〜ａ（２）と
の関係を示したものである。

【００９７】ステータスカウンタ３１のカウント値の下
位１ビットが０のときには、セレクタＳ３は信号ｄ（４
Ｓ）を選択するので、遅延素子Ｄ０および加算器ＡＤ４
を除いたフィルタ部は、第１の実施の形態に係るフィル
タと同様に、７タップ対称係数フィルタとして機能す
る。一方、ステータスカウンタ３１のカウント値の下位
１ビットが１のときには、セレクタＳ３は信号ｄ（６）
を選択するので、遅延素子Ｄ５，Ｄ６は使用されず、フ
ィルタ部は、６タップ対称係数フィルタとして機能す
る。フィルタ部における２サイクル分のフィルタ演算の
結果は、遅延素子Ｄ０および加算器ＡＤ４によって加算
されて、フィルタの出力信号ａ（２）として出力される
ので、本実施の形態に係るフィルタは、１３タップ対称
係数フィルタとして機能する。なお、このフィルタで
は、ステータスカウンタ３１のカウント値の下位１ビッ
トが０のときに１３タップ対称係数フィルタとしてのフ
ィルタ演算結果が得られ、ステータスカウンタ３１のカ
ウント値の下位１ビットが１のときには意味のない結果
が得られる。

【００９８】以下、本実施の形態に係るフィルタの動作
を具体的に説明する。まず、ステータスカウンタ３１の
カウント値が（２ｎ＋５）のときについて説明する。こ
のとき、入力信号はＸ（２ｎ＋５）で、これが遅延素子
Ｄ１２，加算器ＡＤ０の入力信号ｄ（12）となる。この
信号は、各遅延素子Ｄ12〜Ｄ１により１サイクルずつ遅
延され、遅延素子Ｄ10，加算器ＡＤ１の入力信号ｄ（1
0）はＸ（２ｎ＋３）となり、同様に遅延素子Ｄ８，加
算器ＡＤ２の入力信号ｄ（８）はＸ（２ｎ＋１）とな
る。このとき、信号ｄ（６）はＸ（２ｎ−１）、信号ｄ
（４Ｓ）はＸ（２ｎ−３）となるが、ステータスカウン
タ３１のカウント値の下位１ビットが１であるので、セ
レクタＳ３は信号ｄ（６）を選択し、遅延素子Ｄ４，加
算器ＡＤ２に対してＸ（２ｎ−１）を出力する。以下、
遅延素子Ｄ４〜Ｄ１に従って、遅延素子Ｄ２，加算器Ａ
Ｄ１の入力信号ｄ（２）はＸ（２ｎ−３）、加算器ＡＤ
０の入力信号ｄ（０）はＸ（２ｎ−５）となる。

【００９９】また、ステータスカウンタ３１のカウント
値の下位１ビットが１であるので、乗算器ＭＰ０，ＭＰ
１，ＭＰ２，ＭＰ３の係数は、それぞれ表３より、ＣＣ
（１）＝ＣＣ（11），ＣＣ（３）＝ＣＣ（９），ＣＣ
（５）＝ＣＣ（７），０となる。よって、加算器ＡＤ３
の出力信号ａ（０）は、次式のようになる。

【０１００】ａ（０）＝ＣＣ (１) ×｛Ｘ (２ｎ−５)
＋Ｘ (２ｎ＋５) ｝＋ＣＣ (３) ×｛Ｘ (２ｎ−３) ＋
Ｘ (２ｎ＋３) ｝＋ＣＣ (５) ×｛Ｘ (２ｎ−１) ＋Ｘ
(２ｎ＋１) ｝

【０１０１】同様に、ステータスカウンタ３１のカウン
ト値が (２ｎ＋６) のときについて説明する。このと
き、入力信号はＸ (２ｎ＋６) で、これが遅延素子Ｄ1
2，加算器ＡＤ０の入力信号ｄ（12）となる。この信号
は、各遅延素子Ｄ12〜Ｄ１により１サイクルずつ遅延さ
れ、遅延素子Ｄ10，加算器ＡＤ１の入力信号ｄ（10）は
Ｘ（２ｎ＋４）となり、同様に遅延素子Ｄ８，加算器Ａ
Ｄ２の入力信号ｄ（８）はＸ（２ｎ＋２）となる。この
とき、信号ｄ（６）はＸ（２ｎ）、信号ｄ（４Ｓ）はＸ
（２ｎ−２）となるが、ステータスカウンタ３１のカウ
ント値の下位１ビットが０であるので、セレクタＳ３は
信号ｄ（４Ｓ）を選択し、遅延素子Ｄ４，加算器ＡＤ２
に対してＸ（２ｎ−２）を出力する。以下、遅延素子Ｄ
４〜Ｄ１に従って、遅延素子Ｄ２，加算器ＡＤ１の入力
信号ｄ（２）はＸ（２ｎ−４）、加算器ＡＤ０の入力信
号ｄ（０）はＸ（２ｎ−６）となる。

【０１０２】また、ステータスカウンタ３１の下位１ビ
ットが０であるので、乗算器ＭＰ０，ＭＰ１，ＭＰ２，
ＭＰ３の係数は、それぞれ表３より、ＣＣ（０）＝ＣＣ
（12），ＣＣ（２）＝ＣＣ（10），ＣＣ（４）＝ＣＣ
（８），ＣＣ（６）となる。よって、加算器ＡＤ３の出
力信号ａ（０）は、次式のようになる。

【０１０３】ａ（０）＝ＣＣ (０) ×｛Ｘ (２ｎ−６)
＋Ｘ (２ｎ＋６) ｝＋ＣＣ (２) ×｛Ｘ (２ｎ−４) ＋
Ｘ (２ｎ＋４) ｝＋ＣＣ (４) ×｛Ｘ (２ｎ−２) ＋Ｘ
(２ｎ＋２) ｝＋ＣＣ (６) ×Ｘ (２ｎ)

【０１０４】一方、加算器ＡＤ３の出力信号ａ（０）
は、遅延素子Ｄ０によって１サイクル分遅延される。ま
た、加算器ＡＤ４は、加算器ＡＤ３の出力信号ａ（０）
と遅延素子Ｄ０の出力信号ａ（１）とを加算し、フィル
タの出力信号ａ（２）を出力する。

【０１０５】いま、ステータスカウンタ３１のカウント
値が（２ｎ＋６）のときについて考えると、加算器ＡＤ
３の出力は、上式のようになる。このとき、遅延素子Ｄ
０の出力信号ａ（１）は、ステータスカウンタ３１のカ
ウント値が（２ｎ＋５）のときの加算器ＡＤ３の出力と
同じであり、次式のようになる。

【０１０６】ＣＣ (１) ×｛Ｘ (２ｎ−５) ＋Ｘ (２ｎ
＋５) ｝＋ＣＣ (３) ×｛Ｘ (２ｎ−３) ＋Ｘ (２ｎ＋
３) ｝＋ＣＣ (５) ×｛Ｘ (２ｎ−１) ＋Ｘ (２ｎ＋
１) ｝

【０１０７】よって、ステータスカウンタ３１のカウン
ト値が (２ｎ＋６) のときの加算器ＡＤ４の出力信号ａ
（２）は、次式のようになる。

【０１０８】ａ（２）＝ＣＣ (０) ×｛Ｘ (２ｎ−６)
＋Ｘ (２ｎ＋６) ｝＋ＣＣ (１) ×（Ｘ (２ｎ−５) ＋
Ｘ (２ｎ＋５) ）＋ＣＣ (２) ×（Ｘ (２ｎ−４) ＋Ｘ
(２ｎ＋４) ）＋ＣＣ (３) ×（Ｘ (２ｎ−３) ＋Ｘ
(２ｎ＋３) ）＋ＣＣ (４) ×（Ｘ (２ｎ−２) ＋Ｘ
(２ｎ＋２) ）＋ＣＣ (５) ×（Ｘ (２ｎ−１) ＋Ｘ
(２ｎ＋１) ）＋ＣＣ (６) ×Ｘ (２ｎ)

【０１０９】この式は、１３タップ対称係数フィルタの
演算式である。このように、本実施の形態に係るフィル
タでは、ステータスカウンタ３１のカウント値の下位１
ビットが０のときに、１３タップ対称係数フィルタの演
算出力が得られる。ちなみに、ステータスカウンタ３１
のカウント値の下位１ビットが１のときは、意味のない
結果が得られる。このように、本実施の形態に係るフィ
ルタは、２サイクル周期で１３タップ対称係数フィルタ
の演算出力が得られるので、入力信号に対してフィルタ
リングと２：１ダウンサンプリングとを行っていること
になる。

【０１１０】以上説明したように本実施の形態に係るフ
ィルタによれば、４個の乗算器ＡＤ０〜ＡＤ３を用いて
１３タップ対称係数２：１ダウンサンプリングフィルタ
を構成でき、入力信号に対してフィルタリングとダウン
サンプリングとを行う場合の回路規模および信号の遅延
量を小さくすることができる。本実施の形態におけるそ
の他の構成および動作は第１の実施の形態と同様であ
る。

【０１１１】図９は本発明の第４の実施の形態に係るフ
ィルタの構成を示すブロック図である。本実施の形態に
係るフィルタは、偶数タップ対称係数フィルタの例であ
る。本実施の形態に係るフィルタは、それぞれ信号を１
サイクルずつ遅延する縦続接続された１４個の遅延素子
Ｄ12〜Ｄ７，Ｄ６Ａ，Ｄ６Ｂ，Ｄ６〜Ｄ１を備えてい
る。フィルタに対するディジタルの入力信号すなわち被
フィルタリング信号は遅延素子Ｄ12に入力されるように
なっている。ここで、遅延素子Ｄ12の入力信号をｄ（1
2）、各遅延素子Ｄ12〜Ｄ８，Ｄ７，Ｄ６Ａ，Ｄ６Ｂ，
Ｄ６〜Ｄ１の出力信号をそれぞれｄ（11）〜ｄ（７），
ｄ（６Ａ），ｄ（６Ｂ），ｄ（６Ｓ），ｄ（５）〜ｄ
（０）とする。本実施の形態に係るフィルタは、更に、
遅延素子Ｄ６Ｂと遅延素子Ｄ６との間に介装され、遅延
素子Ｄ７の出力信号ｄ（６Ａ）と遅延素子Ｄ６Ｂの出力
信号ｄ（６Ｓ）のいずれかを選択し、遅延素子Ｄ６に対
する入力信号ｄ（６）として出力するセレクタＳ４を備
えている。

【０１１２】本実施の形態に係るフィルタは、更に、入
力信号ｄ（12）と遅延素子Ｄ１の出力信号ｄ（０）を加
算する加算器ＡＤ０と、遅延素子Ｄ11の出力信号ｄ（1
0）と遅延素子Ｄ３の出力信号ｄ（２）を加算する加算
器ＡＤ１と、遅延素子Ｄ９の出力信号ｄ（８）と遅延素
子Ｄ５の出力信号ｄ（４）を加算する加算器ＡＤ２と、
遅延素子Ｄ７の出力信号ｄ（６Ａ）と遅延素子Ｄ６Ｂの
出力信号ｄ（６Ｓ）を加算する加算器ＡＤ５と、加算器
ＡＤ０〜ＡＤ２，ＡＤ５の各出力信号に対してそれぞれ
係数ｃ（０）〜ｃ（３）を乗算する４個の乗算器ＭＰ０
〜ＭＰ３と、各乗算器ＭＰ０〜ＭＰ３の出力を加算し
て、フィルタの出力信号ａ（０）として出力する加算器
ＡＤ３とを備えている。

【０１１３】本実施の形態に係るフィルタは、更に、各
サイクル毎に、各乗算器ＭＰ０〜ＭＰ３における係数ｃ
（０）〜ｃ（３）を切り換えると共に、セレクタＳ４を
制御するための制御信号ｓ（４）を発生するためのタイ
ミング発生部４０を備えている。このタイミング発生部
４０は、入力信号の先頭でカウント値が０に初期化され
ると共に１サイクル毎にカウント値を１ずつインクリメ
ントするステータスカウンタ４１と、各係数ｃ（０）〜
ｃ（３）として選択的に使用される複数の数値を入力
し、ステータスカウンタ４１のカウント値に応じて、こ
れらの数値の中から各係数ｃ（０）〜ｃ（３）として使
用する数値を選択して各乗算器ＭＰ０〜ＭＰ３に与える
係数選択部４２と、ステータスカウンタ４１のカウント
値に応じて制御信号ｓ（４）を発生する制御信号発生部
４３とを有している。このタイミング発生部４０では、
入力信号の先頭で、ステータスカウンタ４１を０に初期
化し、１サイクル毎にカウント値を１ずつインクリメン
トしていく。係数選択部４２は、下記の表４に従って、
ステータスカウンタ４１のカウント値の下位２ビットの
状態により、各乗算器ＭＰ０〜ＭＰ３に与える係数を選
択し出力する。係数は、輝度信号Ｙに対してはＣＹ
（０）＝ＣＹ（７），ＣＹ（１）＝ＣＹ（６），ＣＹ
（２）＝ＣＹ（５），ＣＹ（３）＝ＣＹ（４）の４種
類、色差信号Ｃｂに対してはＣＣｂ（０）＝ＣＣｂ
（３），ＣＣｂ（１）＝ＣＣｂ（２）の２種類、色差信
号Ｃｒに対してはＣＣｒ（０）＝ＣＣｒ（３），ＣＣｒ
（１）＝ＣＣｒ（２）の２種類である。

【０１１４】

【表４】

【０１１５】次に、図１０のタイミングチャートを参照
して、本実施の形態に係るフィルタの動作について説明
する。図１０は、ステータスカウンタ４１の状態と各信
号ｄ（12），ｄ（10），ｄ（８），ｄ（６Ａ），ｄ（６
Ｂ），ｄ（６Ｓ），ｄ（６），ｄ（４），ｄ（２），ｄ
（０），ａ（０）との関係を示したものである。

【０１１６】図９における入力信号ｄ（12）は、４：
２：２ディジタルコンポーネント信号である。この信号
は、図１０のタイミングチャートに示した通り、各遅延
素子によってそれぞれ１サイクルずつ遅延される。

【０１１７】タイミング発生部４０では、入力信号ｄ
(12) の先頭（Ｃｂ（０））で、ステータスカウンタ４
１のカウント値を０に初期化し、１サイクル毎にカウン
ト値を１ずつインクリメントしていく。係数選択部４２
は、前記の表４に従って、ステータスカウンタ４１のカ
ウント値の下位２ビットの状態により、各乗算器ＭＰ０
〜ＭＰ３に与える係数を選択し出力する。

【０１１８】セレクタＳ４は、ステータスカウンタ４１
のカウント値の下位１ビットに応じて制御信号発生部４
３が出力する制御信号ｓ（４）に従って、遅延素子Ｄ７
の出力信号ｄ（６Ａ）と、遅延素子Ｄ６Ｂの出力信号ｄ
（６Ｓ）のいずれかを選択し、遅延素子Ｄ６に対する入
力信号ｄ（６）を出力する。具体的には、セレクタＳ４
は、ステータスカウンタ４１のカウント値の下位１ビッ
トが０のとき、遅延素子Ｄ７の出力信号ｄ（６Ａ）を選
択し、下位１ビットが１のとき、遅延素子Ｄ６Ｂの出力
信号ｄ（６Ｓ）を選択する。

【０１１９】このような制御を行うことで、ステータス
カウンタ４１のカウント値の下位１ビットが１のときに
は、加算器ＡＤ０〜ＡＤ２，ＡＤ５の全ての入力信号が
輝度信号Ｙとなり、ステータスカウンタ４１のカウント
値の下位１ビットが０のときには、加算器ＡＤ０，ＡＤ
２の全ての入力信号が色差信号Ｃｂまたは色差信号Ｃｒ
となる。

【０１２０】加算器ＡＤ０には、信号ｄ（12）と信号ｄ
（０）が入力され、加算された後、加算結果が乗算器Ｍ
Ｐ０に入力され、係数ｃ（０）と乗算された後に加算器
ＡＤ３に入力される。加算器ＡＤ１には、信号ｄ（10）
と信号ｄ（２）が入力され、加算された後、加算結果が
乗算器ＭＰ１に入力され、係数ｃ（１）と乗算された後
に加算器ＡＤ３に入力される。加算器ＡＤ２には、信号
ｄ（８）と信号ｄ（４）が入力され、加算された後、加
算結果が乗算器ＭＰ２に入力され、係数ｃ（２）と乗算
された後に加算器ＡＤ３に入力される。加算器ＡＤ５に
は、信号ｄ（６Ａ）と信号ｄ（６Ｓ）が入力され、加算
された後、加算結果が乗算器ＭＰ３に入力され、係数ｃ
（３）と乗算された後に加算器ＡＤ３に入力される。加
算器ＡＤ３は、以上の４個の乗算器ＭＰ０，ＭＰ１，Ｍ
Ｐ２，ＭＰ３の乗算結果を加算し、出力信号ａ（０）を
出力する。以上をまとめると以下の演算式になる。

【０１２１】 ａ (０) ＝ｃ (０) ×｛ｄ (０) ＋ｄ (12）｝ ＋ｃ (１) ×｛ｄ (２) ＋ｄ (10) ｝ ＋ｃ (２) ×｛ｄ (４) ＋ｄ (８) ｝ ＋ｃ (３) ×｛ｄ (６Ａ) ＋ｄ (６Ｓ) ｝ …（３）

【０１２２】本実施の形態に係るフィルタでは、各サイ
クルにおいて、乗算器ＭＰ０〜ＭＰ３において０以外の
係数が乗算される信号は全て同種類の信号となる。ま
た、各サイクルにおいて、各乗算器ＭＰ０〜ＭＰ３の係
数は、各乗算器ＭＰ０〜ＭＰ３に入力される信号の種類
に応じた値に切り換えられる。従って、本実施の形態に
係るフィルタでは、４：２：２ディジタルコンポーネン
ト信号中の輝度信号Ｙと色差信号Ｃｂ，Ｃｒは、それぞ
れ独立に、時系列的にフィルタリングされる。

【０１２３】例えば、図１０のタイミングチャートにお
いて、ステータスカウンタ４１のカウント値が１５のと
きを考える。このとき、ｄ (12) ＝Ｙ (７) ，ｄ (10)
＝Ｙ(６) ，ｄ (８) ＝Ｙ (５) ，ｄ (６Ａ) ＝Ｙ (４)
，ｄ (６Ｓ) ＝Ｙ (３) となる。また、信号ｄ（６）
については、ステータスカウンタ４１のカウント値の下
位１ビットが１なのでセレクタＳ４は遅延素子Ｄ６Ｂの
出力信号ｄ (６Ｓ) ＝Ｙ (３) を選択し、結果としてＹ
(３) となる。また、このとき、ｄ (４) ＝Ｙ(２) ，
ｄ (２) ＝Ｙ (１) ，ｄ (０) ＝Ｙ (０) である。この
とき、ステータスカウンタ４１のカウント値の下位２ビ
ットが２’ｂ１１なので、各乗算器ＭＰ０，ＭＰ１，Ｍ
Ｐ２，ＭＰ３の係数ｃ（０），ｃ（１），ｃ（２），ｃ
（３）は、輝度信号Ｙ用の係数ＣＹ（０）＝ＣＹ
（７），ＣＹ（１）＝ＣＹ（６），ＣＹ（２）＝ＣＹ
（５），ＣＹ（３）＝ＣＹ（４）となる。その結果、前
記の演算式（３）から、出力信号ａ (０) は、次のよう
になる。

【０１２４】ＡＹ (３) ＝ＣＹ (０) ×｛Ｙ (０) ＋Ｙ
(７) ｝＋ＣＹ (１) ×｛Ｙ (１) ＋Ｙ (６) ｝＋ＣＹ
(２) ×｛Ｙ (２) ＋Ｙ (５) ｝＋ＣＹ (３) ×｛Ｙ
(３) ＋Ｙ (４) ｝

【０１２５】これは、本実施の形態に係るフィルタが、
輝度信号Ｙに対して８タップ対称係数フィルタとして機
能していることを意味する。

【０１２６】色差信号Ｃｂについても同様に、例えば、
ステータスカウンタ４１のカウント値が１２のときを考
える。このとき、ｄ（12）＝Ｃｂ（３），ｄ（10）＝Ｃ
ｒ（２），ｄ（８）＝Ｃｂ（２），ｄ（６Ａ）＝Ｃｒ
（１），ｄ（６Ｓ）＝Ｃｂ（１）となる。信号ｄ（６）
については、ステータスカウンタ４１のカウント値の下
位１ビットが０なのでセレクタＳ４は遅延素子Ｄ７の出
力信号ｄ (６Ａ) ＝Ｃｒ(１) を選択し、結果としてＣ
ｒ (１) となる。また、このとき、ｄ (４) ＝Ｃｂ
(１) ，ｄ (２) ＝Ｃｒ (０) ，ｄ (０) ＝Ｃｂ (０)
である。また、ステータスカウンタ４１の下位２ビット
が２’ｂ００なので、各乗算器ＭＰ０，ＭＰ１，ＭＰ
２，ＭＰ３の係数ｃ（０），ｃ（１），ｃ（２），ｃ
（３）は、色差信号Ｃｂ用の係数ＣＣｂ（０）＝ＣＣｂ
（３），０，ＣＣｂ（１）＝ＣＣｂ（２），０となる。
その結果、前記の演算式（３）から、出力信号ａ (０)
は、次のようになる。

【０１２７】ＡＣｂ (１) ＝ＣＣｂ (０) ×｛Ｃｂ
(０) ＋Ｃｂ (３) ｝＋ＣＣｂ (１) ×｛Ｃｂ (１) ＋
Ｃｂ (２) ｝

【０１２８】これは、本実施の形態に係るフィルタが、
色差信号Ｃｂに対して４タップ対称係数フィルタとして
機能していることを意味する。

【０１２９】色差信号Ｃｒについても同様に、例えば、
ステータスカウンタ４１のカウント値が１４のときを考
える。このとき、ｄ（12）＝Ｃｒ（３），ｄ（10）＝Ｃ
ｂ（３），ｄ（８）＝Ｃｒ（２），ｄ（６Ａ）＝Ｃｂ
（２），ｄ（６Ｓ）＝Ｃｒ（１）となる。信号ｄ（６）
については、ステータスカウンタ４１のカウント値の下
位１ビットが０であるので、セレクタＳ４は遅延素子Ｄ
７の出力信号ｄ (６Ａ)＝Ｃｂ (２) を選択し、結果と
してＣｂ (２) となる。また、このとき、ｄ (４) ＝Ｃ
ｒ (１) ，ｄ (２) ＝Ｃｂ (１) ，ｄ (０) ＝Ｃｒ
(０) である。また、ステータスカウンタ４１のカウン
ト値の下位２ビットが２’ｂ１０なので、各乗算器ＭＰ
０，ＭＰ１，ＭＰ２，ＭＰ３の係数ｃ（０），ｃ
（１），ｃ（２），ｃ（３）は、色差信号Ｃｒ用の係数
ＣＣｒ（０）＝ＣＣｒ（３），０，ＣＣｒ（１）＝ＣＣ
ｒ（２），０となる。その結果、前記の演算式（３）か
ら、出力信号ａ(０) は、次のようになる。

【０１３０】ＡＣｒ (１) ＝ＣＣｒ (０) ×｛Ｃｒ
(０) ＋Ｃｒ (３) ｝＋ＣＣｒ (１) ×｛Ｃｒ (１) ＋
Ｃｒ (２) ｝

【０１３１】これは、本実施の形態に係るフィルタが、
色差信号Ｃｒに対して４タップ対称係数フィルタとして
機能していることを意味する。

【０１３２】このように、本実施の形態に係るフィルタ
は、４：２：２ディジタルコンポーネント信号中の輝度
信号Ｙに対しては８タップ対称係数フィルタとして機能
し、色差信号Ｃｂ，Ｃｒに対しては４タップ対称係数フ
ィルタとして機能することとなる。本実施の形態におけ
るその他の構成、動作および効果は第１の実施の形態と
同様である。

【０１３３】以下で説明するように、上記第４の実施の
形態に係るフィルタの構成を若干変更することで、第２
または第３の実施の形態と同様に、端点処理を行うこと
のできる偶数タップ対称係数フィルタ（第５の実施の形
態）および奇数タップ２：１ダウンサンプリングフィル
タ（第６の実施の形態）を構成することができる。

【０１３４】図１１は本発明の第５の実施の形態に係る
フィルタの構成を示すブロック図である。本実施の形態
に係るフィルタは、基本的な構成は第４の実施の形態に
係るフィルタと同様であるが、更に、入力信号中の輝度
信号および２種類の色差信号についてそれぞれ両端のデ
ータを保持する保持手段としての３個のラッチ素子Ｌ
０，Ｌ１，Ｌ２と、入力信号の両端部分のフィルタリン
グ時に、入力信号に基づかないデータを、ラッチ素子Ｌ
０，Ｌ１，Ｌ２によって保持されたデータに置き換える
置換手段としての３つのセレクタＳ０，Ｓ１，Ｓ２とを
備えると共に、第４の実施の形態におけるタイミング発
生部４０の代わりに、セレクタＳ０，Ｓ１，Ｓ２を制御
する機能を有するタイミング発生部５０を設けた点が異
なっている。

【０１３５】本実施の形態に係るフィルタでは、フィル
タに対する入力信号は、ラッチ素子Ｌ０，Ｌ１，Ｌ２の
各入力端と、セレクタＳ１の一方の入力端とに入力され
るようになっている。セレクタＳ０は、ラッチ素子Ｌ
０，Ｌ１，Ｌ２の各出力Ｌ（０），Ｌ（１），Ｌ（２）
のいずれかを選択して出力信号Ｓｅｌ（０）として出力
し、この出力信号Ｓｅｌ（０）は、セレクタＳ１の一方
の入力端と、セレクタＳ２の一方の入力端とに入力され
るようになっている。セレクタＳ１は、フィルタに対す
る入力信号とセレクタＳ０の出力信号Ｓｅｌ（０）のい
ずれかを選択し、遅延素子Ｄ12および加算器ＡＤ０に対
する入力信号ｄ（12）として出力するようになってい
る。セレクタＳ２は、遅延素子Ｄ５と遅延素子Ｄ４との
間に介装され、セレクタＳ０の出力信号Ｓｅｌ（０）と
遅延素子Ｄ５の出力信号ｄ（４Ｓ）のいずれかを選択
し、遅延素子Ｄ４および加算器ＡＤ２に対する入力信号
ｄ（４）として出力するようになっている。

【０１３６】タイミング発生部５０は、入力信号の先頭
でカウント値が０に初期化されると共に１サイクル毎に
カウント値を１ずつインクリメントするステータスカウ
ンタ５１と、各乗算器ＭＰ０〜ＭＰ３の各係数ｃ（０）
〜ｃ（３）として選択的に使用される複数の数値を入力
し、ステータスカウンタ５１のカウント値に応じて、こ
れらの数値の中から各係数ｃ（０）〜ｃ（３）として使
用する数値を選択して各乗算器ＭＰ０〜ＭＰ３に与える
係数選択部５２と、ステータスカウンタ５１のカウント
値に応じて、ラッチ素子Ｌ０，Ｌ１，Ｌ２を制御するた
めの制御信号ｌ（０），ｌ（１），ｌ（２）およびセレ
クタＳ０，Ｓ１，Ｓ２を制御するための制御信号ｓ
（０），ｓ（１），ｓ（２）を発生する制御信号発生部
５３とを有している。

【０１３７】次に、図１２のタイミングチャートを参照
して、本実施の形態に係るフィルタにおける入力信号の
先頭部分に対する端点処理について説明する。図１２
は、ステータスカウンタ５１の状態と入力信号および各
信号ｄ（12），ｄ（10），ｄ（８），ｄ（６Ａ），ｄ
（６Ｓ），ｄ（６），Ｌ（０）〜Ｌ（２），ｄ（４
Ｓ），Ｓｅｌ（０），ｄ（４），ｄ（２），ｄ（０），
ａ（０）との関係を示したものである。

【０１３８】この先頭部分に対する端点処理では、ま
ず、ラッチ素子Ｌ０，Ｌ１，Ｌ２によって、輝度信号お
よび２種類の色差信号に対する先頭のデータＹ（０），
Ｃｂ（０），Ｃｒ（０）をラッチする。具体的には、ス
テータスカウンタ５１のカウント値が０のときに、制御
信号発生部５３が制御信号ｌ（０）を出力し、ラッチ素
子Ｌ０がＣｂ（０）をラッチする。更に、ステータスカ
ウンタ５１のカウント値が１のときに、制御信号発生部
５３が制御信号ｌ（１）を出力し、ラッチ素子Ｌ１がＹ
（０）をラッチする。更に、ステータスカウンタ５１の
カウント値が２のときに、制御信号発生部５３が制御信
号ｌ（２）を出力し、ラッチ素子Ｌ２がＣｒ（０）をラ
ッチする。

【０１３９】制御信号発生部５３は、表２に従って、ス
テータスカウンタ５１のカウント値の下位２ビットに応
じて、制御信号ｓ（０）を出力し、セレクタＳ０はその
制御信号ｓ（０）に従ってラッチ素子Ｌ０，Ｌ１，Ｌ２
の出力Ｌ（０），Ｌ（１），Ｌ（２）を選択して、出力
信号Ｓｅｌ（０）とする。

【０１４０】セレクタＳ２は、ステータスカウンタ５１
のカウント値に応じて制御信号発生部５３の出力する制
御信号ｓ（２）に従って、セレクタＳ０の出力信号Ｓｅ
ｌ（０）と遅延素子Ｄ５の出力信号ｄ（４Ｓ）のいずれ
かを選択し、遅延素子Ｄ４および加算器ＡＤ２に対する
入力信号ｄ（４）を出力する。セレクタＳ２は、具体的
には、ステータスカウンタ５１のカウント値が４から９
までの間、セレクタＳ０の出力信号Ｓｅｌ（０）を選択
出力し、それ以外は遅延素子Ｄ５の出力信号ｄ（４Ｓ）
を選択出力する。ここで、ステータスカウンタ５１のカ
ウント値が８のときは、セレクタＳ２において信号Ｓｅ
ｌ（０）と信号ｄ（４Ｓ）のどらちを選択してもフィル
タの機能としては問題はない。これは、このとき、信号
Ｓｅｌ（０）と信号ｄ（４Ｓ）が共にＣｂ（０）となる
ためである。実際、ステータスカウンタ５１のカウント
値の下位２ビットが２’ｂ００なのでセレクタＳ０の出
力Ｓｅｌ（０）がＣｂ（０）であり、図１２より信号ｄ
（４Ｓ）もＣｂ（０）となる。

【０１４１】このような処理を行うことにより、入力信
号の先頭部分において、遅延素子Ｄ４以降にデータが揃
わないときに、入力信号に基づかないデータがラッチ素
子Ｌ０，Ｌ１，Ｌ２によって保持されたデータに置き換
えられ、この置き換えられたデータに基づいてフィルタ
演算が行われる。

【０１４２】例えば、ステータスカウンタ５１のカウン
ト値が８のときのフィルタ演算を考えてみる。このと
き、図１３より、ｄ（12）＝Ｃｂ（２），ｄ（10）＝Ｃ
ｒ（１），ｄ（８）＝Ｃｂ（１），ｄ（６Ａ）＝Ｃｒ
（０），ｄ（６Ｓ）＝Ｃｂ（０）となる。ステータスカ
ウンタ５１のカウント値の下位２ビットが２’ｂ００な
ので、セレクタＳ０はラッチ素子Ｌ０の出力Ｃｂ（０）
を出力する。このとき、セレクタＳ２の入力Ｓｅｌ
（０），ｄ（４Ｓ）は、共にＣｂ（０）となる。よっ
て、セレクタＳ２の出力信号ｄ（４）はＣｂ（０）とな
る。また、このとき、ｄ（２）＝Ｃｒ（０），ｄ（０）
＝Ｃｂ（０）である。また、ステータスカウンタ５１の
カウント値の下位２ビットが２’ｂ００なので、Ｃｂに
対する係数ＣＣｂ（０），０，ＣＣｂ（１），０が乗算
器ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３に対して出力され
る。このときのフィルタの演算式は以下のようになる。

【０１４３】ＡＣｂ (０) ＝ＣＣｂ (０) ×｛Ｃｂ
(０) ＋Ｃｂ (２) ｝＋ＣＣｂ (１) ×｛Ｃｂ (０) ＋
Ｃｂ (１) ｝

【０１４４】図１０の場合と比較すると分かるが、これ
は色差信号Ｃｂについて、センタタップに対して入力信
号の先頭部分の端点処理が行われていることを表す。

【０１４５】輝度信号については、ステータスカウンタ
５１のカウント値が９のときについて考える。このと
き、図１２より、ｄ（12）＝Ｙ（４），ｄ（10）＝Ｙ
（３），ｄ（８）＝Ｙ（２），ｄ（６Ａ）＝Ｙ（１），
ｄ（６Ｓ）＝Ｙ（０）となる。ステータスカウンタ５１
のカウント値の下位２ビットが２’ｂ０１なので、セレ
クタＳ０はラッチ素子Ｌ１の出力Ｙ（０）を出力する。
また、ステータスカウンタ５１のカウント値が９で、４
から９までの間にあるので、セレクタＳ２はセレクタＳ
０の出力を選択し、結果としてｄ（４）＝Ｙ（０）とな
る。また、このとき、ｄ（２）＝Ｙ（０），ｄ（０）＝
Ｙ（０）である。また、ステータスカウンタ５１の下位
２ビットが２’ｂ０１なので、Ｙに対する係数ＣＹ
（０），ＣＹ（１），ＣＹ（２），ＣＹ（３）が乗算器
ＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３に対して出力される。
このときのフィルタの演算式は以下のようになる。

【０１４６】ＡＹ (０) ＝ＣＹ (０) ×｛Ｙ (０) ＋Ｙ
(４) ｝＋ＣＹ (１) ×｛Ｙ (０) ＋Ｙ (３) ｝＋ＣＹ
(２) ×｛Ｙ (０) ＋Ｙ (２) ｝＋ＣＹ (３) ×｛Ｙ
(０) ＋Ｙ (１) ｝

【０１４７】これは、輝度信号Ｙについて、センタタッ
プに対して入力信号の先頭部分の端点処理が行われてい
ることを表す。

【０１４８】また、色差信号Ｃｒについては、ステータ
スカウンタ５１のカウント値が１０のときについて考え
る。図１２より、このときのフィルタの演算式は以下の
ようになる。

【０１４９】ＡＣｒ (０) ＝ＣＣｒ (０) ×｛Ｃｒ
(０) ＋Ｃｒ (２) ｝＋ＣＣｒ (１) ×｛Ｃｒ (０) ＋
Ｃｒ (１) ｝

【０１５０】これは、色差信号Ｃｒについて、センタタ
ップに対して入力信号の先頭部分の端点処理が行われて
いることを表す。

【０１５１】次に、図１３のタイミングチャートを参照
して、本実施の形態に係るフィルタにおける入力信号の
終端部分に対する端点処理について説明する。図１３
は、ステータスカウンタ５１の状態と入力信号および各
信号Ｌ（０）〜Ｌ（２），Ｓｅｌ（０），ｄ（12），ｄ
（10），ｄ（８），ｄ（６Ａ），ｄ（６Ｓ），ｄ
（６），ｄ（４），ｄ（２），ｄ（０），ａ（０）との
関係を示したものである。

【０１５２】この終端部分に対する端点処理では、ま
ず、ステータスカウンタ５１のカウント値が１４３６の
ときに、制御信号発生部５３が制御信号ｌ（０）を出力
し、ラッチ素子Ｌ０がＣｂについての終点データである
Ｃｂ（３５９）をラッチする。更に、ステータスカウン
タ５１のカウント値が１４３９のときに、制御信号発生
部５３が制御信号ｌ（１）を出力し、ラッチ素子Ｌ１が
Ｙについての終点データであるＹ（７１９）をラッチす
る。更に、ステータスカウンタ５１のカウント値が１４
３８のときに、制御信号発生部５３が制御信号ｌ（２）
を出力し、ラッチ素子Ｌ２がＣｒについての終点データ
であるＣｒ（３５９）をラッチする。

【０１５３】先頭部分に対する端点処理のときと同様
に、制御信号発生部５３は、表２に従って、ステータス
カウンタ５１の下位２ビットに応じて、制御信号ｓ
（０）を出力し、セレクタＳ０はその制御信号ｓ（０）
に従ってラッチ素子Ｌ０，Ｌ１，Ｌ２の出力Ｌ（０），
Ｌ（１），Ｌ（２）を選択して、出力信号Ｓｅｌ（０）
とする。

【０１５４】セレクタＳ１は、制御信号発生部５３の出
力する制御信号ｓ（１）に従って、セレクタＳ０の出力
信号Ｓｅｌ（０）と入力信号のいずれかを選択し、遅延
素子Ｄ12および加算器ＡＤ０に対する入力信号ｄ（12）
を出力する。セレクタＳ１は、具体的には、ステータス
カウンタ５１のカウント値が１４４０から１４４７まで
の間、セレクタＳ０の出力信号Ｓｅｌ（０）を選択出力
し、それ以外は入力信号を選択して出力する。

【０１５５】このような処理を行うことにより、入力信
号の終端部分において、入力信号に基づかないデータが
ラッチ素子Ｌ０，Ｌ１，Ｌ２によって保持されたデータ
に置き換えられ、この置き換えられたデータに基づいて
フィルタ演算が行われる。

【０１５６】例えば、ステータスカウンタ５１のカウン
ト値が１４４４のときのフィルタ演算を考えてみる。こ
のとき、ステータスカウンタ５１のカウント値の下位２
ビットが２’ｂ００なので、セレクタＳ０はラッチ素子
Ｌ０の出力Ｃｂ（３５９）を選択する。更に、ステータ
スカウンタ５１のカウント値が１４４４で、１４４０か
ら１４４７までの間にあるので、セレクタＳ１はセレク
タＳ０の出力を選択し、結果としてｄ（12）＝Ｃｂ（３
５９）となる。また、このとき、図１３より、ｄ（10）
＝Ｃｒ（３５９），ｄ（８）＝Ｃｂ（３５９），ｄ（６
Ａ）＝Ｃｒ（３５９），ｄ（６Ｓ）＝Ｃｂ（３５９），
ｄ（６）＝Ｃｒ（３５９），ｄ（４）＝Ｃｂ（３５
９），ｄ（２）＝Ｃｒ（３５８），ｄ（０）＝Ｃｂ（３
５８）である。また、ステータスカウンタ５１のカウン
ト値の下位２ビットが２’ｂ００なので、Ｃｂに対する
係数ＣＣｂ（０），０，ＣＣｂ（１），０が乗算器ＭＰ
０，ＭＰ１，ＭＰ２，ＭＰ３に対してそれぞれ出力され
る。このときのフィルタの演算式は以下のようになる。

【０１５７】ＡＣｂ (３５９) ＝ＣＣｂ (０) ×｛Ｃｂ
(３５８) ＋Ｃｂ (３５９) ｝＋ＣＣｂ (１) ×｛Ｃｂ
(３５９) ＋Ｃｂ (３５９) ｝

【０１５８】これは、色差信号Ｃｂについて、センタタ
ップに対して入力信号の終端部分の端点処理が行われて
いることを表す。

【０１５９】輝度信号については、ステータスカウンタ
５１のカウント値が１４４７のときのフィルタ演算を考
える。このとき、ステータスカウンタ５１のカウント値
の下位２ビットが２’ｂ１１なので、セレクタＳ０はラ
ッチ素子Ｌ１の出力Ｙ（７１９）を選択する。更に、ス
テータスカウンタ５１のカウント値が１４４７で、１４
４０から１４４７までの間にあるので、セレクタＳ１は
セレクタＳ０の出力を選択し、結果としてｄ（12）＝Ｙ
（７１９）となる。また、このとき、図１３より、ｄ
（10）＝Ｙ（７１９），ｄ（８）＝Ｙ（７１９），ｄ
（６Ａ）＝Ｙ（７１９），ｄ（６Ｓ）＝Ｙ（７１９），
ｄ（４）＝Ｙ（７１８），ｄ（２）＝Ｙ（７１７），ｄ
（０）＝Ｙ（７１６）となる。また、このとき、ステー
タスカウンタ５１のカウント値の下位２ビットが２’ｂ
１１なので、Ｙに対する係数ＣＹ（０），ＣＹ（１），
ＣＹ（２），ＣＹ（３）が乗算器ＭＰ０，ＭＰ１，ＭＰ
２，ＭＰ３に対してそれぞれ出力される。このときのフ
ィルタの演算式は以下のようになる。

【０１６０】ＡＹ (７１９) ＝ＣＹ (０) ×｛Ｙ (７１
６) ＋Ｙ (７１９) ｝＋ＣＹ (１) ×｛Ｙ (７１７) ＋
Ｙ (７１９) ｝＋ＣＹ (２) ×｛Ｙ (７１８) ＋Ｙ (７
１９) ｝＋ＣＹ (３) ×｛Ｙ (７１９) ＋Ｙ (７１９)
｝

【０１６１】これは輝度信号Ｙについて、センタタップ
に対して入力信号の終端部分の端点処理が行われている
ことを表す。

【０１６２】同様に色差信号Ｃｒについては、ステータ
スカウンタが１４４６のときについて考えると、このと
きのフィルタの演算式は以下のようになる。

【０１６３】ＡＣｒ (３５９) ＝ＣＣｒ (０) ×｛Ｃｒ
(３５８) ＋Ｃｒ (３５９) ｝＋ＣＣｒ (１) ×｛Ｃｒ
(３５９) ＋Ｃｒ (３５９) ｝

【０１６４】これは色差信号Ｃｒについて、センタータ
ップに対して入力データの終端部分の端点処理が行われ
ていることを表す。

【０１６５】以上説明したように、本実施の形態に係る
フィルタによれば、偶数タップ対称係数フィルタにおい
て、４：２：２ディジタルコンポーネント信号について
先頭部分および終端部分の端点処理が可能となり、入力
信号の両端部分のフィルタリング時におけるリンギング
等の問題の発生を防止することができる。本実施の形態
におけるその他の構成、動作および効果は第４の実施の
形態と同様である。

【０１６６】次に、本発明の第６の実施の形態に係るフ
ィルタについて説明する。本実施の形態に係るフィルタ
は、奇数タップ対称係数２：１ダウンサンプリングフィ
ルタの例である。２：１ダウンサンプリングフィルタ
は、例えば輝度信号について２７ＭＨｚでＡ／Ｄ変換し
たデータに対して、ダウンサンプリングを行って１３．
５ＭＨｚに変換し、４：２：２ディジタルコンポーネン
ト信号にする場合等に用いられる。よって、本実施の形
態に係るフィルタに対する入力信号（被フィルタリング
信号）は４：２：２ディジタルコンポーネント信号では
ない。

【０１６７】図１４は本実施の形態に係るフィルタの構
成を示すブロック図である。本実施の形態に係るフィル
タは、基本的な構成は第４の実施の形態に係るフィルタ
と同様であるが、以下の点で異なっている。すなわち、
本実施の形態に係るフィルタでは、第４の実施の形態に
おけるセレクタＳ４は設けられておらず、新たに、各サ
イクル毎に使用する遅延素子の数を切り換えるために、
遅延素子Ｄ５の出力信号ｄ（４Ｓ）と遅延素子Ｄ６Ｂの
出力信号ｄ（６Ｓ）のいずれかを選択して、遅延素子Ｄ
４および加算器ＡＤ２に対する入力信号ｄ（４）として
出力するセレクタＳ３と、遅延素子Ｄ６Ｂと加算器ＡＤ
５との間に介装され、センタタップへの加算を制御する
ために、遅延素子Ｄ６Ｂの出力信号ｄ（６Ｓ）と信号
“０”のいずれかを選択して、加算器ＡＤ５に対する入
力信号ｄ（６）として出力するセレクタＳ５と、加算器
ＡＤ３の出力信号ａ（０）を１サイクル分遅延する遅延
素子Ｄ０と、この遅延素子Ｄ０の出力信号ａ（１）と加
算器ＡＤ３の出力信号ａ（０）とを加算してフィルタの
出力信号ａ（２）として出力する加算器ＡＤ４とを備え
ると共に、第４の実施の形態におけるタイミング発生部
４０の代わりにタイミング発生部６０が設けられてい
る。

【０１６８】タイミング発生部６０は、入力信号の先頭
データでカウント値が０に初期化されると共に１サイク
ル毎にカウント値を１ずつインクリメントするステータ
スカウンタ６１と、各乗算器ＭＰ０〜ＭＰ３の各係数ｃ
（０）〜ｃ（３）として選択的に使用される複数の数値
を入力し、ステータスカウンタ６１のカウント値に応じ
て、これらの数値の中から各係数ｃ（０）〜ｃ（３）と
して使用する数値を選択して各乗算器ＭＰ０〜ＭＰ３に
与える係数選択部６２と、ステータスカウンタ６１のカ
ウント値に応じて、セレクタＳ３，Ｓ５を制御するため
の制御信号ｓ（３），ｓ（５）を発生する制御信号発生
部６３とを有している。

【０１６９】本実施の形態に係るフィルタでは、乗算器
ＭＰ０〜ＭＰ３における係数は、１５タップ対称係数で
あるので、ＣＣ（０）＝ＣＣ（14），ＣＣ（１）＝ＣＣ
（13），ＣＣ（２）＝ＣＣ（12），ＣＣ（３）＝ＣＣ
（11），ＣＣ（４）＝ＣＣ（10），ＣＣ（５）＝ＣＣ
（９），ＣＣ（６）＝ＣＣ（８），ＣＣ（７）の８種類
があり、下記の表５に従って、ステータスカウンタ６１
の下位１ビットに応じて、乗算器ＭＰ０，ＭＰ１，ＭＰ
２，ＭＰ３に対して選択出力される。

【０１７０】

【表５】

【０１７１】セレクタＳ３は、ステータスカウンタ６１
のカウント値の下位１ビットに従って制御信号発生部６
３から出力される制御信号ｓ（３）によって、遅延素子
Ｄ６Ｂの出力信号ｄ（６Ｓ）と遅延素子Ｄ５の出力信号
ｄ（４Ｓ）のいずれかを選択し、遅延素子Ｄ４，加算器
ＡＤ２に対する入力信号ｄ（４）を出力する。セレクタ
Ｓ３は、具体的には、ステータスカウンタ６１のカウン
ト値の下位１ビットが０のときに信号ｄ（４Ｓ）を選択
し、１のときに信号ｄ（６Ｓ）を選択する。

【０１７２】セレクタＳ５は、ステータスカウンタ６１
のカウント値の下位１ビットに従って制御信号発生部６
３から出力される制御信号ｓ（５）によって、遅延素子
Ｄ６Ｂの出力信号ｄ（６Ｓ）と信号“０”のいずれかを
選択し、加算器ＡＤ５に対する入力信号ｄ（６）を出力
する。セレクタＳ５は、具体的には、ステータスカウン
タ６１のカウント値の下位１ビットが０のときに信号ｄ
（６Ｓ）を選択し、１のときに信号“０”を選択する。

【０１７３】図１４に示した構成において、遅延素子Ｄ
０および加算器ＡＤ４を除いた部分が本発明におけるフ
ィルタ部に対応し、遅延素子Ｄ０および加算器ＡＤ４
が、このフィルタ部のｎサイクル分（本実施の形態では
２サイクル分）の出力を足し合わせて出力する出力手段
に対応する。

【０１７４】次に、図１５のタイミングチャートを参照
して、本実施の形態に係るフィルタにの動作について説
明する。図１５は、ステータスカウンタ６１の状態と入
力信号および各信号ｄ（12），ｄ（10），ｄ（８），ｄ
（６Ａ），ｄ（６Ｓ），ｄ（６），ｄ（４Ｓ），ｄ
（４），ｄ（２），ｄ（０），ａ（０）〜ａ（２）との
関係を示したものである。

【０１７５】ステータスカウンタ６１のカウント値の下
位１ビットが０のときには、セレクタＳ３は信号ｄ（４
Ｓ）を選択するので、遅延素子Ｄ０および加算器ＡＤ４
を除いたフィルタ部は、第４の実施の形態に係るフィル
タと同様に、８タップ対称係数フィルタとして機能す
る。一方、ステータスカウンタ６１のカウント値の下位
１ビットが１のときには、セレクタＳ３は信号ｄ（６
Ｓ）を選択するので、遅延素子Ｄ５，Ｄ６は使用され
ず、フィルタ部は、７タップ対称係数フィルタとして機
能する。フィルタ部における２サイクル分のフィルタ演
算の結果は、遅延素子Ｄ０および加算器ＡＤ４によって
加算されて、フィルタの出力信号ａ（２）として出力さ
れるので、本実施の形態に係るフィルタは、１５タップ
対称係数フィルタとして機能する。なお、このフィルタ
では、ステータスカウンタ６１のカウント値の下位１ビ
ットが０のときに１５タップ対称係数フィルタとしての
フィルタ演算結果が得られ、ステータスカウンタ６１の
カウント値の下位１ビットが１のときには意味のない結
果が得られる。

【０１７６】以下、本実施の形態に係るフィルタの動作
を具体的に説明する。まず、ステータスカウンタ６１の
カウント値が（２ｎ＋７）のときについて説明する。こ
のとき、入力信号はＸ（２ｎ＋７）で、これが遅延素子
Ｄ１２，加算器ＡＤ０の入力信号ｄ（12）となる。信号
は、各遅延素子により１サイクルずつ遅延され、遅延素
子Ｄ10，加算器ＡＤ１の入力信号ｄ（10）はＸ（２ｎ＋
５）となり、同様に遅延素子Ｄ８，加算器ＡＤ２の入力
信号ｄ（８）はＸ（２ｎ＋３）、遅延素子Ｄ６Ａ，加算
器ＡＤ５の入力信号ｄ（６Ａ）はＸ（２ｎ＋１）とな
る。このとき、ステータスカウンタ６１のカウント値の
下位１ビットが１であるので、セレクタＳ５は信号
“０”を選択し、加算器ＡＤ５の入力信号ｄ（６）とす
る。信号ｄ（６Ｓ）はＸ（２ｎ−１）、信号ｄ（４Ｓ）
はＸ（２ｎ−３）となるが、ステータスカウンタ６１の
下位１ビットが１であるので、セレクタＳ３は信号ｄ
（６Ｓ）を選択し、遅延素子Ｄ４，加算器ＡＤ２に対し
てＸ（２ｎ−１）を出力する。以下、遅延素子Ｄ４〜Ｄ
１に従って、遅延素子Ｄ２，加算器ＡＤ１の入力信号ｄ
（２）はＸ（２ｎ−３）、加算器ＡＤ０の入力信号ｄ
（０）はＸ（２ｎ−５）となる。

【０１７７】また、ステータスカウンタ６１のカウント
値の下位１ビットが１であるので、乗算器ＭＰ０，ＭＰ
１，ＭＰ２，ＭＰ３の係数は、それぞれ表５より、ＣＣ
（１）＝ＣＣ（13），ＣＣ（３）＝ＣＣ（11），ＣＣ
（５）＝ＣＣ（９），ＣＣ（７）となる。よって、加算
器ＡＤ３の出力信号ａ（０）は、次式のようになる。

【０１７８】ａ（０）＝ＣＣ (１) ×｛Ｘ (２ｎ−５)
＋Ｘ (２ｎ＋７) ｝＋ＣＣ (３) ×｛Ｘ (２ｎ−３) ＋
Ｘ (２ｎ＋５) ｝＋ＣＣ (５) ×｛Ｘ (２ｎ−１) ＋Ｘ
(２ｎ＋３) ｝＋ＣＣ (７) ×Ｘ (２ｎ＋１)

【０１７９】同様に、ステータスカウンタが (２ｎ＋
８) のときについて説明する。このとき、入力信号はＸ
(２ｎ＋８) で、これが遅延素子Ｄ12，加算器ＡＤ０の
入力信号ｄ（12）となる。信号は、各遅延素子により１
サイクルずつ遅延され、遅延素子Ｄ10，加算器ＡＤ１の
入力信号ｄ（10）はＸ（２ｎ＋６）となり、同様に遅延
素子Ｄ８，加算器ＡＤ２の入力信号ｄ（８）はＸ（２ｎ
＋４）、遅延素子Ｄ６Ａ，加算器ＡＤ５の入力信号ｄ
（６Ａ）はＸ（２ｎ＋２）となる。ステータスカウンタ
６１のカウント値の下位１ビットが１であるので、セレ
クタＳ５は信号ｄ（６Ｓ）を選択し、結果として加算器
ＡＤ５の入力はＸ（２ｎ）となる。信号ｄ（６Ｓ）はＸ
（２ｎ）、信号ｄ（４Ｓ）はＸ（２ｎ−２）となるが、
ステータスカウンタ６１のカウント値の下位１ビットが
０であるので、セレクタＳ３は信号ｄ（４Ｓ）を選択
し、遅延素子Ｄ４，加算器ＡＤ２に対してＸ（２ｎ−
２）を出力する。以下、遅延素子Ｄ４〜Ｄ１に従って、
遅延素子Ｄ２，加算器ＡＤ１の入力信号ｄ（２）はＸ
（２ｎ−４）、加算器ＡＤ０の入力信号ｄ（０）はＸ
（２ｎ−６）となる。

【０１８０】また、ステータスカウンタ６１の下位１ビ
ットが０であるので、乗算器ＭＰ０，ＭＰ１，ＭＰ２，
ＭＰ３の係数は、それぞれ表５より、ＣＣ（０）＝ＣＣ
（14），ＣＣ（２）＝ＣＣ（12），ＣＣ（４）＝ＣＣ
（10），ＣＣ（６）＝ＣＣ（８）となる。よって、加算
器ＡＤ３の出力信号ａ（０）は、次式のようになる。

【０１８１】ａ（０）＝ＣＣ (０) ×｛Ｘ (２ｎ−６)
＋Ｘ (２ｎ＋８) ｝＋ＣＣ (２) ×｛Ｘ (２ｎ−４) ＋
Ｘ (２ｎ＋６) ｝＋ＣＣ (４) ×｛Ｘ (２ｎ−２) ＋Ｘ
(２ｎ＋４) ｝＋ＣＣ (６) ×｛Ｘ (２ｎ) ＋Ｘ (２ｎ
＋２) ｝

【０１８２】一方、加算器ＡＤ３の出力信号ａ（０）
は、遅延素子Ｄ０によって１サイクル分遅延される。ま
た、加算器ＡＤ４は、加算器ＡＤ３の出力信号ａ（０）
と遅延素子Ｄ０の出力信号ａ（１）とを加算し、フィル
タの出力信号ａ（２）を出力する。

【０１８３】いま、ステータスカウンタ６１のカウント
値が（２ｎ＋８）のときについて考えると、加算器ＡＤ
３の出力は、上式のようになる。このとき、遅延素子Ｄ
０の出力信号ａ（１）は、ステータスカウンタ６１のカ
ウント値が（２ｎ＋７）のときの加算器ＡＤ３の出力と
同じであり、次式のようになる。

【０１８４】ＣＣ (１) ×｛Ｘ (２ｎ−５) ＋Ｘ (２ｎ
＋７) ｝＋ＣＣ (３) ×｛Ｘ (２ｎ−３) ＋Ｘ (２ｎ＋
５) ｝＋ＣＣ (５) ×｛Ｘ (２ｎ−１) ＋Ｘ (２ｎ＋
３) ｝＋ＣＣ (７) ×Ｘ (２ｎ＋１)

【０１８５】よって、ステータスカウンタ６１のカウン
ト値が (２ｎ＋８) のときの加算器ＡＤ４の出力信号ａ
（２）は、次式のようになる。

【０１８６】ａ（２）＝ＣＣ (０) ×｛Ｘ (２ｎ−６)
＋Ｘ (２ｎ＋８) ｝＋ＣＣ (１) ×｛Ｘ (２ｎ−５) ＋
Ｘ (２ｎ＋７) ｝＋ＣＣ (２) ×｛Ｘ (２ｎ−４) ＋Ｘ
(２ｎ＋６) ｝＋ＣＣ (３) ×｛Ｘ (２ｎ−３) ＋Ｘ
(２ｎ＋５) ｝＋ＣＣ (４) ×｛Ｘ (２ｎ−２) ＋Ｘ
(２ｎ＋４) ｝＋ＣＣ (５) ×｛Ｘ (２ｎ−１) ＋Ｘ
(２ｎ＋３) ｝＋ＣＣ (６) ×｛Ｘ (２ｎ) ＋Ｘ (２ｎ
＋２) ）＋ＣＣ (７) ×Ｘ (２ｎ＋１)

【０１８７】この式は、１５タップ対称係数フィルタの
演算式である。このように、本実施の形態に係るフィル
タでは、ステータスカウンタ６１のカウント値の下位１
ビットが０のときに、１５タップ対称係数フィルタの演
算出力が得られる。ちなみに、ステータスカウンタ６１
のカウント値の下位１ビットが１のときは、意味のない
結果が得られる。このように、本実施の形態に係るフィ
ルタは、２サイクル周期で１５タップ対称係数フィルタ
の演算出力が得られるので、入力信号に対してフィルタ
リングと２：１ダウンサンプリングとを行っていること
になる。

【０１８８】以上説明したように本実施の形態に係るフ
ィルタによれば、４個の乗算器ＡＤ０〜ＡＤ３を用いて
１５タップ対称係数２：１ダウンサンプリングフィルタ
を構成でき、入力信号に対してフィルタリングとダウン
サンプリングとを行う場合の回路規模および信号の遅延
量を小さくすることができる。本実施の形態におけるそ
の他の構成および動作は第４の実施の形態と同様であ
る。

【０１８９】なお、本発明は上記各実施の形態に限定さ
れず、例えば、各実施の形態では４個の乗算器を使用し
たが、本発明は、乗算器の数は４個に限らず、それより
も少ない場合、多い場合のいずれにも適用することがで
きる。

【０１９０】また、第１，第２，第４および第５の各実
施の形態では、被フィルタリング信号を、４：２：２デ
ィジタルコンポーネント信号としたが、本発明は、これ
以外の、複数種類の信号が時間多重されてなる信号にも
適用することができる。４：２：２ディジタルコンポー
ネント信号は、大きく分けて輝度信号と色差信号の２種
類の信号が時間多重された信号であるので、第１，第
２，第４および第５の各実施の形態では、各タップ間の
遅延量を２サイクル分としたが、被フィルタリング信号
がＮ種類の信号が時間多重されてなる信号の場合には、
各タップ間の遅延量をＮサイクル分とすれば良い。

【０１９１】また、第３および第６の各実施の形態で
は、被フィルタリング信号を２：１ダウンサンプリング
する例を挙げたが、ｎを３以上の整数としてｎ：１ダウ
ンサンプリングするようにフィルタを構成しても良い。
この場合には、各タップ間の遅延量をｎサイクル分と
し、各サイクル毎に乗算器の係数を切り換え、ｎサイク
ル分の出力を足し合わせて出力するようにすれば良い。

【０１９２】また、上記各実施の形態では、入力信号お
よび入力信号を所定時間ずつ遅延した複数の信号に対し
て乗算器で所定の係数を乗算し、各乗算器の出力を加算
器で加算してフィルタの出力とするように構成したが、
フィルタの演算式が同じになれば他の構成でも良い。例
えば、信号を所定時間ずつ遅延する遅延素子と加算器と
をこの順番で交互に縦続接続し、入力信号を複数の乗算
器に入力し、一つの乗算器の出力を初段の遅延素子に入
力すると共に、他の乗算器の出力をそれぞれ別個の加算
器に入力し、最終段の加算器の出力をフィルタと出力と
するように構成しても良い。

【０１９３】また、各実施の形態では対称係数フィルタ
の例を挙げたが、本発明は非対称係数のフィルタにも適
用することができる。また、各実施の形態ではＦＩＲ
（有限インパルス応答）フィルタの例を挙げたが、本発
明はＩＩＲ（無限インパルス応答）フィルタにも適用す
ることができる。

【０１９４】

【発明の効果】以上説明したように請求項１ないし４の
いずれかに記載のディジタルフィルタによれば、遅延手
段が、被フィルタリング信号中における同種類の信号の
繰り返し周期だけ、信号を遅延させるようにしたので、
遅延手段の入力信号と出力信号は共に被フィルタリング
信号中における同種類の信号となり、被フィルタリング
信号中の複数種類の信号を、それぞれ独立に、時系列的
にフィルタリングすることが可能となり、その結果、複
数種類の信号が時間多重されてなる被フィルタリング信
号に対して、入出力段でフォーマット変換を行うことな
くフィルタリングを行うことができ、回路規模および信
号の遅延量を小さくすることができるという効果を奏す
る。

【０１９５】また、請求項２記載のディジタルフィルタ
によれば、乗算手段における係数を、乗算手段に入力さ
れる信号の種類に応じて切り換える係数切り換え手段を
備えたので、請求項１記載のディジタルフィルタの効果
に加え、被フィルタリング信号中の各種類の信号に対し
て、それぞれ異なるフィルタ特性に設定することができ
るという効果を奏する。

【０１９６】また、請求項４記載のディジタルフィルタ
によれば、被フィルタリング信号中における各種類の信
号についてそれぞれ両端のデータを保持する保持手段
と、被フィルタリング信号の両端部分のフィルタリング
時に、被フィルタリング信号に基づかないデータを保持
手段によって保持されたデータに置き換える置換手段と
を備えたので、請求項１記載のディジタルフィルタの効
果に加え、被フィルタリング信号の両端部分のフィルタ
リング時にリンギング等が生じないようにする端点処理
が可能となるという効果を奏する。

【０１９７】また、請求項５記載のディジタルフィルタ
によれば、フィルタ部において各サイクル毎に乗算手段
における係数を所定の値に設定して、被フィルタリング
信号に対してフィルタリングを行い、出力手段によって
フィルタ部のｎサイクル分の出力を足し合わせて出力す
るようにしたので、被フィルタリング信号に対してフィ
ルタリングを行いながらダウンサンプリングを行うこと
が可能となり、被フィルタリング信号に対してフィルタ
リングとダウンサンプリングとを行う場合の回路規模お
よび信号の遅延量を小さくすることができるという効果
を奏する。

【０１９８】また、請求項６記載のディジタルフィルタ
によれば、フィルタ部において各サイクル毎に使用する
遅延手段の数を切り換えると共に各乗算手段における係
数を所定の値に設定して、被フィルタリング信号に対し
てフィルタリングを行い、出力手段によってフィルタ部
のｎサイクル分の出力を足し合わせて出力するようにし
たので、被フィルタリング信号に対してフィルタリング
を行いながらダウンサンプリングを行うことが可能とな
り、被フィルタリング信号に対してフィルタリングとダ
ウンサンプリングとを行う場合の回路規模および信号の
遅延量を小さくすることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るフィルタの構
成を示すブロック図である。

【図２】本発明の第１の実施の形態に係るフィルタの動
作を説明するための説明図である。

【図３】本発明の第１の実施の形態に係るフィルタが適
用されるシステムの一例を示すブロック図である。

【図４】本発明の第２の実施の形態に係るフィルタの構
成を示すブロック図である。

【図５】本発明の第２の実施の形態に係るフィルタにお
ける入力信号の先頭部分に対する端点処理を説明するた
めの説明図である。

【図６】本発明の第２の実施の形態に係るフィルタにお
ける入力信号の終端部分に対する端点処理を説明するた
めの説明図である。

【図７】本発明の第３の実施の形態に係るフィルタの構
成を示すブロック図である。

【図８】本発明の第３の実施の形態に係るフィルタの動
作を説明するための説明図である。

【図９】本発明の第４の実施の形態に係るフィルタの構
成を示すブロック図である。

【図１０】本発明の第４の実施の形態に係るフィルタの
動作を説明するための説明図である。

【図１１】本発明の第５の実施の形態に係るフィルタの
構成を示すブロック図である。

【図１２】本発明の第５の実施の形態に係るフィルタに
おける入力信号の先頭部分に対する端点処理を説明する
ための説明図である。

【図１３】本発明の第５の実施の形態に係るフィルタに
おける入力信号の終端部分に対する端点処理を説明する
ための説明図である。

【図１４】本発明の第６の実施の形態に係るフィルタの
構成を示すブロック図である。

【図１５】本発明の第６の実施の形態に係るフィルタの
動作を説明するための説明図である。

【図１６】対称係数フィルタの構成の一例を示すブロッ
ク図である。

【図１７】対称係数フィルタの構成の他の例を示すブロ
ック図である。

【図１８】フィルタの入出力段でフォーマット変換を行
うシステムの構成を示すブロック図である。

【図１９】図１８に示したシステムの動作を説明するた
めの説明図である。

【符号の説明】

Ｄ１〜Ｄ12…遅延素子、ＡＤ０〜ＡＤ３…加算器、ＭＰ
０〜ＭＰ３…乗算器、１０…タイミング発生部、１１…
ステータスカウンタ、１２…係数選択部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも、信号を所定の遅延時間だけ
   遅延させる１以上の遅延手段と、信号に対して所定の係
   数を乗算する１以上の乗算手段とを含み、これらを用い
   て被フィルタリング信号に対して所定の演算を行ってフ
   ィルタリングを行うディジタルフィルタにおいて、 前記被フィルタリング信号は、複数種類の信号が時間多
   重されてなる信号であり、 前記遅延手段は、前記被フィルタリング信号中における
   同種類の信号の繰り返し周期だけ、信号を遅延させるこ
   とを特徴とするディジタルフィルタ。
2. 【請求項２】 前記乗算手段における係数を、乗算手段
   に入力される信号の種類に応じて切り換える係数切り換
   え手段を備えたことを特徴とする請求項１記載のディジ
   タルフィルタ。
3. 【請求項３】 前記被フィルタリング信号は、４：２：
   ２ディジタルコンポーネント信号であることを特徴とす
   る請求項１記載のディジタルフィルタ。
4. 【請求項４】 前記被フィルタリング信号中における各
   種類の信号についてそれぞれ両端のデータを保持する保
   持手段と、被フィルタリング信号の両端部分のフィルタ
   リング時に、被フィルタリング信号に基づかないデータ
   を前記保持手段によって保持されたデータに置き換える
   置換手段とを備えたことを特徴とする請求項１記載のデ
   ィジタルフィルタ。
5. 【請求項５】 所望のサンプリング周波数の２以上の整
   数ｎ倍のサンプリング周波数の被フィルタリング信号に
   対してフィルタリングを行うディジタルフィルタであっ
   て、 少なくとも、信号をｎサイクル分だけ遅延させる１以上
   の遅延手段と信号に対して所定の係数を乗算する１以上
   の乗算手段とを含み、各サイクル毎に前記乗算手段にお
   ける係数を所定の値に設定して、前記被フィルタリング
   信号に対してフィルタリングを行うフィルタ部と、 このフィルタ部のｎサイクル分の出力を足し合わせて出
   力する出力手段とを備えたことを特徴とするディジタル
   フィルタ。
6. 【請求項６】 所望のサンプリング周波数の２以上の整
   数ｎ倍のサンプリング周波数の被フィルタリング信号に
   対してフィルタリングを行うディジタルフィルタであっ
   て、 少なくとも、信号をｎサイクル分だけ遅延させる縦続接
   続された複数の遅延手段とそれぞれ信号に対して所定の
   係数を乗算する複数の乗算手段とを含み、各サイクル毎
   に使用する遅延手段の数を切り換えると共に各乗算手段
   における係数を所定の値に設定して、前記被フィルタリ
   ング信号に対してフィルタリングを行うフィルタ部と、 このフィルタ部のｎサイクル分の出力を足し合わせて出
   力する出力手段とを備えたことを特徴とするディジタル
   フィルタ。