JP2002026691A - ポリフェーズフィルタ及び複素信号再生装置 - Google Patents
ポリフェーズフィルタ及び複素信号再生装置Info
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- H03H17/0277—Polyphase filters comprising recursive filters
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- H03H2218/04—In-phase and quadrature [I/Q] signals
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- Mathematical Physics (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【課題】 処理可能な中間周波数の数を増加させ、複素
信号再生処理の前段に設けられるアナログ／デジタル変
換器のサンプリング周波数をより柔軟に選択できるよう
にする。 【解決手段】 入力信号（ｔ（ｋ））をフィルタリング
するｘ・Ｎ次のＮ分岐全域通過フィルタを備え、遅延量
１を有する遅延器と、少なくとも１つの乗算器とを有す
るｘ次全域通過フィルタの遅延器を遅延量Ｎを有する遅
延器に置換した構造を有し、入力信号（ｔ（ｋ））のサ
ンプリングレートをｆｓとして、サンプリングレートｆ
ｓ’＝ｆｓ／Ｎを有する。
信号再生処理の前段に設けられるアナログ／デジタル変
換器のサンプリング周波数をより柔軟に選択できるよう
にする。 【解決手段】 入力信号（ｔ（ｋ））をフィルタリング
するｘ・Ｎ次のＮ分岐全域通過フィルタを備え、遅延量
１を有する遅延器と、少なくとも１つの乗算器とを有す
るｘ次全域通過フィルタの遅延器を遅延量Ｎを有する遅
延器に置換した構造を有し、入力信号（ｔ（ｋ））のサ
ンプリングレートをｆｓとして、サンプリングレートｆ
ｓ’＝ｆｓ／Ｎを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、複素ベースバンド
信号を再生する複素信号再生装置及び複素ベースバンド
信号の再生及びその他の目的で使用することができるポ
リフェーズフィルタに関する。
信号を再生する複素信号再生装置及び複素ベースバンド
信号の再生及びその他の目的で使用することができるポ
リフェーズフィルタに関する。
【０００２】
【従来の技術】ドイツ特許公開公報ＤＥ４３３２７３５
Ａ１「デジタル複素ベースバンド信号再生方法（Verfah
ren zur digitalen Erzeugung eines komplexen Basisb
andsignals）」には、ポリフェーズフィルタ（polyphas
e-filter）を利用して複素ベースバンド信号を再生する
ためのアルゴリズムが開示されている。さらに、この出
願には、全域通過フィルタ（allpass filters）として
実現されるポリフェーズフィルタの分岐フィルタ（bran
ch filters）も説明されている。
Ａ１「デジタル複素ベースバンド信号再生方法（Verfah
ren zur digitalen Erzeugung eines komplexen Basisb
andsignals）」には、ポリフェーズフィルタ（polyphas
e-filter）を利用して複素ベースバンド信号を再生する
ためのアルゴリズムが開示されている。さらに、この出
願には、全域通過フィルタ（allpass filters）として
実現されるポリフェーズフィルタの分岐フィルタ（bran
ch filters）も説明されている。
【０００３】また、トルステン・レイケル（Torsten Le
ickel）から発行されたＩＳＢＮ ３−８２６５−０３６
６−Ｘに記載されたシェイカー（Shaker）による論文
「離散フィルタバンクの設計及び実現（Entwurf und Re
alisierung diskreter Filterbanke）」には、全域通過
分岐フィルタ（allpass branch filter）を用いたポリ
フェーズフィルタの設計法が説明されている。
ickel）から発行されたＩＳＢＮ ３−８２６５−０３６
６−Ｘに記載されたシェイカー（Shaker）による論文
「離散フィルタバンクの設計及び実現（Entwurf und Re
alisierung diskreter Filterbanke）」には、全域通過
分岐フィルタ（allpass branch filter）を用いたポリ
フェーズフィルタの設計法が説明されている。
【０００４】この場合、ポリフェーズフィルタへの入力
信号は、Ｎ個の異なる全域通過フィルタに供給（multip
lex）される。ここで、全域通過フィルタの数Ｎは、ポ
リフェーズフィルタの間引き因子（decimation facto
r）とされる。この設計法では、ポリフェーズフィルタ
の製造コストが高くなる。さらに、この設計法では、中
間周波数（IF-frequency：以下、ＩＦ周波数という。）
は、フィルタ入力信号のサンプリングレートをＦとし、
Ｌを（−Ｎ−１）／２〜（Ｎ−１）／２の自然定数（na
tural constant）とし、ｍを自然定数として、ＦＩＦ＝
ｍ＊Ｆ＋Ｌ＊Ｆ／Ｎから選択しなくてはならないため、
ＩＦ周波数の範囲が制限されてしまう。
信号は、Ｎ個の異なる全域通過フィルタに供給（multip
lex）される。ここで、全域通過フィルタの数Ｎは、ポ
リフェーズフィルタの間引き因子（decimation facto
r）とされる。この設計法では、ポリフェーズフィルタ
の製造コストが高くなる。さらに、この設計法では、中
間周波数（IF-frequency：以下、ＩＦ周波数という。）
は、フィルタ入力信号のサンプリングレートをＦとし、
Ｌを（−Ｎ−１）／２〜（Ｎ−１）／２の自然定数（na
tural constant）とし、ｍを自然定数として、ＦＩＦ＝
ｍ＊Ｆ＋Ｌ＊Ｆ／Ｎから選択しなくてはならないため、
ＩＦ周波数の範囲が制限されてしまう。
【０００５】さらに、欧州特許公開公報ＥＰ０５９７２
５５Ａ１号「デジタル信号処理によるデジタルラジオ放
送の受信機（Empfanger fur ein digitales Rundfunksl
gnalmit digitaler Signalverarbeltung）」には、複素
ベースバンド信号（以下、ＩＱ信号という。）を効率的
に再生するためのアルゴリズムが開示されている。ここ
では、デジタル信号処理を最適化するために、切換可能
な全域通過フィルタが使用されている。しかしながら、
この実現方法は、隣接チャンネル抑圧（neighbour chan
nel suppression）／ノイズシェーピング（noise shapi
ng）を行うことができず、また、ＦをＩＱフィルタの入
力サンプリングレートとし、ｍを自然定数として、ＩＦ
周波数は、ＦＩＦ＝ｍ＊Ｆ±Ｆ／４から選択しなくては
ならないという制約がある。
５５Ａ１号「デジタル信号処理によるデジタルラジオ放
送の受信機（Empfanger fur ein digitales Rundfunksl
gnalmit digitaler Signalverarbeltung）」には、複素
ベースバンド信号（以下、ＩＱ信号という。）を効率的
に再生するためのアルゴリズムが開示されている。ここ
では、デジタル信号処理を最適化するために、切換可能
な全域通過フィルタが使用されている。しかしながら、
この実現方法は、隣接チャンネル抑圧（neighbour chan
nel suppression）／ノイズシェーピング（noise shapi
ng）を行うことができず、また、ＦをＩＱフィルタの入
力サンプリングレートとし、ｍを自然定数として、ＩＦ
周波数は、ＦＩＦ＝ｍ＊Ｆ±Ｆ／４から選択しなくては
ならないという制約がある。
【０００６】
【発明が解決しようとする課題】このように、上述のＩ
Ｑ信号再生方法は、使用できるＩＦ周波数と、ＩＦ周波
数信号を後続のデジタルベースバンド信号処理に適した
信号に変換するアナログ／デジタル変換器における可能
なサンプリング周波数が厳しく制限されている。これ
は、再生される出力周波数が所定の規格に基づいて固定
されており、ＩＱ信号再生装置の入力周波数（すなわ
ち、ＩＦ周波数）は、使用されるＩＱフィルタ及び必要
とされる出力周波数に強く依存しているためである。
Ｑ信号再生方法は、使用できるＩＦ周波数と、ＩＦ周波
数信号を後続のデジタルベースバンド信号処理に適した
信号に変換するアナログ／デジタル変換器における可能
なサンプリング周波数が厳しく制限されている。これ
は、再生される出力周波数が所定の規格に基づいて固定
されており、ＩＱ信号再生装置の入力周波数（すなわ
ち、ＩＦ周波数）は、使用されるＩＱフィルタ及び必要
とされる出力周波数に強く依存しているためである。
【０００７】したがって、本発明は上述の課題に鑑みて
なされたものであり、処理可能な中間周波数の数を増加
させ、すなわち、複素ベースバンド信号の再生処理の前
段に設けられるアナログ／デジタル変換器のサンプリン
グ周波数をより柔軟に選択できる複素ベースバンド信号
再生装置及びこの複素ベースバンド信号再生装置に使用
できるポリフェーズフィルタを提供することを目的とす
る。
なされたものであり、処理可能な中間周波数の数を増加
させ、すなわち、複素ベースバンド信号の再生処理の前
段に設けられるアナログ／デジタル変換器のサンプリン
グ周波数をより柔軟に選択できる複素ベースバンド信号
再生装置及びこの複素ベースバンド信号再生装置に使用
できるポリフェーズフィルタを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係るポリフェーズフィルタは、入力信号
（ｔ（ｋ））をフィルタリングするｘ・Ｎ次のＮ分岐全
域通過フィルタを備えるポリフェーズフィルタにおい
て、遅延量１を有する遅延器と、少なくとも１つの乗算
器とを有するｘ次全域通過フィルタの遅延器を遅延量Ｎ
を有する遅延器に置換した構造を有し、入力信号（ｔ
（ｋ））のサンプリングレートをｆｓとして、サンプリ
ングレートｆｓ’＝ｆｓ／Ｎを有する。
めに、本発明に係るポリフェーズフィルタは、入力信号
（ｔ（ｋ））をフィルタリングするｘ・Ｎ次のＮ分岐全
域通過フィルタを備えるポリフェーズフィルタにおい
て、遅延量１を有する遅延器と、少なくとも１つの乗算
器とを有するｘ次全域通過フィルタの遅延器を遅延量Ｎ
を有する遅延器に置換した構造を有し、入力信号（ｔ
（ｋ））のサンプリングレートをｆｓとして、サンプリ
ングレートｆｓ’＝ｆｓ／Ｎを有する。
【０００９】本発明に係るポリフェーズフィルタは、数
少ない加算器及び乗算器により実現できるため、製造コ
ストが安い。好ましい実施の形態では、必要な乗算器
は、少なくとも１つのシフトレジスタと、少なくとも１
つの加算器と、少なくとも１つの減算器とから構成され
るため、さらに製造コストを低減することができる。
少ない加算器及び乗算器により実現できるため、製造コ
ストが安い。好ましい実施の形態では、必要な乗算器
は、少なくとも１つのシフトレジスタと、少なくとも１
つの加算器と、少なくとも１つの減算器とから構成され
るため、さらに製造コストを低減することができる。
【００１０】さらに、多重技術を用いることにより、異
なる数の分岐フィルタを容易に適用でき、したがって異
なる中間周波数を容易に実現できる。
なる数の分岐フィルタを容易に適用でき、したがって異
なる中間周波数を容易に実現できる。
【００１１】さらに、上述の目的を達成するために、本
発明に係る複素信号再生装置は、サンプリングされた帯
域制限入力信号ｓ（ｋ）に信号Ａ（ｋ）＝（−１）
ｆｌｏｏ ｒ（ｋ／Ｎ）を乗算し、入力信号ｔ（ｋ）とし
てｘ・Ｎ次のＮ分岐全域通過フィルタを備える。
発明に係る複素信号再生装置は、サンプリングされた帯
域制限入力信号ｓ（ｋ）に信号Ａ（ｋ）＝（−１）
ｆｌｏｏ ｒ（ｋ／Ｎ）を乗算し、入力信号ｔ（ｋ）とし
てｘ・Ｎ次のＮ分岐全域通過フィルタを備える。
【００１２】本発明に係る複素信号再生装置は、信号の
対称性（signal symmetries）を効率的に用いて、この
複素信号再生装置内のｘ・Ｎ次のＮ分岐全域通過フィル
タを有するポリフェーズフィルタ用の可能な中間周波数
のダブリング（doubling）を容易に行うことができる。
対称性（signal symmetries）を効率的に用いて、この
複素信号再生装置内のｘ・Ｎ次のＮ分岐全域通過フィル
タを有するポリフェーズフィルタ用の可能な中間周波数
のダブリング（doubling）を容易に行うことができる。
【００１３】本発明に係る複素信号再生装置は、好まし
くは、本発明に係るポリフェーズフィルタを備える。本
発明に係るポリフェーズフィルタは、容易にノイズシェ
ーピング（noise shaping）を行い、隣接チャンネルを
抑圧することができ、アナログ／デジタル変換器の分解
能を効率的に向上させながら、アナログ／デジタル変換
器の前段の高価なアナログフィルタを、性能の劣る安価
なアナログフィルタに置き換えることができる。
くは、本発明に係るポリフェーズフィルタを備える。本
発明に係るポリフェーズフィルタは、容易にノイズシェ
ーピング（noise shaping）を行い、隣接チャンネルを
抑圧することができ、アナログ／デジタル変換器の分解
能を効率的に向上させながら、アナログ／デジタル変換
器の前段の高価なアナログフィルタを、性能の劣る安価
なアナログフィルタに置き換えることができる。
【００１４】本発明は、従来の全域通過フィルタの構造
を利用及び修正し、Ｎ・ｘ次ポリフェーズフィルタを実
現する。
を利用及び修正し、Ｎ・ｘ次ポリフェーズフィルタを実
現する。
【００１５】
【発明の実施の形態】以下、本発明に係るポリフェーズ
フィルタ（polyphase filter）及び複素信号再生装置に
ついて、図面を参照して、詳細に説明する。
フィルタ（polyphase filter）及び複素信号再生装置に
ついて、図面を参照して、詳細に説明する。
【００１６】まず、本発明に係るポリフェーズフィルタ
の第１の具体例について、図１及び図２を用いて説明す
る。
の第１の具体例について、図１及び図２を用いて説明す
る。
【００１７】図２（Ｂ）は、従来から知られている１次
全域通過フィルタ（allpass filterof order 1）の構
成を示すブロック図であり、この１次全域通過フィルタ
は、２つの遅延器１０１，１０２と、加算器１０３と、
減算器１０４と、乗算器１０５とを備える。遅延器１０
１，１０２は、いずれも遅延量Ｔを有し、乗算器１０５
は、乗数αを有する。この１次全域通過フィルタに入力
される入力信号ｔ（ｋ）は、遅延器１０１に供給される
とともに、減算器１０４に被減数として供給される。遅
延器１０１から出力される遅延された入力信号は、この
１次全域通過フィルタの出力信号ｕ（ｋ）を再生及び出
力する加算器１０３に第１の被加数として供給される。
出力信号ｕ（ｋ）は、出力側の遅延器１０２に供給さ
れ、遅延器１０２の出力信号は、減算器１０４に減数と
して供給される。この減算器１０４において算出された
差は、乗算器１０５に供給されて乗数αが乗算され、こ
れにより得られた積は、加算器１０３に第２の被加数と
して供給される。加算器１０３は、第１及び第２の被加
数を加算し、これにより出力信号ｕ（ｋ）を再生する。
全域通過フィルタ（allpass filterof order 1）の構
成を示すブロック図であり、この１次全域通過フィルタ
は、２つの遅延器１０１，１０２と、加算器１０３と、
減算器１０４と、乗算器１０５とを備える。遅延器１０
１，１０２は、いずれも遅延量Ｔを有し、乗算器１０５
は、乗数αを有する。この１次全域通過フィルタに入力
される入力信号ｔ（ｋ）は、遅延器１０１に供給される
とともに、減算器１０４に被減数として供給される。遅
延器１０１から出力される遅延された入力信号は、この
１次全域通過フィルタの出力信号ｕ（ｋ）を再生及び出
力する加算器１０３に第１の被加数として供給される。
出力信号ｕ（ｋ）は、出力側の遅延器１０２に供給さ
れ、遅延器１０２の出力信号は、減算器１０４に減数と
して供給される。この減算器１０４において算出された
差は、乗算器１０５に供給されて乗数αが乗算され、こ
れにより得られた積は、加算器１０３に第２の被加数と
して供給される。加算器１０３は、第１及び第２の被加
数を加算し、これにより出力信号ｕ（ｋ）を再生する。
【００１８】式１は、例えば、エヌ・ジェイ・フリージ
（N. J. FIiege）によるＩＳＢＮ０−４７１−９３９７
６−５「マルチレートデジタル信号処理：マルチレート
システム、フィルタバンク、ウェーブレット（Multirat
e digital signal processing: multirate systems, fi
lterbanks. wavelets）」に記載されているポリフェー
ズ低域通過フィルタ（polyphase lowpass filter）の伝
達関数を示す。
（N. J. FIiege）によるＩＳＢＮ０−４７１−９３９７
６−５「マルチレートデジタル信号処理：マルチレート
システム、フィルタバンク、ウェーブレット（Multirat
e digital signal processing: multirate systems, fi
lterbanks. wavelets）」に記載されているポリフェー
ズ低域通過フィルタ（polyphase lowpass filter）の伝
達関数を示す。
【００１９】
【数１】
【００２０】ここで、
【００２１】
【数２】
【００２２】
【数３】
【００２３】
【数４】
【００２４】である。
【００２５】ドイツ特許公開公報ＤＥ４３３２７３５Ａ
１又は１９８６年３月に発行された回路及びシステムに
関するＩＥＥＥトランザクション（IEEE Transactions
on Circuits and Systems）第ＣＡＳ３３巻第３号に記
載されているダブリュー・ドリューズ（W. Drews）及び
エル・ガルシ（L. Garrsi）による、「全域通過セクシ
ョンを用いたポリフェーズフィルタの新たな設計法（A
new design method for polyphase filters using allp
ass sections）」に開示されているように、全域通過フ
ィルタ（allpass filter）として、分岐フィルタ（bran
ch filter）を選択することができる。この種の全域通
過フィルタである図２（Ｂ）に示す１次全域通過フィル
タ（allpass filter of order 1）の伝達関数を式２に
示す。
１又は１９８６年３月に発行された回路及びシステムに
関するＩＥＥＥトランザクション（IEEE Transactions
on Circuits and Systems）第ＣＡＳ３３巻第３号に記
載されているダブリュー・ドリューズ（W. Drews）及び
エル・ガルシ（L. Garrsi）による、「全域通過セクシ
ョンを用いたポリフェーズフィルタの新たな設計法（A
new design method for polyphase filters using allp
ass sections）」に開示されているように、全域通過フ
ィルタ（allpass filter）として、分岐フィルタ（bran
ch filter）を選択することができる。この種の全域通
過フィルタである図２（Ｂ）に示す１次全域通過フィル
タ（allpass filter of order 1）の伝達関数を式２に
示す。
【００２６】
【数５】
【００２７】式１と式２から、１つの係数を有するポリ
フェーズフィルタの分岐全域通過フィルタ（branch all
pass filter）の伝達関数が、式３に示すように得られ
る。
フェーズフィルタの分岐全域通過フィルタ（branch all
pass filter）の伝達関数が、式３に示すように得られ
る。
【００２８】
【数６】
【００２９】したがって、式１と式３から、ポリフェー
ズ低域通過フィルタの伝達関数が、式４に示すように得
られる。
ズ低域通過フィルタの伝達関数が、式４に示すように得
られる。
【００３０】
【数７】
【００３１】式４に示すような伝達関数を有するポリフ
ェーズ低域通過フィルタを実現するために、本発明に基
づき、ポリフェーズフィルタの入力信号ｔ（ｋ）のサン
プリングレートをｆｓとして、ｆｓ’＝ｆｓ／Ｎのサン
プリングレートを有するＮ個の分岐全域通過フィルタの
出力を時間的に多重化（time-multiplex）する。
ェーズ低域通過フィルタを実現するために、本発明に基
づき、ポリフェーズフィルタの入力信号ｔ（ｋ）のサン
プリングレートをｆｓとして、ｆｓ’＝ｆｓ／Ｎのサン
プリングレートを有するＮ個の分岐全域通過フィルタの
出力を時間的に多重化（time-multiplex）する。
【００３２】図２（Ａ）は、ｆｓ’＝ｆｓ／Ｎのサンプ
リングレートを有し、Ｎ次の時間的に多重化されたＮ個
の全域通過フィルタ（以下、単にＮ時間多重全域通過フ
ィルタ（N time-multiplexed allpass filters）とい
う。）の構造を示すブロック図であり、この図２（Ａ）
に示すＮ次全域通過フィルタと、図２（Ｂ）に示す１次
全域通過フィルタの違いは、遅延器の次数がＮであると
いう点と、ポリフェーズフィルタの出力におけるＮによ
るサンプリングレートの間引き（decimation）が分岐フ
ィルタの入力にシフトされているため、サンプリングレ
ートが低下されているという点である。
リングレートを有し、Ｎ次の時間的に多重化されたＮ個
の全域通過フィルタ（以下、単にＮ時間多重全域通過フ
ィルタ（N time-multiplexed allpass filters）とい
う。）の構造を示すブロック図であり、この図２（Ａ）
に示すＮ次全域通過フィルタと、図２（Ｂ）に示す１次
全域通過フィルタの違いは、遅延器の次数がＮであると
いう点と、ポリフェーズフィルタの出力におけるＮによ
るサンプリングレートの間引き（decimation）が分岐フ
ィルタの入力にシフトされているため、サンプリングレ
ートが低下されているという点である。
【００３３】Ｎ時間多重全域通過フィルタの各フィルタ
の伝達関数は、ｆｓ’＝ｆｓ／Ｎ及びΩ’＝２πｆ／ｆ
ｓ’として、式５に示す通りとなる。
の伝達関数は、ｆｓ’＝ｆｓ／Ｎ及びΩ’＝２πｆ／ｆ
ｓ’として、式５に示す通りとなる。
【００３４】
【数８】
【００３５】また、ｚ’＝ｅｊΩ’として、式５から式
６が導き出される。
６が導き出される。
【００３６】
【数９】
【００３７】式６から、Ｎ次のＮ時間多重全域通過フィ
ルタの伝達関数が、時間多重により生じる遅延を考慮す
ると、式７に示すように得られる。
ルタの伝達関数が、時間多重により生じる遅延を考慮す
ると、式７に示すように得られる。
【００３８】
【数１０】
【００３９】ここで、ｒ＝０，１，・・・，Ｎ−１であ
る。
る。
【００４０】さらに、好適な具体例において、Ｎ時間多
重全域通過フィルタの係数αは、式８に示すように、Ｎ
個の時間多重係数（time-multiplex coefficient）
α０，・・・αＮ−１に置き換えられる。
重全域通過フィルタの係数αは、式８に示すように、Ｎ
個の時間多重係数（time-multiplex coefficient）
α０，・・・αＮ−１に置き換えられる。
【００４１】
【数１１】
【００４２】本発明の第１の具体例であるポリフェーズ
フィルタは、サンプリングレートｆ ｓ’＝ｆｓ・Ｎを有
するＮ次のＮ時間多重全域通過フィルタを備え、Ｎ次の
Ｎ時間多重全域通過フィルタは、式９に示すような伝達
関数を有する。
フィルタは、サンプリングレートｆ ｓ’＝ｆｓ・Ｎを有
するＮ次のＮ時間多重全域通過フィルタを備え、Ｎ次の
Ｎ時間多重全域通過フィルタは、式９に示すような伝達
関数を有する。
【００４３】
【数１２】
【００４４】ここで、ｒ＝０，１，・・・，Ｎ−１であ
る。
る。
【００４５】図１は、本発明の第１の具体例として実現
されたこのポリフェーズフィルタ（あるいはポリフェー
ズ分岐フィルタ（polyphase branch filter）ともい
う。）の構成を示すブロック図である。このポリフェー
ズ分岐フィルタは、基本的には、図２（Ａ）に示すもの
と同様の構成を有しているが、乗算器は、上述のよう
に、Ｎ個の時間多重係数を有している。
されたこのポリフェーズフィルタ（あるいはポリフェー
ズ分岐フィルタ（polyphase branch filter）ともい
う。）の構成を示すブロック図である。このポリフェー
ズ分岐フィルタは、基本的には、図２（Ａ）に示すもの
と同様の構成を有しているが、乗算器は、上述のよう
に、Ｎ個の時間多重係数を有している。
【００４６】すなわち、本発明の第１の具体例として示
すポリフェーズフィルタは、図１に示すように、遅延量
ＮＴを有し、入力信号ｔ（ｋ）が供給される第１の遅延
器１と、第１の遅延器１の出力信号が第１の入力端子か
ら第１の被加数として供給される加算器３と、遅延量Ｎ
Ｔを有し、加算器１で生成された和が供給される第２の
遅延器２と、入力信号ｔ（ｋ）が第１の入力端子から被
減数として供給され、第２の遅延器２の出力信号が第２
の入力端子から減数として供給される減算器４と、減算
器４で算出された差が供給され、この差にそれぞれ所定
の乗数α（ｋ）を乗算し、得られる積を加算器３に第２
の入力端子から第２の被加数として供給する乗算器５と
を備える。加算器３により算出された和は、このポリフ
ェーズフィルタの出力信号ｕ（ｋ）として出力される。
すポリフェーズフィルタは、図１に示すように、遅延量
ＮＴを有し、入力信号ｔ（ｋ）が供給される第１の遅延
器１と、第１の遅延器１の出力信号が第１の入力端子か
ら第１の被加数として供給される加算器３と、遅延量Ｎ
Ｔを有し、加算器１で生成された和が供給される第２の
遅延器２と、入力信号ｔ（ｋ）が第１の入力端子から被
減数として供給され、第２の遅延器２の出力信号が第２
の入力端子から減数として供給される減算器４と、減算
器４で算出された差が供給され、この差にそれぞれ所定
の乗数α（ｋ）を乗算し、得られる積を加算器３に第２
の入力端子から第２の被加数として供給する乗算器５と
を備える。加算器３により算出された和は、このポリフ
ェーズフィルタの出力信号ｕ（ｋ）として出力される。
【００４７】ポリフェーズフィルタの全域通過分岐フィ
ルタ（allpass branch filter）の次数は、１次以上の
高次であってもよい。以下、図３及び図４を用いて、従
来の２次全域通過フィルタから２次分岐フィルタを有す
るポリフェーズ低域通過フィルタを構成する方法を本発
明の第２の具体例として説明する。
ルタ（allpass branch filter）の次数は、１次以上の
高次であってもよい。以下、図３及び図４を用いて、従
来の２次全域通過フィルタから２次分岐フィルタを有す
るポリフェーズ低域通過フィルタを構成する方法を本発
明の第２の具体例として説明する。
【００４８】図４は、従来の２次全域通過フィルタの構
成を示すブロック図である。図４に示す２次全域通過フ
ィルタの図２（Ｂ）に示す従来の全域通過フィルタとの
違いは、出力信号ｕ（ｋ）が第１の加算器１０３で算出
された和ではなく、第２のフィルタ段がこの出力信号ｕ
（ｋ）を生成するという点である。すなわち、出力信号
ｕ（ｋ）は、遅延器１０２の出力信号が第１の被加数と
して供給される別の加算器１０６において和信号として
生成される。この別の加算器１０６の第２の被加数は、
別の乗算器１０９において、加算器１０３で生成された
信号と遅延された出力信号ｕ（ｋ）との差を示す信号に
乗数χを乗算することにより得られる。この遅延された
出力信号ｕ（ｋ）は、第２の遅延器１０７において生成
される。
成を示すブロック図である。図４に示す２次全域通過フ
ィルタの図２（Ｂ）に示す従来の全域通過フィルタとの
違いは、出力信号ｕ（ｋ）が第１の加算器１０３で算出
された和ではなく、第２のフィルタ段がこの出力信号ｕ
（ｋ）を生成するという点である。すなわち、出力信号
ｕ（ｋ）は、遅延器１０２の出力信号が第１の被加数と
して供給される別の加算器１０６において和信号として
生成される。この別の加算器１０６の第２の被加数は、
別の乗算器１０９において、加算器１０３で生成された
信号と遅延された出力信号ｕ（ｋ）との差を示す信号に
乗数χを乗算することにより得られる。この遅延された
出力信号ｕ（ｋ）は、第２の遅延器１０７において生成
される。
【００４９】このような２次全域通過フィルタの伝達関
数を式１０に示す。
数を式１０に示す。
【００５０】
【数１３】
【００５１】すなわち、式１に示したポリフェーズ低域
通過フィルタの伝達関数に基づき、２つの係数を有する
ポリフェーズ全域通過分岐フィルタの伝達関数は、式１
１により示される。
通過フィルタの伝達関数に基づき、２つの係数を有する
ポリフェーズ全域通過分岐フィルタの伝達関数は、式１
１により示される。
【００５２】
【数１４】
【００５３】式１と式１１から、ポリフェーズ低域通過
フィルタの伝達関数は、式１２に示すように得られる。
フィルタの伝達関数は、式１２に示すように得られる。
【００５４】
【数１５】
【００５５】本発明に基づく２・Ｎ次分岐全域通過フィ
ルタを備えるポリフェーズ低域通過フィルタにおいて
は、図４に示す全ての１次遅延器１０１，１０２，１０
７は、Ｎ次の遅延器に置き換えられ、各分岐入力信号の
サンプリングレートは、入力信号ｔ（ｋ）のサンプリン
グレートをｆｓとして、ｆｓ’＝ｆｓ／Ｎに変更され
る。
ルタを備えるポリフェーズ低域通過フィルタにおいて
は、図４に示す全ての１次遅延器１０１，１０２，１０
７は、Ｎ次の遅延器に置き換えられ、各分岐入力信号の
サンプリングレートは、入力信号ｔ（ｋ）のサンプリン
グレートをｆｓとして、ｆｓ’＝ｆｓ／Ｎに変更され
る。
【００５６】また、本発明の第２の具体例として示す２
・Ｎ次分岐フィルタを備えるポリフェーズフィルタは、
図４に示す時間多重係数α及びχに代えて、ｒ＝０，
１，・・・Ｎ−１としてそれぞれＮ個の時間多重係数α
ｒ及びχｒを有する。すなわち、本発明の第２の具体例
として図３に示すポリフェーズフィルタは、図１に示す
全ての構成要素に加えて、第２の遅延器２の出力信号が
第１の入力端子から第１の被加数として供給される第２
の加算器６と、遅延量ＮＴを有し、第２の加算器６で生
成された和が供給される第３の遅延器７と、第１の加算
器３で生成された和が第１の入力端子から被減数として
供給され、第３の遅延器７の出力信号が第２の入力端子
から減数として供給される第２の減算器８と、第２の減
算器８で算出された差が供給され、これに所定の乗数χ
（ｋ）を乗算し、算出した積を第２の加算器６の第２の
入力端子に第２の被加数として供給する第２の乗算器９
とを備える。この第２の加算器６で生成された和は、こ
の分岐フィルタの出力信号ｕ（ｋ）として出力される。
・Ｎ次分岐フィルタを備えるポリフェーズフィルタは、
図４に示す時間多重係数α及びχに代えて、ｒ＝０，
１，・・・Ｎ−１としてそれぞれＮ個の時間多重係数α
ｒ及びχｒを有する。すなわち、本発明の第２の具体例
として図３に示すポリフェーズフィルタは、図１に示す
全ての構成要素に加えて、第２の遅延器２の出力信号が
第１の入力端子から第１の被加数として供給される第２
の加算器６と、遅延量ＮＴを有し、第２の加算器６で生
成された和が供給される第３の遅延器７と、第１の加算
器３で生成された和が第１の入力端子から被減数として
供給され、第３の遅延器７の出力信号が第２の入力端子
から減数として供給される第２の減算器８と、第２の減
算器８で算出された差が供給され、これに所定の乗数χ
（ｋ）を乗算し、算出した積を第２の加算器６の第２の
入力端子に第２の被加数として供給する第２の乗算器９
とを備える。この第２の加算器６で生成された和は、こ
の分岐フィルタの出力信号ｕ（ｋ）として出力される。
【００５７】本発明の第２の具体例として示すポリフェ
ーズフィルタに含まれる２Ｎ次のＮ時間多重全域通過フ
ィルタの伝達関数を式１３に示す。
ーズフィルタに含まれる２Ｎ次のＮ時間多重全域通過フ
ィルタの伝達関数を式１３に示す。
【００５８】
【数１６】
【００５９】ここで、ｒ＝０，１，・・・，Ｎ−１であ
る。
る。
【００６０】２Ｎ次のＮ時間多重全域通過フィルタの係
数は、式１２と式１３を比較することにより得られる。
Ｎ時間多重全域通過フィルタの係数αｒ及びχｒは、式
１４に示すように、ポリフェーズ低域通過フィルタの係
数βｒ及びδｒに等しい。
数は、式１２と式１３を比較することにより得られる。
Ｎ時間多重全域通過フィルタの係数αｒ及びχｒは、式
１４に示すように、ポリフェーズ低域通過フィルタの係
数βｒ及びδｒに等しい。
【００６１】
【数１７】
【００６２】以上の２つの具体例から、本発明により、
ｘ・Ｎ次のＮ全域通過フィルタと所望の係数Ｎを備える
ｘ・Ｎ次ポリフェーズフィルタを極めて容易に設計でき
ることがわかる。本発明によれば、ｘ次全域通過フィル
タ内において、遅延量１を有する遅延器は、遅延量Ｎを
有する遅延器に置換され、これにより分岐フィルタの入
力信号のサンプリングレートは、ポリフェーズフィルタ
の入力信号ｔ（ｋ）のサンプリングレートをｆｓとし
て、ｆｓ’＝ｆｓ／Ｎに低減される。
ｘ・Ｎ次のＮ全域通過フィルタと所望の係数Ｎを備える
ｘ・Ｎ次ポリフェーズフィルタを極めて容易に設計でき
ることがわかる。本発明によれば、ｘ次全域通過フィル
タ内において、遅延量１を有する遅延器は、遅延量Ｎを
有する遅延器に置換され、これにより分岐フィルタの入
力信号のサンプリングレートは、ポリフェーズフィルタ
の入力信号ｔ（ｋ）のサンプリングレートをｆｓとし
て、ｆｓ’＝ｆｓ／Ｎに低減される。
【００６３】好ましくは、ｘ次全域通過フィルタ内に含
まれる各乗算器は、例えばα（ｋ）＝α（ｋ ｍｏｄ
Ｎ）等の所定の順序で使用されるＮ個の時間多重係数を
有する。
まれる各乗算器は、例えばα（ｋ）＝α（ｋ ｍｏｄ
Ｎ）等の所定の順序で使用されるＮ個の時間多重係数を
有する。
【００６４】さらに好ましくは、この各乗算器は、量子
化係数を有し、これにより乗算器は、少なくとも１つの
シフトレジスタと、少なくとも１つの加算器と、少なく
とも１つの減算器により実現される。
化係数を有し、これにより乗算器は、少なくとも１つの
シフトレジスタと、少なくとも１つの加算器と、少なく
とも１つの減算器により実現される。
【００６５】次に、本発明を適用した複素信号再生装置
（以下、ＩＱ再生装置という。）を図５〜図９を用いて
説明する。
（以下、ＩＱ再生装置という。）を図５〜図９を用いて
説明する。
【００６６】図５の左側は、サンプリングレートｆｓを
有するアナログ／デジタル変換器（analog-digital con
verter：以下、Ａ／Ｄ変換器という。）によりサンプリ
ングされる、中心周波数がｆ０であり、帯域制限された
アナログ信号（analog bandpass siginal、以下、単に
帯域制限信号という。）ｓ（ｔ）を示す。サンプリング
された帯域制限信号ｓ（ｋ）は、本発明に基づくデジタ
ルＩＱフィルタを通過する。デジタルＩＱフィルタは、
サンプリングされた帯域制限信号ｓ（ｋ）を複素ベース
バンド信号に変換（mix）し、間引き因子をＮとしてサ
ンプリングレートの間引き及びノイズシェーピング（no
ise shaping）を行う。この処理は、ポリフェーズフィ
ルタにおける分岐フィルタの数Ｎに基づいて実行され
る。ＩＱフィルタの出力信号は、サンプリングレートｆ
ｓ’＝ｆｓ／Ｎを有する複素ベースバンド信号ｗ（ｌ）
＝ｗＩ（ｌ）＋ｊｗＱ（ｌ）である。
有するアナログ／デジタル変換器（analog-digital con
verter：以下、Ａ／Ｄ変換器という。）によりサンプリ
ングされる、中心周波数がｆ０であり、帯域制限された
アナログ信号（analog bandpass siginal、以下、単に
帯域制限信号という。）ｓ（ｔ）を示す。サンプリング
された帯域制限信号ｓ（ｋ）は、本発明に基づくデジタ
ルＩＱフィルタを通過する。デジタルＩＱフィルタは、
サンプリングされた帯域制限信号ｓ（ｋ）を複素ベース
バンド信号に変換（mix）し、間引き因子をＮとしてサ
ンプリングレートの間引き及びノイズシェーピング（no
ise shaping）を行う。この処理は、ポリフェーズフィ
ルタにおける分岐フィルタの数Ｎに基づいて実行され
る。ＩＱフィルタの出力信号は、サンプリングレートｆ
ｓ’＝ｆｓ／Ｎを有する複素ベースバンド信号ｗ（ｌ）
＝ｗＩ（ｌ）＋ｊｗＱ（ｌ）である。
【００６７】図６は、デジタルＩＱフィルタの具体的な
構成を示すブロック図であり、デジタルＩＱフィルタ
は、本発明に基づくＮ時間多重全域通過フィルタからな
るフィルタ回路２２を備える。このデジタルＩＱフィル
タに供給されるサンプリングされた帯域制限信号ｓ
（ｋ）は、乗算器２１に供給され、乗算器２１は、帯域
制限信号ｓ（ｋ）に信号Ａ（ｋ）を乗算して、Ｎ時間多
重全域通過フィルタからなるフィルタ回路２２に供給す
る。フィルタ回路２２は、出力信号ｕ（ｋ）を出力す
る。
構成を示すブロック図であり、デジタルＩＱフィルタ
は、本発明に基づくＮ時間多重全域通過フィルタからな
るフィルタ回路２２を備える。このデジタルＩＱフィル
タに供給されるサンプリングされた帯域制限信号ｓ
（ｋ）は、乗算器２１に供給され、乗算器２１は、帯域
制限信号ｓ（ｋ）に信号Ａ（ｋ）を乗算して、Ｎ時間多
重全域通過フィルタからなるフィルタ回路２２に供給す
る。フィルタ回路２２は、出力信号ｕ（ｋ）を出力す
る。
【００６８】複素ベースバンド信号ｗ（ｌ）の同相
（Ｉ）成分ｗＩ（ｌ）を再生するために、本発明に基づ
くポリフェーズフィルタ、すなわちフィルタ回路２２の
出力信号ｕ（ｋ）は、乗算器２３において、乗数Ｂ
（ｋ）ｃｏｓ（２π・ｆ０／ｆｓ・ｋ）が乗算された
後、第１の加算器２４に第１の被加数として供給され
る。また、第１の加算器２４には、スイッチｓＩ（ｋ）
２５を介し、遅延量Ｔを有する遅延器２６で遅延された
出力信号が第２の被加数として供給されている。第１の
加算器２４の出力信号は、サンプリングレート間引き回
路２７において、間引き因子Ｎで間引きされる。サンプ
リングレート間引き回路２７は、複素ベースバンド信号
ｗ（ｌ）の同相成分ｗＩ（ｌ）を出力する。
（Ｉ）成分ｗＩ（ｌ）を再生するために、本発明に基づ
くポリフェーズフィルタ、すなわちフィルタ回路２２の
出力信号ｕ（ｋ）は、乗算器２３において、乗数Ｂ
（ｋ）ｃｏｓ（２π・ｆ０／ｆｓ・ｋ）が乗算された
後、第１の加算器２４に第１の被加数として供給され
る。また、第１の加算器２４には、スイッチｓＩ（ｋ）
２５を介し、遅延量Ｔを有する遅延器２６で遅延された
出力信号が第２の被加数として供給されている。第１の
加算器２４の出力信号は、サンプリングレート間引き回
路２７において、間引き因子Ｎで間引きされる。サンプ
リングレート間引き回路２７は、複素ベースバンド信号
ｗ（ｌ）の同相成分ｗＩ（ｌ）を出力する。
【００６９】複素ベースバンド信号ｗ（ｌ）の直交
（Ｑ）成分ｗＱ（ｌ）を再生するために、本発明に基づ
くポリフェーズフィルタ、すなわちフィルタ回路２２の
出力信号ｕ（ｋ）は、乗算器２８において、乗数Ｂ
（ｋ）ｓｉｎ（２π・ｆ０／ｆｓ・ｋ）が乗算された
後、第２の加算器２９に第１の被加数として供給され
る。第２の加算器２９には、スイッチｓＱ（ｋ）３０を
介し、遅延量Ｔを有する遅延器３１で遅延された出力信
号が第２の被加数として供給されている。第２の加算器
２９の出力信号は、サンプリングレート間引き回路３２
において、間引き因子Ｎで間引きされる。サンプリング
レート間引き回路３２は、複素ベースバンド信号ｗ
（ｌ）の直交成分ｗＱ（ｌ）を出力する。
（Ｑ）成分ｗＱ（ｌ）を再生するために、本発明に基づ
くポリフェーズフィルタ、すなわちフィルタ回路２２の
出力信号ｕ（ｋ）は、乗算器２８において、乗数Ｂ
（ｋ）ｓｉｎ（２π・ｆ０／ｆｓ・ｋ）が乗算された
後、第２の加算器２９に第１の被加数として供給され
る。第２の加算器２９には、スイッチｓＱ（ｋ）３０を
介し、遅延量Ｔを有する遅延器３１で遅延された出力信
号が第２の被加数として供給されている。第２の加算器
２９の出力信号は、サンプリングレート間引き回路３２
において、間引き因子Ｎで間引きされる。サンプリング
レート間引き回路３２は、複素ベースバンド信号ｗ
（ｌ）の直交成分ｗＱ（ｌ）を出力する。
【００７０】複素ベースバンド信号の同相成分用のスイ
ッチｓＩ（ｋ）２５及び直交成分用のスイッチｓ
Ｑ（ｋ）３０は、以下の式１５に基づいて切り換えられ
る。
ッチｓＩ（ｋ）２５及び直交成分用のスイッチｓ
Ｑ（ｋ）３０は、以下の式１５に基づいて切り換えられ
る。
【００７１】
【数１８】
【００７２】図５に示すＡ／Ｄ変換器の入力信号ｓ
（ｔ）の中心周波数は、式１６及び式１７により求めら
れる。
（ｔ）の中心周波数は、式１６及び式１７により求めら
れる。
【００７３】
【数１９】
【００７４】
【数２０】
【００７５】ここで、Ｎは間引き因子であり、ｎは［−
Ｎ／２〜Ｎ／２］の範囲内の整数であり、ｍは整数であ
る。
Ｎ／２〜Ｎ／２］の範囲内の整数であり、ｍは整数であ
る。
【００７６】Ａ（ｋ）及びＢ（ｋ）は、Ａ／Ｄ変換器の
入力信号の中心周波数に基づいて決定される。中心周波
数ｆ０を式１６に基づいて算出する場合、Ａ（ｋ）及び
Ｂ（ｋ）は、式１８により得られる。
入力信号の中心周波数に基づいて決定される。中心周波
数ｆ０を式１６に基づいて算出する場合、Ａ（ｋ）及び
Ｂ（ｋ）は、式１８により得られる。
【００７７】
【数２１】
【００７８】一方、中心周波数ｆ０を式１７に基づいて
算出する場合、Ａ（ｋ）及びＢ（ｋ）は、式１９により
得られる。
算出する場合、Ａ（ｋ）及びＢ（ｋ）は、式１９により
得られる。
【００７９】
【数２２】
【００８０】式２０は、特別な場合を表す。
【００８１】
【数２３】
【００８２】ここで、ｍは整数であり、１／４期間サン
プリング（quarter period sampling）とも呼ばれ、変
更された全域通過フィルタの出力における搬送波の乗算
は、不要である。この場合、図６に示す構成は、図７に
示すように簡略化することができる。
プリング（quarter period sampling）とも呼ばれ、変
更された全域通過フィルタの出力における搬送波の乗算
は、不要である。この場合、図６に示す構成は、図７に
示すように簡略化することができる。
【００８３】図７に示すように、本発明に基づくＮ時間
多重全域通過フィルタからなるフィルタ回路２２の出力
信号ｕ（ｋ）は、加算器３３に第１の被加数として直接
供給され、加算器３３は、同相成分と直交成分が多重化
された（以下、ＩＱ多重という。）複素ベースバンド信
号ｗ（ｌ）＝ｗＩ（ｌ）＋ｊｗＱ（ｌ）を出力する。こ
のＩＱ多重複素ベースバンド信号は、それぞれ遅延量Ｔ
を有する２つの遅延器３５，３６により遅延され、スイ
ッチ（Ｓ７）３４を介して、加算器３３に第２の被加数
として供給される。スイッチ３４は、以下の式２１に基
づいて切り換えられる。
多重全域通過フィルタからなるフィルタ回路２２の出力
信号ｕ（ｋ）は、加算器３３に第１の被加数として直接
供給され、加算器３３は、同相成分と直交成分が多重化
された（以下、ＩＱ多重という。）複素ベースバンド信
号ｗ（ｌ）＝ｗＩ（ｌ）＋ｊｗＱ（ｌ）を出力する。こ
のＩＱ多重複素ベースバンド信号は、それぞれ遅延量Ｔ
を有する２つの遅延器３５，３６により遅延され、スイ
ッチ（Ｓ７）３４を介して、加算器３３に第２の被加数
として供給される。スイッチ３４は、以下の式２１に基
づいて切り換えられる。
【００８４】
【数２４】
【００８５】加算器３３の出力信号は、サンプリングレ
ート間引き回路３７において、間引き因子Ｎ／２で間引
きされ、サンプリングレート間引き回路３７は、ＩＱ多
重複素ベースバンド信号ｗ（ｌ）を出力する。
ート間引き回路３７において、間引き因子Ｎ／２で間引
きされ、サンプリングレート間引き回路３７は、ＩＱ多
重複素ベースバンド信号ｗ（ｌ）を出力する。
【００８６】ＩＱ信号の再生において必要とされる側波
帯（sideband）に応じて、係数Ａ（ｋ）は、式２２又は
式２３を用いて算出される。
帯（sideband）に応じて、係数Ａ（ｋ）は、式２２又は
式２３を用いて算出される。
【００８７】
【数２５】
【００８８】
【数２６】
【００８９】上述のように、図７に示すＩＱフィルタの
出力信号は、サンプリングレートｆ ｓ’＝ｆｓ／Ｎの時
間多重複素ベースバンド信号である。
出力信号は、サンプリングレートｆ ｓ’＝ｆｓ／Ｎの時
間多重複素ベースバンド信号である。
【００９０】図８及び図９は、本発明に基づくＩＱフィ
ルタの構成を示すブロック図であり、ＩＱフィルタは、
本発明に基づく２Ｎ次分岐フィルタを有するポリフェー
ズフィルタを備える。図８に示すＩＱフィルタにおいて
は、図３に示す２Ｎ次ポリフェーズフィルタが図７に示
すポリフェーズフィルタ２２として使用されている。ま
た、図８に示すＩＱフィルタにおいては、１／４期間サ
ンプリングが使用されており、したがって、図６に示す
ようなポリフェーズフィルタの出力における搬送波の乗
算が不要である。
ルタの構成を示すブロック図であり、ＩＱフィルタは、
本発明に基づく２Ｎ次分岐フィルタを有するポリフェー
ズフィルタを備える。図８に示すＩＱフィルタにおいて
は、図３に示す２Ｎ次ポリフェーズフィルタが図７に示
すポリフェーズフィルタ２２として使用されている。ま
た、図８に示すＩＱフィルタにおいては、１／４期間サ
ンプリングが使用されており、したがって、図６に示す
ようなポリフェーズフィルタの出力における搬送波の乗
算が不要である。
【００９１】図８に示す具体例においては、間引き因子
Ｎの値は、Ｎ＝６とされている。ＩＱフィルタの係数
は、１．５３６ＭＨｚの帯域幅を有するＤＡＢ信号用に
設計されている。サンプリング周波数は、１２．２８８
ＭＨｚであり、入力信号の中心周波数は、ｆ０＝３．０
７２ＭＨｚに設定されている。これらの値は、式２２の
条件を満たすものである。
Ｎの値は、Ｎ＝６とされている。ＩＱフィルタの係数
は、１．５３６ＭＨｚの帯域幅を有するＤＡＢ信号用に
設計されている。サンプリング周波数は、１２．２８８
ＭＨｚであり、入力信号の中心周波数は、ｆ０＝３．０
７２ＭＨｚに設定されている。これらの値は、式２２の
条件を満たすものである。
【００９２】ハードウェアのサイズを縮小するために、
係数α（ｋ）及びχ（ｋ）は、シフトレジスタと、１つ
の加算器及び１つの減算器により実現されるように量子
化される。分岐全域通過フィルタの係数を以下の表１に
示す。
係数α（ｋ）及びχ（ｋ）は、シフトレジスタと、１つ
の加算器及び１つの減算器により実現されるように量子
化される。分岐全域通過フィルタの係数を以下の表１に
示す。
【００９３】
【表１】
【００９４】さらに、Ｎ時間多重全域通過フィルタ及び
その次数を第２の時間多重により実現することによっ
て、ハードウェアのサイズをさらに縮小することがで
き、２Ｎ次分岐全域通過フィルタは、Ｎ次の時間多重全
域通過フィルタにより実現される。図９は、時間多重
と、シフト及び加算処理により実現される乗数とにより
実現されたＩＱフィルタの構成を示すブロック図であ
る。
その次数を第２の時間多重により実現することによっ
て、ハードウェアのサイズをさらに縮小することがで
き、２Ｎ次分岐全域通過フィルタは、Ｎ次の時間多重全
域通過フィルタにより実現される。図９は、時間多重
と、シフト及び加算処理により実現される乗数とにより
実現されたＩＱフィルタの構成を示すブロック図であ
る。
【００９５】図１又は図３に示す第１の乗算器５と第２
の乗算器９を実現する「乗算器（図９の破線で示す）」
は、シフト値２−２を有し、被乗数が入力される第１の
シフトレジスタ１０と、シフトレジスタ１０の出力値が
第１の被選択端子に供給され、被乗数が第２の被選択端
子に供給される入力切換スイッチＳ２を備える。また、
この乗算器は、それぞれの入力端子がスイッチＳ２の選
択端子に接続された第２のシフトレジスタ１１、第３の
シフトレジスタ１２、第４のシフトレジスタ１３を備え
る。さらに、この乗算器は、第２のシフトレジスタ１１
の出力値が第１の入力端子から被減数として供給される
第３の減算器１４と、選択端子が第３のシフトレジスタ
１２の出力端子に接続され、第１の被選択端子がどこに
も接続されず、第２の被選択端子が第３の減算器１４の
減数用の入力端子に接続された第１の出力切換スイッチ
Ｓ３と、第３の減算器１４の出力値が第１の入力端子か
ら第１の被加数として供給され、乗算された被乗数を出
力する第３の加算器１５と、選択端子が第４のシフトレ
ジスタ１３の出力端子に接続され、第１の被選択端子が
どこにも接続されず、第２の被選択端子が第３の加算器
１５の第２の被加数用の端子に接続された第２の出力切
換スイッチＳ４とを備える。
の乗算器９を実現する「乗算器（図９の破線で示す）」
は、シフト値２−２を有し、被乗数が入力される第１の
シフトレジスタ１０と、シフトレジスタ１０の出力値が
第１の被選択端子に供給され、被乗数が第２の被選択端
子に供給される入力切換スイッチＳ２を備える。また、
この乗算器は、それぞれの入力端子がスイッチＳ２の選
択端子に接続された第２のシフトレジスタ１１、第３の
シフトレジスタ１２、第４のシフトレジスタ１３を備え
る。さらに、この乗算器は、第２のシフトレジスタ１１
の出力値が第１の入力端子から被減数として供給される
第３の減算器１４と、選択端子が第３のシフトレジスタ
１２の出力端子に接続され、第１の被選択端子がどこに
も接続されず、第２の被選択端子が第３の減算器１４の
減数用の入力端子に接続された第１の出力切換スイッチ
Ｓ３と、第３の減算器１４の出力値が第１の入力端子か
ら第１の被加数として供給され、乗算された被乗数を出
力する第３の加算器１５と、選択端子が第４のシフトレ
ジスタ１３の出力端子に接続され、第１の被選択端子が
どこにも接続されず、第２の被選択端子が第３の加算器
１５の第２の被加数用の端子に接続された第２の出力切
換スイッチＳ４とを備える。
【００９６】さらに、時間多重を行うために、図６にも
示す入力信号ｔ（ｋ）は、入力切換スイッチＳ０の第１
の被選択端子（全ての図面において、各第１の被選択端
子に符号０を付している。）に直接供給されるととも
に、−１を乗算する乗算器を介して、入力切換スイッチ
Ｓ０の第２の被選択端子に供給される。入力切換スイッ
チＳ０の選択端子は、第１のフィードバック選択スイッ
チＳ１の第２の被選択端子に接続されている。第１のフ
ィードバック選択スイッチＳ１の選択端子は、遅延時間
６Ｔ、すなわち２・３・Ｔを有する第１の遅延器１に接
続されている。この遅延器１は、さらに、時間多重のた
めのラッチ信号ＬＥ０が供給されるラッチイネーブル入
力端子を備えている。第１の遅延器１の出力信号は、第
２のフィードバック選択スイッチＳ５の第２の被選択端
子及び選択端子を介して、第１の加算器３の第１の入力
端子に供給される。時間多重のために、この具体例にお
いては、第１の加算器３は、加算−減算器として構成さ
れており（以下、加算−減算器３ともいう。）、第１の
入力端子には、この加算−減算器３の機能に応じて、被
加数又は被減数が供給される。加算−減算器３の出力信
号は、遅延量Ｔを有する第２の遅延器の第１の部分２ａ
に供給される。第２の遅延器の出力信号は、ポリフェー
ズフィルタ２２の出力信号ｕ（ｋ）として出力される。
この出力信号は、第１の入力切換スイッチＳ１の第１の
被選択端子及び遅延量１１Ｔを有する第２の遅延器の第
２の部分２ｂにも供給される。この第２の遅延器の第２
の部分２ｂの出力信号は、第２のフィードバック選択ス
イッチＳ５の第１の被選択端子及び被減数として第１の
減算器４に供給される。この第１の減算器４には、第１
のフィードバック選択スイッチＳ１の出力信号が減数と
して供給されている。第１の減算器４により算出された
差は、上述のように、係数α（ｋ）又はχ（ｋ）が乗算
され、加算−減算器３にそれぞれ第２の被加数又は被減
数として供給される。
示す入力信号ｔ（ｋ）は、入力切換スイッチＳ０の第１
の被選択端子（全ての図面において、各第１の被選択端
子に符号０を付している。）に直接供給されるととも
に、−１を乗算する乗算器を介して、入力切換スイッチ
Ｓ０の第２の被選択端子に供給される。入力切換スイッ
チＳ０の選択端子は、第１のフィードバック選択スイッ
チＳ１の第２の被選択端子に接続されている。第１のフ
ィードバック選択スイッチＳ１の選択端子は、遅延時間
６Ｔ、すなわち２・３・Ｔを有する第１の遅延器１に接
続されている。この遅延器１は、さらに、時間多重のた
めのラッチ信号ＬＥ０が供給されるラッチイネーブル入
力端子を備えている。第１の遅延器１の出力信号は、第
２のフィードバック選択スイッチＳ５の第２の被選択端
子及び選択端子を介して、第１の加算器３の第１の入力
端子に供給される。時間多重のために、この具体例にお
いては、第１の加算器３は、加算−減算器として構成さ
れており（以下、加算−減算器３ともいう。）、第１の
入力端子には、この加算−減算器３の機能に応じて、被
加数又は被減数が供給される。加算−減算器３の出力信
号は、遅延量Ｔを有する第２の遅延器の第１の部分２ａ
に供給される。第２の遅延器の出力信号は、ポリフェー
ズフィルタ２２の出力信号ｕ（ｋ）として出力される。
この出力信号は、第１の入力切換スイッチＳ１の第１の
被選択端子及び遅延量１１Ｔを有する第２の遅延器の第
２の部分２ｂにも供給される。この第２の遅延器の第２
の部分２ｂの出力信号は、第２のフィードバック選択ス
イッチＳ５の第１の被選択端子及び被減数として第１の
減算器４に供給される。この第１の減算器４には、第１
のフィードバック選択スイッチＳ１の出力信号が減数と
して供給されている。第１の減算器４により算出された
差は、上述のように、係数α（ｋ）又はχ（ｋ）が乗算
され、加算−減算器３にそれぞれ第２の被加数又は被減
数として供給される。
【００９７】上述のように、図９に示すＩＱフィルタ
は、効率的であり、サンプリングレートの間引き因子Ｎ
＝６及び２Ｎ次のＮ全域通過フィルタは、時間多重によ
って実現される。すなわち、１複素出力サンプルは、１
２出力クロックサイクル、すなわちｆｃ＝２ｆｓ＝２・
６・ｆｓ’間で処理しなければならない。信号Ａ（ｋ）
は、２出力クロックサンプルの周期を有する。したがっ
て、ＩＱフィルタの状態は、２４クロックサイクルｆｃ
の周期を有する。以下に示す表２は、ＩＱフィルタの２
４個の異なる内部状態と、図９に示すスイッチＳ０、Ｓ
１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６の状態と、アクティ
ブハイであるラッチイネーブル信号ＬＥ０の状態と、シ
フトレジスタＳＨ０、ＳＨ１、ＳＨ２のシフト値との関
係を示す表である。表２では、動作に影響せず、したが
って、いかなるものであってもよい（don't care）状態
については、ｄｃのマークを付している。また、定義さ
れていない（not defined）出力信号Ｗには、ｎｄのマ
ークを付している。
は、効率的であり、サンプリングレートの間引き因子Ｎ
＝６及び２Ｎ次のＮ全域通過フィルタは、時間多重によ
って実現される。すなわち、１複素出力サンプルは、１
２出力クロックサイクル、すなわちｆｃ＝２ｆｓ＝２・
６・ｆｓ’間で処理しなければならない。信号Ａ（ｋ）
は、２出力クロックサンプルの周期を有する。したがっ
て、ＩＱフィルタの状態は、２４クロックサイクルｆｃ
の周期を有する。以下に示す表２は、ＩＱフィルタの２
４個の異なる内部状態と、図９に示すスイッチＳ０、Ｓ
１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６の状態と、アクティ
ブハイであるラッチイネーブル信号ＬＥ０の状態と、シ
フトレジスタＳＨ０、ＳＨ１、ＳＨ２のシフト値との関
係を示す表である。表２では、動作に影響せず、したが
って、いかなるものであってもよい（don't care）状態
については、ｄｃのマークを付している。また、定義さ
れていない（not defined）出力信号Ｗには、ｎｄのマ
ークを付している。
【００９８】
【表２】
【００９９】ＩＱ信号の再生に必要とされる側波帯に応
じて、スイッチＳ０は、表２のＳ０の欄の左側の状態又
は右側の状態に切り換えられる。
じて、スイッチＳ０は、表２のＳ０の欄の左側の状態又
は右側の状態に切り換えられる。
【０１００】上述のＩＱフィルタは、例えばＤＡＢ受信
機、ＦＭ受信機、ＡＭ受信機等に組み込まれ、ＤＡＢ信
号を受信する場合、入力信号の中心周波数はｆ０＝３．
０７２ＭＨｚであり、この入力信号はサンプリングレー
トｆｓ＝１２．２８８ＭＨｚでサンプリングされ、ＦＭ
信号を受信する場合、入力信号の中心周波数はｆ０＝１
０．７５ＭＨｚであり、この入力信号はサンプリングレ
ートｆｓ＝６．１４４ＭＨｚでサンプリングされ、ＡＭ
信号を受信する場合、入力信号の中心周波数はｆ０＝４
５５ＫＨｚであり、この入力信号はサンプリングレート
ｆｓ＝２．０４８ＭＨｚでサンプリングされる。
機、ＦＭ受信機、ＡＭ受信機等に組み込まれ、ＤＡＢ信
号を受信する場合、入力信号の中心周波数はｆ０＝３．
０７２ＭＨｚであり、この入力信号はサンプリングレー
トｆｓ＝１２．２８８ＭＨｚでサンプリングされ、ＦＭ
信号を受信する場合、入力信号の中心周波数はｆ０＝１
０．７５ＭＨｚであり、この入力信号はサンプリングレ
ートｆｓ＝６．１４４ＭＨｚでサンプリングされ、ＡＭ
信号を受信する場合、入力信号の中心周波数はｆ０＝４
５５ＫＨｚであり、この入力信号はサンプリングレート
ｆｓ＝２．０４８ＭＨｚでサンプリングされる。
【０１０１】通過帯域において位相が非線形であるフィ
ルタは、グループ遅延歪み（groupdelay distorsion）
を生じ、周波数変調された信号は、このグループ遅延歪
みに対して敏感であるが、本発明に基づくＩＱフィルタ
は、通過帯域において線形位相応答を有し、鏡像周波数
（mirrored frequency）に対する抑圧効果が高い。
ルタは、グループ遅延歪み（groupdelay distorsion）
を生じ、周波数変調された信号は、このグループ遅延歪
みに対して敏感であるが、本発明に基づくＩＱフィルタ
は、通過帯域において線形位相応答を有し、鏡像周波数
（mirrored frequency）に対する抑圧効果が高い。
【０１０２】以上のように、本発明に基づくＩＱフィル
タは、５つの加算器のみを使用し、乗算器が不要である
ため、非常に効率的に構成できる。ノイズシェーピング
及び隣接チャンネル抑制を行うとともにデジタル形式の
複素ベースバンド信号を再生する本発明に基づくポリフ
ェーズフィルタは、低コストで製造することができる。
タは、５つの加算器のみを使用し、乗算器が不要である
ため、非常に効率的に構成できる。ノイズシェーピング
及び隣接チャンネル抑制を行うとともにデジタル形式の
複素ベースバンド信号を再生する本発明に基づくポリフ
ェーズフィルタは、低コストで製造することができる。
【０１０３】
【発明の効果】以上のように、本発明に係るポリフェー
ズフィルタは、入力信号（ｔ（ｋ））をフィルタリング
するＮ個のｘ・Ｎ次分岐全域通過フィルタを備え、遅延
量１を有する遅延器と、少なくとも１つの乗算器とを有
するｘ次全域通過フィルタの遅延器を遅延量Ｎを有する
遅延器に置換した構造を有し、入力信号（ｔ（ｋ））の
サンプリングレートをｆｓとして、サンプリングレート
ｆｓ’＝ｆｓ／Ｎを有する。このため、本発明に係るポ
リフェーズフィルタによれば、処理可能な中間周波数の
数が増加し、複素信号再生処理の前段に設けられるアナ
ログ／デジタル変換器のサンプリング周波数をより柔軟
に選択できる。また、本発明に係るポリフェーズフィル
タは、数少ない加算器及び乗算器により実現でき、低コ
ストで製造できる。乗算器を少なくとも１つのシフトレ
ジスタと、少なくとも１つの加算器と、少なくとも１つ
の減算器とから構成することによりさらに製造コストを
低減することができる。
ズフィルタは、入力信号（ｔ（ｋ））をフィルタリング
するＮ個のｘ・Ｎ次分岐全域通過フィルタを備え、遅延
量１を有する遅延器と、少なくとも１つの乗算器とを有
するｘ次全域通過フィルタの遅延器を遅延量Ｎを有する
遅延器に置換した構造を有し、入力信号（ｔ（ｋ））の
サンプリングレートをｆｓとして、サンプリングレート
ｆｓ’＝ｆｓ／Ｎを有する。このため、本発明に係るポ
リフェーズフィルタによれば、処理可能な中間周波数の
数が増加し、複素信号再生処理の前段に設けられるアナ
ログ／デジタル変換器のサンプリング周波数をより柔軟
に選択できる。また、本発明に係るポリフェーズフィル
タは、数少ない加算器及び乗算器により実現でき、低コ
ストで製造できる。乗算器を少なくとも１つのシフトレ
ジスタと、少なくとも１つの加算器と、少なくとも１つ
の減算器とから構成することによりさらに製造コストを
低減することができる。
【０１０４】また、本発明に係る複素信号再生装置は、
サンプリングされた帯域制限入力信号ｓ（ｋ）に信号Ａ
（ｋ）＝（−１）ｆｌｏｏｒ（ｋ／Ｎ）を乗算し、入力
信号ｔ（ｋ）としてＮ個のｘ・Ｎ次分岐全域通過フィル
タを備えるポリフェーズフィルタに供給する。このた
め、本発明に係る複素信号再生装置によれば、信号の対
称性（signal symmetries）を効率的に用いて、この複
素信号再生装置内のＮ個のｘ・Ｎ次分岐全域通過フィル
タを有するポリフェーズフィルタ用の可能な中間周波数
のダブリング（doubling）を容易に行うことができる。
サンプリングされた帯域制限入力信号ｓ（ｋ）に信号Ａ
（ｋ）＝（−１）ｆｌｏｏｒ（ｋ／Ｎ）を乗算し、入力
信号ｔ（ｋ）としてＮ個のｘ・Ｎ次分岐全域通過フィル
タを備えるポリフェーズフィルタに供給する。このた
め、本発明に係る複素信号再生装置によれば、信号の対
称性（signal symmetries）を効率的に用いて、この複
素信号再生装置内のＮ個のｘ・Ｎ次分岐全域通過フィル
タを有するポリフェーズフィルタ用の可能な中間周波数
のダブリング（doubling）を容易に行うことができる。
【図１】本発明を適用したポリフェーズフィルタの時間
多重分岐全域通過フィルタの構成を示すブロック図であ
る。
多重分岐全域通過フィルタの構成を示すブロック図であ
る。
【図２】本発明を適用したＮ次のポリフェーズ分岐全域
通過フィルタの設計方法を説明するための図である。
通過フィルタの設計方法を説明するための図である。
【図３】本発明を適用したポリフェーズ分岐全域通過フ
ィルタの第２の具体例を示す図である。
ィルタの第２の具体例を示す図である。
【図４】本発明を適用したポリフェーズフィルタの設計
方法を説明するための図である。
方法を説明するための図である。
【図５】ＩＱフィルタの動作を説明するための図であ
る。
る。
【図６】デジタルＩＱフィルタの構成を示すブロック図
である。
である。
【図７】１／４期間サンプリングを行うデジタルＩＱフ
ィルタの構成を示すブロック図である。
ィルタの構成を示すブロック図である。
【図８】本発明を適用したデジタルＩＱフィルタの構成
を示すブロック図である。
を示すブロック図である。
【図９】図８に示すＩＱフィルタの具体的な構成を示す
ブロック図である。
ブロック図である。
１ 遅延器、２ 遅延器、３ 加算器、４ 減算器、５
乗算器
乗算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 27/38 Ｈ０４Ｌ 27/22 Ｆ (72)発明者 ビルトゥハーゲン、イエンス ドイツ連邦共和国 70327 シュトゥット ゥガルト ヘデルフィンガー シュトラー セ 61 ソニー インターナショナル （ヨーロッパ） ゲゼルシャフト ミット ベシュレンクテル ハフツング アドバ ンスド テクノロジーセンター シュトゥ ットゥガルト内 Ｆターム(参考） 5K004 AA05 AA08 FG02 FH01 JG01
Claims (10)
- 【請求項１】 入力信号（ｔ（ｋ））をフィルタリング
するｘ・Ｎ次のＮ分岐全域通過フィルタを備えるポリフ
ェーズフィルタにおいて、 遅延量１を有する遅延器と、少なくとも１つの乗算器と
を有するｘ次全域通過フィルタの遅延器を遅延量Ｎを有
する遅延器に置換した構造を有し、 上記入力信号（ｔ（ｋ））のサンプリングレートをｆｓ
として、サンプリングレートｆｓ’＝ｆｓ／Ｎを有する
ポリフェーズフィルタ。 - 【請求項２】 上記少なくとも１つの乗算器は、それぞ
れ所定の順序（α（ｋ）＝α（ｋ ｍｏｄ Ｎ）；χ
（ｋ）＝χ（ｋ ｍｏｄ Ｎ））で使用されるＮ個の時間
多重乗数（α０〜αＮ−１；χ０〜χＮ−１）を有する
ことを特徴とする請求項１記載のポリフェーズフィル
タ。 - 【請求項３】 遅延量Ｎを有し、上記入力信号（ｔ
（ｋ））が供給される第１の遅延器と、 上記第１の遅延器の出力信号が第１の入力端子から被加
数として供給される第１の加算器と、 遅延量Ｎを有し、上記第１の加算器により算出された和
が供給される第２の遅延器と、 上記入力信号（ｔ（ｋ））が第１の入力端子から非減数
として供給され、上記第２の遅延器の出力信号が第２の
入力端子から減数として供給される第１の減算器と、 上記第１の減算器により算出された差が供給され、該差
に所定の乗数（α（ｋ））を乗算し、算出した積を上記
第１の加算器の第２の入力端子に第２の被加数として供
給する第１の乗算器とを備え、 ｘが１であるとき、上記第１の加算器により算出された
和が上記分岐全域通過フィルタの出力信号（ｕ（ｋ））
として出力されることを特徴とする請求項１又は２記載
のポリフェーズフィルタ。 - 【請求項４】 上記第２の遅延器の出力信号が第１の入
力端子から第１の被加数として供給される第２の加算器
と、 遅延量Ｎを有し、上記第２の加算器により算出された和
が供給される第３の遅延器と、 上記第１の加算器により算出された和が第１の入力端子
から非減数として供給され、上記第３の遅延器の出力信
号が第２の入力端子から減数として供給される第２の減
算器と、 上記第２の減算器により算出された差が供給され、該差
に所定の乗数（χ（ｋ））を乗算し、算出した積を上記
第２の加算器の第２の有力端子に第２の被加数として供
給する第２の乗算器とを備え、 ｘが２であるとき、上記第２の加算器により算出された
和が上記分岐全域通過フィルタの出力信号（ｕ（ｋ））
として出力されることを特徴とする請求項３記載のポリ
フェーズフィルタ。 - 【請求項５】 上記第１及び第２の乗算器の少なくとも
いずれか一方は、量子化係数を有し、少なくとも１つの
シフトレジスタと、少なくとも１つの加算器又は少なく
とも１つの減算器により実現されていることを特徴とす
る請求項２乃至４いずれか１項記載のポリフェーズフィ
ルタ。 - 【請求項６】 上記第１及び第２の乗算器の少なくとも
いずれか一方は、 シフト値２−２を有し、該乗算器の被乗数が供給される
第１のシフトレジスタと、 上記第１のシフトレジスタの出力値が第１の被選択端子
に供給され、上記被乗数が第２の被選択端子に供給され
る入力切換スイッチと、 それぞれ上記入力切換スイッチの選択端子に接続された
入力端子を有する第２、第３、第４のシフトレジスタ
と、 上記第２のシフトレジスタの出力値が第１の入力端子か
ら被減数として供給される第３の減算器と、 選択端子が上記第３のシフトレジスタの出力端子に接続
され、第１の被選択端子がどこにも接続されず、第２の
被選択端子が上記第３の減算器の減数用の第２の入力端
子に接続された第１の出力切換スイッチと、 上記第３の減算器の出力値が第１の入力端子から第１の
被加数として供給され、乗算された被乗数を出力する第
３の加算器と、 選択端子が上記第４のシフトレジスタの出力端子に接続
され、第１の被選択端子がどこにも接続されず、第２の
被選択端子が上記第３の加算器の第２の被加数用の第２
の入力端子に接続された第２の出力切換スイッチとを備
えることを特徴とする請求項５記載のポリフェーズフィ
ルタ。 - 【請求項７】 ｘ・Ｎ次ポリフェーズフィルタは、ｘ＝
ａとして、時間多重により実現され、クロック周波数ｆ
ｃ＝ａ・ｆｓに基づいて動作することを特徴とする請求
項１乃至６いずれか１項記載のポリフェーズフィルタ。 - 【請求項８】 帯域濾波され、サンプリングされた入力
信号ｓ（ｋ）に信号Ａ（ｋ）＝（−１）
ｆｌｏｏｒ（ｋ／Ｎ）を乗算し、入力信号ｔ（ｋ）とし
てｘ・Ｎ次のＮ分岐全域通過フィルタからなるポリフェ
ーズフィルタに供給する複素信号再生装置。 - 【請求項９】 上記ｘ・Ｎ次分岐全域通過フィルタの出
力信号は、信号Ｂ（ｋ）ｃｏｓ（２πｆ０／ｆｓ・ｋ）
が乗算されて、複素ベースバンド信号の同相成分が算出
され、及び信号Ｂ（ｋ）ｓｉｎ（２πｆ０／ｆｓ・ｋ）
が乗算されて、複素ベースバンド信号の直交成分が算出
されることを特徴とする請求項８記載の複素信号再生装
置。 - 【請求項１０】 請求項１乃至７いずれか１項記載のポ
リフェーズフィルタを備え、複素ベースバンド信号の同
相成分及び直交成分を算出する請求項８又は９記載の複
素信号再生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00111193.9 | 2000-05-24 | ||
| EP00111193A EP1158674B1 (en) | 2000-05-24 | 2000-05-24 | A digital filter for IQ-Generation, noise shaping and neighbour channel suppression |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026691A true JP2002026691A (ja) | 2002-01-25 |
Family
ID=8168831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001156180A Pending JP2002026691A (ja) | 2000-05-24 | 2001-05-24 | ポリフェーズフィルタ及び複素信号再生装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7161979B2 (ja) |
| EP (1) | EP1158674B1 (ja) |
| JP (1) | JP2002026691A (ja) |
| CA (1) | CA2347857A1 (ja) |
| DE (1) | DE60039227D1 (ja) |
| SG (2) | SG115372A1 (ja) |
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| US8090330B2 (en) * | 2007-03-28 | 2012-01-03 | Infineon Technologies Ag | System having a filter |
| US7528755B2 (en) * | 2007-09-06 | 2009-05-05 | Infineon Technologies Ag | Sigma-delta modulator for operating sensors |
| US8521798B2 (en) * | 2008-09-22 | 2013-08-27 | Magor Communications Corporation | Second order real allpass filter |
| US10848131B1 (en) * | 2019-05-29 | 2020-11-24 | Synaptics Incorporated | Low power lattice wave filter systems and methods |
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|---|---|---|---|---|
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| DE4332735C2 (de) * | 1993-09-25 | 2002-04-04 | Bosch Gmbh Robert | Verfahren zum digitalen Erzeugen eines komplexen Basisbandsignals |
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| US5504455A (en) * | 1995-05-16 | 1996-04-02 | Her Majesty The Queen In Right Of Canada, As Represented By The Minister Of National Defence Of Her Majesty's Canadian Government | Efficient digital quadrature demodulator |
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-
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