JP2002026691A - ポリフェーズフィルタ及び複素信号再生装置 - Google Patents

ポリフェーズフィルタ及び複素信号再生装置

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JP2002026691A
JP2002026691A JP2001156180A JP2001156180A JP2002026691A JP 2002026691 A JP2002026691 A JP 2002026691A JP 2001156180 A JP2001156180 A JP 2001156180A JP 2001156180 A JP2001156180 A JP 2001156180A JP 2002026691 A JP2002026691 A JP 2002026691A
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signal
filter
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adder
multiplier
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JP2001156180A
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English (en)
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Jens Wildhagen
ビルトゥハーゲン、イエンス
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Sony Deutschland GmbH
Original Assignee
Sony International Europe GmbH
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Publication date
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    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00Networks using digital techniques
    • H03H17/02Frequency selective networks
    • H03H17/0283Filters characterised by the filter structure
    • H03H17/0292Time multiplexed filters; Time sharing filters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00Networks using digital techniques
    • H03H17/02Frequency selective networks
    • H03H17/0248Filters characterised by a particular frequency response or filtering method
    • H03H17/0264Filter sets with mutual related characteristics
    • H03H17/0273Polyphase filters
    • H03H17/0277Polyphase filters comprising recursive filters
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2218/00Indexing scheme relating to details of digital filters
    • H03H2218/04In-phase and quadrature [I/Q] signals

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Noise Elimination (AREA)

Abstract

(57)【要約】 【課題】 処理可能な中間周波数の数を増加させ、複素
信号再生処理の前段に設けられるアナログ/デジタル変
換器のサンプリング周波数をより柔軟に選択できるよう
にする。 【解決手段】 入力信号(t(k))をフィルタリング
するx・N次のN分岐全域通過フィルタを備え、遅延量
1を有する遅延器と、少なくとも1つの乗算器とを有す
るx次全域通過フィルタの遅延器を遅延量Nを有する遅
延器に置換した構造を有し、入力信号(t(k))のサ
ンプリングレートをfとして、サンプリングレートf
’=f/Nを有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複素ベースバンド
信号を再生する複素信号再生装置及び複素ベースバンド
信号の再生及びその他の目的で使用することができるポ
リフェーズフィルタに関する。
【0002】
【従来の技術】ドイツ特許公開公報DE4332735
A1「デジタル複素ベースバンド信号再生方法(Verfah
ren zur digitalen Erzeugung eines komplexen Basisb
andsignals)」には、ポリフェーズフィルタ(polyphas
e-filter)を利用して複素ベースバンド信号を再生する
ためのアルゴリズムが開示されている。さらに、この出
願には、全域通過フィルタ(allpass filters)として
実現されるポリフェーズフィルタの分岐フィルタ(bran
ch filters)も説明されている。
【0003】また、トルステン・レイケル(Torsten Le
ickel)から発行されたISBN 3−8265−036
6−Xに記載されたシェイカー(Shaker)による論文
「離散フィルタバンクの設計及び実現(Entwurf und Re
alisierung diskreter Filterbanke)」には、全域通過
分岐フィルタ(allpass branch filter)を用いたポリ
フェーズフィルタの設計法が説明されている。
【0004】この場合、ポリフェーズフィルタへの入力
信号は、N個の異なる全域通過フィルタに供給(multip
lex)される。ここで、全域通過フィルタの数Nは、ポ
リフェーズフィルタの間引き因子(decimation facto
r)とされる。この設計法では、ポリフェーズフィルタ
の製造コストが高くなる。さらに、この設計法では、中
間周波数(IF-frequency:以下、IF周波数という。)
は、フィルタ入力信号のサンプリングレートをFとし、
Lを(−N−1)/2〜(N−1)/2の自然定数(na
tural constant)とし、mを自然定数として、FIF
m*F+L*F/Nから選択しなくてはならないため、
IF周波数の範囲が制限されてしまう。
【0005】さらに、欧州特許公開公報EP05972
55A1号「デジタル信号処理によるデジタルラジオ放
送の受信機(Empfanger fur ein digitales Rundfunksl
gnalmit digitaler Signalverarbeltung)」には、複素
ベースバンド信号(以下、IQ信号という。)を効率的
に再生するためのアルゴリズムが開示されている。ここ
では、デジタル信号処理を最適化するために、切換可能
な全域通過フィルタが使用されている。しかしながら、
この実現方法は、隣接チャンネル抑圧(neighbour chan
nel suppression)/ノイズシェーピング(noise shapi
ng)を行うことができず、また、FをIQフィルタの入
力サンプリングレートとし、mを自然定数として、IF
周波数は、FIF=m*F±F/4から選択しなくては
ならないという制約がある。
【0006】
【発明が解決しようとする課題】このように、上述のI
Q信号再生方法は、使用できるIF周波数と、IF周波
数信号を後続のデジタルベースバンド信号処理に適した
信号に変換するアナログ/デジタル変換器における可能
なサンプリング周波数が厳しく制限されている。これ
は、再生される出力周波数が所定の規格に基づいて固定
されており、IQ信号再生装置の入力周波数(すなわ
ち、IF周波数)は、使用されるIQフィルタ及び必要
とされる出力周波数に強く依存しているためである。
【0007】したがって、本発明は上述の課題に鑑みて
なされたものであり、処理可能な中間周波数の数を増加
させ、すなわち、複素ベースバンド信号の再生処理の前
段に設けられるアナログ/デジタル変換器のサンプリン
グ周波数をより柔軟に選択できる複素ベースバンド信号
再生装置及びこの複素ベースバンド信号再生装置に使用
できるポリフェーズフィルタを提供することを目的とす
る。
【0008】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係るポリフェーズフィルタは、入力信号
(t(k))をフィルタリングするx・N次のN分岐全
域通過フィルタを備えるポリフェーズフィルタにおい
て、遅延量1を有する遅延器と、少なくとも1つの乗算
器とを有するx次全域通過フィルタの遅延器を遅延量N
を有する遅延器に置換した構造を有し、入力信号(t
(k))のサンプリングレートをfとして、サンプリ
ングレートf’=f/Nを有する。
【0009】本発明に係るポリフェーズフィルタは、数
少ない加算器及び乗算器により実現できるため、製造コ
ストが安い。好ましい実施の形態では、必要な乗算器
は、少なくとも1つのシフトレジスタと、少なくとも1
つの加算器と、少なくとも1つの減算器とから構成され
るため、さらに製造コストを低減することができる。
【0010】さらに、多重技術を用いることにより、異
なる数の分岐フィルタを容易に適用でき、したがって異
なる中間周波数を容易に実現できる。
【0011】さらに、上述の目的を達成するために、本
発明に係る複素信号再生装置は、サンプリングされた帯
域制限入力信号s(k)に信号A(k)=(−1)
floo r(k/N)を乗算し、入力信号t(k)とし
てx・N次のN分岐全域通過フィルタを備える。
【0012】本発明に係る複素信号再生装置は、信号の
対称性(signal symmetries)を効率的に用いて、この
複素信号再生装置内のx・N次のN分岐全域通過フィル
タを有するポリフェーズフィルタ用の可能な中間周波数
のダブリング(doubling)を容易に行うことができる。
【0013】本発明に係る複素信号再生装置は、好まし
くは、本発明に係るポリフェーズフィルタを備える。本
発明に係るポリフェーズフィルタは、容易にノイズシェ
ーピング(noise shaping)を行い、隣接チャンネルを
抑圧することができ、アナログ/デジタル変換器の分解
能を効率的に向上させながら、アナログ/デジタル変換
器の前段の高価なアナログフィルタを、性能の劣る安価
なアナログフィルタに置き換えることができる。
【0014】本発明は、従来の全域通過フィルタの構造
を利用及び修正し、N・x次ポリフェーズフィルタを実
現する。
【0015】
【発明の実施の形態】以下、本発明に係るポリフェーズ
フィルタ(polyphase filter)及び複素信号再生装置に
ついて、図面を参照して、詳細に説明する。
【0016】まず、本発明に係るポリフェーズフィルタ
の第1の具体例について、図1及び図2を用いて説明す
る。
【0017】図2(B)は、従来から知られている1次
全域通過フィルタ(allpass filterof order 1)の構
成を示すブロック図であり、この1次全域通過フィルタ
は、2つの遅延器101,102と、加算器103と、
減算器104と、乗算器105とを備える。遅延器10
1,102は、いずれも遅延量Tを有し、乗算器105
は、乗数αを有する。この1次全域通過フィルタに入力
される入力信号t(k)は、遅延器101に供給される
とともに、減算器104に被減数として供給される。遅
延器101から出力される遅延された入力信号は、この
1次全域通過フィルタの出力信号u(k)を再生及び出
力する加算器103に第1の被加数として供給される。
出力信号u(k)は、出力側の遅延器102に供給さ
れ、遅延器102の出力信号は、減算器104に減数と
して供給される。この減算器104において算出された
差は、乗算器105に供給されて乗数αが乗算され、こ
れにより得られた積は、加算器103に第2の被加数と
して供給される。加算器103は、第1及び第2の被加
数を加算し、これにより出力信号u(k)を再生する。
【0018】式1は、例えば、エヌ・ジェイ・フリージ
(N. J. FIiege)によるISBN0−471−9397
6−5「マルチレートデジタル信号処理:マルチレート
システム、フィルタバンク、ウェーブレット(Multirat
e digital signal processing: multirate systems, fi
lterbanks. wavelets)」に記載されているポリフェー
ズ低域通過フィルタ(polyphase lowpass filter)の伝
達関数を示す。
【0019】
【数1】
【0020】ここで、
【0021】
【数2】
【0022】
【数3】
【0023】
【数4】
【0024】である。
【0025】ドイツ特許公開公報DE4332735A
1又は1986年3月に発行された回路及びシステムに
関するIEEEトランザクション(IEEE Transactions
on Circuits and Systems)第CAS33巻第3号に記
載されているダブリュー・ドリューズ(W. Drews)及び
エル・ガルシ(L. Garrsi)による、「全域通過セクシ
ョンを用いたポリフェーズフィルタの新たな設計法(A
new design method for polyphase filters using allp
ass sections)」に開示されているように、全域通過フ
ィルタ(allpass filter)として、分岐フィルタ(bran
ch filter)を選択することができる。この種の全域通
過フィルタである図2(B)に示す1次全域通過フィル
タ(allpass filter of order 1)の伝達関数を式2に
示す。
【0026】
【数5】
【0027】式1と式2から、1つの係数を有するポリ
フェーズフィルタの分岐全域通過フィルタ(branch all
pass filter)の伝達関数が、式3に示すように得られ
る。
【0028】
【数6】
【0029】したがって、式1と式3から、ポリフェー
ズ低域通過フィルタの伝達関数が、式4に示すように得
られる。
【0030】
【数7】
【0031】式4に示すような伝達関数を有するポリフ
ェーズ低域通過フィルタを実現するために、本発明に基
づき、ポリフェーズフィルタの入力信号t(k)のサン
プリングレートをfとして、f’=f/Nのサン
プリングレートを有するN個の分岐全域通過フィルタの
出力を時間的に多重化(time-multiplex)する。
【0032】図2(A)は、f’=f/Nのサンプ
リングレートを有し、N次の時間的に多重化されたN個
の全域通過フィルタ(以下、単にN時間多重全域通過フ
ィルタ(N time-multiplexed allpass filters)とい
う。)の構造を示すブロック図であり、この図2(A)
に示すN次全域通過フィルタと、図2(B)に示す1次
全域通過フィルタの違いは、遅延器の次数がNであると
いう点と、ポリフェーズフィルタの出力におけるNによ
るサンプリングレートの間引き(decimation)が分岐フ
ィルタの入力にシフトされているため、サンプリングレ
ートが低下されているという点である。
【0033】N時間多重全域通過フィルタの各フィルタ
の伝達関数は、f’=f/N及びΩ’=2πf/f
’として、式5に示す通りとなる。
【0034】
【数8】
【0035】また、z’=eΩとして、式5から式
6が導き出される。
【0036】
【数9】
【0037】式6から、N次のN時間多重全域通過フィ
ルタの伝達関数が、時間多重により生じる遅延を考慮す
ると、式7に示すように得られる。
【0038】
【数10】
【0039】ここで、r=0,1,・・・,N−1であ
る。
【0040】さらに、好適な具体例において、N時間多
重全域通過フィルタの係数αは、式8に示すように、N
個の時間多重係数(time-multiplex coefficient)
α,・・・αN−1に置き換えられる。
【0041】
【数11】
【0042】本発明の第1の具体例であるポリフェーズ
フィルタは、サンプリングレートf ’=f・Nを有
するN次のN時間多重全域通過フィルタを備え、N次の
N時間多重全域通過フィルタは、式9に示すような伝達
関数を有する。
【0043】
【数12】
【0044】ここで、r=0,1,・・・,N−1であ
る。
【0045】図1は、本発明の第1の具体例として実現
されたこのポリフェーズフィルタ(あるいはポリフェー
ズ分岐フィルタ(polyphase branch filter)ともい
う。)の構成を示すブロック図である。このポリフェー
ズ分岐フィルタは、基本的には、図2(A)に示すもの
と同様の構成を有しているが、乗算器は、上述のよう
に、N個の時間多重係数を有している。
【0046】すなわち、本発明の第1の具体例として示
すポリフェーズフィルタは、図1に示すように、遅延量
NTを有し、入力信号t(k)が供給される第1の遅延
器1と、第1の遅延器1の出力信号が第1の入力端子か
ら第1の被加数として供給される加算器3と、遅延量N
Tを有し、加算器1で生成された和が供給される第2の
遅延器2と、入力信号t(k)が第1の入力端子から被
減数として供給され、第2の遅延器2の出力信号が第2
の入力端子から減数として供給される減算器4と、減算
器4で算出された差が供給され、この差にそれぞれ所定
の乗数α(k)を乗算し、得られる積を加算器3に第2
の入力端子から第2の被加数として供給する乗算器5と
を備える。加算器3により算出された和は、このポリフ
ェーズフィルタの出力信号u(k)として出力される。
【0047】ポリフェーズフィルタの全域通過分岐フィ
ルタ(allpass branch filter)の次数は、1次以上の
高次であってもよい。以下、図3及び図4を用いて、従
来の2次全域通過フィルタから2次分岐フィルタを有す
るポリフェーズ低域通過フィルタを構成する方法を本発
明の第2の具体例として説明する。
【0048】図4は、従来の2次全域通過フィルタの構
成を示すブロック図である。図4に示す2次全域通過フ
ィルタの図2(B)に示す従来の全域通過フィルタとの
違いは、出力信号u(k)が第1の加算器103で算出
された和ではなく、第2のフィルタ段がこの出力信号u
(k)を生成するという点である。すなわち、出力信号
u(k)は、遅延器102の出力信号が第1の被加数と
して供給される別の加算器106において和信号として
生成される。この別の加算器106の第2の被加数は、
別の乗算器109において、加算器103で生成された
信号と遅延された出力信号u(k)との差を示す信号に
乗数χを乗算することにより得られる。この遅延された
出力信号u(k)は、第2の遅延器107において生成
される。
【0049】このような2次全域通過フィルタの伝達関
数を式10に示す。
【0050】
【数13】
【0051】すなわち、式1に示したポリフェーズ低域
通過フィルタの伝達関数に基づき、2つの係数を有する
ポリフェーズ全域通過分岐フィルタの伝達関数は、式1
1により示される。
【0052】
【数14】
【0053】式1と式11から、ポリフェーズ低域通過
フィルタの伝達関数は、式12に示すように得られる。
【0054】
【数15】
【0055】本発明に基づく2・N次分岐全域通過フィ
ルタを備えるポリフェーズ低域通過フィルタにおいて
は、図4に示す全ての1次遅延器101,102,10
7は、N次の遅延器に置き換えられ、各分岐入力信号の
サンプリングレートは、入力信号t(k)のサンプリン
グレートをfとして、f’=f/Nに変更され
る。
【0056】また、本発明の第2の具体例として示す2
・N次分岐フィルタを備えるポリフェーズフィルタは、
図4に示す時間多重係数α及びχに代えて、r=0,
1,・・・N−1としてそれぞれN個の時間多重係数α
及びχを有する。すなわち、本発明の第2の具体例
として図3に示すポリフェーズフィルタは、図1に示す
全ての構成要素に加えて、第2の遅延器2の出力信号が
第1の入力端子から第1の被加数として供給される第2
の加算器6と、遅延量NTを有し、第2の加算器6で生
成された和が供給される第3の遅延器7と、第1の加算
器3で生成された和が第1の入力端子から被減数として
供給され、第3の遅延器7の出力信号が第2の入力端子
から減数として供給される第2の減算器8と、第2の減
算器8で算出された差が供給され、これに所定の乗数χ
(k)を乗算し、算出した積を第2の加算器6の第2の
入力端子に第2の被加数として供給する第2の乗算器9
とを備える。この第2の加算器6で生成された和は、こ
の分岐フィルタの出力信号u(k)として出力される。
【0057】本発明の第2の具体例として示すポリフェ
ーズフィルタに含まれる2N次のN時間多重全域通過フ
ィルタの伝達関数を式13に示す。
【0058】
【数16】
【0059】ここで、r=0,1,・・・,N−1であ
る。
【0060】2N次のN時間多重全域通過フィルタの係
数は、式12と式13を比較することにより得られる。
N時間多重全域通過フィルタの係数α及びχは、式
14に示すように、ポリフェーズ低域通過フィルタの係
数β及びδに等しい。
【0061】
【数17】
【0062】以上の2つの具体例から、本発明により、
x・N次のN全域通過フィルタと所望の係数Nを備える
x・N次ポリフェーズフィルタを極めて容易に設計でき
ることがわかる。本発明によれば、x次全域通過フィル
タ内において、遅延量1を有する遅延器は、遅延量Nを
有する遅延器に置換され、これにより分岐フィルタの入
力信号のサンプリングレートは、ポリフェーズフィルタ
の入力信号t(k)のサンプリングレートをfとし
て、f’=f/Nに低減される。
【0063】好ましくは、x次全域通過フィルタ内に含
まれる各乗算器は、例えばα(k)=α(k mod
N)等の所定の順序で使用されるN個の時間多重係数を
有する。
【0064】さらに好ましくは、この各乗算器は、量子
化係数を有し、これにより乗算器は、少なくとも1つの
シフトレジスタと、少なくとも1つの加算器と、少なく
とも1つの減算器により実現される。
【0065】次に、本発明を適用した複素信号再生装置
(以下、IQ再生装置という。)を図5〜図9を用いて
説明する。
【0066】図5の左側は、サンプリングレートf
有するアナログ/デジタル変換器(analog-digital con
verter:以下、A/D変換器という。)によりサンプリ
ングされる、中心周波数がfであり、帯域制限された
アナログ信号(analog bandpass siginal、以下、単に
帯域制限信号という。)s(t)を示す。サンプリング
された帯域制限信号s(k)は、本発明に基づくデジタ
ルIQフィルタを通過する。デジタルIQフィルタは、
サンプリングされた帯域制限信号s(k)を複素ベース
バンド信号に変換(mix)し、間引き因子をNとしてサ
ンプリングレートの間引き及びノイズシェーピング(no
ise shaping)を行う。この処理は、ポリフェーズフィ
ルタにおける分岐フィルタの数Nに基づいて実行され
る。IQフィルタの出力信号は、サンプリングレートf
’=f/Nを有する複素ベースバンド信号w(l)
=w(l)+jw(l)である。
【0067】図6は、デジタルIQフィルタの具体的な
構成を示すブロック図であり、デジタルIQフィルタ
は、本発明に基づくN時間多重全域通過フィルタからな
るフィルタ回路22を備える。このデジタルIQフィル
タに供給されるサンプリングされた帯域制限信号s
(k)は、乗算器21に供給され、乗算器21は、帯域
制限信号s(k)に信号A(k)を乗算して、N時間多
重全域通過フィルタからなるフィルタ回路22に供給す
る。フィルタ回路22は、出力信号u(k)を出力す
る。
【0068】複素ベースバンド信号w(l)の同相
(I)成分w(l)を再生するために、本発明に基づ
くポリフェーズフィルタ、すなわちフィルタ回路22の
出力信号u(k)は、乗算器23において、乗数B
(k)cos(2π・f/f・k)が乗算された
後、第1の加算器24に第1の被加数として供給され
る。また、第1の加算器24には、スイッチs(k)
25を介し、遅延量Tを有する遅延器26で遅延された
出力信号が第2の被加数として供給されている。第1の
加算器24の出力信号は、サンプリングレート間引き回
路27において、間引き因子Nで間引きされる。サンプ
リングレート間引き回路27は、複素ベースバンド信号
w(l)の同相成分w(l)を出力する。
【0069】複素ベースバンド信号w(l)の直交
(Q)成分w(l)を再生するために、本発明に基づ
くポリフェーズフィルタ、すなわちフィルタ回路22の
出力信号u(k)は、乗算器28において、乗数B
(k)sin(2π・f/f・k)が乗算された
後、第2の加算器29に第1の被加数として供給され
る。第2の加算器29には、スイッチs(k)30を
介し、遅延量Tを有する遅延器31で遅延された出力信
号が第2の被加数として供給されている。第2の加算器
29の出力信号は、サンプリングレート間引き回路32
において、間引き因子Nで間引きされる。サンプリング
レート間引き回路32は、複素ベースバンド信号w
(l)の直交成分w(l)を出力する。
【0070】複素ベースバンド信号の同相成分用のスイ
ッチs(k)25及び直交成分用のスイッチs
(k)30は、以下の式15に基づいて切り換えられ
る。
【0071】
【数18】
【0072】図5に示すA/D変換器の入力信号s
(t)の中心周波数は、式16及び式17により求めら
れる。
【0073】
【数19】
【0074】
【数20】
【0075】ここで、Nは間引き因子であり、nは[−
N/2〜N/2]の範囲内の整数であり、mは整数であ
る。
【0076】A(k)及びB(k)は、A/D変換器の
入力信号の中心周波数に基づいて決定される。中心周波
数fを式16に基づいて算出する場合、A(k)及び
B(k)は、式18により得られる。
【0077】
【数21】
【0078】一方、中心周波数fを式17に基づいて
算出する場合、A(k)及びB(k)は、式19により
得られる。
【0079】
【数22】
【0080】式20は、特別な場合を表す。
【0081】
【数23】
【0082】ここで、mは整数であり、1/4期間サン
プリング(quarter period sampling)とも呼ばれ、変
更された全域通過フィルタの出力における搬送波の乗算
は、不要である。この場合、図6に示す構成は、図7に
示すように簡略化することができる。
【0083】図7に示すように、本発明に基づくN時間
多重全域通過フィルタからなるフィルタ回路22の出力
信号u(k)は、加算器33に第1の被加数として直接
供給され、加算器33は、同相成分と直交成分が多重化
された(以下、IQ多重という。)複素ベースバンド信
号w(l)=w(l)+jw(l)を出力する。こ
のIQ多重複素ベースバンド信号は、それぞれ遅延量T
を有する2つの遅延器35,36により遅延され、スイ
ッチ(S7)34を介して、加算器33に第2の被加数
として供給される。スイッチ34は、以下の式21に基
づいて切り換えられる。
【0084】
【数24】
【0085】加算器33の出力信号は、サンプリングレ
ート間引き回路37において、間引き因子N/2で間引
きされ、サンプリングレート間引き回路37は、IQ多
重複素ベースバンド信号w(l)を出力する。
【0086】IQ信号の再生において必要とされる側波
帯(sideband)に応じて、係数A(k)は、式22又は
式23を用いて算出される。
【0087】
【数25】
【0088】
【数26】
【0089】上述のように、図7に示すIQフィルタの
出力信号は、サンプリングレートf ’=f/Nの時
間多重複素ベースバンド信号である。
【0090】図8及び図9は、本発明に基づくIQフィ
ルタの構成を示すブロック図であり、IQフィルタは、
本発明に基づく2N次分岐フィルタを有するポリフェー
ズフィルタを備える。図8に示すIQフィルタにおいて
は、図3に示す2N次ポリフェーズフィルタが図7に示
すポリフェーズフィルタ22として使用されている。ま
た、図8に示すIQフィルタにおいては、1/4期間サ
ンプリングが使用されており、したがって、図6に示す
ようなポリフェーズフィルタの出力における搬送波の乗
算が不要である。
【0091】図8に示す具体例においては、間引き因子
Nの値は、N=6とされている。IQフィルタの係数
は、1.536MHzの帯域幅を有するDAB信号用に
設計されている。サンプリング周波数は、12.288
MHzであり、入力信号の中心周波数は、f=3.0
72MHzに設定されている。これらの値は、式22の
条件を満たすものである。
【0092】ハードウェアのサイズを縮小するために、
係数α(k)及びχ(k)は、シフトレジスタと、1つ
の加算器及び1つの減算器により実現されるように量子
化される。分岐全域通過フィルタの係数を以下の表1に
示す。
【0093】
【表1】
【0094】さらに、N時間多重全域通過フィルタ及び
その次数を第2の時間多重により実現することによっ
て、ハードウェアのサイズをさらに縮小することがで
き、2N次分岐全域通過フィルタは、N次の時間多重全
域通過フィルタにより実現される。図9は、時間多重
と、シフト及び加算処理により実現される乗数とにより
実現されたIQフィルタの構成を示すブロック図であ
る。
【0095】図1又は図3に示す第1の乗算器5と第2
の乗算器9を実現する「乗算器(図9の破線で示す)」
は、シフト値2−2を有し、被乗数が入力される第1の
シフトレジスタ10と、シフトレジスタ10の出力値が
第1の被選択端子に供給され、被乗数が第2の被選択端
子に供給される入力切換スイッチS2を備える。また、
この乗算器は、それぞれの入力端子がスイッチS2の選
択端子に接続された第2のシフトレジスタ11、第3の
シフトレジスタ12、第4のシフトレジスタ13を備え
る。さらに、この乗算器は、第2のシフトレジスタ11
の出力値が第1の入力端子から被減数として供給される
第3の減算器14と、選択端子が第3のシフトレジスタ
12の出力端子に接続され、第1の被選択端子がどこに
も接続されず、第2の被選択端子が第3の減算器14の
減数用の入力端子に接続された第1の出力切換スイッチ
S3と、第3の減算器14の出力値が第1の入力端子か
ら第1の被加数として供給され、乗算された被乗数を出
力する第3の加算器15と、選択端子が第4のシフトレ
ジスタ13の出力端子に接続され、第1の被選択端子が
どこにも接続されず、第2の被選択端子が第3の加算器
15の第2の被加数用の端子に接続された第2の出力切
換スイッチS4とを備える。
【0096】さらに、時間多重を行うために、図6にも
示す入力信号t(k)は、入力切換スイッチS0の第1
の被選択端子(全ての図面において、各第1の被選択端
子に符号0を付している。)に直接供給されるととも
に、−1を乗算する乗算器を介して、入力切換スイッチ
S0の第2の被選択端子に供給される。入力切換スイッ
チS0の選択端子は、第1のフィードバック選択スイッ
チS1の第2の被選択端子に接続されている。第1のフ
ィードバック選択スイッチS1の選択端子は、遅延時間
6T、すなわち2・3・Tを有する第1の遅延器1に接
続されている。この遅延器1は、さらに、時間多重のた
めのラッチ信号LE0が供給されるラッチイネーブル入
力端子を備えている。第1の遅延器1の出力信号は、第
2のフィードバック選択スイッチS5の第2の被選択端
子及び選択端子を介して、第1の加算器3の第1の入力
端子に供給される。時間多重のために、この具体例にお
いては、第1の加算器3は、加算−減算器として構成さ
れており(以下、加算−減算器3ともいう。)、第1の
入力端子には、この加算−減算器3の機能に応じて、被
加数又は被減数が供給される。加算−減算器3の出力信
号は、遅延量Tを有する第2の遅延器の第1の部分2a
に供給される。第2の遅延器の出力信号は、ポリフェー
ズフィルタ22の出力信号u(k)として出力される。
この出力信号は、第1の入力切換スイッチS1の第1の
被選択端子及び遅延量11Tを有する第2の遅延器の第
2の部分2bにも供給される。この第2の遅延器の第2
の部分2bの出力信号は、第2のフィードバック選択ス
イッチS5の第1の被選択端子及び被減数として第1の
減算器4に供給される。この第1の減算器4には、第1
のフィードバック選択スイッチS1の出力信号が減数と
して供給されている。第1の減算器4により算出された
差は、上述のように、係数α(k)又はχ(k)が乗算
され、加算−減算器3にそれぞれ第2の被加数又は被減
数として供給される。
【0097】上述のように、図9に示すIQフィルタ
は、効率的であり、サンプリングレートの間引き因子N
=6及び2N次のN全域通過フィルタは、時間多重によ
って実現される。すなわち、1複素出力サンプルは、1
2出力クロックサイクル、すなわちfc=2f=2・
6・f’間で処理しなければならない。信号A(k)
は、2出力クロックサンプルの周期を有する。したがっ
て、IQフィルタの状態は、24クロックサイクルfc
の周期を有する。以下に示す表2は、IQフィルタの2
4個の異なる内部状態と、図9に示すスイッチS0、S
1、S2、S3、S4、S5、S6の状態と、アクティ
ブハイであるラッチイネーブル信号LE0の状態と、シ
フトレジスタSH0、SH1、SH2のシフト値との関
係を示す表である。表2では、動作に影響せず、したが
って、いかなるものであってもよい(don't care)状態
については、dcのマークを付している。また、定義さ
れていない(not defined)出力信号Wには、ndのマ
ークを付している。
【0098】
【表2】
【0099】IQ信号の再生に必要とされる側波帯に応
じて、スイッチS0は、表2のS0の欄の左側の状態又
は右側の状態に切り換えられる。
【0100】上述のIQフィルタは、例えばDAB受信
機、FM受信機、AM受信機等に組み込まれ、DAB信
号を受信する場合、入力信号の中心周波数はf=3.
072MHzであり、この入力信号はサンプリングレー
トf=12.288MHzでサンプリングされ、FM
信号を受信する場合、入力信号の中心周波数はf=1
0.75MHzであり、この入力信号はサンプリングレ
ートf=6.144MHzでサンプリングされ、AM
信号を受信する場合、入力信号の中心周波数はf=4
55KHzであり、この入力信号はサンプリングレート
=2.048MHzでサンプリングされる。
【0101】通過帯域において位相が非線形であるフィ
ルタは、グループ遅延歪み(groupdelay distorsion)
を生じ、周波数変調された信号は、このグループ遅延歪
みに対して敏感であるが、本発明に基づくIQフィルタ
は、通過帯域において線形位相応答を有し、鏡像周波数
(mirrored frequency)に対する抑圧効果が高い。
【0102】以上のように、本発明に基づくIQフィル
タは、5つの加算器のみを使用し、乗算器が不要である
ため、非常に効率的に構成できる。ノイズシェーピング
及び隣接チャンネル抑制を行うとともにデジタル形式の
複素ベースバンド信号を再生する本発明に基づくポリフ
ェーズフィルタは、低コストで製造することができる。
【0103】
【発明の効果】以上のように、本発明に係るポリフェー
ズフィルタは、入力信号(t(k))をフィルタリング
するN個のx・N次分岐全域通過フィルタを備え、遅延
量1を有する遅延器と、少なくとも1つの乗算器とを有
するx次全域通過フィルタの遅延器を遅延量Nを有する
遅延器に置換した構造を有し、入力信号(t(k))の
サンプリングレートをfとして、サンプリングレート
’=f/Nを有する。このため、本発明に係るポ
リフェーズフィルタによれば、処理可能な中間周波数の
数が増加し、複素信号再生処理の前段に設けられるアナ
ログ/デジタル変換器のサンプリング周波数をより柔軟
に選択できる。また、本発明に係るポリフェーズフィル
タは、数少ない加算器及び乗算器により実現でき、低コ
ストで製造できる。乗算器を少なくとも1つのシフトレ
ジスタと、少なくとも1つの加算器と、少なくとも1つ
の減算器とから構成することによりさらに製造コストを
低減することができる。
【0104】また、本発明に係る複素信号再生装置は、
サンプリングされた帯域制限入力信号s(k)に信号A
(k)=(−1)floor(k/N)を乗算し、入力
信号t(k)としてN個のx・N次分岐全域通過フィル
タを備えるポリフェーズフィルタに供給する。このた
め、本発明に係る複素信号再生装置によれば、信号の対
称性(signal symmetries)を効率的に用いて、この複
素信号再生装置内のN個のx・N次分岐全域通過フィル
タを有するポリフェーズフィルタ用の可能な中間周波数
のダブリング(doubling)を容易に行うことができる。
【図面の簡単な説明】
【図1】本発明を適用したポリフェーズフィルタの時間
多重分岐全域通過フィルタの構成を示すブロック図であ
る。
【図2】本発明を適用したN次のポリフェーズ分岐全域
通過フィルタの設計方法を説明するための図である。
【図3】本発明を適用したポリフェーズ分岐全域通過フ
ィルタの第2の具体例を示す図である。
【図4】本発明を適用したポリフェーズフィルタの設計
方法を説明するための図である。
【図5】IQフィルタの動作を説明するための図であ
る。
【図6】デジタルIQフィルタの構成を示すブロック図
である。
【図7】1/4期間サンプリングを行うデジタルIQフ
ィルタの構成を示すブロック図である。
【図8】本発明を適用したデジタルIQフィルタの構成
を示すブロック図である。
【図9】図8に示すIQフィルタの具体的な構成を示す
ブロック図である。
【符号の説明】
1 遅延器、2 遅延器、3 加算器、4 減算器、5
乗算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04L 27/38 H04L 27/22 F (72)発明者 ビルトゥハーゲン、イエンス ドイツ連邦共和国 70327 シュトゥット ゥガルト ヘデルフィンガー シュトラー セ 61 ソニー インターナショナル (ヨーロッパ) ゲゼルシャフト ミット ベシュレンクテル ハフツング アドバ ンスド テクノロジーセンター シュトゥ ットゥガルト内 Fターム(参考) 5K004 AA05 AA08 FG02 FH01 JG01

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 入力信号(t(k))をフィルタリング
    するx・N次のN分岐全域通過フィルタを備えるポリフ
    ェーズフィルタにおいて、 遅延量1を有する遅延器と、少なくとも1つの乗算器と
    を有するx次全域通過フィルタの遅延器を遅延量Nを有
    する遅延器に置換した構造を有し、 上記入力信号(t(k))のサンプリングレートをf
    として、サンプリングレートf’=f/Nを有する
    ポリフェーズフィルタ。
  2. 【請求項2】 上記少なくとも1つの乗算器は、それぞ
    れ所定の順序(α(k)=α(k mod N);χ
    (k)=χ(k mod N))で使用されるN個の時間
    多重乗数(α〜αN−1;χ〜χN−1)を有する
    ことを特徴とする請求項1記載のポリフェーズフィル
    タ。
  3. 【請求項3】 遅延量Nを有し、上記入力信号(t
    (k))が供給される第1の遅延器と、 上記第1の遅延器の出力信号が第1の入力端子から被加
    数として供給される第1の加算器と、 遅延量Nを有し、上記第1の加算器により算出された和
    が供給される第2の遅延器と、 上記入力信号(t(k))が第1の入力端子から非減数
    として供給され、上記第2の遅延器の出力信号が第2の
    入力端子から減数として供給される第1の減算器と、 上記第1の減算器により算出された差が供給され、該差
    に所定の乗数(α(k))を乗算し、算出した積を上記
    第1の加算器の第2の入力端子に第2の被加数として供
    給する第1の乗算器とを備え、 xが1であるとき、上記第1の加算器により算出された
    和が上記分岐全域通過フィルタの出力信号(u(k))
    として出力されることを特徴とする請求項1又は2記載
    のポリフェーズフィルタ。
  4. 【請求項4】 上記第2の遅延器の出力信号が第1の入
    力端子から第1の被加数として供給される第2の加算器
    と、 遅延量Nを有し、上記第2の加算器により算出された和
    が供給される第3の遅延器と、 上記第1の加算器により算出された和が第1の入力端子
    から非減数として供給され、上記第3の遅延器の出力信
    号が第2の入力端子から減数として供給される第2の減
    算器と、 上記第2の減算器により算出された差が供給され、該差
    に所定の乗数(χ(k))を乗算し、算出した積を上記
    第2の加算器の第2の有力端子に第2の被加数として供
    給する第2の乗算器とを備え、 xが2であるとき、上記第2の加算器により算出された
    和が上記分岐全域通過フィルタの出力信号(u(k))
    として出力されることを特徴とする請求項3記載のポリ
    フェーズフィルタ。
  5. 【請求項5】 上記第1及び第2の乗算器の少なくとも
    いずれか一方は、量子化係数を有し、少なくとも1つの
    シフトレジスタと、少なくとも1つの加算器又は少なく
    とも1つの減算器により実現されていることを特徴とす
    る請求項2乃至4いずれか1項記載のポリフェーズフィ
    ルタ。
  6. 【請求項6】 上記第1及び第2の乗算器の少なくとも
    いずれか一方は、 シフト値2−2を有し、該乗算器の被乗数が供給される
    第1のシフトレジスタと、 上記第1のシフトレジスタの出力値が第1の被選択端子
    に供給され、上記被乗数が第2の被選択端子に供給され
    る入力切換スイッチと、 それぞれ上記入力切換スイッチの選択端子に接続された
    入力端子を有する第2、第3、第4のシフトレジスタ
    と、 上記第2のシフトレジスタの出力値が第1の入力端子か
    ら被減数として供給される第3の減算器と、 選択端子が上記第3のシフトレジスタの出力端子に接続
    され、第1の被選択端子がどこにも接続されず、第2の
    被選択端子が上記第3の減算器の減数用の第2の入力端
    子に接続された第1の出力切換スイッチと、 上記第3の減算器の出力値が第1の入力端子から第1の
    被加数として供給され、乗算された被乗数を出力する第
    3の加算器と、 選択端子が上記第4のシフトレジスタの出力端子に接続
    され、第1の被選択端子がどこにも接続されず、第2の
    被選択端子が上記第3の加算器の第2の被加数用の第2
    の入力端子に接続された第2の出力切換スイッチとを備
    えることを特徴とする請求項5記載のポリフェーズフィ
    ルタ。
  7. 【請求項7】 x・N次ポリフェーズフィルタは、x=
    aとして、時間多重により実現され、クロック周波数f
    =a・fに基づいて動作することを特徴とする請求
    項1乃至6いずれか1項記載のポリフェーズフィルタ。
  8. 【請求項8】 帯域濾波され、サンプリングされた入力
    信号s(k)に信号A(k)=(−1)
    floor(k/N)を乗算し、入力信号t(k)とし
    てx・N次のN分岐全域通過フィルタからなるポリフェ
    ーズフィルタに供給する複素信号再生装置。
  9. 【請求項9】 上記x・N次分岐全域通過フィルタの出
    力信号は、信号B(k)cos(2πf/f・k)
    が乗算されて、複素ベースバンド信号の同相成分が算出
    され、及び信号B(k)sin(2πf/f・k)
    が乗算されて、複素ベースバンド信号の直交成分が算出
    されることを特徴とする請求項8記載の複素信号再生装
    置。
  10. 【請求項10】 請求項1乃至7いずれか1項記載のポ
    リフェーズフィルタを備え、複素ベースバンド信号の同
    相成分及び直交成分を算出する請求項8又は9記載の複
    素信号再生装置。
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