JPH0738565B2

JPH0738565B2 - 高速デイジタルフイルタ

Info

Publication number: JPH0738565B2
Application number: JP61003145A
Authority: JP
Inventors: 哲夫仙波; ニコラス・エス・バラツト
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-01-10
Filing date: 1986-01-10
Publication date: 1995-04-26
Anticipated expiration: 2010-04-26
Also published as: JPS62161210A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、VTR等のHUEコントロール回路やフェイズシ
フタ等に用いて好適な高速ディジタルフィルタに関す
る。

〔発明の概要〕

この発明は、VTR等のHUEコントロール回路やフェイズシ
フタ等に用いて好適な高速ディジタルフィルタにおい
て、IIR型のオールパスフィルタ（全帯域通過フィル
タ）を伝達関数の分母に対応する部分と分子に対応する
部分とに分割し、少なくとも１組の同一の値となる係数
を０として簡略化すると共に、等価的に遅延回路の前後
に最大で１回の加算と１回の乗算しか存在しないように
変形し、得られた低次のオールパスフィルタを継続接続
して等価的に高次のオールパスフィルタを構成すること
により、振幅特性を劣化させることなく任意の位相特性
を得ることができ、然も高速動作を可能とするものであ
る。

〔従来の技術〕

従来、ディジタル信号処理でコンポジットのビデオ信号
のHUE（色相）をコントロールする場合には、第５図に
示すデコード・エンコード式のHUEコントロール回路が
用いられている。

第５図において、80で示される入力端子からディジタル
のコンポジットのカラービデオ信号がY/C分離回路81に
供給される。Y/C分離回路81において、カラービデオ信
号が輝度信号Ｙとクロマ信号（搬送色信号）Ｃとに分離
され、輝度信号Ｙが加算器93に供給され、クロマ信号Ｃ
が復調器82及び88の夫々に供給される。

復調器82には端子83からsin（ωｔ）のキャリア信号が
供給され、復調器88には端子89からCOS（ωｔ）のキャ
リア信号が供給されている。復調器82において、クロマ
信号Ｃが復調されることで色差信号Ｒ−Ｙが形成され
る。また、復調器88において、クロマ信号Ｃが復調され
ることで色差信号Ｂ−Ｙか形成される。復調器82の出力
がローパスフィルタ84を介されることで不要成分が除去
され、ローパスフィルタ84の出力が変調器85に供給され
る。また、復調器88の出力がローパスフィルタ90を介さ
れることで不要成分が除去され、ローパスフィルタ90の
出力が変調器91に供給される。

変調器85には、端子86からsin（ωｔ＋φ）のキャリア
信号が供給され、色差信号Ｒ−Ｙがφだけ位相がずらさ
れた状態で変調され、変調器85の出力が加算器87に供給
される。また、変調器91には、端子92からcos（ωｔ＋
φ）のキャリア信号が供給され、色差信号Ｂ−Ｙがφだ
け位相がずらされた状態で変調される。変調器91の出力
が加算器87に供給される。加算器87において、変調器85
からの出力と変調器91からの出力とが加算されて、クロ
マ信号Ｃが形成される。加算器87の出力が加算器93に供
給され加算器93において、輝度信号Ｙと加算器87からの
クロマ信号Ｃとが加算され、コンポジットのビデオ信号
が加算器93から出力され出力端子94から取り出される。

しかし、前述した方式のHUEコントロール回路の場合に
は、クロマ信号Ｃのみを抽出して位相をφだけ変化させ
て輝度信号Ｙと加算するため、第６図Ａに示すように輝
度信号Ｙの周波数成分とクロマ信号Ｃの周波数成分とが
重なり合う（図中斜線で示す）周波数帯域において第６
図Ｂに示すように振幅特性がずらす位相の量によって変
化してしまう欠点を有する。

また、前述した方式のHUEコントロール回路以外の方式
として、振幅特性を一定に保ったままコンポジット信号
を一定時間ずらすことでHUEコントロールを行う方法が
提案されている。この方式は、前述した方式に比べて画
質の劣化が少ない点で優れており、アナログ処理で実現
する場合においては、ディレイラインや位相等化器を用
いることで比較的容易に実現できる。

しかし、ディジタル処理で実現しようとする場合は困難
を伴いうもので、特にFIR型（非巡回型）のディジタル
フィルタを用いた場合には、フィルタ係数の個数が有限
個のため振幅特性を一定に保つのが困難で画質を劣化さ
せることなく実現することが不可能である。そこで、II
R型（巡回型）のディジタルフィルタを用いてHUEコント
ロール回路を実現することが考えられる。

従来の一般的なIIR型（巡回型）のディジタルフィルタ
の伝達関数Ｈ（ｚ）は、ｚを演算子とし、am（０≦ｍ≦
Ｍ）及びbn（０≦ｎ≦Ｎ）をフィルタ係数としてで示される。

ここで、（Ｍ＝Ｎ），（bn＝a_N-n）とした場合には、上
記（１）式はとされ、この上記（２）式において、ｚ＝ejwとするととなる。即ち、振幅特性及び位相特性がとされ、振幅特性が一定で位相のみを変化させることが
できるディジタルのオールパスフィルタ（全帯域通過フ
ィルタ）となる。即ち、前述した（Ｍ＝Ｎ），（bn＝a
_N-n）の条件を満たすIIR型のディジタルフィルタはオー
ルパスフィルタとなるもので、一例として（Ｎ＝３）の
オールパスフィルタの構成を第７図に示す。

第７図に示すように、オールパスフィルタが減算器102,
加算器112,3個の遅延回路103〜105,及び６個の係数乗算
器106〜111により構成される。

第７図において、101で示されるのが入力端子であり、
ディジタルの入力信号が入力端子101から減算器102に供
給される。減算器102の出力が遅延回路103に供給される
と共に、係数がa₀とされた乗算器109に供給される。遅
延回路103の出力が係数がa₂とされた乗算器108及び係数
がa₁とされた乗算器110に供給されると共に、遅延回路1
04に供給される。遅延回路104の出力が係数がa₁とされ
た乗算器107及び係数がa₂とされた乗算器111に供給され
ると共に、遅延回路105に供給される。遅延回路105の出
力が係数a₀とされた乗算器106に供給されると共に、加
算器112に供給される。

乗算器106〜108の夫々の出力が減算器102に供給され、
減算器102において、入力信号から乗算器105〜108の夫
々の出力が減算され、この減算結果が減算器102の出力
とされる。また、乗算器109〜111の夫々の出力が加算器
112に供給され、加算器112において、遅延回路105の出
力と乗算器109〜111の夫々の出力とが加算され、この加
算結果がオールパスフィルタの出力として出力端子113
から取り出される。

この第７図に示される（Ｎ＝３）のオールパスフィルタ
の伝達関数Ｈ（ｚ）はｚを演算子として、で示される。

しかし、実際のハードウェアでは同時に複数の演算処理
を一つの回路で行うことは不可能とされ、第７図に示す
オールパスフィルタの多入力の減算器102は第８図に示
すように２個の２入力の加算器102a,102b及び１個の２
入力の減算器102cにより実現される。また、第７図に示
されるオールパスフィルタの多入力の加算器112は、第
８図に示すように３個の２入力の加算器112a,112b,112c
により実現される。

即ち、伝達関数の分母に係わる帰還ループの減算処理
は、２入力の加算器102a及び102bにおいて、乗算器106
〜108の夫々の出力を順次加算した後、２入力の減算器1
02cでなされる。また、伝達関数の分子に係わる出力段
の加算処理においても、同様に２入力の加算112a及び11
2bにおいて、乗算器109〜111の夫々の出力を順次加算し
た後、２入力の加算器112cでなされる。

〔発明が解決しようとする問題点〕

第８図に示す（Ｎ＝３）のオールパスフィルタは、前述
したように最大で１回の乗算処理と３回の加算処理が必
要とされ、この複数の演算処理をディジタル入力信号の
１サンプリング周期以内に終了しなければならないもの
である。このため、サンプリング周波数が高い場合、例
えばディジタルのコンポジットのビデオ信号のクロマ信
号Ｃのように、サンプリング周波数が14.3MHZと高い場
合には、演算速度が問題となって適用が困難なものであ
る。

従って、この発明の目的は、例えば14.3MHZ以上の高い
サンプリング周波数のディジタル入力信号においても、
本来のオールパスフィルタの特性及び精度を損なうこと
なく動作することができる高速ディジタルフィルタを提
供することにある。

〔問題点を解決するための手段〕

この発明は、伝達関数の分母に対応するように乗算手段
と加算手段と遅延手段とで構成された第１の信号処理系
と、伝達関数の分子に対応するように乗算手段と加算手
段と遅延手段とで構成された第２の信号処理系とに分割
された、振幅特性が一定のIIR型フィルタから成る高速
ディジタルフィルタにおいて、第１および第２の信号処理系を分母および分子に共通な
少なくとも１個の係数が０となるように構成すると共
に、第１および第２の信号処理系の遅延手段の前後にお
いて最大で１回の加算と１回の乗算がおこなわれるよう
にする遅延手段を第１と第２の信号処理系に設けたこと
を特徴とする高速ディジタルフィルタである。

〔作用〕

IIR型のオールパスフィルタが伝達関数の分母に対応す
る部分と分子に対応する部分とに分割され、少なくとも
１組の同一の値となる係数が０とされて簡略化されると
共に、遅延回路の前後において最大で１回の加算と１回
の乗算しか存在しないように遅延回路が挿入されて等価
的に変形され、例えば乗算器の係数が２のべき乗に選定
された場合には、略々加算処理１回分の時間までサンプ
リング周期を高めることが可能となる。

〔実施例〕

以下、この発明の一実施例を図面を参照して説明する。
第１図は例えば（Ｎ＝３）とする３次のIIR型のオール
パスフィルタにこの発明が適用された一実施例を示すも
のである。

一般的にオールパスフィルタの伝達関数Ｈ（ｚ）は、演
算子をｚとし、フィルタ係数をan（０≦ｎ≦Ｎ）としてで示され、伝達関数の分母を形成する各項の係数が分子
を形成する各項の係数に逆並びに対応するものである。
従って、（Ｎ＝３）とする３次のオールパスフィルタの
伝達関数Ｈ（ｚ）は、となる。

第３図は３次のオールパスフィルタの伝達関数に基づい
て伝達関数の分母に係わる帰還ループの部分と分子に係
わる出力段の部分とに分割してブロック化することによ
り、ある程度の高速化が図られたオールパスフィルタの
構成を示すもので一実施例の理解を容易とするため説明
する。

第３図において、２〜10で示される部分が伝達関数の分
母に係わる部分であり、11〜19で示される部分が伝達関
数の分子に係わる部分である。

入力端子１からディジタルの入力信号が減算器２に供給
される。減算器２の出力が係数がa₀とされた乗算器３、
係数がa₁とされた乗算器５及び係数がa₂とされた乗算器
８の夫々に供給される。乗算器３の出力が遅延回路４を
介して加算器６に供給される。乗算器５の出力が加算器
６に供給され、加算器６において、遅延回路４の出力と
乗算器５の出力とが加算され、加算結果が遅延回路７を
介して加算器９に供給される。乗算器８の出力が加算器
９に供給され、加算器９において遅延回路７の出力と乗
算器８の出力とが加算され、加算結果が遅延回路10を介
して減算器２に供給される。減算器２において、入力信
号から遅延回路10の出力が減算される。

減算器２からの出力が遅延回路11を介して加算器13に供
給されると共に、係数がa₂とされた乗算器12、係数がa₁
とされた乗算器15及び係数がa₀とされた乗算器18の夫々
に供給される。乗算器12の出力が加算器13に供給され、
加算器13において、遅延回路11の出力と乗算器12の出力
とが加算され、加算結果が遅延回路14を介して加算器16
に供給される。乗算器15の出力が加算器16に供給され、
加算器16において、遅延回路14の出力と乗算器15の出力
とが加算され、加算結果が遅延回路17を介して加算器19
に供給される。乗算器18の出力が加算器19に供給され、
加算器19において遅延回路17の出力と乗算器18の出力と
が加算され、この加算器19の出力がオールパスフィルタ
の出力として出力端子20から取り出される。

第３図に示すように、３次のオールパスフィルタが複数
の遅延回路4,7,10,11,14,17の前後において最大で２回
の加算処理と１回の乗算処理が存在するように構成され
ている。

この第３図に示すオールパスフィルタの例えば係数がa₂
とされる乗算器８及び12の夫々の係数が（a₂＝０）とさ
れることで、第３図に示すオールパスフィルタが簡略化
されると共に、等価的に変形され、第１図に示す一実施
例とされる。

第１図において22〜28で示される部分が伝達関数の分母
に係わる部分であり、23,29〜38で示される部分が伝達
関数の分子に係わる部分である。また、高速化を図るた
めの遅延回路23,30,33,37が挿入される。

入力端子21からディジタルの入力信号が減算器22に供給
される。減算器22の出力が遅延回路23を介して係数がa₀
とされた乗算器24及び係数がa₁とされた乗算器26に供給
される。乗算器24の出力が遅延回路25を介して加算器27
に供給される。乗算器26の出力が加算器27に供給され、
加算器27において、遅延回路25の出力と乗算器26の出力
とが加算され、加算結果が遅延回路28を介して減算器22
に供給される。

減算器22において、入力信号から遅延回路28の出力が減
算され、この減算器22の出力が遅延回路23及び直列に挿
入された３個の遅延回路29〜31を介して加算器34に供給
される。また、それと共に、減算器22の出力が遅延回路
23を介して係数がa₁とされた乗算器32及び係数がa₀とさ
れた乗算器36に供給される。

乗算器32の出力が遅延回路33を介して加算器34に供給さ
れ、加算器34において、遅延回路31の出力と遅延回路33
の出力とが加算され、この加算器34の出力が遅延回路35
を介して加算器38に供給される。乗算器36の出力が遅延
回路37を介して加算器38に供給され、加算器38におい
て、遅延回路35の出力と遅延回路37の出力とが加算さ
れ、この加算器38の出力がオールパスフィルタの出力と
して出力端子39から取り出される。

第１図に示すように係数a₂を０とすることにより、第３
図に示す３次のオールパスフィルタが簡略化されると共
に、５個の遅延回路25,28,29,31,35の前後において、最
大で１回の加算処理と乗算処理しか存在しないように遅
延回路23,30,33,37が挿入され、等価的に変形されてい
る。

即ち、第１図において22〜28で示される部分に関する伝
達関数Ｈ（ｚ）は、で示される。また、第１図において29〜38で示される部
分に関する伝達関数Ｈ（ｚ）はＨ（ｚ）＝（a₀＋a₁z^-1＋z^-3）・z^-1 で示される。従って、全体としての伝達関数Ｈ（ｚ）はとなる。

第２図はこの発明の他の実施例を示すもので前述した第
３図に示すオールパスフィルタの例えば係数がa₀とされ
る乗算器３及び18と係数がa₁とされる乗算器５及び15の
夫々の係数が（a₀＝a₁＝０）とされることで、第３図に
示すオールパスフィルタが簡略化されると共に、等価的
に変形され、第２図に示す他の実施例とされる。

第２図において42〜44で示される部分が伝達関数の分母
に係わる部分であり、45〜49で示される部分が伝達関数
の分子に係わる部分である。また、高速化を図るための
遅延回路46,48が挿入される。

入力端子41からディジタルの入力信号が減算器42に供給
される。減算器42の出力が係数a₂とされた乗算器43に供
給され、乗算器43の出力が遅延回路44を介して減算器42
に供給される。減算器42において、入力信号から遅延回
路44の出力が減算される。

減算器42の出力が直列に挿入された２個の遅延回路45,4
6を介して加算器49に供給されると共に、係数がa₂とさ
れた乗算器47に供給される。乗算器47の出力が遅延回路
48を介して加算器49に供給され、加算器49において、遅
延回路46の出力と遅延回路48の出力とが加算され、この
加算器49の出力がオールパスフィルタの出力として出力
端子50から取り出される。

第２図に示すように係数a₀及びa₁を０とすることにより
第３図に示す３次のオールパスフィルタが簡略化される
と共に、２個の遅延回路44,45の前後において、最大で
１回の加算処理と乗算処理しか存在しないように遅延回
路46,48が挿入され、等価的に変形されている。

即ち、第１図において42〜44で示される部分に関する伝
達関数Ｈ（ｚ）はで示される。また、第１図において45〜49で示される部
分に関する伝達関数Ｈ（ｚ）はＨ（ｚ）＝（a₂＋z^-1）・z^-1 で示される。従って、全体としての伝達関数Ｈ（ｚ）
は、となる。

第４図は、この発明の更に他の実施例を示すもので、前
述した一実施例及び他の実施例の夫々において、同一演
算を行う部分に関して共通の構成とし、得られた夫々の
オールパスフィルタを縦続接続してものである。

第４図において、52〜57で示される部分が他の実施例に
対応し、第２図において係数がa₂とされた乗算器43,47
及び遅延回路44,48が乗算器56及び遅延回路57により共
通とされる。また、第４図において、59〜66で示される
部分が一実施例に対応し、第１図において係数がa₀とさ
れた乗算器24,36、係数がa₁とされた乗算器26,32及び遅
延回路25,37が乗算器67,69及び遅延回路68により共通と
される。また、高速化を図るための遅延回路58が他の実
施例に対応する部分と一実施例に対応する部分との間に
挿入される。

入力端子51からディジタルの入力信号が減算器52に供給
される。減算器52の出力が直列に挿入された２個の遅延
回路53,54を介して加算器55に供給されると共に、係数
がa₂とされた乗算器56に供給される。乗算器56からの出
力が遅延回路57を介して加算器55に供給されると共に、
遅延回路57の出力が減算器52に供給され、入力信号から
遅延回路57の出力が減算される。

また、加算器55において、遅延回路54からの出力と遅延
回路57からの出力とが加算され、加算器55の出力が遅延
回路58を介して減算器59に供給される。

減算器59の出力が遅延回路60に供給され、遅延回路60の
出力が直列に挿入された３個の遅延回路61,62,63を介し
て加算器64に供給されると共に、遅延回路60の出力が係
数がa₀とされた乗算器67及び係数がa₁とされた乗算器69
に供給される。

乗算器67の出力が遅延回路68に供給され、遅延回路68の
出力が加算器66に供給されると共に、加算器71に供給さ
れる。乗算器69の出力が加算器71に供給されると共に、
遅延回路70を介して加算器64に供給される。

加算器64において、遅延回路63からの出力と遅延回路70
からの出力とが加算され、加算器64の出力が遅延回路65
を介して加算器66に供給される。また、加算器71におい
て、遅延回路68からの出力と乗算器69からの出力とが加
算され、加算器71の出力が遅延回路72を介して減算器59
に供給される。

減算器59において、遅延回路58を介して供給される加算
器55の出力から遅延回路72の出力が減算される。また、
加算器66において、遅延回路65からの出力と遅延回路68
からの出力とが加算され、この加算器66の出力がオール
パスフィルタの出力として出力端子73から取り出され
る。

この第４図に示されるオールパスフィルタの伝達関数はで示される。

尚、この発明の更に他の実施例と同様の構成で係数の値
が違うオールパスフィルタを更に縦続接続する構成とし
て、更に振幅特性を損なうことなく任意の位相特性を得
るようにしても良い。

〔発明の効果〕

この発明では、IIR型のオールパスフィルタが伝達関数
の分母に対応する部分と分子に対応する部分とに分割さ
れ、少なくとも１組の同一の値となる係数が０とされて
簡略化されると共に、遅延回路の前後において最大で１
回の加算と１回の乗算しか存在しないように遅延回路が
挿入されて等価的に変形される。

従って、この発明に依れば、例えば乗算器の係数が２の
べき乗に選定された場合には、略々加算処理１回分の時
間までサンプリング周期を高めることができ、例えばサ
ンプリング周波数が14.3MHZと高いHUEコントロール回路
にも十分適用が可能となる。

また、この発明の更に他の実施例に依れば、２つのタイ
プの違う低次のオールパスフィルタが縦続接続されて高
次のオールパスフィルタとされているため、乗算器の係
数が２のべき乗とされた場合においても、振幅特性を損
なうことなく一実施例及び他の実施例以上に任意に位相
特性を得ることができる。また、更に他の実施例以上に
任意に位相特性を得たい場合には同一の構成で係数が違
うオールパスフィルタを更に複数段縦続接続することに
より可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の他の実施例のブロック図、第３図はこの発明の
一実施例及び他の実施例の説明に用いるブロック図、第
４図はその発明の更に他の実施例のブロック図、第５図
は従来のHUEコントロール回路のブロック図、第６図Ａ
及び第６図Ｂは従来のHUEコントロール回路の説明に用
いる略線図、第７図及び第８図は従来のIIR型のオール
パスフィルタのブロック図である。図面における主要な符号の説明 2,22,42,52,59:減算器、6,9,13,16,19,27,34,38,49,55,
64,71:加算器、3,18,24,36,67:係数がa₀とされた乗算
器、5,15,26,32,69:係数がa₁とされた乗算器、8,1243,4
7,56:係数がa₂とされた乗算器、4,7,10,11,14,17,23,2
5,28,29〜31,33,35,37,45,46,48,53,54,57,58,60,61〜6
3,65,68,72:遅延回路。

Claims

【特許請求の範囲】

【請求項１】伝達関数の分母に対応するように乗算手段
と加算手段と遅延手段とで構成された第１の信号処理系
と、上記伝達関数の分子に対応するように乗算手段と加
算手段と遅延手段とで構成された第２の信号処理系とに
分割された、振幅特性が一定のIIR型フィルタから成る
高速ディジタルフィルタにおいて、上記第１および第２の信号処理系を上記分母および分子
に共通な少なくとも１個の係数が０となるように構成す
ると共に、上記第１および第２の信号処理系の上記遅延
手段の前後において最大で１回の加算と１回の乗算がお
こなわれるようにする遅延手段を上記第１と第２の信号
処理系に設けたことを特徴とする高速ディジタルフィル
タ。