JPH10320377A - 複素フィルタ並びに複素乗算器 - Google Patents

Abstract

(57)【要約】 【課題】 フィルタ本体ばかりでなく、その周辺回路で
ある加算器あるいは減算器の数も削減して回路規模のよ
り一層の小型化を図る。 【解決手段】 複素入力信号の実数部ＤｒをＦＩＲフィ
ルタ１２０でフィルタ係数Ｃｒ−Ｃｉによりフィルタリ
ングするとともに、虚数部ＤｉをＦＩＲフィルタ１４０
でフィルタ係数Ｃｒ＋Ｃｉによりフィルタリングし、さ
らに複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和をＦ
ＩＲフィルタ１３０でフィルタ係数Ｃｒによりフィルタ
リングする。そして、このＦＩＲフィルタ１３０のフィ
ルタリング出力から上記ＦＩＲフィルタ１２０の出力を
減算器１６０で引き算してその出力を複素出力信号の虚
数部Ｚｉとし、ＦＩＲフィルタ１３０のフィルタリング
出力から上記ＦＩＲフィルタ１４０の出力を減算器１７
０で引き算してその出力を複素出力信号の虚数部Ｚｒと
するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高精細テレビジ
ョン受信装置やディジタル携帯電話機等のディジタル通
信装置において、受信したディジタル変調信号を直交復
調する復調器に設けられる複素フィルタ並びに複素乗算
器に関する。

【０００２】

【従来の技術】一般に高精細テレビジョンシステムは、
変調方式として例えば直交振幅変調（ＱＡＭ：Quadratu
re Amplitude Modulation ）や位相偏移変調（ＰＳＫ：
PhaseShift Keying）を使用している。このため、高精
細テレビジョン受信装置の復調系では、受信したディジ
タル変調波信号が同相成分と直交成分とからなる複素信
号により表されるようになっており、これに応じて復調
器内に設けられる等化器や乗算器には複素フィルタある
いは複素乗算器が使用されている。

【０００３】図８は特開平８−９２００号に開示された
従来の複素フィルタの構成例を示すものである。同図に
おいて、複素入力信号の実数部Ｄｒは第１の有限長イン
パルス応答（ＦＩＲ：Finite Impulse Response ）フィ
ルタ１１に入力され、ここでフィルタ係数（Ｃｒ＋Ｃ
ｉ）が乗算されてＤｒ（Ｃｒ＋Ｃｉ）となって出力され
る。また上記複素入力信号の実数部Ｄｒと虚数部Ｄｉと
の和が加算器１４で求められて第２のＦＩＲフィルタ１
２に入力され、ここでフィルタ係数Ｃｉが乗算されて
（Ｄｒ＋Ｄｉ）Ｃｉとなって出力される。さらに、上記
複素入力信号の実数部Ｄｒと虚数部Ｄｉとの差が減算器
１５で求められて第３のＦＩＲフィルタ１３に入力さ
れ、ここでフィルタ係数Ｃｒが乗算されて（Ｄｒ−Ｄ
ｉ）Ｃｒとなって出力される。

【０００４】そして、上記第１のＦＩＲフィルタ１１の
出力信号と上記第２のＦＩＲフィルタ１２の出力信号と
の差が減算器１６で求められ、その出力が波形等化後の
複素出力信号の同相成分Ｚｒとして出力される。また、
上記第１のＦＩＲフィルタ１１の出力信号と上記第３の
ＦＩＲフィルタ１３の出力信号との差が減算器１７で求
められ、その出力が波形等化後の複素出力信号の直交成
分Ｚｉとして出力される。

【０００５】この複素フィルタを用いると、従来４個必
要だったＦＩＲフィルタを３個にすることができる。一
般にＦＩＲフィルタはタップ数に相当する複数個の乗算
器といくつかの加算器とによって実現されるため、ＦＩ
Ｒフィルタの数を減らすことは回路規模の縮小を図るう
えで極めて有効である。

【０００６】

【発明が解決しようとする課題】ところが、このような
複素フィルタはＦＩＲフィルタの数こそ少ないものの、
依然として多くの加算器１４および減算器１５，１６，
１７を必要としている。高精細テレビジョン受信装置や
ディジタル携帯電話機などのディジタル通信装置では、
装置の小型化のために回路規模の一層の縮小が重要課題
の一つとなっており、複素フィルタについてもさらなる
小型化が望まれていた。

【０００７】この発明は上記事情に着目してなされたも
ので、その目的とするところは、フィルタ本体に加え、
加算器あるいは減算器の数も削減して回路規模のより一
層の小型化を実現し得る複素フィルタ並びに複素乗算器
を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
にこの発明の複素フィルタは、複素入力信号の実数部Ｄ
ｒに対し、フィルタ係数ベクトルＣｒ，Ｃｉの差に相当
するフィルタ係数（Ｃｒ−Ｃｉ）を畳み込み演算してＤ
ｒ＊（Ｃｒ−Ｃｉ）を出力する第１のフィルタと、複素
入力信号の虚数部Ｄｉに対し、フィルタ係数ベクトルＣ
ｒ，Ｃｉの和に相当するフィルタ係数（Ｃｒ＋Ｃｉ）を
畳み込み演算してＤｉ＊（Ｃｒ＋Ｃｉ）を出力する第２
のフィルタと、複素入力信号の実数部Ｄｒと虚数部Ｄｉ
との和（Ｄｒ＋Ｄｉ）を出力する加算器と、この加算器
から出力された和（Ｄｒ＋Ｄｉ）に対し、フィルタ係数
ベクトルＣｒを畳み込み演算して（Ｄｒ＋Ｄｉ）＊Ｃｒ
を出力する第３のフィルタと、この第３のフィルタの出
力（Ｄｒ＋Ｄｉ）＊Ｃｒから前記第１のフィルタの出力
Ｄｒ＊（Ｃｒ−Ｃｉ）を減算してその出力を複素出力信
号の虚数部Ｚｉとして出力する第１の減算器と、前記第
３のフィルタの出力（Ｄｒ＋Ｄｉ）＊Ｃｒから前記第２
のフィルタの出力Ｄｉ＊（Ｃｒ＋Ｃｉ）を減算してその
出力を複素出力信号の実数部Ｚｒとして出力する第２の
減算器とを具備したことを特徴とするものである。

【０００９】このように構成することで、図８に示した
従来の回路構成に比べて減算器を１個減らすことができ
る。減算器は、加算器の構成に加えてビット反転回路な
どを多く含むため一般に回路規模が大きくなりがちであ
る。このため、減算器を１個減らすことにより複素フィ
ルタの回路規模はさらに小型化される。また、減算器を
減らしたことで、信号処理速度の向上を図ることも可能
となり、さらには処理タイミングの合わせ込みを容易に
できる。

【００１０】

【発明の実施の形態】

（第１の実施形態）図１は、この発明に係わる複素フィ
ルタを等化器に使用したディジタル復調回路の一実施形
態を示す回路ブロック図である。

【００１１】同図において、図示しない無線受信回路か
ら出力された受信中間周波信号は、実数部（同相成分）
ＩＦｒと虚数部（直交位相成分）ＩＦｉとに分離された
のち、それぞれアナログ／ディジタル変換器（Ａ／Ｄ）
１ｒ，１ｉに入力されてディジタル信号に変換され、し
かるのちミキサ２ｒ，２ｉに入力される。ミキサ２ｒ，
２ｉでは、上記受信中間周波信号が、局部発振器４から
発生された位相が相互にπ／２異なる局部発振信号とミ
キシングされて直交復調される。そして、このミキサ２
ｒ，２ｉから出力された復調信号の同相成分および直交
位相成分は、符号間干渉を軽減するためにロールオフフ
ィルタ３ｒ，３ｉに通されたのち等化器５に入力され
る。

【００１２】等化器５では上記ロールオフフィルタ３
ｒ，３ｉから出力された復調信号に対し信号波形等化の
ための複素フィルタリング処理が行われ、このフィルタ
リング後の受信信号は位相同期回路６に入力される。位
相同期回路６では位相同期処理が行われ、この同期確立
後の受信ベースバンド信号はデコーダなどのベースバン
ド回路に入力される。

【００１３】ところで、等化器５の複素フィルタは次の
ように構成される。図２はその構成を示す回路ブロック
図である。すなわち、この複素フィルタは、第１、第２
および第３のＦＩＲフィルタ１２０，１３０，１４０
と、加算器１５０と、第１および第２の減算器１６０，
１７０とから構成される。

【００１４】第１のＦＩＲフィルタ１２０には、フィル
タ係数Ｃｒ，Ｃｉの差（Ｃｒ−Ｃｉ）が予め設定されて
おり、第１のＦＩＲフィルタ１２０は複素入力信号の実
数部Ｄｒに対し上記フィルタ係数（Ｃｒ−Ｃｉ）を畳み
込み演算してその結果Ｄｒ＊（Ｃｒ−Ｃｉ）を出力す
る。なお、＊は畳み込み演算を表す。

【００１５】第３のＦＩＲフィルタ１４０には、フィル
タ係数Ｃｒ，Ｃｉの和（Ｃｒ＋Ｃｉ）が予め設定されて
おり、第１のＦＩＲフィルタ１２０は複素入力信号の実
数部Ｄｉに対し上記フィルタ係数（Ｃｒ＋Ｃｉ）を畳み
込み演算してその結果Ｄｉ＊（Ｃｒ＋Ｃｉ）を出力す
る。

【００１６】加算器１５０は、複素入力信号の実数部Ｄ
ｒと虚数部Ｄｉとを加算してその結果（Ｄｒ＋Ｄｉ）を
第２のＦＩＲフィルタ１３０に入力する。第２のＦＩＲ
フィルタ１３０にはフィルタ係数Ｃｒが予め設定されて
おり、第２のＦＩＲフィルタ１３０は上記加算器１５０
から供給された（Ｄｒ＋Ｄｉ）に対しフィルタ係数Ｃｒ
を畳み込み演算し、その結果（Ｄｒ＋Ｄｉ）＊Ｃｒを出
力する。

【００１７】そして、上記第１のＦＩＲフィルタ１２０
から出力された演算結果Ｄｒ＊（Ｃｒ−Ｃｉ）および第
２のＦＩＲフィルタ１３０から出力された演算結果（Ｄ
ｒ＋Ｄｉ）＊Ｃｒは第１の減算器１６０に入力される。
この第１の減算器１６０は、上記第２のＦＩＲフィルタ
１３０の演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒから、上記第１
のＦＩＲフィルタ１２０の演算結果Ｄｒ＊（Ｃｒ−Ｃ
ｉ）を引き算し、その結果をフィルタリング後の複素信
号の虚数部Ｚｉとして出力する。

【００１８】また、上記第２のＦＩＲフィルタ１４０か
ら出力された演算結果Ｄｉ＊（Ｃｒ＋Ｃｉ）および第２
のＦＩＲフィルタ１３０から出力された演算結果（Ｄｒ
＋Ｄｉ）＊Ｃｒは第２の減算器１７０に入力される。こ
の第２の減算器１７０は、上記第２のＦＩＲフィルタ１
３０の演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒから、上記第３の
ＦＩＲフィルタ１４０の演算結果Ｄｉ＊（Ｃｒ＋Ｃｉ）
を引き算し、その結果をフィルタリング後の複素信号の
実数部Ｚｒとして出力する。

【００１９】したがってこのような回路によれば、複素
入力信号Ｄｒ＋ｊＤｉを入力すると、 Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ） Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ） なるフィルタリングされた複素出力信号が出力される。

【００２０】これを理論的に証明する。すなわち、複素
入力信号（Ｄｒ＋ｊＤｉ）とフィルタ係数（Ｃｒ＋ｊＣ
ｉ）との畳み込み演算式は、 （Ｄｒ＋ｊＤｉ）＊（Ｃｒ＋ｊＣｉ） ＝Ｄｒ＊Ｃｒ−Ｄｉ＊Ｃｉ＋ｊ（Ｄｉ＊Ｃｒ＋Ｄｒ＊Ｃｉ） ＝Ｄｒ＊Ｃｒ＋Ｄｉ＊Ｃｒ−Ｄｉ＊Ｃｒ−Ｄｉ＊Ｃｉ＋ｊ（Ｄｉ＊Ｃｒ＋Ｄｒ ＊Ｃｒ−Ｄｒ＊Ｃｒ＋Ｄｒ＊Ｃｉ） ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）＋ｊ｛（Ｄｉ＋Ｄｒ）＊Ｃｒ −Ｄｒ＊（Ｃｒ−Ｃｉ）｝ のように変形できる。この式の実数部は上記Ｚｒに対応
し、また虚数部は上記Ｚｉに対応する。したがって、本
実施形態の回路により、複素入力信号（Ｄｒ＋ｊＤｉ）
とフィルタ係数（Ｃｒ＋ｊＣｉ）との畳み込み演算結
果、つまり Ｚｒ＋ｊＺｉ＝（Ｄｒ＋ｊＤｉ）＊（Ｃｒ＋ｊＣｉ） が得られることは明らかである。

【００２１】このように本実施形態の複素フィルタで
は、複素入力信号の実数部Ｄｒを第１のＦＩＲフィルタ
１２０でフィルタ係数（Ｃｒ−Ｃｉ）によりフィルタリ
ングするとともに、複素入力信号の虚数部Ｄｉを第３の
ＦＩＲフィルタ１４０でフィルタ係数（Ｃｒ＋Ｃｉ）に
よりフィルタリングし、さらに複素入力信号の実数部Ｄ
ｒと虚数部Ｄｉとの和を加算器１５０で求めてその出力
を第２のＦＩＲフィルタ１３０でフィルタ係数Ｃｒによ
りフィルタリングする。そして、この第２のＦＩＲフィ
ルタ１３０のフィルタリング出力から上記第１のＦＩＲ
フィルタ１２０の出力を第１の減算器１６０で引き算し
てその出力を複素出力信号の虚数部Ｚｉとして出力する
とともに、第２のＦＩＲフィルタ１３０のフィルタリン
グ出力から上記第３のＦＩＲフィルタ１４０の出力を第
２の減算器１７０で引き算してその出力を複素出力信号
の虚数部Ｚｒとして出力するようにしている。

【００２２】したがって本実施形態の複素フィルタによ
れば、図８に示した従来の複素フィルタに比べて減算器
を１個削減することができ、その分複素フィルタの回路
規模を縮小することができる。減算器は、加算器に比べ
てビット反転回路などを多く含んでいるため回路規模が
比較的大きい。このため、減算器を１個削減できること
は、回路全体の構成を簡単小型化する上で大きな効果が
ある。また、減算器を１個削減したことで、信号処理速
度の高速化が可能となり、さらには処理タイミングの合
わせ込みを容易にすることも可能となる。

【００２３】（第２の実施形態）この発明の第２の実施
形態は、ＦＩＲフィルタに設定するフィルタ係数の極性
を工夫することで減算器を加算器に置き換え、これによ
り回路規模のより一層の縮小を図るようにしたものであ
る。

【００２４】すなわち、図２に示した複素フィルタから
は先に述べたように Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ） Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ） なる複素出力信号が出力される。この式は Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ） ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ＋Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝ Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ） ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ＋Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝ のように変形できる。そして、この変形式に応じて回路
を構成すれば、減算器を用いない複素フィルタを構成で
きる。

【００２５】図３は本実施形態に係わる複素フィルタの
構成を示す回路ブロック図である。なお、同図において
前記図２と同一部分には同一符号を付して詳しい説明は
省略する。

【００２６】第１のＦＩＲフィルタ２２０には、フィル
タ係数として−（Ｃｒ−Ｃｉ）が設定してある。また第
３のＦＩＲフィルタ２４０には、フィルタ係数として−
（Ｃｒ＋Ｃｉ）が設定してある。このため、第１のＦＩ
Ｒフィルタ２２０からは、複素入力信号の実数部Ｄｒに
対し上記フィルタ係数−（Ｃｒ−Ｃｉ）が畳み込み演算
された結果Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝が出力される。
また第３のＦＩＲフィルタ２４０からは、複素入力信号
の虚数部Ｄｉに対し上記フィルタ係数−（Ｃｒ＋Ｃｉ）
が畳み込み演算された結果Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝
が出力される。

【００２７】そして、上記第１のＦＩＲフィルタ２２０
の出力Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝は、第２のＦＩＲフ
ィルタ１３０の出力（Ｄｒ＋Ｄｉ）＊Ｃｒに加算器２６
０で加算され、その結果がフィルタリング後の複素信号
の虚数部Ｚｉとして出力される。また、上記第３のＦＩ
Ｒフィルタ２４０の出力Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝
は、第２のＦＩＲフィルタ１３０の出力（Ｄｒ＋Ｄｉ）
＊Ｃｒに加算器２７０で加算され、その結果がフィルタ
リング後の複素信号の実数部Ｚｒとして出力される。

【００２８】このような構成であれば、減算器を皆無に
することができ、これにより回路規模をさらに縮小して
小型化を図り、しかも信号処理速度のより一層の高速化
が可能で処理タイミングの合わせ込みも容易な複素フィ
ルタを提供することができる。

【００２９】（第３の実施形態）この発明の第３の実施
形態は、前記第２の実施形態の回路中の出力加算器２６
０，２７０をＦＩＲフィルタ内に収容し、これにより集
積回路からなる出力加重型の複素フィルタを構成したも
のである。

【００３０】図４は本実施形態に係わる複素フィルタを
示す回路構成図である。この複素フィルタは、加算器５
５０と、段構成のタップ回路５１０，５２０，５３０と
から構成される。これらのタップ回路５１０，５２０，
５３０は、各々が複素フィルタの１タップ分を構成して
いる。なお、これらのタップ回路５１０，５２０，５３
０の構成は同一なので、ここではタップ回路５１０の構
成についてのみ説明する。

【００３１】複素入力信号の実数部Ｄｒは、係数器５１
１で係数ベクトルの要素Ｍ１を乗算されたのち加算器５
１２に入力され、ここで入力信号と加算される。また、
複素入力信号の虚数部Ｄｉは、係数器５１８で係数ベク
トルの要素Ｋ１を乗算されたのち加算器５１５に入力さ
れ、ここで入力信号と加算される。このときタップ回路
５１０は１段目なので、上記各入力信号はともに接地信
号となっている。

【００３２】複素入力信号の実数部Ｄｒと虚数部Ｄｉは
加算器５５０に入力されて加算される。そして、この加
算器５５０から出力された信号は係数器５１９で係数ベ
クトルＮ１を乗算されたのち、加算器５１３，５１６に
それぞれ入力される。加算器５１３では、上記加算器５
１２の加算出力と上記係数器５１９の出力とが加算さ
れ、その加算出力はバッファ５１４でタイミングを回路
のクロックタイミングに合わされたのち２段目のタップ
回路５２０に供給される。加算器５１６では、上記加算
器５１５の加算出力と上記係数器５１９の出力とが加算
され、その加算出力はバッファ５１７でタイミングを回
路のクロックタイミングに合わされたのち２段目のタッ
プ回路５２０に供給される。

【００３３】以上の動作は、２段目および３段目の各タ
ップ回路５２０，５３０においても同様に行われ、３段
目の演算回路５３０から出力された信号がこの複素フィ
ルタの虚数部Ｚｉおよび実数部Ｚｒとなる。

【００３４】なお、上記各タップ回路５１０，５２０，
５３０の係数ベクトルＭ１，Ｍ２，Ｍ３は、図３に示し
た回路における（−１）＊（Ｃｒ−Ｃｉ）の各要素であ
り、また係数Ｎ１，Ｎ２，Ｎ３は図３に示した係数ベク
トルＣｒの各要素である。また係数Ｋ１，Ｋ２，Ｋ３
は、図３に示した係数ベクトル（−１）＊（Ｃｒ＋Ｃ
ｉ）の各要素である。

【００３５】このような構成であるから、前記図２およ
び図３に示した複素フィルタのように３個のＦＩＲフィ
ルタを用いる場合と比較すると、加算器間にあって同期
を取るためのバッファ、例えばバッファ５１４のような
回路を削減することができ、これにより回路規模を縮小
することができる。

【００３６】また、複素出力信号Ｚｒ，Ｚｉを１段目の
タップ回路５１０に帰還して、接地信号の代わりに加算
器５１５，５１２に入力することで、小規模の回路でフ
ィードバック型の複素フィルタに変更することも可能で
ある。

【００３７】なお、１段目のタップ回路５１０への入力
信号は接地信号、つまり固定値であるため、１段目のタ
ップ回路５１０の加算器５１２，５１５は必要がない。
そこで、１段目のタップ回路５１０に限り加算器５１
２，５１５を削除し、係数器５１１，５１８の出力を加
算器５１３，５１６に入力するように構成する。このよ
うに構成すると、１段目のタップ回路５１０の回路規模
をさらに小型化することができる。

【００３８】また、図４ではフィルタタップ数が３の場
合について説明したが、これに限ることはなく、フィル
タ係数が２の場合又は４以上の場合にも同様に本発明を
適用できる。

【００３９】（第４の実施形態）この発明の第４の実施
形態は、前記図３に示した複素フィルタと同じフィルタ
リング処理をソフトウエアで実現するものである。

【００４０】図５はこの第４の実施形態における複素フ
ィルタの概略構成図である。この複素フィルタは、例え
ばＤＳＰ（Digital Signal Processor）からなるフィル
タ回路６０と、このフィルタ回路６０におけるフィルタ
リング処理の制御プログラムを記憶したメモリ６２と、
このメモリ６２に記憶された制御プログラムを読み込み
この制御プログラムにしたがって上記フィルタ回路６０
を制御する制御装置６１とから構成される。

【００４１】図６は上記制御プログラムの制御手順およ
び制御内容を示すフローチャートである。制御装置６１
は、先ずステップＳ６ａで、時刻ｔにおいて複素入力信
号の実数部Ｄｒ(t) の過去ｎ個分の要素Ｄｒ(t) 〜Ｄｒ
(t-n+1) から構成されるベクトルＤ１を求める。また同
様にステップＳ６ｂで、時刻ｔにおいて複素入力信号の
虚数部Ｄｉ(t) の過去ｎ個分の要素Ｄｉ(t) 〜Ｄｉ(t-n
+1) から構成されるベクトルＤ２を求める。

【００４２】次に、ステップＳ６ｃで、時刻ｔにおける
フィルタの係数行列Ｃ１を求める。この係数行列Ｃ１
は、対角の要素としてＣｒ(t,n-1) 〜Ｃｒ(t,0) を持つ
ｎ×ｎ対角行列から構成される。また同様にステップＳ
６ｄで、時刻ｔにおけるフィルタの係数行列Ｃ２を求め
る。この係数行列Ｃ２は、対角の要素としてＣｉ(t,n-
1) 〜Ｃｉ(t,0) を持つｎ×ｎ対角行列から構成され
る。

【００４３】そして制御装置６１は、ステップＳ６ｅに
おいて｛−（Ｃ１−Ｃ２）｝＊Ｄ１を計算し、その計算
結果をバッファＡ１に代入する。またステップＳ６ｆに
おいては、Ｃ１＊（Ｄ１＋Ｄ２）を計算し、その計算結
果をバッファＡ２に代入する。さらにステップＳ６ｇに
おいて、｛−（Ｃ１＋Ｃ２）｝＊Ｄ２を計算し、その計
算結果をバッファＡ３に代入する。なお、上式中の演算
子＊は内積を表す。

【００４４】次にステップＳ６ｈにおいて、上記バッフ
ァＡ１に保持された計出値とバッファＡ２に保持された
計算値とを加算し、その結果を複素出力信号の虚数部Ｚ
ｉとして出力する。またステップＳ６ｉにおいて、上記
バッファＡ２に保持された計出値とバッファＡ３に保持
された計算値とを加算し、その結果を複素出力信号の実
数部Ｚｒとして出力する。

【００４５】かくして時刻ｔにおける処理は終了する。
そうして時刻ｔにおける処理が終了すると、続いてステ
ップＳ６ｊで時刻ｔをインクリメント（ｔ←ｔ＋１）し
てステップＳ６ａに戻り、以上述べたステップＳ６ａか
らステップＳ６ｊまでの一連の処理を繰り返す。なお、
Ｄ１，Ｄ２は時刻が進むにしたがってその要素の値が一
つずつ変化する。

【００４６】なお、フィルタ係数Ｃ１，Ｃ２について
は、図６のフローチャートでは時刻の関数として記述し
たが、時刻に対し恒等であってもよい。この場合、シス
テムの初期値として予めステップＳ６ｃ，Ｓ６ｄの処理
を実行してフィルタ係数Ｃ１，Ｃ２を与えておくことが
できる。このようにすると、時刻ｔからｔ＋１への処理
の繰り返しにおいて、上記フィルタ係数の算出ステップ
Ｓ６ｃ，Ｓ６ｄを除外することができ、その分処理ステ
ップ数を減らして処理速度の高速化を図ることができ
る。

【００４７】なお、以上述べた第４の実施形態では、図
３に示した複素フィルタによるフィルタリング処理をソ
フトウエアで実現した場合を例にとって説明したが、図
２に示した複素フィルタや図４に示した複素フィルタに
よるフィルタリング処理をソフトウエアで実現するよう
にしてもよい。

【００４８】（第５の実施形態）この発明の第５のの実
施形態は、前記第１の実施形態において述べた複素フィ
ルタの技術思想を利用して複素乗算器を構成したもので
ある。

【００４９】図７は本実施例における複素乗算器の構成
を示す回路ブロック図で、第１の複素入力信号Ｄｒ＋ｊ
Ｄｉに第２の複素入力信号Ｅｒ＋ｊＥｉを乗算して出力
する回路である。

【００５０】同図において、第２の複素入力信号の実数
部Ｅｒおよび虚数部Ｅｉは第１の減算器３９５に入力さ
れ、ここでＥｒからＥｉが引き算されてその出力（Ｅｒ
−Ｅｉ）が第１の乗算器３４０に入力される。第１の乗
算器３４０では、第１の複素入力信号の実数部Ｄｒと上
記第１の減算器３９５から出力された第２の複素入力信
号の減算値（Ｅｒ−Ｅｉ）とが乗算される。また、第２
の複素入力信号Ｅｒ，Ｅｉは第１の加算器３９０で相互
に加算されたのち第３の乗算器３６０に入力される。第
３の乗算器３６０では、第１の複素入力信号の虚数部Ｄ
ｉと上記第１の加算器３９０から出力された第２の複素
入力信号の加算値（Ｅｒ＋Ｅｉ）とが乗算される。

【００５１】また、上記第１の複素入力信号の実数部Ｄ
ｒおよび虚数部Ｄｉは第２の加算器３２０に入力され、
ここで相互に加算されたのち第２の乗算器３５０に入力
される。第２の乗算器３５０では、上記第２の加算器３
２０から出力された複素入力信号の加算値Ｄｒ＋Ｄｉ
と、第２にの複素入力信号の実数部Ｅｒとが乗算され、
その乗算値（Ｄｒ＋Ｄｉ）・Ｅｒは第２および第３の減
算器３７０，３８０にそれぞれ入力される。

【００５２】第２の減算器３７０では、上記第２の乗算
器３５０の乗算出力（Ｄｒ＋Ｄｉ）・Ｅｒから上記第１
の乗算器３４０の乗算出力Ｄｒ・（Ｅｒ−Ｅｉ）が引き
算され、その出力値（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｒ・（Ｅ
ｒ−Ｅｉ）が乗算後の複素出力信号の虚数部Ｚｉとして
出力される。また、第３の減算器３８０では、上記第２
の乗算器３５０の乗算出力（Ｄｒ＋Ｄｉ）・Ｅｒから上
記第２の乗算器３６０の乗算出力Ｄｉ・（Ｅｒ＋Ｅｉ）
が引き算され、その出力値（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ
・（Ｅｒ＋Ｅｉ）が乗算後の複素出力信号の実数部Ｚｒ
として出力される。

【００５３】すなわち、この実施形態の複素乗算器から
は、 Ｚｒ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ） Ｚｉ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ） なる複素乗算信号が出力される。

【００５４】この複素乗算信号が第１の複素入力信号
（Ｄｒ＋ｊＤｉ）と第２の複素入力信号（Ｅｒ＋ｊＥ
ｉ）との乗算値であることは、以下の理由から明らかで
ある。すなわち、第１の複素入力信号（Ｄｒ＋ｊＤｉ）
と第２の複素入力信号（Ｅｒ＋ｊＥｉ）との乗算式は、 （Ｄｒ＋ｊＤｉ）・（Ｅｒ＋ｊＥｉ） ＝Ｄｒ・Ｅｒ−Ｄｉ・Ｅｉ＋ｊ（Ｄｉ・Ｅｒ＋Ｄｒ・Ｅｉ） ＝Ｄｒ・Ｅｒ＋Ｄｉ・Ｅｒ−Ｄｉ・Ｅｒ−Ｄｉ・Ｅｉ＋ｊ（Ｄｉ・Ｅｒ＋Ｄｒ ・Ｅｒ−Ｄｒ・Ｅｒ＋Ｄｒ・Ｅｉ） ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）＋ｊ｛（Ｄｉ＋Ｄｒ）・Ｅｒ −Ｄｒ・（Ｅｒ−Ｅｉ）｝ のように変形できる。この式の実数部は上記Ｚｒに対応
し、また虚数部は上記Ｚｉに対応する。

【００５５】このように本実施形態の複素乗算器は、従
来より一般的に使用されている複素乗算器と比べると乗
算器を４個から３個に減らすことができ、その分回路規
模を小型化することができる。なお、乗算器を減らす代
わりに加算器および減算器の数は増えるが、一般に乗算
器の回路規模は加算器や減算器に比べて非常に大きい。
例えば、同じビット数の処理を行う場合を想定すると、
乗算器の回路規模は加減算器に比べてビット数の２乗で
大きくなる。したがって、乗算器を１個削減することに
よる効果は、加減算器が３個増加することによる回路規
模の増加分を考慮しても、極めて大きい。

【００５６】この複素乗算器は、ディジタル無線通信装
置の復調器において、例えば直交復調用のミキサ等に使
用することができる。したがって、このような複素乗算
器を前記各実施形態で述べた複素フィルタとともに復調
器に使用することで、復調器の回路規模を従来に比べて
大幅に縮小することができる。

【００５７】

【発明の効果】以上詳述したようにこの発明によれば、
複素入力信号に乗算するためのフィルタ係数を工夫した
ことにより、フィルタ数ばかりでなく加算器あるいは減
算器の数も削減して、回路規模のより一層の小型化を実
現し得る複素フィルタ並びに複素乗算器を提供すること
ができる。

【図面の簡単な説明】

【図１】 この発明に係わる複素フィルタを等化器に使
用した復調器の構成例を示す回路ブロック図。

【図２】 この発明に係わる複素フィルタの第１の実施
形態を示す回路ブロック図。

【図３】 この発明に係わる複素フィルタの第２の実施
形態を示す回路ブロック図。

【図４】 この発明に係わる複素フィルタの第３の実施
形態を示す回路ブロック図。

【図５】 この発明に係わる複素フィルタの第４の実施
形態を示す回路ブロック図。

【図６】 図５に示した複素フィルタにおけるフィルタ
リング処理プログラムを示すフローチャート。

【図７】 この発明に係わる複素乗算器の一実施形態を
示す回路ブロック図。

【図８】 従来の複素フィルタの構成の一例を示す回路
ブロック図。

【符号の説明】

Ｄｒ…複素入力信号の実数部 Ｄｉ…複素入力信号の虚数部 Ｃｒ，Ｃｉ…フィルタ係数 Ｚｒ…複素出力信号の実数部 Ｚｉ…複素出力信号の虚数部 １２０，２２０…第１のＦＩＲフィルタ １３０…第２のＦＩＲフィルタ １４０，２４０…第３のＦＩＲフィルタ １５０，２６０，２７０，３２０，３９０，５５０…加
算器 １６０，１７０，３７０，３８０，３９５…減算器 ３４０，３５０，３６０…乗算器 ５１０，５２０，５３０…タップ回路 ５１１，５１８，５１９…係数器 ５１４，５１７…バッファ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 実数部および虚数部がそれぞれＤｒ，Ｄ
   ｉで表される複素入力信号に対し、フィルタ係数ベクト
   ルＣｒ，Ｃｉを基にフィルタリング処理を行う複素フィ
   ルタにおいて、 前記複素入力信号の実数部Ｄｒに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの差に相当するフィルタ係数（Ｃ
   ｒ−Ｃｉ）を畳み込み演算してＤｒ＊（Ｃｒ−Ｃｉ）を
   出力する第１のフィルタと、 前記複素入力信号の虚数部Ｄｉに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの和に相当するフィルタ係数（Ｃ
   ｒ＋Ｃｉ）を畳み込み演算してＤｉ＊（Ｃｒ＋Ｃｉ）を
   出力する第２のフィルタと、 前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄ
   ｒ＋Ｄｉ）を出力する加算器と、 この加算器から出力された和（Ｄｒ＋Ｄｉ）に対し、前
   記フィルタ係数ベクトルＣｒを畳み込み演算して（Ｄｒ
   ＋Ｄｉ）＊Ｃｒを出力する第３のフィルタと、 この第３のフィルタの出力（Ｄｒ＋Ｄｉ）＊Ｃｒから前
   記第１のフィルタの出力Ｄｒ＊（Ｃｒ−Ｃｉ）を減算し
   てその出力を複素出力信号の虚数部Ｚｉとして出力する
   第１の減算器と、 前記第３のフィルタの出力（Ｄｒ＋Ｄｉ）＊Ｃｒから前
   記第２のフィルタの出力Ｄｉ＊（Ｃｒ＋Ｃｉ）を減算し
   てその出力を複素出力信号の実数部Ｚｒとして出力する
   第２の減算器とを具備したことを特徴とする複素フィル
   タ。
2. 【請求項２】 処理装置によって、実数部および虚数部
   がそれぞれＤｒ，Ｄｉで表される複素入力信号に対しフ
   ィルタ係数ベクトルＣｒ，Ｃｉを基にフィルタリング処
   理を行うためのプログラムを記録した記録媒体であっ
   て、 前記複素入力信号の実数部Ｄｒに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの差に相当するフィルタ係数Ｃｒ
   −Ｃｉを畳み込み演算してＤｒ＊（Ｃｒ−Ｃｉ）を求め
   る第１のフィルタリング処理と、 前記複素入力信号の虚数部Ｄｉに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの和に相当するフィルタ係数Ｃｒ
   ＋Ｃｉを畳み込み演算してＤｉ＊（Ｃｒ＋Ｃｉ）を求め
   る第２のフィルタリング処理と、 前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄ
   ｒ＋Ｄｉ）を求める加算処理と、 この加算処理により求められた和（Ｄｒ＋Ｄｉ）に対
   し、前記フィルタ係数ベクトルＣｒを畳み込み演算して
   （Ｄｒ＋Ｄｉ）＊Ｃｒを求めるための第３のフィルタリ
   ング処理と、 この第３のフィルタリング処理により求められた（Ｄｒ
   ＋Ｄｉ）＊Ｃｒから前記第１のフィルタリング処理によ
   り求められたＤｒ＊（Ｃｒ−Ｃｉ）を減算してその結果
   を複素出力信号の虚数部Ｚｉとして出力する第１の減算
   処理と、 前記第３のフィルタリング処理により求められた（Ｄｒ
   ＋Ｄｉ）Ｃｒから前記第２のフィルタリング処理により
   求められたＤｉ（Ｃｒ＋Ｃｉ）を減算してその結果を複
   素出力信号の実数部Ｚｒとして出力する第２の減算処理
   とを実行することを特徴とする複素フィルタリング処理
   プログラムを記録した機械読み取り可能な記録媒体。
3. 【請求項３】 実数部および虚数部がそれぞれＤｒ，Ｄ
   ｉで表される複素入力信号に対し、フィルタ係数ベクト
   ルＣｒ，Ｃｉを基にフィルタリング処理を行う複素フィ
   ルタにおいて、 前記複素入力信号の実数部Ｄｒに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの差の反数に相当するフィルタ係
   数−（Ｃｒ−Ｃｉ）を畳み込み演算して−（Ｃｒ−Ｃ
   ｉ）＊Ｄｒを出力する第１のフィルタと、 前記複素入力信号の虚数部Ｄｉに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの和の反数に相当するフィルタ係
   数−（Ｃｒ＋Ｃｉ）を畳み込み演算して−（Ｃｒ＋Ｃ
   ｉ）＊Ｄｉを出力する第２のフィルタと、 前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄ
   ｒ＋Ｄｉ）を出力する第１の加算器と、 この第１の加算器から出力された和（Ｄｒ＋Ｄｉ）に対
   し、前記フィルタ係数ベクトルＣｒを畳み込み演算して
   （Ｄｒ＋Ｄｉ）＊Ｃｒを出力する第３のフィルタと、 この第３のフィルタの出力（Ｄｒ＋Ｄｉ）＊Ｃｒと前記
   第１のフィルタの出力−（Ｃｒ−Ｃｉ）＊Ｄｒとを足し
   算してその出力を複素出力信号の虚数部Ｚｉとして出力
   する第２の加算器と、 前記第３のフィルタの出力（Ｄｒ＋Ｄｉ）＊Ｃｒと前記
   第２のフィルタの出力−（Ｃｒ＋Ｃｉ）＊Ｄｉとを足し
   算してその出力を複素出力信号の実数部Ｚｒとして出力
   する第３の加算器とを具備したことを特徴とする複素フ
   ィルタ。
4. 【請求項４】 処理装置によって、実数部および虚数部
   がそれぞれＤｒ，Ｄｉで表される複素入力信号に対しフ
   ィルタ係数ベクトルＣｒ，Ｃｉを基にフィルタリング処
   理を行うためのプログラムを記録した記録媒体であっ
   て、 前記複素入力信号の実数部Ｄｒに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの差の反数に相当するフィルタ係
   数−（Ｃｒ−Ｃｉ）を畳み込み演算して−（Ｃｒ−Ｃ
   ｉ）＊Ｄｒを求める第１のフィルタリング処理と、 前記複素入力信号の虚数部Ｄｉに対し、前記フィルタ係
   数ベクトルＣｒ，Ｃｉの和の反数に相当するフィルタ係
   数−（Ｃｒ＋Ｃｉ）を畳み込み演算して−（Ｃｒ＋Ｃ
   ｉ）＊Ｄｉを求める第２のフィルタリング処理と、 前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄ
   ｒ＋Ｄｉ）を求める第１の加算処理と、 この第１の加算処理により求められた和（Ｄｒ＋Ｄｉ）
   に対し、前記フィルタ係数ベクトルＣｒを畳み込み演算
   して（Ｄｒ＋Ｄｉ）＊Ｃｒを求める第３のフィルタリン
   グ処理と、 この第３のフィルタリング処理により求められた（Ｄｒ
   ＋Ｄｉ）＊Ｃｒと前記第１のフィルタリング処理により
   求められた−（Ｃｒ−Ｃｉ）Ｄｒとを足し算してその結
   果を複素出力信号の虚数部Ｚｉとして出力する第２の加
   算処理と、 前記第３のフィルタリング処理により求められた（Ｄｒ
   ＋Ｄｉ）＊Ｃｒと前記第２のフィルタリング処理により
   求められた−（Ｃｒ＋Ｃｉ）＊Ｄｉとを足し算してその
   結果を複素出力信号の実数部Ｚｒとして出力する第３の
   加算処理とを実行することを特徴とする複素フィルタリ
   ング処理プログラムを記録した機械読み取り可能な記録
   媒体。
5. 【請求項５】 実数部および虚数部がそれぞれＤｒ，Ｄ
   ｉで表される第１の複素信号と、実数部および虚数部が
   それぞれＥｒ，Ｅｉで表される第２の複素信号とを乗算
   して、第３の複素信号を出力する複素乗算器において、 前記第２の複素信号の実数部Ｅｒと虚数部Ｅｉとの差
   （Ｅｒ−Ｅｉ）を出力する第１の減算器と、 前記第１の複素信号の実数部Ｄｒに対し、前記第１の減
   算器から出力された（Ｅｒ−Ｅｉ）を乗算してＤｒ（Ｅ
   ｒ−Ｅｉ）を出力する第１の乗算器と、 前記第２の複素信号の実数部Ｅｒと虚数部Ｅｉとの和
   （Ｅｒ＋Ｅｉ）を出力する第１の加算器と、 前記第１の複素信号の虚数部Ｄｉに対し、前記第１の加
   算器から出力された（Ｅｒ＋Ｅｉ）を乗算してＤｉ（Ｅ
   ｒ＋Ｅｉ）を出力する第２の乗算器と、 前記第１の複素信号の実数部Ｄｒと虚数部Ｄｉとの和
   （Ｄｒ＋Ｄｉ）を出力する第２の加算器と、 この第２の加算器から出力された（Ｄｒ＋Ｄｉ）に対
   し、前記第２の複素信号の実数部Ｅｒを乗算して（Ｄｒ
   ＋Ｄｉ）Ｅｒを出力する第３の乗算器と、 この第３の乗算器の出力（Ｄｒ＋Ｄｉ）Ｅｒから前記第
   １の乗算器の出力Ｄｒ（Ｅｒ−Ｅｉ）を減算してその出
   力を第３の複素信号の虚数部Ｚｉとして出力する第２の
   減算器と、 前記第３の乗算器の出力（Ｄｒ＋Ｄｉ）Ｅｒから前記第
   ２の乗算器の出力Ｄｉ（Ｅｒ＋Ｅｉ）を減算してその出
   力を第３の複素信号の実数部Ｚｒとして出力する第３の
   減算器とを具備したことを特徴とする複素乗算器。