JP3405619B2 - 無線受信機 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/015—High-definition television systems
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
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- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/238—Interfacing the downstream path of the transmission network, e.g. adapting the transmission rate of a video stream to network bandwidth; Processing of multiplex streams
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
-
- H—ELECTRICITY
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- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
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- H04N21/4382—Demodulation or channel decoding, e.g. QPSK demodulation
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- Engineering & Computer Science (AREA)
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- Multimedia (AREA)
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- Control Of Amplification And Gain Control (AREA)
- Television Receiver Circuits (AREA)
- Superheterodyne Receivers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル様式内に残留
側波帯情報の検出に関するもので、特にディジタル高品
位テレビジョン（ＨＤＴＶ：Ｈｉｇｈ−Ｄｅｆｉｎｉｔ
ｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）信号無線受信機に関す
るものである。
側波帯情報の検出に関するもので、特にディジタル高品
位テレビジョン（ＨＤＴＶ：Ｈｉｇｈ−Ｄｅｆｉｎｉｔ
ｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）信号無線受信機に関す
るものである。
【０００２】
【従来の技術】ＨＤＴＶ信号の送信に利用される残留側
波帯（Ｖｅｓｔｉｇａｌ Ｓｉｄｅｂａｎｄ：ＶＳＢ）
信号は変調率により振幅が変換し、前記変調率に相応す
る固定振幅を有するパイロット搬送波により代替可能な
それら固有の搬送波を有する。このようなＶＳＢ信号
は、例えば米国で無線放送に利用可能であり、有線放送
システムにも利用可能である。このような有無線信号を
受信するディジタルＨＤＴＶ信号無線受信機は提案さ
れ、本発明のような受信機は同期検出後にチューナ内で
二重変換をする。周波数合成器は第１の中間周波数（例
えば、９２０ＭＨｚ搬送波）を発生するために受信され
たＴＶ信号でヘテロダインされる第１局部発振を発生す
る。受動ＬＣ帯域フィルタは第１中間周波数増幅器によ
って増幅のための映像周波数からこのような第１中間周
波数を選択し、前記増幅した第１中間周波数は隣接した
チャネル応答を防ぐ第１弾性表面波（ＳＡＷ）フィルタ
によってフィルタされる。前記第１中間周波数は第２中
間周波数（例えば、４１ＭＨｚ搬送波）を発生するため
に第２局部発振にヘテロダインされ、第２ＳＡＷフィル
タは第２中間周波数増幅器により増幅のための残留隣接
したチャネル応答と映像からこのような第２中間周波数
を選択する。前記第２中間周波数増幅器の応答は固定周
波数を有する第３局部発振により基底帯でシンクロダイ
ンされる。
波帯（Ｖｅｓｔｉｇａｌ Ｓｉｄｅｂａｎｄ：ＶＳＢ）
信号は変調率により振幅が変換し、前記変調率に相応す
る固定振幅を有するパイロット搬送波により代替可能な
それら固有の搬送波を有する。このようなＶＳＢ信号
は、例えば米国で無線放送に利用可能であり、有線放送
システムにも利用可能である。このような有無線信号を
受信するディジタルＨＤＴＶ信号無線受信機は提案さ
れ、本発明のような受信機は同期検出後にチューナ内で
二重変換をする。周波数合成器は第１の中間周波数（例
えば、９２０ＭＨｚ搬送波）を発生するために受信され
たＴＶ信号でヘテロダインされる第１局部発振を発生す
る。受動ＬＣ帯域フィルタは第１中間周波数増幅器によ
って増幅のための映像周波数からこのような第１中間周
波数を選択し、前記増幅した第１中間周波数は隣接した
チャネル応答を防ぐ第１弾性表面波（ＳＡＷ）フィルタ
によってフィルタされる。前記第１中間周波数は第２中
間周波数（例えば、４１ＭＨｚ搬送波）を発生するため
に第２局部発振にヘテロダインされ、第２ＳＡＷフィル
タは第２中間周波数増幅器により増幅のための残留隣接
したチャネル応答と映像からこのような第２中間周波数
を選択する。前記第２中間周波数増幅器の応答は固定周
波数を有する第３局部発振により基底帯でシンクロダイ
ンされる。
【０００３】固定周波数を有する前記第３局部発振は０
°と９０°位相同期内に供給され、同相と直角位相同期
検出の手続が進まれる。ＨＤＴＶ信号が送信されると
き、前記同相同期検出の結果としてディジタル記号は８
レベル符号化され、前記直角同期検出の結果としてディ
ジタル記号は普通零の値とする。アナログ方式で発生し
た、分離されディジタル変換される同相と直角位相同期
検出の結果で、ディジタル変換後に相互に明らかに予想
される前記同期検出の結果に対する問題が提示される。
この問題は、量子化雑音がフェーザーとみなされる複合
信号内に顕著な位相誤差が移入されるということであ
る。この点は前記ディジタル方式内に同相と直角位相同
期検出の手続が進行されることにより、既に提案された
本形態のＨＤＴＶ信号無線受信機内で解消される。
°と９０°位相同期内に供給され、同相と直角位相同期
検出の手続が進まれる。ＨＤＴＶ信号が送信されると
き、前記同相同期検出の結果としてディジタル記号は８
レベル符号化され、前記直角同期検出の結果としてディ
ジタル記号は普通零の値とする。アナログ方式で発生し
た、分離されディジタル変換される同相と直角位相同期
検出の結果で、ディジタル変換後に相互に明らかに予想
される前記同期検出の結果に対する問題が提示される。
この問題は、量子化雑音がフェーザーとみなされる複合
信号内に顕著な位相誤差が移入されるということであ
る。この点は前記ディジタル方式内に同相と直角位相同
期検出の手続が進行されることにより、既に提案された
本形態のＨＤＴＶ信号無線受信機内で解消される。
【０００４】一例として、前記同相と直角位相同期検出
手続はディジタル変換されるとき８レベル符号化のナイ
キスト周波数の２倍で前記第２中間周波数増幅器の応答
をサンプル化することによって実行される。連続サンプ
ルは発生順序で一連番号を付けるようになる。しかし、
偶数サンプルと奇数サンプルは同相（または実数）と直
角位相（または虚数）同期検出の結果のうちそれぞれ一
つを発生するようにそれぞれから分離される。
手続はディジタル変換されるとき８レベル符号化のナイ
キスト周波数の２倍で前記第２中間周波数増幅器の応答
をサンプル化することによって実行される。連続サンプ
ルは発生順序で一連番号を付けるようになる。しかし、
偶数サンプルと奇数サンプルは同相（または実数）と直
角位相（または虚数）同期検出の結果のうちそれぞれ一
つを発生するようにそれぞれから分離される。
【０００５】前記ディジタル同相同期検出結果で８レベ
ル符号化はＮＴＳＣ信号から共同チャネル（ｃｏ−ｃｈ
ａｎｎｅｌ）を干渉しないようにフィルタされ、等化フ
ィルタリングを条件とする。この等化フィルタ応答は格
子（トレリス）デコーダに入力信号として提供される。
この格子デコーダの応答はデータデインタリーバに入力
信号として供給され、デインタリーブされたデータはリ
ードソロモンデコーダに提供される。誤差が修正された
データはパケットデコーダのためのデータのパケットを
再生するデータデランダマイザ（ｄｅｒａｎｄｏｍｉｚ
ｅｒ）に提供される。選択されたパケットは前記ＨＤＴ
Ｖプログラムのオーディオ部分を再生するのに利用さ
れ、他の選択されたパケットは前記ＨＤＴＶプログラム
のビデオ部分を再生するのに利用される。
ル符号化はＮＴＳＣ信号から共同チャネル（ｃｏ−ｃｈ
ａｎｎｅｌ）を干渉しないようにフィルタされ、等化フ
ィルタリングを条件とする。この等化フィルタ応答は格
子（トレリス）デコーダに入力信号として提供される。
この格子デコーダの応答はデータデインタリーバに入力
信号として供給され、デインタリーブされたデータはリ
ードソロモンデコーダに提供される。誤差が修正された
データはパケットデコーダのためのデータのパケットを
再生するデータデランダマイザ（ｄｅｒａｎｄｏｍｉｚ
ｅｒ）に提供される。選択されたパケットは前記ＨＤＴ
Ｖプログラムのオーディオ部分を再生するのに利用さ
れ、他の選択されたパケットは前記ＨＤＴＶプログラム
のビデオ部分を再生するのに利用される。
【０００６】前記同相と直角位相同期検出手続で利用さ
れた、前記シンクロダイン（ｓｙｎｃｈｒｏｄｙｉｎ
ｇ）を遂行するために、前記直角位相同期検出の結果は
前記第２の局部発振を発生する制御発振器のための自動
周波数位相制御（ＡＦＰＣ）信号をデベロプするのに利
用される。前記直角位相同期検出結果を最小化するため
に、前記ディジタル直角位相同期検出結果は前記第２の
局部発振の位相と周波数を調節するＡＦＰＣ信号を発生
するように低域でフィルタされる。
れた、前記シンクロダイン（ｓｙｎｃｈｒｏｄｙｉｎ
ｇ）を遂行するために、前記直角位相同期検出の結果は
前記第２の局部発振を発生する制御発振器のための自動
周波数位相制御（ＡＦＰＣ）信号をデベロプするのに利
用される。前記直角位相同期検出結果を最小化するため
に、前記ディジタル直角位相同期検出結果は前記第２の
局部発振の位相と周波数を調節するＡＦＰＣ信号を発生
するように低域でフィルタされる。
【０００７】
【発明が解決しようとする課題】しかし、実際にこのよ
うな自動周波数位相制御は前記同相同期検出結果に所望
の程度の位相安定性を提供するのに不適当である。前記
ディジタル変換された同相同期検出結果の不適応等化フ
ィルタリングは前記同相と直角位相同期検出手続の間に
利用されるシンクロダインに固定位相誤差を修正できる
が、前記等化フィルタリングのフィルタ係数内に非適応
変換は非常に遅いので、前記ＨＤＴＶ信号のマルチパス
受信時に速い変換をする間に発生する位相誤差の変換ま
たは前記ＡＦＰＣ帰還ループ内に位相ジッタに対して補
償することができない。
うな自動周波数位相制御は前記同相同期検出結果に所望
の程度の位相安定性を提供するのに不適当である。前記
ディジタル変換された同相同期検出結果の不適応等化フ
ィルタリングは前記同相と直角位相同期検出手続の間に
利用されるシンクロダインに固定位相誤差を修正できる
が、前記等化フィルタリングのフィルタ係数内に非適応
変換は非常に遅いので、前記ＨＤＴＶ信号のマルチパス
受信時に速い変換をする間に発生する位相誤差の変換ま
たは前記ＡＦＰＣ帰還ループ内に位相ジッタに対して補
償することができない。
【０００８】
【課題を解決するための手段】したがって、上記提案さ
れた本発明のＨＤＴＶ信号受信機において、位相トラッ
カ（ｔｒａｃｋｅｒ）はディジタル変換された同相同期
検出結果の等化フィルタリングと従属接続される。前記
等化された同相同期検出結果はヒルベルト変形有限イン
パルス応答フィルタにディジタル変換された形態で供給
される。このヒルベルト変形ＦＩＲフィルタの待ち時間
（ｌａｔｅｎｃｙ）を補償するために遅延されたＦＩＲ
フィルタの応答と前記等化された同相同期検出は、複素
数積を発生するために複素数乗数信号によって乗算され
るように、複素数乗算器に実数入力信号と虚数入力信号
として印加される。帰還ループは前記複素数乗数信号と
して利用されるユニットオイラ−ベクトルの位相角を調
節するために、誤差信号をデベロプするための零の値か
ら複素数積の虚数部分を確実に退去させる。このユニッ
トオイラ−ベクトルの実数値と虚数値は前記誤差信号を
調整するのに利用さる累算器の出力によって伝達された
読出専用メモリ（ＲＯＭ）に貯蔵されたサイン／コサイ
ンルックアップテーブル（ＬＵＴ：Ｌｏｏｋ−Ｕｐ Ｔ
ａｂｌｅ）から類推される。前記位相トラッカは前記ヒ
ルベルト変形ＦＩＲフィルタが位相偏移の要求条件９０
°をほぼ零の周波数の近くに提供するために非常に多い
タップを有しなければならないという問題をもたらす。
れた本発明のＨＤＴＶ信号受信機において、位相トラッ
カ（ｔｒａｃｋｅｒ）はディジタル変換された同相同期
検出結果の等化フィルタリングと従属接続される。前記
等化された同相同期検出結果はヒルベルト変形有限イン
パルス応答フィルタにディジタル変換された形態で供給
される。このヒルベルト変形ＦＩＲフィルタの待ち時間
（ｌａｔｅｎｃｙ）を補償するために遅延されたＦＩＲ
フィルタの応答と前記等化された同相同期検出は、複素
数積を発生するために複素数乗数信号によって乗算され
るように、複素数乗算器に実数入力信号と虚数入力信号
として印加される。帰還ループは前記複素数乗数信号と
して利用されるユニットオイラ−ベクトルの位相角を調
節するために、誤差信号をデベロプするための零の値か
ら複素数積の虚数部分を確実に退去させる。このユニッ
トオイラ−ベクトルの実数値と虚数値は前記誤差信号を
調整するのに利用さる累算器の出力によって伝達された
読出専用メモリ（ＲＯＭ）に貯蔵されたサイン／コサイ
ンルックアップテーブル（ＬＵＴ：Ｌｏｏｋ−Ｕｐ Ｔ
ａｂｌｅ）から類推される。前記位相トラッカは前記ヒ
ルベルト変形ＦＩＲフィルタが位相偏移の要求条件９０
°をほぼ零の周波数の近くに提供するために非常に多い
タップを有しなければならないという問題をもたらす。
【０００９】本発明者はこのＨＤＴＶ信号無線受信機を
変形させ、第２中間周波数を前記第２局部発振に変形さ
せるために前記第１中間周波数とヘテロダインされる前
記第２局部発振は固定周波数を有する。したがって、制
御発振器の前記ＡＦＰＣ帰還ループ内に位相ジッタは前
記第２局部発振器を発生する過程で問題として除去され
る。第２局部発振は前記第２中間周波数のための搬送周
波数から固定周波数残留偏差（オフセット）で発生され
る。そこで、前記第２局部発振は前記第２中間周波数を
帯域に下向変換するために前記第１中間周波数にシンク
ロダインされるよりは、第２中間周波数に前記第２中間
周波数を下向変換するために前記第１中間周波数にヘテ
ロダインする。そのとき、前記第２中間周波数は基底帯
よりはかえって帯域アナログディジタル変換器でディジ
タル変換される。そして、残りの検出手続は前記ディジ
タル方式で実行される。前記第２中間周波数は、継続し
て前記ＨＤＴＶ信号のマルチパスの受信時に速い変換を
する間に発生される位相誤差の変換をもたらし、位相ト
ラッカは依然として必要となる。この位相トラッカは複
合同期検出の間に前記第２中間周波数で実行され、した
がって先行技術の受信機の場合と同様に、前記位相トラ
ッカは複合同期検出と等化フィルタリング後に実行する
よりは等化フィルタリング以前に実行される。前記位相
トラッカは先行技術の受信機で利用された帯域（または
低域）位相トラッカよりは帯域位相トラッカである。
変形させ、第２中間周波数を前記第２局部発振に変形さ
せるために前記第１中間周波数とヘテロダインされる前
記第２局部発振は固定周波数を有する。したがって、制
御発振器の前記ＡＦＰＣ帰還ループ内に位相ジッタは前
記第２局部発振器を発生する過程で問題として除去され
る。第２局部発振は前記第２中間周波数のための搬送周
波数から固定周波数残留偏差（オフセット）で発生され
る。そこで、前記第２局部発振は前記第２中間周波数を
帯域に下向変換するために前記第１中間周波数にシンク
ロダインされるよりは、第２中間周波数に前記第２中間
周波数を下向変換するために前記第１中間周波数にヘテ
ロダインする。そのとき、前記第２中間周波数は基底帯
よりはかえって帯域アナログディジタル変換器でディジ
タル変換される。そして、残りの検出手続は前記ディジ
タル方式で実行される。前記第２中間周波数は、継続し
て前記ＨＤＴＶ信号のマルチパスの受信時に速い変換を
する間に発生される位相誤差の変換をもたらし、位相ト
ラッカは依然として必要となる。この位相トラッカは複
合同期検出の間に前記第２中間周波数で実行され、した
がって先行技術の受信機の場合と同様に、前記位相トラ
ッカは複合同期検出と等化フィルタリング後に実行する
よりは等化フィルタリング以前に実行される。前記位相
トラッカは先行技術の受信機で利用された帯域（または
低域）位相トラッカよりは帯域位相トラッカである。
【００１０】前記帯域位相トラッカで利用された前記同
相と直角位相サンプリング手続は対称側波帯構造を有す
るディジタル変換した帯域信号の複合同期検出のために
既に利用された先行手続から類推される。無線放送のた
めのＨＤＴＶ信号は両側波帯増幅（ＤＳＢ）変調信号と
いうよりは残留側波帯（ＶＳＢ）増幅変調信号である。
前記帯域の位相トラッカ内に誤差信号をデベロプするた
めに使用される、前記ＨＤＴＶ信号の複合同期検出は前
記ＶＳＢ信号の非対称側波帯構造内に含まれる対称側波
帯構造に応答して帯幅を十分に制限される。前記８レベ
ル（又は１６レベル）のＶＢＳ符号化を再生するための
前記ＨＤＴＶ信号の同期検出は帯域幅の制限を多く受け
ることはない。
相と直角位相サンプリング手続は対称側波帯構造を有す
るディジタル変換した帯域信号の複合同期検出のために
既に利用された先行手続から類推される。無線放送のた
めのＨＤＴＶ信号は両側波帯増幅（ＤＳＢ）変調信号と
いうよりは残留側波帯（ＶＳＢ）増幅変調信号である。
前記帯域の位相トラッカ内に誤差信号をデベロプするた
めに使用される、前記ＨＤＴＶ信号の複合同期検出は前
記ＶＳＢ信号の非対称側波帯構造内に含まれる対称側波
帯構造に応答して帯幅を十分に制限される。前記８レベ
ル（又は１６レベル）のＶＢＳ符号化を再生するための
前記ＨＤＴＶ信号の同期検出は帯域幅の制限を多く受け
ることはない。
【００１１】前記側波帯位相トラッカに利用される前記
同相と直角位相サンプリング手続は、一般に例えば「Ｉ
ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＡＥＲＯＳ
ＰＡＣＥ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥ
ＭＳ，Ｖｏｌ．ＡＥＳ−１８，Ｎｏ．４（１９８２年１
１月）、ｐｐ７３６−７３９」“Ｑｕａｄｒａｔｕｒｅ
Ｓａｍｐｌｉｎｇ ｗｉｔｈ Ｈｉｇｈ Ｄｙｎａｍ
ｉｃ Ｒａｎｇｅ”という論文で、Ｄ．Ｗ．Ｒｉｃｅと
Ｋ．Ｈ．Ｗｕにより記述された手続と類似している。Ｒ
ｉｃｅとＷｕは前記帯域信号の最高周波数要素によるこ
とではなく、前記帯域信号の帯域幅によって決定される
ナイキスト速度あるいはそれ以上にディジタル変換前な
サンプリングされる必要があると指摘する。直角位相同
期検出は前記ディジタル変換された帯域信号でヒルベル
ト変形ＦＩＲフィルタを利用して実行される。反面、同
相同期検出は前記ヒルベルト変形ＦＩＲフィルタの待ち
時間と同一な補償遅延以後に実行される。ＲｉｃｅとＷ
ｕは、ディジタル変換された帯域信号で複合同期検出を
遂行することにより混合器によって移入されて直接要素
が前記帯域フィルタによって抑圧され、ディジタル変換
に影響を与えないという長所を有する。帯域形態でディ
ジタル変換されたＶＳＢ信号の複合同期検出において、
部分的に抑圧された搬送波から発生される前記複合同期
検出の直接要素は本発明に重要な混合器に移入される直
接要素によって影響を受けることはない。
同相と直角位相サンプリング手続は、一般に例えば「Ｉ
ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＡＥＲＯＳ
ＰＡＣＥ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥ
ＭＳ，Ｖｏｌ．ＡＥＳ−１８，Ｎｏ．４（１９８２年１
１月）、ｐｐ７３６−７３９」“Ｑｕａｄｒａｔｕｒｅ
Ｓａｍｐｌｉｎｇ ｗｉｔｈ Ｈｉｇｈ Ｄｙｎａｍ
ｉｃ Ｒａｎｇｅ”という論文で、Ｄ．Ｗ．Ｒｉｃｅと
Ｋ．Ｈ．Ｗｕにより記述された手続と類似している。Ｒ
ｉｃｅとＷｕは前記帯域信号の最高周波数要素によるこ
とではなく、前記帯域信号の帯域幅によって決定される
ナイキスト速度あるいはそれ以上にディジタル変換前な
サンプリングされる必要があると指摘する。直角位相同
期検出は前記ディジタル変換された帯域信号でヒルベル
ト変形ＦＩＲフィルタを利用して実行される。反面、同
相同期検出は前記ヒルベルト変形ＦＩＲフィルタの待ち
時間と同一な補償遅延以後に実行される。ＲｉｃｅとＷ
ｕは、ディジタル変換された帯域信号で複合同期検出を
遂行することにより混合器によって移入されて直接要素
が前記帯域フィルタによって抑圧され、ディジタル変換
に影響を与えないという長所を有する。帯域形態でディ
ジタル変換されたＶＳＢ信号の複合同期検出において、
部分的に抑圧された搬送波から発生される前記複合同期
検出の直接要素は本発明に重要な混合器に移入される直
接要素によって影響を受けることはない。
【００１２】本発明において、本発明者はＲｉｃｅとＷ
ｕにより開示された長所と同様の、ディジタル変換され
た帯域信号というよりはヒルベルトのディジタル変換さ
れた帯域信号に長所を認知した。前記ヒルベルト変形Ｆ
ＩＲフィルタは位相偏移（フェーズ シフト）９０°を
提供するが、非常に長い遅延が要求されるという点で、
これ以上零周波数に近く位相偏移９０°を提供しない。
前記ヒルベルト変形ＦＩＲフィルタは、ただし、遅延要
求が節度ある、１ＭＨｚまたは２ＭＨｚ以上、８ＭＨｚ
乃至７ＭＨｚ以下の位相偏移９０°のみを提供しなけれ
ばならない。前記フィルタに要求された最上の応答周波
数と最低応答周波数との間の多少小さい比率はフィルタ
に要求されるタップの数字を若干少なく維持する。
ｕにより開示された長所と同様の、ディジタル変換され
た帯域信号というよりはヒルベルトのディジタル変換さ
れた帯域信号に長所を認知した。前記ヒルベルト変形Ｆ
ＩＲフィルタは位相偏移（フェーズ シフト）９０°を
提供するが、非常に長い遅延が要求されるという点で、
これ以上零周波数に近く位相偏移９０°を提供しない。
前記ヒルベルト変形ＦＩＲフィルタは、ただし、遅延要
求が節度ある、１ＭＨｚまたは２ＭＨｚ以上、８ＭＨｚ
乃至７ＭＨｚ以下の位相偏移９０°のみを提供しなけれ
ばならない。前記フィルタに要求された最上の応答周波
数と最低応答周波数との間の多少小さい比率はフィルタ
に要求されるタップの数字を若干少なく維持する。
【００１３】本発明はディジタル信号を表示した記号コ
ードを含むＶＳＢ信号を受信するための無線受信機で実
行され、ＨＤＴＶ信号はそのようなＶＳＢ信号の典型的
な例である。チューナは前記ＶＳＢ信号を送信するため
に使用された周波数帯域に異なる位置でチャネルのうち
一つのチャネルを選択するために提供する。また、前記
チューナは実際に零の周波数以上の一番低い周波数でア
ナログディジタル変換器によりディジタル変換された最
後の中間周波数信号に前記選択されたチャネルの複数変
換を遂行するための混合器等を含む。前記搬送周波数を
中心とする前記ディジタル変換された最後の中間周波数
信号の狭帯域フィルタされた部分で作動する位相トラッ
カは、周波数変換をする間に使用された局部発振で位相
非干渉性（ｉｎｃｏｈｅｒｅｎｃｙ）あるいはマルチパ
ス歪みから発生される、前記最後の中間周波数信号の虚
数部分を抑圧する。前記位相トラッカにディジタル制御
発振器は同期検出器に前記最後の中間周波数信号の実数
部分のための搬送波のディジタル表示値を供給し、前記
同期検出器は搬送波の他のディジタル表示値と一致して
前記ディジタル変換された最後の中間周波数信号の実数
部分を検出する。
ードを含むＶＳＢ信号を受信するための無線受信機で実
行され、ＨＤＴＶ信号はそのようなＶＳＢ信号の典型的
な例である。チューナは前記ＶＳＢ信号を送信するため
に使用された周波数帯域に異なる位置でチャネルのうち
一つのチャネルを選択するために提供する。また、前記
チューナは実際に零の周波数以上の一番低い周波数でア
ナログディジタル変換器によりディジタル変換された最
後の中間周波数信号に前記選択されたチャネルの複数変
換を遂行するための混合器等を含む。前記搬送周波数を
中心とする前記ディジタル変換された最後の中間周波数
信号の狭帯域フィルタされた部分で作動する位相トラッ
カは、周波数変換をする間に使用された局部発振で位相
非干渉性（ｉｎｃｏｈｅｒｅｎｃｙ）あるいはマルチパ
ス歪みから発生される、前記最後の中間周波数信号の虚
数部分を抑圧する。前記位相トラッカにディジタル制御
発振器は同期検出器に前記最後の中間周波数信号の実数
部分のための搬送波のディジタル表示値を供給し、前記
同期検出器は搬送波の他のディジタル表示値と一致して
前記ディジタル変換された最後の中間周波数信号の実数
部分を検出する。
【００１４】本発明また他の側面は、ＡＧＣ回路が前記
ディジタル変換された最後の中間周波数信号の狭帯域フ
ィルタされた部分に相応するＶＳＢ信号を受信するため
の無線受信機の前記中間周波数増幅器に対する自動利得
制御（ＡＧＣ）回路である。
ディジタル変換された最後の中間周波数信号の狭帯域フ
ィルタされた部分に相応するＶＳＢ信号を受信するため
の無線受信機の前記中間周波数増幅器に対する自動利得
制御（ＡＧＣ）回路である。
【００１５】
【実施例】本発明による多様な実施例を添付の図面をも
ってより詳細に説明する。図１は放送受信アンテナ６か
らディジタルＨＤＴＶ信号を受信するためのＶＳＢ無線
受信機５を示す。前記受信機５はキネスコープ７のため
にレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の色の
駆動信号を再生させ、左側拡声器８と右側拡声器９を駆
動させるために立体音信号を再生させる。その代りに、
前記ＶＳＢ信号受信機５は有線放送受信アンテナあるい
は有線伝送システムからディジタルＨＤＴＶ信号を受信
するために連結され得る。キネスコープ７の代わりに他
の表示装置が使用可能で、前記音響再生システムは単に
単一オーディオチャネルのみで構成され、あるいは単純
な立体音再生システムより精巧である。
ってより詳細に説明する。図１は放送受信アンテナ６か
らディジタルＨＤＴＶ信号を受信するためのＶＳＢ無線
受信機５を示す。前記受信機５はキネスコープ７のため
にレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の色の
駆動信号を再生させ、左側拡声器８と右側拡声器９を駆
動させるために立体音信号を再生させる。その代りに、
前記ＶＳＢ信号受信機５は有線放送受信アンテナあるい
は有線伝送システムからディジタルＨＤＴＶ信号を受信
するために連結され得る。キネスコープ７の代わりに他
の表示装置が使用可能で、前記音響再生システムは単に
単一オーディオチャネルのみで構成され、あるいは単純
な立体音再生システムより精巧である。
【００１６】要素１１〜２１を含むチューナ１は、もし
放送受信アンテナ６によって捕えた前記ディジタルＨＤ
ＴＶ信号のような、前記受信されたＶＳＢ信号のための
前記周波数帯域内の異なる位置にチャネルのうちいずれ
か一つを選択し、最後の周波数帯域で前記選択されたチ
ャネルを最後の中間周波数信号への複数周波数変換をす
る。さらに重要な点は、人間によって作動さるように設
計されたチャネルセレクタ１０は第１局部発振器として
機能をする周波数合成器１１が前記放送受信アンテナ６
あるいは他のディジタルＨＤＴＶ信号ソースから供給さ
れる、受信された信号にヘテロダインされるために第１
混合器１２に供給する第１局部発振の周波数を決定す
る。前記第１混合器１２は前記第１中間周波数（例え
ば、９２０ＭＨｚ搬送波）で前記選択されたチャネル内
の前記受信された信号を上向変換（アップコンバート）
し、ＬＣフィルタ１３は前記第１混合器１２から提供さ
れる前記上向変換された結果を伴う望ましくない映像周
波数を阻むのに利用される。前記上向変換から発生され
る前記第１中間周波数は第１表面弾性波（ＳＡＷ）フィ
ルタ１５を駆動させるために増幅した第１中間周波数を
供給する第１中間周波数増幅器１４に入力信号として供
給される。多少高周波への第１中間周波数前記上向変換
は多数の極と零を有するＳＡＷフィルタリングを活性化
させる。第２局部発振器１６から第２局部発振は第２中
間周波数（例えば、４１ＭＨｚ搬送波）を発生させるた
めに、前記第１ＳＡＷフィルタ１５に対する応答にヘテ
ロダインされるための第２混合器１７に供給される。第
２ＳＡＷフィルタ１８は前記第２混合器１７から供給さ
れた前記上向変換の結果を随伴する前記望ましくない映
像周波数を阻むのに利用される。前記第２ＳＡＷフィル
タ１８の応答は第２中間周波数増幅器１９に入力信号と
して提供され、前記増幅された第２中間周波数信号応答
は第３局部発振器２１から発振にヘテロダインされるよ
うに第３混合器２０に入力信号として提供される。前記
第３混合器２０が既に提案された零周波数の搬送波に基
底帯信号よりは１ＭＨｚ−２ＭＨｚの周波数以下に拡大
される前記残留側波帯にそして７ＭＨｚ−８ＭＨｚの周
波数まで拡大される全側波帯に、第３中間周波数信号の
応答を提供できるほどに前記第３局部発振器２１からの
発振周波数が選択されるということを除いては、先に説
明されたような前記複数変換チューナ１は他の人により
既に提案された他のチューナと類似する。このような第
３中間周波数信号応答は、前記チューナ１の前記最後の
中間周波数入力信号である。
放送受信アンテナ６によって捕えた前記ディジタルＨＤ
ＴＶ信号のような、前記受信されたＶＳＢ信号のための
前記周波数帯域内の異なる位置にチャネルのうちいずれ
か一つを選択し、最後の周波数帯域で前記選択されたチ
ャネルを最後の中間周波数信号への複数周波数変換をす
る。さらに重要な点は、人間によって作動さるように設
計されたチャネルセレクタ１０は第１局部発振器として
機能をする周波数合成器１１が前記放送受信アンテナ６
あるいは他のディジタルＨＤＴＶ信号ソースから供給さ
れる、受信された信号にヘテロダインされるために第１
混合器１２に供給する第１局部発振の周波数を決定す
る。前記第１混合器１２は前記第１中間周波数（例え
ば、９２０ＭＨｚ搬送波）で前記選択されたチャネル内
の前記受信された信号を上向変換（アップコンバート）
し、ＬＣフィルタ１３は前記第１混合器１２から提供さ
れる前記上向変換された結果を伴う望ましくない映像周
波数を阻むのに利用される。前記上向変換から発生され
る前記第１中間周波数は第１表面弾性波（ＳＡＷ）フィ
ルタ１５を駆動させるために増幅した第１中間周波数を
供給する第１中間周波数増幅器１４に入力信号として供
給される。多少高周波への第１中間周波数前記上向変換
は多数の極と零を有するＳＡＷフィルタリングを活性化
させる。第２局部発振器１６から第２局部発振は第２中
間周波数（例えば、４１ＭＨｚ搬送波）を発生させるた
めに、前記第１ＳＡＷフィルタ１５に対する応答にヘテ
ロダインされるための第２混合器１７に供給される。第
２ＳＡＷフィルタ１８は前記第２混合器１７から供給さ
れた前記上向変換の結果を随伴する前記望ましくない映
像周波数を阻むのに利用される。前記第２ＳＡＷフィル
タ１８の応答は第２中間周波数増幅器１９に入力信号と
して提供され、前記増幅された第２中間周波数信号応答
は第３局部発振器２１から発振にヘテロダインされるよ
うに第３混合器２０に入力信号として提供される。前記
第３混合器２０が既に提案された零周波数の搬送波に基
底帯信号よりは１ＭＨｚ−２ＭＨｚの周波数以下に拡大
される前記残留側波帯にそして７ＭＨｚ−８ＭＨｚの周
波数まで拡大される全側波帯に、第３中間周波数信号の
応答を提供できるほどに前記第３局部発振器２１からの
発振周波数が選択されるということを除いては、先に説
明されたような前記複数変換チューナ１は他の人により
既に提案された他のチューナと類似する。このような第
３中間周波数信号応答は、前記チューナ１の前記最後の
中間周波数入力信号である。
【００１７】アナログディジタル変換器（ＡＤＣ）２２
は前記チューナ１の前記最後の中間周波数入力信号をサ
ンプルとし、前記それぞれのアナログサンプルはこれ以
上望ましくない折返し（エリアシング）を防ぐために、
前記最高最後の中間周波数は半サイクルより長く持続さ
れなく、１０ビットまたはその程度の解像度を有するデ
ィジタルサンプルに前記サンプルをディジタル変換す
る。通常に、前記ＡＤＣ２２に含まれる前記低域フィル
タは前記第３混合器２０から前記第３中間周波数信号応
答の前記高周波映像を抑圧する。前記第２のＳＡＷフィ
ルタ１８はディジタル変換される前記ＡＤＣ２２に提示
された前記第３中間周波数信号の帯域幅を制限して、前
記ＡＤＣ２２は帯域アナログディジタル変換器として機
能をする。ディジタル変換を行う間に、前記ＡＤＣ２２
によって利用された前記サンプル速度は少なくともＨＤ
ＴＶ信号において６ＭＨｚの前記帯域信号の帯域幅にお
いて前記ナイキスト速度で、ＨＤＴＶ信号において６Ｍ
Ｈｚである。実際に、本発明者は秒当りの約２１．１０
6 サンプル、あるいはＶＳＢ ＨＤＴＶ信号の記号速度
に約２倍のサンプル速度をよく使用する。“アイ（ｅｙ
ｅ）”応答を最大限にするために、前記記号速度で前記
ＡＤＣ２２により前記サンプリングを同期化するための
回路を調節するように、前記ＶＳＢ ＨＤＴＶ信号は前
記記号速度の２倍にサンプリングされる。この回路が図
１で明確に図示せずが、適切な回路は図１１についての
本明細書でさらに説明されるであろう。
は前記チューナ１の前記最後の中間周波数入力信号をサ
ンプルとし、前記それぞれのアナログサンプルはこれ以
上望ましくない折返し（エリアシング）を防ぐために、
前記最高最後の中間周波数は半サイクルより長く持続さ
れなく、１０ビットまたはその程度の解像度を有するデ
ィジタルサンプルに前記サンプルをディジタル変換す
る。通常に、前記ＡＤＣ２２に含まれる前記低域フィル
タは前記第３混合器２０から前記第３中間周波数信号応
答の前記高周波映像を抑圧する。前記第２のＳＡＷフィ
ルタ１８はディジタル変換される前記ＡＤＣ２２に提示
された前記第３中間周波数信号の帯域幅を制限して、前
記ＡＤＣ２２は帯域アナログディジタル変換器として機
能をする。ディジタル変換を行う間に、前記ＡＤＣ２２
によって利用された前記サンプル速度は少なくともＨＤ
ＴＶ信号において６ＭＨｚの前記帯域信号の帯域幅にお
いて前記ナイキスト速度で、ＨＤＴＶ信号において６Ｍ
Ｈｚである。実際に、本発明者は秒当りの約２１．１０
6 サンプル、あるいはＶＳＢ ＨＤＴＶ信号の記号速度
に約２倍のサンプル速度をよく使用する。“アイ（ｅｙ
ｅ）”応答を最大限にするために、前記記号速度で前記
ＡＤＣ２２により前記サンプリングを同期化するための
回路を調節するように、前記ＶＳＢ ＨＤＴＶ信号は前
記記号速度の２倍にサンプリングされる。この回路が図
１で明確に図示せずが、適切な回路は図１１についての
本明細書でさらに説明されるであろう。
【００１８】同相同期検出器２３は零周波数搬送波で基
底帯で変換された前記受信されたＶＳＢ信号に相応する
応答を供給するために、前記ＡＤＣ２２の前記ディジタ
ル変換された最後の中間周波数出力信号に相応する。前
記ディジタルフィルタ２４は有限インパルス応答（ＦＩ
Ｒ）型をもって対称カーネルを有することで、前記フィ
ルタ２４は線形位相となる。帯域フィルタ２４の応答は
前記搬送波周波数で中心に位置し、その応答に搬送波自
体、そのそれぞれに抑圧される程度の狭小な帯域幅を有
する。前記チューナ１に前記狭帯域フィルタリングと前
記自動利得制御（図１に明確に図示せず）は、前記狭帯
域フィルタ２４の応答に再生された前記パイロット搬送
波が制御された増幅を有することにする。このフィルタ
２４に起される前記側波帯構造は、搬送周波数において
本来対称される。前記フィルタ２４の応答は直角位相同
期検出器２５に供給される。前記同期検出器２５の応答
は低域フィルタ２６に印加され、この応答はディジタル
制御発振器（ＤＣＯ）２７の自動周波数と位相制御（Ａ
ＦＰＣ）のために使用される。また、前記ディジタル制
御発振器は“数学的に制御された発振器”と知られてい
る。前記ＤＣＯ２７は前記位相同期検出器２３に同相搬
送波のディジタル（コサイン）表示値を提供し、前記Ｄ
ＣＯ２７の検出器は基本的に前記ＤＣＯ２７から提供さ
れる前記ディジタル変換された同相搬送波により、前記
ＡＤＣ２２の応答を乗算するためのディジタル乗算器で
ある。また、前記ＤＣＯ２７は前記直角位相同期検出器
２５に直角位相搬送波のディジタル（サイン）表示値を
供給し、前記ＤＣＯ２７は前記ＤＣＯ２７のＡＦＰＣの
ために使用される前記帰還ループ内誤差信号をデベロプ
するように前記狭帯域フィルタ２４によって選択された
前記パイロット搬送波と比較される。前記低域フィルタ
２６は前記直角位相同期検出器２５から誤差信号に搬送
波調波を抑圧する。直角位相同期検出器２５が基本的に
前記ＤＣＯ２７から提供された前記ディジタル変換され
た直角位相搬送波により、狭帯域フィルタ２４の応答を
乗算するためのディジタル乗算器のときのみ、前記調波
が発生する。実際に、入力信号に対する狭帯域フィルタ
２４の応答には一部の遅延または待ち時間が存在し、こ
のような遅延は図１に明らかに図示せず装置により、前
記位相同期検出器２３の作動で補償される。例えば、前
記フィルタ２４の待ち時間と同じ遅延は入力信号として
前記ＡＤＣ２２から前記ディジタル変換された最後のＩ
Ｆ信号を前記位相同期検出器２３に印加する接続に挿入
可能である。
底帯で変換された前記受信されたＶＳＢ信号に相応する
応答を供給するために、前記ＡＤＣ２２の前記ディジタ
ル変換された最後の中間周波数出力信号に相応する。前
記ディジタルフィルタ２４は有限インパルス応答（ＦＩ
Ｒ）型をもって対称カーネルを有することで、前記フィ
ルタ２４は線形位相となる。帯域フィルタ２４の応答は
前記搬送波周波数で中心に位置し、その応答に搬送波自
体、そのそれぞれに抑圧される程度の狭小な帯域幅を有
する。前記チューナ１に前記狭帯域フィルタリングと前
記自動利得制御（図１に明確に図示せず）は、前記狭帯
域フィルタ２４の応答に再生された前記パイロット搬送
波が制御された増幅を有することにする。このフィルタ
２４に起される前記側波帯構造は、搬送周波数において
本来対称される。前記フィルタ２４の応答は直角位相同
期検出器２５に供給される。前記同期検出器２５の応答
は低域フィルタ２６に印加され、この応答はディジタル
制御発振器（ＤＣＯ）２７の自動周波数と位相制御（Ａ
ＦＰＣ）のために使用される。また、前記ディジタル制
御発振器は“数学的に制御された発振器”と知られてい
る。前記ＤＣＯ２７は前記位相同期検出器２３に同相搬
送波のディジタル（コサイン）表示値を提供し、前記Ｄ
ＣＯ２７の検出器は基本的に前記ＤＣＯ２７から提供さ
れる前記ディジタル変換された同相搬送波により、前記
ＡＤＣ２２の応答を乗算するためのディジタル乗算器で
ある。また、前記ＤＣＯ２７は前記直角位相同期検出器
２５に直角位相搬送波のディジタル（サイン）表示値を
供給し、前記ＤＣＯ２７は前記ＤＣＯ２７のＡＦＰＣの
ために使用される前記帰還ループ内誤差信号をデベロプ
するように前記狭帯域フィルタ２４によって選択された
前記パイロット搬送波と比較される。前記低域フィルタ
２６は前記直角位相同期検出器２５から誤差信号に搬送
波調波を抑圧する。直角位相同期検出器２５が基本的に
前記ＤＣＯ２７から提供された前記ディジタル変換され
た直角位相搬送波により、狭帯域フィルタ２４の応答を
乗算するためのディジタル乗算器のときのみ、前記調波
が発生する。実際に、入力信号に対する狭帯域フィルタ
２４の応答には一部の遅延または待ち時間が存在し、こ
のような遅延は図１に明らかに図示せず装置により、前
記位相同期検出器２３の作動で補償される。例えば、前
記フィルタ２４の待ち時間と同じ遅延は入力信号として
前記ＡＤＣ２２から前記ディジタル変換された最後のＩ
Ｆ信号を前記位相同期検出器２３に印加する接続に挿入
可能である。
【００１９】図１のＶＳＢ信号受信機に同相同期検出器
２３の前記基底帯応答はクロックド遅延線２８に対する
入力信号として、そして２入力ディジタル加算器２９に
第１サメンド（ｓｕｍｍａｎｄ）入力信号として印加さ
れる。前記クロック遅延線２８は１２個の記号エポク
（ｅｐｏｃｈ）と同一の遅延以後に入力信号に対する応
答を提供して、遅延された応答は第２サメンド入力信号
として前記ディジタル加算器２９に印加される。前記ク
ロック遅延線２８と前記ディジタル加算器２９は相互に
加えてＮＴＳＣ信号から同一チャネル干渉を抑圧するた
めのＮＴＳＣ阻止フィルタ３０を提供する。前記ＮＴＳ
Ｃ阻止フィルタ３０はコームフィルタ（櫛形フィルタ）
であり、ＮＴＳＣ信号がディジタルＨＤＴＶ信号と同一
のチャネル配分に伝送される間に要求される。前記フィ
ルタ３０は前記ＮＴＳＣ輝度搬送波を抑圧し、シンクロ
ダインする情報を含む低周波数側波帯は非常に強く色
（カラー）副搬送波を阻んで、前記（クロミナンス）側
波帯を抑圧し、そして前記ＦＭオーディオ搬送波を抑圧
する。前記フィルタ３０は前記検出器２３から８コーデ
ィングレベルのディジタル同相同期検出結果に対する応
答に、等化器３１に１５コーディングレベル信号を提供
する。確実に示していないが、前記等化フィルタ３１に
前記入力信号はサンプル速度を記号速度に減らすために
２：１でデシメート（ｄｅｃｉｍａｔｅ）される。前記
等化フィルタ応答は前記ディジタルデータストリームを
再生する前記記号デコーディングを遂行する格子デコー
ダ３２に入力信号として前記等化器３１から提供され
る。前記等化器３１は、調節された増幅応答が相互記号
干渉から結果で招来される記号誤差を最小化する前記格
子デコーダ３２に印加される前記複数レベルコーディン
グに対する調節された増幅応答を発生する等化フィルタ
リングを提供する。
２３の前記基底帯応答はクロックド遅延線２８に対する
入力信号として、そして２入力ディジタル加算器２９に
第１サメンド（ｓｕｍｍａｎｄ）入力信号として印加さ
れる。前記クロック遅延線２８は１２個の記号エポク
（ｅｐｏｃｈ）と同一の遅延以後に入力信号に対する応
答を提供して、遅延された応答は第２サメンド入力信号
として前記ディジタル加算器２９に印加される。前記ク
ロック遅延線２８と前記ディジタル加算器２９は相互に
加えてＮＴＳＣ信号から同一チャネル干渉を抑圧するた
めのＮＴＳＣ阻止フィルタ３０を提供する。前記ＮＴＳ
Ｃ阻止フィルタ３０はコームフィルタ（櫛形フィルタ）
であり、ＮＴＳＣ信号がディジタルＨＤＴＶ信号と同一
のチャネル配分に伝送される間に要求される。前記フィ
ルタ３０は前記ＮＴＳＣ輝度搬送波を抑圧し、シンクロ
ダインする情報を含む低周波数側波帯は非常に強く色
（カラー）副搬送波を阻んで、前記（クロミナンス）側
波帯を抑圧し、そして前記ＦＭオーディオ搬送波を抑圧
する。前記フィルタ３０は前記検出器２３から８コーデ
ィングレベルのディジタル同相同期検出結果に対する応
答に、等化器３１に１５コーディングレベル信号を提供
する。確実に示していないが、前記等化フィルタ３１に
前記入力信号はサンプル速度を記号速度に減らすために
２：１でデシメート（ｄｅｃｉｍａｔｅ）される。前記
等化フィルタ応答は前記ディジタルデータストリームを
再生する前記記号デコーディングを遂行する格子デコー
ダ３２に入力信号として前記等化器３１から提供され
る。前記等化器３１は、調節された増幅応答が相互記号
干渉から結果で招来される記号誤差を最小化する前記格
子デコーダ３２に印加される前記複数レベルコーディン
グに対する調節された増幅応答を発生する等化フィルタ
リングを提供する。
【００２０】図１に明確に示されていないが、望ましい
回路がＮＴＳＣ信号から同一チャネルが干渉されるとき
を感知し、ＮＴＳＣ信号から何らの同一チャネル干渉も
感知しないとき、前記フィルタ３０をバイパスとして使
用し、予想されるコーディングレベルの数と一致して記
号デコーディング範囲を調節するために前記ＶＳＢ信号
受信機５に提供される。１５コーディングレベルが認知
されるときよりは８コーディングレベルが認知されると
き、前記識別に対する誤りの多い判定はほぼ発生するこ
とない。データ同期化回路は図１に明確に図示しない
が、前記ディジタルＨＤＴＶ技術に熟練した技術者はデ
ータ領域とデータ線がタイミングデータデインタリービ
ングを調節するための基礎を提供するようになるときを
判定するための回路を含むことが理解できる。前記等化
器３１が本発明者の望ましい形態をもち、前記形態がゴ
ースト消去基準信号に対する前記等化器３１の応答に従
って増幅応答の帰還調節をすると仮定すると、データ領
域同期化回路は前記等化器３１の出力部分から入力信号
を取る。データ領域の始めは前記等化器３１のためのゴ
ースト消去基準として役割をする疑似ランダムパルス列
によって信号を送る。この等化器３１の入力信号より前
記等化器３１の応答として存在するとき、データ線の始
めを信号で示す前記記号コードシーケンスの発生を検索
するデータ線同期化回路は発明者によってよく用いられ
る。そのようなデータ線同期化回路は前記格子デコーダ
３２が記号デコーディングのために使用する同一の回路
のレベルを決定するのに使用可能である。
回路がＮＴＳＣ信号から同一チャネルが干渉されるとき
を感知し、ＮＴＳＣ信号から何らの同一チャネル干渉も
感知しないとき、前記フィルタ３０をバイパスとして使
用し、予想されるコーディングレベルの数と一致して記
号デコーディング範囲を調節するために前記ＶＳＢ信号
受信機５に提供される。１５コーディングレベルが認知
されるときよりは８コーディングレベルが認知されると
き、前記識別に対する誤りの多い判定はほぼ発生するこ
とない。データ同期化回路は図１に明確に図示しない
が、前記ディジタルＨＤＴＶ技術に熟練した技術者はデ
ータ領域とデータ線がタイミングデータデインタリービ
ングを調節するための基礎を提供するようになるときを
判定するための回路を含むことが理解できる。前記等化
器３１が本発明者の望ましい形態をもち、前記形態がゴ
ースト消去基準信号に対する前記等化器３１の応答に従
って増幅応答の帰還調節をすると仮定すると、データ領
域同期化回路は前記等化器３１の出力部分から入力信号
を取る。データ領域の始めは前記等化器３１のためのゴ
ースト消去基準として役割をする疑似ランダムパルス列
によって信号を送る。この等化器３１の入力信号より前
記等化器３１の応答として存在するとき、データ線の始
めを信号で示す前記記号コードシーケンスの発生を検索
するデータ線同期化回路は発明者によってよく用いられ
る。そのようなデータ線同期化回路は前記格子デコーダ
３２が記号デコーディングのために使用する同一の回路
のレベルを決定するのに使用可能である。
【００２１】格子デコーダ３２の応答はデータインタリ
ーバ３３に入力信号として提供され、前記デインタリー
ブされたデータは前記データデインタリーバ３３からリ
ードソロモンデコーダ３４に提供される。誤差修正され
たデータは前記リードソロモンデコーダ３４からパケッ
ト整列器（パケット ソータ）３６のためにデータパケ
ットを再生するデータデランダム抽出器（デランダマイ
ザ）３５に提供される。前記パケット整列器３６はデー
タ連続パケット内にヘッダコードに応答して異なって印
加されたるためにデータパケットを分類する。前記ＨＤ
ＴＶプログラムのオーディオ部分を表示するデータパケ
ットはディジタル映像デコーダ３７に前記パケット整列
器３６によって印加される。前記ディジタル映像デコー
ダ３７は前記多数の拡声器８及び９を駆動させる複数チ
ャネルオーディオ増幅器３８に対する左側チャネルと右
側チャネルの立体音信号を供給する。前記ＨＤＴＶプロ
グラムのビデオ部分を表示したデータパケットはＭＰＥ
Ｇデコーダ３９に前記パケット整列器３６によって印加
される。前記ＭＰＥＧデコーダ３８は前記キネスコープ
７のタイミングスクリーンまたは異なる表示装置のラス
タ走査のために提供するキネスコープ偏向回路４０に水
平（Ｈ）と垂直（Ｖ）同期信号を供給する。また、前記
ＭＰＥＧデコーダ３９はキネスコープは７または異なる
表示装置に増幅したレッド（Ｒ）、グリーン（Ｇ）、そ
してブルー（Ｂ）色駆動信号を印加するために、前記キ
ネスコープ駆動増幅器４１に信号を提供する。
ーバ３３に入力信号として提供され、前記デインタリー
ブされたデータは前記データデインタリーバ３３からリ
ードソロモンデコーダ３４に提供される。誤差修正され
たデータは前記リードソロモンデコーダ３４からパケッ
ト整列器（パケット ソータ）３６のためにデータパケ
ットを再生するデータデランダム抽出器（デランダマイ
ザ）３５に提供される。前記パケット整列器３６はデー
タ連続パケット内にヘッダコードに応答して異なって印
加されたるためにデータパケットを分類する。前記ＨＤ
ＴＶプログラムのオーディオ部分を表示するデータパケ
ットはディジタル映像デコーダ３７に前記パケット整列
器３６によって印加される。前記ディジタル映像デコー
ダ３７は前記多数の拡声器８及び９を駆動させる複数チ
ャネルオーディオ増幅器３８に対する左側チャネルと右
側チャネルの立体音信号を供給する。前記ＨＤＴＶプロ
グラムのビデオ部分を表示したデータパケットはＭＰＥ
Ｇデコーダ３９に前記パケット整列器３６によって印加
される。前記ＭＰＥＧデコーダ３８は前記キネスコープ
７のタイミングスクリーンまたは異なる表示装置のラス
タ走査のために提供するキネスコープ偏向回路４０に水
平（Ｈ）と垂直（Ｖ）同期信号を供給する。また、前記
ＭＰＥＧデコーダ３９はキネスコープは７または異なる
表示装置に増幅したレッド（Ｒ）、グリーン（Ｇ）、そ
してブルー（Ｂ）色駆動信号を印加するために、前記キ
ネスコープ駆動増幅器４１に信号を提供する。
【００２２】前記狭帯域フィルタ２４の応答は絶対値回
路に供給可能で、そのときに招来される印加された信号
はディジタル変換して低域でフィルタ可能で、その結果
で招来される低域フィルタの応答は前記ＩＦ増幅器１４
及び１８共に、あるいはその単一利得を調節するための
自動利得制御（ＡＧＣ）信号を供給するようにアナログ
形態で変換可能である。これはその応答として、狭帯域
フィルタ２４によって選択された前記ディジタル変換さ
れた搬送波の増幅をこのような過程で調節する。
路に供給可能で、そのときに招来される印加された信号
はディジタル変換して低域でフィルタ可能で、その結果
で招来される低域フィルタの応答は前記ＩＦ増幅器１４
及び１８共に、あるいはその単一利得を調節するための
自動利得制御（ＡＧＣ）信号を供給するようにアナログ
形態で変換可能である。これはその応答として、狭帯域
フィルタ２４によって選択された前記ディジタル変換さ
れた搬送波の増幅をこのような過程で調節する。
【００２３】図１の他の前記ＶＳＢ信号受信機におい
て、前記狭帯域フィルタ２４の応答は対称的に方形波の
ディジタル表示値を発生するようにクリップされる。前
記フィルタ２４が２の補数計算にあると仮定すると、こ
の過程は次のように行われる。多重ビットフィルタ２４
応答の最上位ビットは前記ディジタル対称的なクリッパ
の２ビット３元（ｔｅｒｎａｒｙ）応答に上位ビットと
して保存され、前記多重ビットフィルタ２２応答の下位
ビットは前記ディジタル対称クリッパの２ビット３重応
答に下位ビットを発生させるように論理和（ＯＲ）され
る。
て、前記狭帯域フィルタ２４の応答は対称的に方形波の
ディジタル表示値を発生するようにクリップされる。前
記フィルタ２４が２の補数計算にあると仮定すると、こ
の過程は次のように行われる。多重ビットフィルタ２４
応答の最上位ビットは前記ディジタル対称的なクリッパ
の２ビット３元（ｔｅｒｎａｒｙ）応答に上位ビットと
して保存され、前記多重ビットフィルタ２２応答の下位
ビットは前記ディジタル対称クリッパの２ビット３重応
答に下位ビットを発生させるように論理和（ＯＲ）され
る。
【００２４】ＡＦＰＣ信号のための前記低域フィルタ２
４はすべてのディジタル制御発振器デザインに設置され
るが、多少障害を発生しＤＣＯ２７の出力信号の周波数
と位相を制御する前記帰還ループの応答に遅延を取り入
れる。尚、前記帰還ループは所望の非条件的に安定した
状態よりは望ましくない条件的に安定しない状態にある
ことができる。このとき、本発明の望ましい実施例にお
いて但し実数信号で同相と直角位相同期検出を実行する
ためのシンプルディジタル乗算器は複合信号に位相と直
角位相同期検出を遂行するために使用されることはな
い。ＲｉｃｅとＷｕにより記述された前記同相と直角位
相サンプリング技術は、前記ＶＢＳ信号の同期検出に利
用するために採択される。複合可変形態を使用する前記
同相と直角位相同期検出を遂行することで、前記同期検
出の結果で発生される搬送調波の発生はなくなる。
４はすべてのディジタル制御発振器デザインに設置され
るが、多少障害を発生しＤＣＯ２７の出力信号の周波数
と位相を制御する前記帰還ループの応答に遅延を取り入
れる。尚、前記帰還ループは所望の非条件的に安定した
状態よりは望ましくない条件的に安定しない状態にある
ことができる。このとき、本発明の望ましい実施例にお
いて但し実数信号で同相と直角位相同期検出を実行する
ためのシンプルディジタル乗算器は複合信号に位相と直
角位相同期検出を遂行するために使用されることはな
い。ＲｉｃｅとＷｕにより記述された前記同相と直角位
相サンプリング技術は、前記ＶＢＳ信号の同期検出に利
用するために採択される。複合可変形態を使用する前記
同相と直角位相同期検出を遂行することで、前記同期検
出の結果で発生される搬送調波の発生はなくなる。
【００２５】図２は本発明の他の実施例であって、ＶＳ
Ｂ信号の前記同期検出を実行するための変形された装置
を示す。前記アナログディジタル変換器２２からディジ
タル変換された最後のＩＦ信号は前記第３混合器２０の
応答のヒルベルト変形を提供するＦＩＲディジタルフィ
ルタ５０に入力信号として提供される。また、前記ＡＤ
Ｃ２２から前記ディジタル変換された最後のＩＦ信号は
遅延線５１が前記ディジタルフィルタ５０の待ち時間と
同一の補償遅延を提供する、ディジタル遅延線５１に入
力信号として提供される。前記ディジタルフィルタ５０
と前記ディジタル遅延線５１の応答はそれぞれ搬送帯域
フィルタ５２及び５３に入力信号として供給される。帯
域特徴を有する前記フィルタ５２及び５３は前記ディジ
タル遅延線５１と前記ディジタルフィルタ５０の応答に
よって形成された前記複合信号の８レベルＶＳＢコーデ
ィングに従って変形された搬送側波帯から前記複合パイ
ロット搬送波を分離させる。前記ディジタルフィルタ５
０と前記ディジタル遅延線５１の応答はそれぞれ搬送波
帯域フィルタ５２及び５３の待ち時間と同一なそれぞれ
の補償遅延を提供するディジタル遅延線５４及び５５に
入力信号として供給される。
Ｂ信号の前記同期検出を実行するための変形された装置
を示す。前記アナログディジタル変換器２２からディジ
タル変換された最後のＩＦ信号は前記第３混合器２０の
応答のヒルベルト変形を提供するＦＩＲディジタルフィ
ルタ５０に入力信号として提供される。また、前記ＡＤ
Ｃ２２から前記ディジタル変換された最後のＩＦ信号は
遅延線５１が前記ディジタルフィルタ５０の待ち時間と
同一の補償遅延を提供する、ディジタル遅延線５１に入
力信号として提供される。前記ディジタルフィルタ５０
と前記ディジタル遅延線５１の応答はそれぞれ搬送帯域
フィルタ５２及び５３に入力信号として供給される。帯
域特徴を有する前記フィルタ５２及び５３は前記ディジ
タル遅延線５１と前記ディジタルフィルタ５０の応答に
よって形成された前記複合信号の８レベルＶＳＢコーデ
ィングに従って変形された搬送側波帯から前記複合パイ
ロット搬送波を分離させる。前記ディジタルフィルタ５
０と前記ディジタル遅延線５１の応答はそれぞれ搬送波
帯域フィルタ５２及び５３の待ち時間と同一なそれぞれ
の補償遅延を提供するディジタル遅延線５４及び５５に
入力信号として供給される。
【００２６】前記ディジタル遅延線５４及び５５から供
給される複合信号のための同相同期検出器２３０はそれ
ぞれ搬送波のサインとコサインにより前記遅延線５４と
５５から供給される反応を乗算するためのディジタル乗
算器２３１及び２３２と、前記ディジタル乗算器２３１
と２３２から積信号を加算するためのディジタル加算器
２３３とを備える。既に複合積の虚数項は常に零値とな
り、あるいは実際に零値となると知られているので、前
記虚数項を発生するように要求される前記ディジタル乗
算器と減算器は必須的である。前記加算器２３３から加
算信号に提供される前記同相同期検出器２３０の出力信
号は入力信号として前記ＮＴＳＣ阻止フィルタ２６に印
加される。
給される複合信号のための同相同期検出器２３０はそれ
ぞれ搬送波のサインとコサインにより前記遅延線５４と
５５から供給される反応を乗算するためのディジタル乗
算器２３１及び２３２と、前記ディジタル乗算器２３１
と２３２から積信号を加算するためのディジタル加算器
２３３とを備える。既に複合積の虚数項は常に零値とな
り、あるいは実際に零値となると知られているので、前
記虚数項を発生するように要求される前記ディジタル乗
算器と減算器は必須的である。前記加算器２３３から加
算信号に提供される前記同相同期検出器２３０の出力信
号は入力信号として前記ＮＴＳＣ阻止フィルタ２６に印
加される。
【００２７】直角位相同期検出器２５０はそれぞれ搬送
波のサインとコサインにより搬送帯域フィルタ５２及び
５３の応答を乗算するためのディジタル乗算器２５１及
び２５２と、そして前記ディジタル乗算器２５２の積信
号から前記ディジタル乗算器２５１の積信号を減算する
ためのディジタル減算器２５３とを備える。すなわち、
搬送波帯域フィルタ５２及び５３によって提供される分
離されたパイロット搬送波の複合ディジタル表示値は前
記直角位相搬送波の複合ディジタル表示値によって乗算
される。複素積（ｃｏｍｐｌｅｘ ｐｒｏｄｕｃｔ）の
実数項は常に零値となり、または実際に零値と既に知ら
れているので、そこで前記実数項を発生するように要求
される前記ディジタル減算器と加算器は必需的である。
前記減算器２５３から差出力信号は前記ＤＣＯ２７にＡ
ＦＰＣ信号を提供する。
波のサインとコサインにより搬送帯域フィルタ５２及び
５３の応答を乗算するためのディジタル乗算器２５１及
び２５２と、そして前記ディジタル乗算器２５２の積信
号から前記ディジタル乗算器２５１の積信号を減算する
ためのディジタル減算器２５３とを備える。すなわち、
搬送波帯域フィルタ５２及び５３によって提供される分
離されたパイロット搬送波の複合ディジタル表示値は前
記直角位相搬送波の複合ディジタル表示値によって乗算
される。複素積（ｃｏｍｐｌｅｘ ｐｒｏｄｕｃｔ）の
実数項は常に零値となり、または実際に零値と既に知ら
れているので、そこで前記実数項を発生するように要求
される前記ディジタル減算器と加算器は必需的である。
前記減算器２５３から差出力信号は前記ＤＣＯ２７にＡ
ＦＰＣ信号を提供する。
【００２８】図２に示す前記ディジタル制御発振器２７
は前記ディジタル乗算器２３１及び２５２に１２ビット
被乗数を提供するための読出し専用メモリ２７１で搬送
波サインΦルックアップテーブルと、前記ディジタル乗
算器２３１及び２５１に１２ビット被乗数を提供するた
めの読出し専用メモリ２７２に搬送波コサインΦルック
アップテーブルと、そしてＲＯＭ２７１及び２７２のた
めのＲＯＭアドレス発生器とを備える。このようなアド
レス発生器は前記ＲＯＭアドレスのための累算器を完成
するための前記加算器２７３の第１サメンド入力とし加
算出力信号を印加するために、前記加算出力信号にクロ
ックされた単一サンプル遅延要素２７４として前記ＲＯ
ＭアドレスをＲＯＭ２７１及び２７２に供給する入力デ
ィジタル加算器２７３を含む。２入力ディジタル加算器
２７５１は前記ＲＯＭアドレス累算をシステムクロック
サイクルに増加するために前記加算器２７３の前記第２
サメンド入力に加算出力信号を提供する。前記サスンΦ
とコサインΦ被乗数が、そのとき連続搬送波サンプルに
さらに高い角度分解能を提供する。Φの２πラジアンを
有する非常に多くの数のサンプルを有し、前記ＲＯＭ２
７１及び２７２から提供されるので、前記複数変換チュ
ーナ１は望ましく最後のＩＦ信号周波数帯域の高周波数
部分よりは前記ＡＤＣ２２に供給された最後のＩＦ信号
周波数帯域の低周波数部分に前記ＶＳＢ信号搬送波をヘ
テロダインする。
は前記ディジタル乗算器２３１及び２５２に１２ビット
被乗数を提供するための読出し専用メモリ２７１で搬送
波サインΦルックアップテーブルと、前記ディジタル乗
算器２３１及び２５１に１２ビット被乗数を提供するた
めの読出し専用メモリ２７２に搬送波コサインΦルック
アップテーブルと、そしてＲＯＭ２７１及び２７２のた
めのＲＯＭアドレス発生器とを備える。このようなアド
レス発生器は前記ＲＯＭアドレスのための累算器を完成
するための前記加算器２７３の第１サメンド入力とし加
算出力信号を印加するために、前記加算出力信号にクロ
ックされた単一サンプル遅延要素２７４として前記ＲＯ
ＭアドレスをＲＯＭ２７１及び２７２に供給する入力デ
ィジタル加算器２７３を含む。２入力ディジタル加算器
２７５１は前記ＲＯＭアドレス累算をシステムクロック
サイクルに増加するために前記加算器２７３の前記第２
サメンド入力に加算出力信号を提供する。前記サスンΦ
とコサインΦ被乗数が、そのとき連続搬送波サンプルに
さらに高い角度分解能を提供する。Φの２πラジアンを
有する非常に多くの数のサンプルを有し、前記ＲＯＭ２
７１及び２７２から提供されるので、前記複数変換チュ
ーナ１は望ましく最後のＩＦ信号周波数帯域の高周波数
部分よりは前記ＡＤＣ２２に供給された最後のＩＦ信号
周波数帯域の低周波数部分に前記ＶＳＢ信号搬送波をヘ
テロダインする。
【００２９】ＲＯＭ２７１及び２７２から直角関連同期
位相に供給された、前記ＤＣＯ２７の発振で誤差の不在
で、ＡＦＰＣ誤差信号として供給される前記減算器２５
３から前記加算出力信号は零値となることであろう。前
記減算器２５３から前記加算出力信号は前記加算器２７
５の第１サメンド入力に供給されるが、零値となっても
前記加算器２７５から前記加算出力信号に何ら影響しな
い。前記加算器２７５から加算出力信号はクロックされ
た単一サンプル遅延要素２７７による単一サンプルによ
って遅延された、また、他のディジタル加算器２７６か
ら加算出力信号の第２サメンド入力に供給される信号と
同一の信号となる。前記減算器２５３から前記加算出力
信号は固定被乗数を乗算するための乗数入力信号として
ディジタル乗算器２７８に供給され、さらに前記乗数の
入力信号が零値となることにより、前記ディジタル乗算
器２７８から前記積出力信号は零値となる。前記ディジ
タル乗算器２７８から前記積出力信号は、前記加算器２
７６の第１サメンド入力に供給されるが、零値となって
も前記加算器２７６から加算出力信号に何らの影響もし
ないことであろう。前記加算器２７６から加算出力信号
は前記クロックされた単一サンプル遅延要素２７７によ
って単一サンプルを遅延された、前記加算器２７６から
加算出力信号のサンプル値と同一になる。前記加算器２
５３の加算出力から前記ＡＰＥＣ信号が零値の間に、前
記加算器２７６のループ接続と前記クロックされた単一
サンプル遅延要素２７７は前記加算器２７５の第２サメ
ンド入力と前記加算器２７３の第２サメンド入力に同一
の増加（インクリメント）を継続して供給する回路遅延
線メモリを形成する。ＲＯＭアドレスまで継続して徐々
に変化するサイクルを再開するようにオーバフローが発
生するまで、前記加算器２７３の加算出力から前記ＲＯ
Ｍアドレスは継続して値が変化する。
位相に供給された、前記ＤＣＯ２７の発振で誤差の不在
で、ＡＦＰＣ誤差信号として供給される前記減算器２５
３から前記加算出力信号は零値となることであろう。前
記減算器２５３から前記加算出力信号は前記加算器２７
５の第１サメンド入力に供給されるが、零値となっても
前記加算器２７５から前記加算出力信号に何ら影響しな
い。前記加算器２７５から加算出力信号はクロックされ
た単一サンプル遅延要素２７７による単一サンプルによ
って遅延された、また、他のディジタル加算器２７６か
ら加算出力信号の第２サメンド入力に供給される信号と
同一の信号となる。前記減算器２５３から前記加算出力
信号は固定被乗数を乗算するための乗数入力信号として
ディジタル乗算器２７８に供給され、さらに前記乗数の
入力信号が零値となることにより、前記ディジタル乗算
器２７８から前記積出力信号は零値となる。前記ディジ
タル乗算器２７８から前記積出力信号は、前記加算器２
７６の第１サメンド入力に供給されるが、零値となって
も前記加算器２７６から加算出力信号に何らの影響もし
ないことであろう。前記加算器２７６から加算出力信号
は前記クロックされた単一サンプル遅延要素２７７によ
って単一サンプルを遅延された、前記加算器２７６から
加算出力信号のサンプル値と同一になる。前記加算器２
５３の加算出力から前記ＡＰＥＣ信号が零値の間に、前
記加算器２７６のループ接続と前記クロックされた単一
サンプル遅延要素２７７は前記加算器２７５の第２サメ
ンド入力と前記加算器２７３の第２サメンド入力に同一
の増加（インクリメント）を継続して供給する回路遅延
線メモリを形成する。ＲＯＭアドレスまで継続して徐々
に変化するサイクルを再開するようにオーバフローが発
生するまで、前記加算器２７３の加算出力から前記ＲＯ
Ｍアドレスは継続して値が変化する。
【００３０】前記加算器２５３の加算出力から前記ＡＰ
ＥＣ信号が正の値であるとき、これは前記ＲＯＭ２７１
と２７２から直角関連同期位相に供給される、前記ＤＣ
Ｏ２７の発振が適正値から位相が遅延されることを示
す。前記ＡＰＥＣ信号が零値のとき、前記実数ＡＦＰＣ
信号は前記加算器２７５の前記第１サメンド入力に印加
され、これは加算器２７３の加算出力から供給される前
記ＲＯＭアドレスを遅く変化する地点からすぐ前に向け
るか前進するかして、前記単一サンプル遅延要素を通じ
て前記加算器２７３の前記第１サメンド入力に再度フィ
ードされる前記アドレスのため、前記変化が持続され
る。この正のＡＦＰＣ信号は前記固定した被乗数を乗算
するために前記ディジタル乗算器２７８に乗数入力信号
として印加され、前記固定被乗数は小さいので小さい正
積出力信号は前記加算器２７６の前記第１サメンド入力
に印加するために前記ディジタル乗算器２７８によって
発生される。前記加算器２７６のループ接続と前記クロ
ックされた単一サンプル遅延要素２７７によって形成さ
れたサイクル遅延線メモリに貯蔵される増分の大きさを
増加させながら、小さい値を有する前記第１サメンド入
力信号は前記加算器２７６から加算出力信号を増加させ
る。このようなさらに大きい増分は前記加算器２７５の
前記第２サメンド入力と前記加算器２７３の前記第２サ
メンド入力に単一サンプル遅延後に前記クロックされた
単一サンプル遅延要素２７７に印加される。このような
増加された増分は前記加算器２７３による前記第１サメ
ンド入力に付加する前記加算出力信号をさらにフィード
する前記単一サンプル遅延要素２７４のアドレス累算速
度を増加させる。ＲＯＭアドレスを継続して変化するサ
イクルを再開するようにオーバフローが発生されるま
で、出力から前記ＲＯＭアドレスは継続してその値が変
化され、さらにこの変化は前記ＡＦＰＣ信号の非零値が
アドレス累算速度を一層変更するまで増加した累算速度
を増加させる。
ＥＣ信号が正の値であるとき、これは前記ＲＯＭ２７１
と２７２から直角関連同期位相に供給される、前記ＤＣ
Ｏ２７の発振が適正値から位相が遅延されることを示
す。前記ＡＰＥＣ信号が零値のとき、前記実数ＡＦＰＣ
信号は前記加算器２７５の前記第１サメンド入力に印加
され、これは加算器２７３の加算出力から供給される前
記ＲＯＭアドレスを遅く変化する地点からすぐ前に向け
るか前進するかして、前記単一サンプル遅延要素を通じ
て前記加算器２７３の前記第１サメンド入力に再度フィ
ードされる前記アドレスのため、前記変化が持続され
る。この正のＡＦＰＣ信号は前記固定した被乗数を乗算
するために前記ディジタル乗算器２７８に乗数入力信号
として印加され、前記固定被乗数は小さいので小さい正
積出力信号は前記加算器２７６の前記第１サメンド入力
に印加するために前記ディジタル乗算器２７８によって
発生される。前記加算器２７６のループ接続と前記クロ
ックされた単一サンプル遅延要素２７７によって形成さ
れたサイクル遅延線メモリに貯蔵される増分の大きさを
増加させながら、小さい値を有する前記第１サメンド入
力信号は前記加算器２７６から加算出力信号を増加させ
る。このようなさらに大きい増分は前記加算器２７５の
前記第２サメンド入力と前記加算器２７３の前記第２サ
メンド入力に単一サンプル遅延後に前記クロックされた
単一サンプル遅延要素２７７に印加される。このような
増加された増分は前記加算器２７３による前記第１サメ
ンド入力に付加する前記加算出力信号をさらにフィード
する前記単一サンプル遅延要素２７４のアドレス累算速
度を増加させる。ＲＯＭアドレスを継続して変化するサ
イクルを再開するようにオーバフローが発生されるま
で、出力から前記ＲＯＭアドレスは継続してその値が変
化され、さらにこの変化は前記ＡＦＰＣ信号の非零値が
アドレス累算速度を一層変更するまで増加した累算速度
を増加させる。
【００３１】前記加算器２５３の加算出力から前記ＡＦ
ＰＣ信号が負値のとき、これは前記ＲＯＭ２７１及び２
７２から直角関連同期位相に提供される前記ＤＣＯ２７
の発振が適正値から位相内で前進することを示す。前記
負値ＡＦＰＣ信号は前記加算器２７５の第１サメンド入
力に印加され、前記ＡＦＰＣ信号が零値のとき、前記加
算出力信号の値が増加するようになる。これは加算器２
７３の前記加算出力から供給される前記ＲＯＭアドレス
が徐々に変化する地点から直ちに後退するか後に向け
て、前記単一サンプル遅延要素２７４を通じて前記加算
器２７３の前記第１サメンド入力にさらにフィードされ
るアドレスのために前記変化は継続される。前記負値Ａ
ＦＰＣ信号は前記固定した被乗数を乗算するための前記
ディジタル乗算器２７８に乗数入力信号として印加さ
れ、前記ＡＦＰＣ信号の前記固定信号は小さいので、結
局小さい負積出力信号が前記加算器２７６の前記第１の
サメンド入力に印加するために前記ディジタル乗算器２
７８によって発生される。前記クロックされた単一サン
プル遅延要素２７７と前記加算器２７６のループ接続に
よって形成された前記回路遅延線メモリに貯蔵される増
分の大きさを減らしつつ、小さい値を有する前記第１の
サメンド入力信号は前記加算器２７６から加算出力信号
を減少させる。このようなさらに小さい増分は前記加算
器２７５の前記第２サメンド入力と前記加算器２７３の
前記第２サメンド入力に単一サンプルの遅延後、前記ク
ロックされた単一サンプル遅延要素２７７によって印加
される。このような減少した増分は前記第１サメンド入
力に前記加算器の前記加算出力信号を再度フィードする
単一サンプル遅延要素２７４と前記加算器２７３により
アドレス累算速度を遅くする。前記加算器２７３の加算
出力から他のＲＯＭアドレスが継続して徐々に変化する
サイクルを再開するようにオーバフローされるまで継続
して値が変化し、また前記変化は前記ＡＥＰＣ信号の非
零値がアドレス累算速度を一層変更するまで前記減少し
た累算速度を減少させる。
ＰＣ信号が負値のとき、これは前記ＲＯＭ２７１及び２
７２から直角関連同期位相に提供される前記ＤＣＯ２７
の発振が適正値から位相内で前進することを示す。前記
負値ＡＦＰＣ信号は前記加算器２７５の第１サメンド入
力に印加され、前記ＡＦＰＣ信号が零値のとき、前記加
算出力信号の値が増加するようになる。これは加算器２
７３の前記加算出力から供給される前記ＲＯＭアドレス
が徐々に変化する地点から直ちに後退するか後に向け
て、前記単一サンプル遅延要素２７４を通じて前記加算
器２７３の前記第１サメンド入力にさらにフィードされ
るアドレスのために前記変化は継続される。前記負値Ａ
ＦＰＣ信号は前記固定した被乗数を乗算するための前記
ディジタル乗算器２７８に乗数入力信号として印加さ
れ、前記ＡＦＰＣ信号の前記固定信号は小さいので、結
局小さい負積出力信号が前記加算器２７６の前記第１の
サメンド入力に印加するために前記ディジタル乗算器２
７８によって発生される。前記クロックされた単一サン
プル遅延要素２７７と前記加算器２７６のループ接続に
よって形成された前記回路遅延線メモリに貯蔵される増
分の大きさを減らしつつ、小さい値を有する前記第１の
サメンド入力信号は前記加算器２７６から加算出力信号
を減少させる。このようなさらに小さい増分は前記加算
器２７５の前記第２サメンド入力と前記加算器２７３の
前記第２サメンド入力に単一サンプルの遅延後、前記ク
ロックされた単一サンプル遅延要素２７７によって印加
される。このような減少した増分は前記第１サメンド入
力に前記加算器の前記加算出力信号を再度フィードする
単一サンプル遅延要素２７４と前記加算器２７３により
アドレス累算速度を遅くする。前記加算器２７３の加算
出力から他のＲＯＭアドレスが継続して徐々に変化する
サイクルを再開するようにオーバフローされるまで継続
して値が変化し、また前記変化は前記ＡＥＰＣ信号の非
零値がアドレス累算速度を一層変更するまで前記減少し
た累算速度を減少させる。
【００３２】図３は次の側面で図２の装置と本発明のま
た他の実施例であって、ＶＳＢ信号の同期検出を遂行す
るための他の変形された装置を示す。前記搬送帯域フィ
ルタ５２及び５３は前記ＡＤＣ２２から前記ディジタル
変換されたＩＦ信号を入力信号として受信し、応答を得
るためにディジタル変換された搬送波を選択する単一搬
送波の狭帯域フィルタ５６において必需的である。前記
フィルタ５６は前記フィルタ５６の応答ヒルベルト変形
を提供するＦＩＲディジタルフィルタ５７に入力信号と
して提供される。また、前記フィルタ５６応答は前記デ
ィジタルフィルタ５６の待ち時間と同一の補償遅延を提
供するディジタル信号線５８に入力信号として提供され
る前記直角位相同期検出器２５０に接続は変更されて、
結局前記ディジタル乗算器２５１及び２５２はそれぞれ
前記搬送帯域フィルタ５２及び５３の応答よりは前記デ
ィジタルフィルタ５７と前記ディジタル遅延線５８の応
答を増加させる。
た他の実施例であって、ＶＳＢ信号の同期検出を遂行す
るための他の変形された装置を示す。前記搬送帯域フィ
ルタ５２及び５３は前記ＡＤＣ２２から前記ディジタル
変換されたＩＦ信号を入力信号として受信し、応答を得
るためにディジタル変換された搬送波を選択する単一搬
送波の狭帯域フィルタ５６において必需的である。前記
フィルタ５６は前記フィルタ５６の応答ヒルベルト変形
を提供するＦＩＲディジタルフィルタ５７に入力信号と
して提供される。また、前記フィルタ５６応答は前記デ
ィジタルフィルタ５６の待ち時間と同一の補償遅延を提
供するディジタル信号線５８に入力信号として提供され
る前記直角位相同期検出器２５０に接続は変更されて、
結局前記ディジタル乗算器２５１及び２５２はそれぞれ
前記搬送帯域フィルタ５２及び５３の応答よりは前記デ
ィジタルフィルタ５７と前記ディジタル遅延線５８の応
答を増加させる。
【００３３】遅延反応がディジタル遅延線５９によって
提供されるＡＤＣ２２から前記ディジタル変換された最
後のＩＦ信号に対する遅延応答は、前記ＦＩＲディジタ
ルフィルタ５０と前記ディジタル遅延線５１に入力信号
として印加される。前記ＦＩＲディジタル信号５０と前
記ディジタル遅延線５１の応答は、それぞれの被乗数信
号として前記ディジタル乗算器２３１と前記ディジタル
乗算器２３２に直接に印加される前記ディジタル遅延線
５９は前記フィルタ５０と前記遅延線５１共の応答に前
記搬送帯域フィルタ５６の待ち時間に対する補償遅延を
提供する。このフィルタ５０と前記遅延線５１に前記単
一遅延線５９は前記フィルタ５０と前記遅延線５１が図
２で提供された後、それぞれの従属接続に連結される前
記２本の遅延線５４及び５５と同一の応答を提供する。
提供されるＡＤＣ２２から前記ディジタル変換された最
後のＩＦ信号に対する遅延応答は、前記ＦＩＲディジタ
ルフィルタ５０と前記ディジタル遅延線５１に入力信号
として印加される。前記ＦＩＲディジタル信号５０と前
記ディジタル遅延線５１の応答は、それぞれの被乗数信
号として前記ディジタル乗算器２３１と前記ディジタル
乗算器２３２に直接に印加される前記ディジタル遅延線
５９は前記フィルタ５０と前記遅延線５１共の応答に前
記搬送帯域フィルタ５６の待ち時間に対する補償遅延を
提供する。このフィルタ５０と前記遅延線５１に前記単
一遅延線５９は前記フィルタ５０と前記遅延線５１が図
２で提供された後、それぞれの従属接続に連結される前
記２本の遅延線５４及び５５と同一の応答を提供する。
【００３４】図４は次の側面で前記図２の装置とは他の
本発明による実施例で、ＶＳＢ信号の前記同期検出を実
行するための非常に異なって変形された装置を示す。前
記搬送波帯域フィルタ５２及び５３はそれぞれ結線接続
に代替される。図２に搬送帯域フィルタ５２及び５３の
待ち時間と同一のそれぞれの補償遅延を提供する、前記
ディジタル遅延線５４及び５５はそれぞれの結線接続に
よってそれぞれ代替される。前記直角位相検出器２５９
は零値に、あるいは零に近い周波数にヘテロダインされ
る特徴を有する前記ＡＦＰＣ低域ディジタルフィルタ５
８を利用する前記加算器２５３の加算出力信号から選択
されることにより、多少広帯域で作動される。前記低域
フィルタ５８は記号速度より低く縮小した周波数を有し
ており、結局連続類似記号集団と連結される周波数は阻
む。変圧器で記号コーディング以前段階にデータランダ
ム抽出（ランダマイゼーション）はＡＥＰＣ信号を再生
するための直角位相同期検出以後に低域フィルタリング
を調節する存在可能な連続フィルタリング類似記号の数
を制限する。また、このデータランダム抽出は図２また
は図３のそれぞれにＡＥＰＣ信号を再生するために直角
位相同期検出以前に帯域を助長する。
本発明による実施例で、ＶＳＢ信号の前記同期検出を実
行するための非常に異なって変形された装置を示す。前
記搬送波帯域フィルタ５２及び５３はそれぞれ結線接続
に代替される。図２に搬送帯域フィルタ５２及び５３の
待ち時間と同一のそれぞれの補償遅延を提供する、前記
ディジタル遅延線５４及び５５はそれぞれの結線接続に
よってそれぞれ代替される。前記直角位相検出器２５９
は零値に、あるいは零に近い周波数にヘテロダインされ
る特徴を有する前記ＡＦＰＣ低域ディジタルフィルタ５
８を利用する前記加算器２５３の加算出力信号から選択
されることにより、多少広帯域で作動される。前記低域
フィルタ５８は記号速度より低く縮小した周波数を有し
ており、結局連続類似記号集団と連結される周波数は阻
む。変圧器で記号コーディング以前段階にデータランダ
ム抽出（ランダマイゼーション）はＡＥＰＣ信号を再生
するための直角位相同期検出以後に低域フィルタリング
を調節する存在可能な連続フィルタリング類似記号の数
を制限する。また、このデータランダム抽出は図２また
は図３のそれぞれにＡＥＰＣ信号を再生するために直角
位相同期検出以前に帯域を助長する。
【００３５】図２と図３及び図４に示した前記ＤＣＯ２
７の単一の相互に異なる形態は２つの入力加算器２７３
及び２７５が単一の３つの入力ディジタル加算器によっ
て代替されるＤＣＯである。前記サインとコサイン機能
で対称に依存する多くのトリック（ｔｒｉｃｋ）はサイ
ンΦとコサインΦテーブルルックアップのために要求さ
れたＲＯＭの量を減少するための熟練したディジタル設
計者に知られており、前記ＤＣＯ２７はそのような縮小
したＲＯＭデザインを利用するために変形可能である。
前記サインΦとコサインΦの信号がＲＯＭから読み出さ
れないが、−sin （Ａ＋Ｂ）＝ sinＡ cosＢ＋ cosＡ s
inＢと− cos（Ａ＋Ｂ）＝ cosＡ cosＢ− sinＡ sinＢ
との三角法公式により平行に累算される配置は本発明の
また他の実施例で、前記ＤＣＯ２７の変形に利用され得
るまた他のＤＣＯ配置である。
７の単一の相互に異なる形態は２つの入力加算器２７３
及び２７５が単一の３つの入力ディジタル加算器によっ
て代替されるＤＣＯである。前記サインとコサイン機能
で対称に依存する多くのトリック（ｔｒｉｃｋ）はサイ
ンΦとコサインΦテーブルルックアップのために要求さ
れたＲＯＭの量を減少するための熟練したディジタル設
計者に知られており、前記ＤＣＯ２７はそのような縮小
したＲＯＭデザインを利用するために変形可能である。
前記サインΦとコサインΦの信号がＲＯＭから読み出さ
れないが、−sin （Ａ＋Ｂ）＝ sinＡ cosＢ＋ cosＡ s
inＢと− cos（Ａ＋Ｂ）＝ cosＡ cosＢ− sinＡ sinＢ
との三角法公式により平行に累算される配置は本発明の
また他の実施例で、前記ＤＣＯ２７の変形に利用され得
るまた他のＤＣＯ配置である。
【００３６】図５は図２と図３に示したＶＳＢ信号の前
記同期検出を実行するための装置の他の形態を示すが、
この装置はサイン（Φ＋α）ルックアップテーブルを貯
蔵する読出し専用メモリ２７０１とコサイン（Φ＋α）
ルックアップテーブルを貯蔵する読出し専用メモリ２７
０２が含まれることで、前記ＤＣＯ２７と異なるＤＣＯ
２７０を利用する。前記ディジタル乗算器２３１は前記
ＲＯＭ２７１よりは前記ＲＯＭ２７０１から乗数信号を
受信する。しかし、前記ディジタル乗算器２３２は前記
ＲＯＭ２７２よりは前記ＲＯＭ２７０２から乗数信号を
受信する。前記ＡＤＣ２２から前記ディジタル変換され
た最後のＩＦ信号は実数遅延なしに結線接続を通じて前
記ヒルベルト変換ＦＩＲフィルタ５０に入力信号として
印加される。そして、前記フィルタ５０の応答は実数遅
延なしに結線接続を通じて被乗数入力信号に前記ディジ
タル乗算器２３１に印加される。前記ＡＤＣ２２から前
記ディジタル変換された最後のＩＦ信号は実数遅延なし
に結線接続を通じて前記ディジタル遅延線５１に入力信
号として印加される。そして、前記遅延線５１の応答は
何等の実数遅延なしに接続によって被乗数入力信号に前
記ディジタル乗算器２３１に印加される。
記同期検出を実行するための装置の他の形態を示すが、
この装置はサイン（Φ＋α）ルックアップテーブルを貯
蔵する読出し専用メモリ２７０１とコサイン（Φ＋α）
ルックアップテーブルを貯蔵する読出し専用メモリ２７
０２が含まれることで、前記ＤＣＯ２７と異なるＤＣＯ
２７０を利用する。前記ディジタル乗算器２３１は前記
ＲＯＭ２７１よりは前記ＲＯＭ２７０１から乗数信号を
受信する。しかし、前記ディジタル乗算器２３２は前記
ＲＯＭ２７２よりは前記ＲＯＭ２７０２から乗数信号を
受信する。前記ＡＤＣ２２から前記ディジタル変換され
た最後のＩＦ信号は実数遅延なしに結線接続を通じて前
記ヒルベルト変換ＦＩＲフィルタ５０に入力信号として
印加される。そして、前記フィルタ５０の応答は実数遅
延なしに結線接続を通じて被乗数入力信号に前記ディジ
タル乗算器２３１に印加される。前記ＡＤＣ２２から前
記ディジタル変換された最後のＩＦ信号は実数遅延なし
に結線接続を通じて前記ディジタル遅延線５１に入力信
号として印加される。そして、前記遅延線５１の応答は
何等の実数遅延なしに接続によって被乗数入力信号に前
記ディジタル乗算器２３１に印加される。
【００３７】すなわち、図５は前記遅延線５４及び５５
がそれぞれの結線接続によって代替されるという点で図
２と異なる。前記ディジタル乗算器２３１及び２３２に
印加された前記被乗数信号を遅延させるために前記遅延
線５４及び５５を利用する代わりに、前記被乗数信号は
前記ＲＯＭ２７０１及び２７０２に貯蔵された前記サイ
ン（Φ＋α）とコサイン（Φ＋α）ルックアップテーブ
ルから前記信号を取ることにより、間に合って進む。図
５は前記ディジタル遅延線５９が結線接続によって代替
されるという図３と異なる。前記ディジタル乗算器２３
１及び２３２に印加された前記被乗数信号を遅延させる
ために前記ディジタル遅延線５９を利用する代わりに、
前記被乗数信号は前記ＲＯＭ２７０１及び２７０２に貯
蔵されたサイン（Φ＋α）とコサイン（Φ＋α）から前
記信号を取ることで向上する。αが９０°である特殊の
場合、サイン（Φ＋α）とコサイン（Φ＋α）の値がそ
れぞれ前記２７１から読み出された前記サインΦの負値
と前記ＲＯＭ２７２から読み出された前記コサイン値と
同一なので、勿論ＲＯＭ２７０１及び２７０２は要求さ
れることはない。
がそれぞれの結線接続によって代替されるという点で図
２と異なる。前記ディジタル乗算器２３１及び２３２に
印加された前記被乗数信号を遅延させるために前記遅延
線５４及び５５を利用する代わりに、前記被乗数信号は
前記ＲＯＭ２７０１及び２７０２に貯蔵された前記サイ
ン（Φ＋α）とコサイン（Φ＋α）ルックアップテーブ
ルから前記信号を取ることにより、間に合って進む。図
５は前記ディジタル遅延線５９が結線接続によって代替
されるという図３と異なる。前記ディジタル乗算器２３
１及び２３２に印加された前記被乗数信号を遅延させる
ために前記ディジタル遅延線５９を利用する代わりに、
前記被乗数信号は前記ＲＯＭ２７０１及び２７０２に貯
蔵されたサイン（Φ＋α）とコサイン（Φ＋α）から前
記信号を取ることで向上する。αが９０°である特殊の
場合、サイン（Φ＋α）とコサイン（Φ＋α）の値がそ
れぞれ前記２７１から読み出された前記サインΦの負値
と前記ＲＯＭ２７２から読み出された前記コサイン値と
同一なので、勿論ＲＯＭ２７０１及び２７０２は要求さ
れることはない。
【００３８】たとえ、複合同期検出に従属された前記最
後の中間周波数信号としてディジタル信号を表示する記
号コードを含むＶＳＢ信号を受信するために、特に前記
無線受信機が第３中間周波数信号をデベロプするために
前記３重変換チューナ１を使用したとしても、前記特徴
を有する帯域位相と二重変換チューナを使用する受信機
は本発明をさらに広範囲に実施する。ただ、二重変換チ
ューナのみを使用する無線受信機が可能で、前記受信機
内に第２中間周波数信号は前記最後の中間周波数信号
で、３重変換チューナ１の最後の中間周波数信号と同一
な周波数の範囲内に存在する。また、３０〜４５ＭＨｚ
範囲に直接に前記選択されたＨＤＴＶチャネルを変換す
る二重変換チューナを構成してから、その結果として招
来される前記第１中間周波数信号を前記１−８ＭＨｚの
範囲内に最後の中間周波数に変換することは可能であ
る。
後の中間周波数信号としてディジタル信号を表示する記
号コードを含むＶＳＢ信号を受信するために、特に前記
無線受信機が第３中間周波数信号をデベロプするために
前記３重変換チューナ１を使用したとしても、前記特徴
を有する帯域位相と二重変換チューナを使用する受信機
は本発明をさらに広範囲に実施する。ただ、二重変換チ
ューナのみを使用する無線受信機が可能で、前記受信機
内に第２中間周波数信号は前記最後の中間周波数信号
で、３重変換チューナ１の最後の中間周波数信号と同一
な周波数の範囲内に存在する。また、３０〜４５ＭＨｚ
範囲に直接に前記選択されたＨＤＴＶチャネルを変換す
る二重変換チューナを構成してから、その結果として招
来される前記第１中間周波数信号を前記１−８ＭＨｚの
範囲内に最後の中間周波数に変換することは可能であ
る。
【００３９】特に、上記で説明された前記無線受信機は
最後の中間周波数信号を零周波数以上１ＭＨｚまたは２
ＭＨｚの最低周波数として利用する。このような最後の
中間周波数信号は前記ヒルベルト変形ＦＩＲフィルタと
補償遅延ＦＩＲフィルタが非常に短い遅延と非常に少な
いタップを有することができる程度のほぼ十分な高周波
数である。前記最後の中間周波数信号は単純化で望まし
いアナログディジタル変換器にディジタル変換を行うた
めに取られた前記アナログ信号サンプル帰間が増加する
程度に非常に低いので、ディジタル変換以前にサンプリ
ング回路（サンプラー）の構造と作動中に提供される。
望ましくない折返しを避けるために、このようなサンプ
ルは最後の中間周波数で搬送波の１／２サイクルを超え
て持続されなければならない。そうでないと、Ｒｉｃｅ
とＷｕの指摘のように前記帯域信号は前記帯域信号の最
高周波数要素によることではなく、前記帯域信号の帯域
幅によって決定された前記ナイキスト速度以上またはナ
イキスト速度でディジタル変換以前にサンプル化される
必要がある。
最後の中間周波数信号を零周波数以上１ＭＨｚまたは２
ＭＨｚの最低周波数として利用する。このような最後の
中間周波数信号は前記ヒルベルト変形ＦＩＲフィルタと
補償遅延ＦＩＲフィルタが非常に短い遅延と非常に少な
いタップを有することができる程度のほぼ十分な高周波
数である。前記最後の中間周波数信号は単純化で望まし
いアナログディジタル変換器にディジタル変換を行うた
めに取られた前記アナログ信号サンプル帰間が増加する
程度に非常に低いので、ディジタル変換以前にサンプリ
ング回路（サンプラー）の構造と作動中に提供される。
望ましくない折返しを避けるために、このようなサンプ
ルは最後の中間周波数で搬送波の１／２サイクルを超え
て持続されなければならない。そうでないと、Ｒｉｃｅ
とＷｕの指摘のように前記帯域信号は前記帯域信号の最
高周波数要素によることではなく、前記帯域信号の帯域
幅によって決定された前記ナイキスト速度以上またはナ
イキスト速度でディジタル変換以前にサンプル化される
必要がある。
【００４０】さらに短期間のサンプルのみを取られるサ
ンプリング回路は前記最後の中間周波数が１−８ＭＨｚ
の範囲より高くなるように許容する。例えば、ＨＤＴＶ
記号速度の２倍あるいは約２１ＭＨｚとなる最後の中間
周波数を有する二重変換チューナは可能でなければなら
ない。たとえ、前記最後の中間周波数信号の最低要素周
波数が実際に１ＭＨｚまたは２ＭＨｚより高いとして
も、受信機が前記属性を有する帯域位相トラッカを用い
るディジタル信号を表示する記号コードを含むＶＢＳ信
号を受信するための無線受信機はさらに広範囲に本発明
を実施する。
ンプリング回路は前記最後の中間周波数が１−８ＭＨｚ
の範囲より高くなるように許容する。例えば、ＨＤＴＶ
記号速度の２倍あるいは約２１ＭＨｚとなる最後の中間
周波数を有する二重変換チューナは可能でなければなら
ない。たとえ、前記最後の中間周波数信号の最低要素周
波数が実際に１ＭＨｚまたは２ＭＨｚより高いとして
も、受信機が前記属性を有する帯域位相トラッカを用い
るディジタル信号を表示する記号コードを含むＶＢＳ信
号を受信するための無線受信機はさらに広範囲に本発明
を実施する。
【００４１】６０−９０ｄＢであるＡＧＣの範囲は多数
の制御利得中間周波数増幅器の段階を要求しながら、前
記チューナに要求される。制御利得の広い範囲以上に位
相直系が１−８ＭＨｚ範囲より高い周波数でさらに容易
に維持される。そこで、前記最後のＩＦ信号が１−８Ｍ
Ｈｚの範囲にあるように選択されるとき、前記ＩＦ増幅
器が前記最後の混合器以前に６０−９０ｄｂである前記
要求されたＡＧＣ範囲を提供することは望ましい。２周
波数でこのような制御利得を提供することで、単一周波
数帯域で作動をする高利得増幅器内で発生され得る望ま
しくない再生結果が発生されることはない。前記ＳＡＷ
フィルタリングに対して要求された位相直線性の高い程
度は３０−４０ＭＨｚの範囲より高い中間周波数でさら
に容易になされる。したがって、３重変換チューナが現
在さらに採択されている。
の制御利得中間周波数増幅器の段階を要求しながら、前
記チューナに要求される。制御利得の広い範囲以上に位
相直系が１−８ＭＨｚ範囲より高い周波数でさらに容易
に維持される。そこで、前記最後のＩＦ信号が１−８Ｍ
Ｈｚの範囲にあるように選択されるとき、前記ＩＦ増幅
器が前記最後の混合器以前に６０−９０ｄｂである前記
要求されたＡＧＣ範囲を提供することは望ましい。２周
波数でこのような制御利得を提供することで、単一周波
数帯域で作動をする高利得増幅器内で発生され得る望ま
しくない再生結果が発生されることはない。前記ＳＡＷ
フィルタリングに対して要求された位相直線性の高い程
度は３０−４０ＭＨｚの範囲より高い中間周波数でさら
に容易になされる。したがって、３重変換チューナが現
在さらに採択されている。
【００４２】図６は前記ヒルベルト変形ＦＩＲフィルタ
５０または５７のうち一つの代わりに利用され得る７タ
ップヒルベルト変形ＦＩＲフィルタ６０を示す。前記７
タップＦＩＲフィルタ６０は前記ヒルベルト変形応答を
発生させるために、前記７差動遅延入力信号サンプルが
重みを有し加算されるように考案される単一遅延要素の
６１，６２，６３，６４，６５及び６６の従属接続を含
む。前記ヒルベルト変形は本来線形位相なので、前記Ｆ
ＩＲフィルタ６０のタップ重みは中間（ｍｅｄｉａｎ）
遅延に対する対称を示す。したがって、ディジタル加算
器６７は普通の重みとなるように前記遅延要素６１から
遅延要素６１に入力信号を加算し、ディジタル加算器６
８は普通重みとなるように前記遅延要素６５から出力信
号と前記遅延要素６１から加算し、そしてディジタル加
算器６９は普通の重みとなるように前記遅延要素６２か
ら前記出力信号と前記遅延要素６４から前記出力信号を
加算する。前記遅延要素６４から前記出力信号は、適切
な重みＷ0 の大きさほどその信号を乗算させる読出し専
用メモリ７０に入力アドレスとして印加される。前記デ
ィジタル加算器６９から前記加算出力信号は適切な重み
Ｗ1 の大きさほど信号を乗算させる読出し専用メモリ７
１に入力アドレスとして印加される。前記ディジタル加
算器６８から前記加算出力信号は適切な重みＷ2 の大き
さほど信号を乗算させる読出し専用メモリ７２に入力ア
ドレスとして印加される。前記ディジタル加算器６７か
ら前記加算出力信号は適切な重みＷ3 の大きさほど信号
を乗算させる読出し専用メモリ７３に入力アドレスとし
て印加される。前記ＲＯＭ７０，７１，７２及び７３を
固定被乗数の乗数として利用することで、増加と連結さ
れる遅延が非常に短く維持される。このＲＯＭ７０，７
１，７２及び７３の前記出力信号は前記ＲＯＭ７０，７
１，７２及び７３に貯蔵された重みＷ0 ，Ｗ1 ，Ｗ2 及
びＷ3 のサイズに適切な割当サインに要求される要求さ
れた、加算器または減算器として作動をするようになる
サインされたディジタル加算器７４及び７５、そして７
６のトリーによって組み合わせる。前記加算器６７，６
８，６９，７４，７５及び７６は６サンプル遅延を示す
前記７タップＦＩＲフィルタ６０を結果として招来する
単一サンプル待ち時間を示すそれぞれの加算器がクロッ
クされるように仮定する。このような待ち時間を補償す
る前記フィルタ６０の入力信号遅延は前記６単一サンプ
ル遅延要素６１，６２，６３，６４，６５及び６６の従
属接続によって提供される。そこで、前記フィルタ６０
が前記フィルタ５０の代わりに使用される場合、前記遅
延要素６１，６２，６３，６４，６５及び６６の従属接
続は前記フィルタ５０から分離された前記遅延線５１の
代わりに用いられる場合、前記遅延要素６１，６２，６
３，６４，６５及び６６の従属接続は前記フィルタ５７
から分離された前記遅延線５８の代わりに利用され得
る。ディジタルデザイン技術に熟練された人はここで説
明した前記多様なフィルタリング内にフィルタ機能を発
生させるための重みを有し加算するためにサンプルをデ
ベロプするために使用された前記遅延構造も前記フィル
タ機能で前記待ち時間のために補償するように要求され
た前記遅延の一部分あるいは遅延全体を形成するために
どのように利用されるかが理解できるであろう。
５０または５７のうち一つの代わりに利用され得る７タ
ップヒルベルト変形ＦＩＲフィルタ６０を示す。前記７
タップＦＩＲフィルタ６０は前記ヒルベルト変形応答を
発生させるために、前記７差動遅延入力信号サンプルが
重みを有し加算されるように考案される単一遅延要素の
６１，６２，６３，６４，６５及び６６の従属接続を含
む。前記ヒルベルト変形は本来線形位相なので、前記Ｆ
ＩＲフィルタ６０のタップ重みは中間（ｍｅｄｉａｎ）
遅延に対する対称を示す。したがって、ディジタル加算
器６７は普通の重みとなるように前記遅延要素６１から
遅延要素６１に入力信号を加算し、ディジタル加算器６
８は普通重みとなるように前記遅延要素６５から出力信
号と前記遅延要素６１から加算し、そしてディジタル加
算器６９は普通の重みとなるように前記遅延要素６２か
ら前記出力信号と前記遅延要素６４から前記出力信号を
加算する。前記遅延要素６４から前記出力信号は、適切
な重みＷ0 の大きさほどその信号を乗算させる読出し専
用メモリ７０に入力アドレスとして印加される。前記デ
ィジタル加算器６９から前記加算出力信号は適切な重み
Ｗ1 の大きさほど信号を乗算させる読出し専用メモリ７
１に入力アドレスとして印加される。前記ディジタル加
算器６８から前記加算出力信号は適切な重みＷ2 の大き
さほど信号を乗算させる読出し専用メモリ７２に入力ア
ドレスとして印加される。前記ディジタル加算器６７か
ら前記加算出力信号は適切な重みＷ3 の大きさほど信号
を乗算させる読出し専用メモリ７３に入力アドレスとし
て印加される。前記ＲＯＭ７０，７１，７２及び７３を
固定被乗数の乗数として利用することで、増加と連結さ
れる遅延が非常に短く維持される。このＲＯＭ７０，７
１，７２及び７３の前記出力信号は前記ＲＯＭ７０，７
１，７２及び７３に貯蔵された重みＷ0 ，Ｗ1 ，Ｗ2 及
びＷ3 のサイズに適切な割当サインに要求される要求さ
れた、加算器または減算器として作動をするようになる
サインされたディジタル加算器７４及び７５、そして７
６のトリーによって組み合わせる。前記加算器６７，６
８，６９，７４，７５及び７６は６サンプル遅延を示す
前記７タップＦＩＲフィルタ６０を結果として招来する
単一サンプル待ち時間を示すそれぞれの加算器がクロッ
クされるように仮定する。このような待ち時間を補償す
る前記フィルタ６０の入力信号遅延は前記６単一サンプ
ル遅延要素６１，６２，６３，６４，６５及び６６の従
属接続によって提供される。そこで、前記フィルタ６０
が前記フィルタ５０の代わりに使用される場合、前記遅
延要素６１，６２，６３，６４，６５及び６６の従属接
続は前記フィルタ５０から分離された前記遅延線５１の
代わりに用いられる場合、前記遅延要素６１，６２，６
３，６４，６５及び６６の従属接続は前記フィルタ５７
から分離された前記遅延線５８の代わりに利用され得
る。ディジタルデザイン技術に熟練された人はここで説
明した前記多様なフィルタリング内にフィルタ機能を発
生させるための重みを有し加算するためにサンプルをデ
ベロプするために使用された前記遅延構造も前記フィル
タ機能で前記待ち時間のために補償するように要求され
た前記遅延の一部分あるいは遅延全体を形成するために
どのように利用されるかが理解できるであろう。
【００４３】本発明のまた他の実施例は前記帯域位相ト
ラッカに使用される前記位相と直角位相サンプリング手
続が前記ディジタル変換された帯域信号に対する位相応
答で定π／２差を示す対からなる他の形態の全域通過デ
ィジタルフィルタによって補われるという点で可能であ
る。論文ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮＡ
ＥＲＯＳＰＡＣＥ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ Ｓ
ＹＳＴＥＭＳ，Ｖｏｌ．ＡＥＳ−２０，Ｎｏ．６（１９
８４年１１月）、ｐｐ８２１−８２４に記載の“位相と
直角要素をサンプル化するための単純な方法”におい
て、Ｃ．Ｍ．ＲｅａｄｅｒはＲｉｃｅとＷｕｄｍｌ前記
補償遅延ＦＩＲフィルタと前記ヒルベルト変形ＦＩＲフ
ィルタにより多少単純に補充するための対からなる全域
通過ディジタルフィルタの形態を説明する。Ｒｅａｄｅ
ｒはＲｉｃｅとＷｕの前記フィルタをヤコビアン楕円形
の機能を利用するようにデザインされた一対の全体通過
のディジタルフィルタに代替される。Ｒｅａｄｅｒによ
り採択される一対のそのような全体通過のディジタルフ
ィルタは次のようなシステムの機能を有する。
ラッカに使用される前記位相と直角位相サンプリング手
続が前記ディジタル変換された帯域信号に対する位相応
答で定π／２差を示す対からなる他の形態の全域通過デ
ィジタルフィルタによって補われるという点で可能であ
る。論文ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮＡ
ＥＲＯＳＰＡＣＥ ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ Ｓ
ＹＳＴＥＭＳ，Ｖｏｌ．ＡＥＳ−２０，Ｎｏ．６（１９
８４年１１月）、ｐｐ８２１−８２４に記載の“位相と
直角要素をサンプル化するための単純な方法”におい
て、Ｃ．Ｍ．ＲｅａｄｅｒはＲｉｃｅとＷｕｄｍｌ前記
補償遅延ＦＩＲフィルタと前記ヒルベルト変形ＦＩＲフ
ィルタにより多少単純に補充するための対からなる全域
通過ディジタルフィルタの形態を説明する。Ｒｅａｄｅ
ｒはＲｉｃｅとＷｕの前記フィルタをヤコビアン楕円形
の機能を利用するようにデザインされた一対の全体通過
のディジタルフィルタに代替される。Ｒｅａｄｅｒによ
り採択される一対のそのような全体通過のディジタルフ
ィルタは次のようなシステムの機能を有する。
【００４４】
Ｈ1 （ｚ）＝ｚ-1（ｚ-2−ａ2 ）／（１−ａ2 ｚ-2） ａ＝0.5846832
Ｈ2 （ｚ）＝ −（ｚ-2−ｂ2 ）／（１−ｂ2 ｚ-2） ａ＝0.1380250
Ｒｅａｄｅｒはただ２個の倍数であるａ2 による一つと
ｂ2 による一つを要求するフィルタ構成を表わす。ディ
ジタル変換された帯域信号の同期検出を実行するＲｅａ
ｄｅｒの向上された回路は本発明のまた他の実施例で利
用するために採択され得る。
ｂ2 による一つを要求するフィルタ構成を表わす。ディ
ジタル変換された帯域信号の同期検出を実行するＲｅａ
ｄｅｒの向上された回路は本発明のまた他の実施例で利
用するために採択され得る。
【００４５】図７は前記それぞれの利得を制御するため
の前記図１のＶＳＢ信号受信機の第１ＩＦ増幅器１４と
前記第２ＩＦ増幅器１９に自動利得制御信号を提供する
ＡＧＣ遅延回路網４２に自動利得制御（ＡＧＣ）信号を
供給するための配置を示す。第１ＩＦ増幅器１４と前記
第２ＩＦ増幅器１９と、そして前記ＡＧＣ遅延回路網４
２の前記組み合わせた作動は先行技術と一致される。特
に、興味を呼び起こすことは前記ＡＧＣ入力信号が前記
ＡＧＣ遅延回路網４２に利用するために発生するという
ことである。前記ＡＧＣ遅延回路網４２は前記ＡＧＣ入
力信号のためのＡＧＣ信号増幅器を含むが、細心にデザ
インされた前記ＡＧＣ信号増幅器は不要となる。前記狭
帯域フィルタ２４によって分離されるパイロット搬送波
に対するディジタル表示値は前記ＤＣＯ２７から０°同
期位相に供給される発振にヘテロダインされるようにま
た他の同相同期検出器４３に入力信号として印加され
る。前記同相同期検出器４３はただ０°同期位相に前記
パイロット搬送波のディジタル表示値に相応項により前
記狭帯域フィルタ２４によって分離されるパイロット搬
送波に対する前記ディジタル標準値に連続項を乗算する
ためのディジタル乗算器で構成される。前記同相同期検
出器４３の前記ディジタル出力信号は前記ディジタルア
ナログ変換器（ＤＡＣ）によりアナログ信号に変換さ
れ、前記ＤＡＣ４４の前記アナログ出力信号は幾らかの
ビデオフィールド順序の時定数への変化を示す、本来基
本的に直接な応答である、応答を発生するために低域フ
ィルタ４５によって低域でフィルタされる。前記フィル
タ４５応答はＡＧＣ入力信号として前記ＡＧＣ遅延回路
網に印加される。前記低域フィルタ４５は抵抗器−キャ
パシタＬ部分から構成可能なアナログフィルタである。
前記狭帯域フィルタ２４が入力される二重使用は関心を
もたせす、ＡＦＰＣ信号を再生させるだけではなくＡＧ
Ｃ信号を発生させるのに使用される。前記狭帯域フィル
タ２４によって再生される前記パイロット搬送波の持続
的な特徴はＡＧＣ信号を発生するのに利得となる。
の前記図１のＶＳＢ信号受信機の第１ＩＦ増幅器１４と
前記第２ＩＦ増幅器１９に自動利得制御信号を提供する
ＡＧＣ遅延回路網４２に自動利得制御（ＡＧＣ）信号を
供給するための配置を示す。第１ＩＦ増幅器１４と前記
第２ＩＦ増幅器１９と、そして前記ＡＧＣ遅延回路網４
２の前記組み合わせた作動は先行技術と一致される。特
に、興味を呼び起こすことは前記ＡＧＣ入力信号が前記
ＡＧＣ遅延回路網４２に利用するために発生するという
ことである。前記ＡＧＣ遅延回路網４２は前記ＡＧＣ入
力信号のためのＡＧＣ信号増幅器を含むが、細心にデザ
インされた前記ＡＧＣ信号増幅器は不要となる。前記狭
帯域フィルタ２４によって分離されるパイロット搬送波
に対するディジタル表示値は前記ＤＣＯ２７から０°同
期位相に供給される発振にヘテロダインされるようにま
た他の同相同期検出器４３に入力信号として印加され
る。前記同相同期検出器４３はただ０°同期位相に前記
パイロット搬送波のディジタル表示値に相応項により前
記狭帯域フィルタ２４によって分離されるパイロット搬
送波に対する前記ディジタル標準値に連続項を乗算する
ためのディジタル乗算器で構成される。前記同相同期検
出器４３の前記ディジタル出力信号は前記ディジタルア
ナログ変換器（ＤＡＣ）によりアナログ信号に変換さ
れ、前記ＤＡＣ４４の前記アナログ出力信号は幾らかの
ビデオフィールド順序の時定数への変化を示す、本来基
本的に直接な応答である、応答を発生するために低域フ
ィルタ４５によって低域でフィルタされる。前記フィル
タ４５応答はＡＧＣ入力信号として前記ＡＧＣ遅延回路
網に印加される。前記低域フィルタ４５は抵抗器−キャ
パシタＬ部分から構成可能なアナログフィルタである。
前記狭帯域フィルタ２４が入力される二重使用は関心を
もたせす、ＡＦＰＣ信号を再生させるだけではなくＡＧ
Ｃ信号を発生させるのに使用される。前記狭帯域フィル
タ２４によって再生される前記パイロット搬送波の持続
的な特徴はＡＧＣ信号を発生するのに利得となる。
【００４６】（要素４３，４４及び４５を利用する）パ
イロット搬送波に前記狭帯域フィルタ２４の前記二重側
波帯応答に狭帯域同期検出から先行される自動利得制御
は実際にジョンソン騒音に影響を受けることはない。前
記帯域フィルタ２４は前記ジョンソン騒音レベルを前記
帯域フィルタ２４の狭帯域幅に対する前記最後のＩＦ信
号の全域帯域幅の比率の自乗根としてパイロット搬送波
に減少し、さらに、直角位相騒音は同期検出によって抑
圧される。特別な記号と関連したディジタル値の範囲が
さらに制限されるため、実際に騒音に影響を受けない自
動利得制御は記号デコーディングが遂行されるときに利
益となる。前記ＡＤＣ２２がディジタル変換されるよう
に要請を受ける前記入力信号の範囲は、重要なクリッピ
ングを発生させずに前記制御レベルの最後のＩＦ信号に
付加時間に騒音を適当なレベルに調節しなければならな
い。
イロット搬送波に前記狭帯域フィルタ２４の前記二重側
波帯応答に狭帯域同期検出から先行される自動利得制御
は実際にジョンソン騒音に影響を受けることはない。前
記帯域フィルタ２４は前記ジョンソン騒音レベルを前記
帯域フィルタ２４の狭帯域幅に対する前記最後のＩＦ信
号の全域帯域幅の比率の自乗根としてパイロット搬送波
に減少し、さらに、直角位相騒音は同期検出によって抑
圧される。特別な記号と関連したディジタル値の範囲が
さらに制限されるため、実際に騒音に影響を受けない自
動利得制御は記号デコーディングが遂行されるときに利
益となる。前記ＡＤＣ２２がディジタル変換されるよう
に要請を受ける前記入力信号の範囲は、重要なクリッピ
ングを発生させずに前記制御レベルの最後のＩＦ信号に
付加時間に騒音を適当なレベルに調節しなければならな
い。
【００４７】図８は図２，図３，図４または図５につい
ての図１のＶＳＢ信号受信機の変形に含まれる前記ＡＧ
Ｃ遅延回路網４２にＡＧＣ信号を供給するためのまた他
の配置を示す。このような配置は、また他の同相同期検
出器４３０を含むが、前記検出器４３０は前記ディジタ
ル乗算器２５１が搬送波のコサインによって乗算するデ
ィジタル乗算器４３１と、前記ディジタル乗算器２５２
が同一な信号を搬送波のサインによって乗算するための
ディジタル乗算器４３２と、そして前記ディジタル乗算
器４３１及び４３２から積信号を加算するためのディジ
タル加算器４３３とを備える。前記同相同期検出器４３
０の前記ディジタル出力信号は前記ディジタルアナログ
変換器（ＤＡＣ）４４によりアナログ信号に変換され
た。前記ＤＡＣ４４の前記アナログ出力信号は前記ＡＧ
Ｃ遅延回路網４２に用いられる前記ＡＧＣ入力信号を発
生するための低域フィルタ４５によって低域でフィルタ
される。
ての図１のＶＳＢ信号受信機の変形に含まれる前記ＡＧ
Ｃ遅延回路網４２にＡＧＣ信号を供給するためのまた他
の配置を示す。このような配置は、また他の同相同期検
出器４３０を含むが、前記検出器４３０は前記ディジタ
ル乗算器２５１が搬送波のコサインによって乗算するデ
ィジタル乗算器４３１と、前記ディジタル乗算器２５２
が同一な信号を搬送波のサインによって乗算するための
ディジタル乗算器４３２と、そして前記ディジタル乗算
器４３１及び４３２から積信号を加算するためのディジ
タル加算器４３３とを備える。前記同相同期検出器４３
０の前記ディジタル出力信号は前記ディジタルアナログ
変換器（ＤＡＣ）４４によりアナログ信号に変換され
た。前記ＤＡＣ４４の前記アナログ出力信号は前記ＡＧ
Ｃ遅延回路網４２に用いられる前記ＡＧＣ入力信号を発
生するための低域フィルタ４５によって低域でフィルタ
される。
【００４８】図９は図２，図３，図４または図５に変形
あるいは図１のＶＳＢ信号受信機に含まれる前記ＡＧＣ
遅延回路網４２にＡＧＣ信号を供給するためのまた他の
配置を示す。前記ＤＡＣ４４は前記図１のＶＳＢ信号受
信機の前記同相同期検出器２３の応答に供給される。前
記図１のＶＳＢ信号受信機の図２，図３，図４または図
５に対する変形に、前記ＤＡＣ４４は前記同相同期検出
器２３０の応答に供給される。
あるいは図１のＶＳＢ信号受信機に含まれる前記ＡＧＣ
遅延回路網４２にＡＧＣ信号を供給するためのまた他の
配置を示す。前記ＤＡＣ４４は前記図１のＶＳＢ信号受
信機の前記同相同期検出器２３の応答に供給される。前
記図１のＶＳＢ信号受信機の図２，図３，図４または図
５に対する変形に、前記ＤＡＣ４４は前記同相同期検出
器２３０の応答に供給される。
【００４９】図１０は前記低域フィルタ４５の応答が第
２ＩＦ増幅器応答をＮＴＳＣ ＴＶ信号のための付加受
信機回路に入力信号として、あるいは複合増幅変調（Ｑ
ＡＭ）上のＨＤＴＶ信号のための付加受信機回路に入力
信号として、または他の付加受信機回路に入力信号とし
て印加され、尚、ＶＳＢ ＨＤＴＶ信号のための付加受
信機回路内に使用されるＴＶ受信機に前記ＡＧＣ遅延回
路網４２に利用されるという点で変形を示す。前記低域
フィルタ４５の応答はアナログＯＲ回路４６の第１入力
４７に印加され、前記アナログＯＲ回路網４６は少なく
とも他の単一入力信号を受信する。前記アナログＯＲ回
路４６の第２入力信号４８はＮＴＳＣＴＶ信号のための
付加受信機回路または複合増幅変調（ＱＡＭ）搬送波に
ＨＤＴＶ信号のための付加受信機回路からＡＧＣ入力信
号として供給されえる選択的に、前記アナログＯＲ回路
４６の前記第２入力４８と第３入力４９は複合増幅変調
（ＱＡＭ）搬送波にＨＤＴＶ信号に対する付加受信機回
路とＮＴＳＣ ＴＶ信号のための付加受信機回路のう
ち、分離されたものからそれぞれのＡＧＣ入力信号とし
て供給され得る。前記ＡＧＣ遅延回路網４２に前記ＡＧ
Ｃ入力信号のうちの選択された信号が供給されるに従っ
て、前記遅延回路４２に印加された前記アナログＯＲ回
路４６の応答は前記第１ＩＦ増幅器１４と上記第２ＩＦ
増幅器１９の利得を全然減さず、前記アナログＯＲ回路
４６の非使用される入力は基準電圧と戻ることについて
減給されるもののうち一番大きいものに対応する。尚、
引き起こされる前記ＩＦ増幅器１４と１９の利得を減す
ために、前記ＡＧＣ遅延回路網４２に印加される前記選
択されるＡＧＣ入力進行の基準電圧からの分離は実数値
を有するべきである。
２ＩＦ増幅器応答をＮＴＳＣ ＴＶ信号のための付加受
信機回路に入力信号として、あるいは複合増幅変調（Ｑ
ＡＭ）上のＨＤＴＶ信号のための付加受信機回路に入力
信号として、または他の付加受信機回路に入力信号とし
て印加され、尚、ＶＳＢ ＨＤＴＶ信号のための付加受
信機回路内に使用されるＴＶ受信機に前記ＡＧＣ遅延回
路網４２に利用されるという点で変形を示す。前記低域
フィルタ４５の応答はアナログＯＲ回路４６の第１入力
４７に印加され、前記アナログＯＲ回路網４６は少なく
とも他の単一入力信号を受信する。前記アナログＯＲ回
路４６の第２入力信号４８はＮＴＳＣＴＶ信号のための
付加受信機回路または複合増幅変調（ＱＡＭ）搬送波に
ＨＤＴＶ信号のための付加受信機回路からＡＧＣ入力信
号として供給されえる選択的に、前記アナログＯＲ回路
４６の前記第２入力４８と第３入力４９は複合増幅変調
（ＱＡＭ）搬送波にＨＤＴＶ信号に対する付加受信機回
路とＮＴＳＣ ＴＶ信号のための付加受信機回路のう
ち、分離されたものからそれぞれのＡＧＣ入力信号とし
て供給され得る。前記ＡＧＣ遅延回路網４２に前記ＡＧ
Ｃ入力信号のうちの選択された信号が供給されるに従っ
て、前記遅延回路４２に印加された前記アナログＯＲ回
路４６の応答は前記第１ＩＦ増幅器１４と上記第２ＩＦ
増幅器１９の利得を全然減さず、前記アナログＯＲ回路
４６の非使用される入力は基準電圧と戻ることについて
減給されるもののうち一番大きいものに対応する。尚、
引き起こされる前記ＩＦ増幅器１４と１９の利得を減す
ために、前記ＡＧＣ遅延回路網４２に印加される前記選
択されるＡＧＣ入力進行の基準電圧からの分離は実数値
を有するべきである。
【００５０】しきい値検出器４は前記チューナ１によっ
て選択されるＶＳＢ搬送波に伝達される前記ＴＶプログ
ラムを再生するために前記ＴＶ受信機の作動を容易にす
る信号を発生させるために、利得が実際に減少する実数
値よりしきい値が一層小さいしきい値に前記ＩＦ増幅器
１４及び１９の利得を減少させようとするセンスに基準
電圧から分離される前記低域フィルタ４５の応答に対応
する。
て選択されるＶＳＢ搬送波に伝達される前記ＴＶプログ
ラムを再生するために前記ＴＶ受信機の作動を容易にす
る信号を発生させるために、利得が実際に減少する実数
値よりしきい値が一層小さいしきい値に前記ＩＦ増幅器
１４及び１９の利得を減少させようとするセンスに基準
電圧から分離される前記低域フィルタ４５の応答に対応
する。
【００５１】図１１は判定指示タイミング再生回路を示
しており、前記回路は前記ＡＤＣによりアナログディジ
タル変換される間にサンプルタイミングが前記ＶＳＢ搬
送波に記号の伝送と一時的な一致状態にあるように前記
サンプリングされたクロック周波数と位相を調節するた
めの前記図１のＶＳＢ信号受信機に含まれる。前記タイ
ミング回路は、論文「ＩＥＥＥ ＴＲＡＮＳＩＴＩＯＮ
Ｓ ＯＮ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，Ｄｅｃ．１
９７６，ｐｐ．１３２６−１３３３０．」“Ｔｉｍｉｎ
ｇ Ｒｅｃｏｖｅｒｙ ｆｏｒ Ｅｑｕａｌｉｚｅｄ
ＰａｒｔｉａｌＲｅｓｐｏｎｅｓ Ｓｙｓｔｅｍｓ”に
パルス増幅変調（ＰＡＭ）信号の利用についてＳ．Ｕ．
Ｈ．Ｑｕａｅｓｈｉにより開示されているものと同一の
一般形態を含む。電圧制御発振器８０は２１ＭＨｚ周波
数を有するシッソイダル（ｃｉｓｓｏｉｄａｌ）発振を
発生させる。前記発振器８０は望ましく非常に狭い範囲
以上に周波数制御可能な水晶発振器である。対称クリッ
パまたはリミッタ８１は帯域幅を制限する一段階のフィ
ルタリング後に前記ディジタル変換手続の一段階とし
て、前記ＡＤＣ２２によって前記最後のＩＦ信号のサン
プリングのタイミングのための第１クロック信号として
使用される、このようなシッソイダル発振に方形波を発
生する。周波数分割器フリップフロップ８２は第２クロ
ック信号を発生するための前記第１クロック信号として
ＡＮＤ回路８３がＡＮＤされるまた他の方形波を発生す
るための規定センスで第１クロック信号の電位に相応す
る。前記ＶＣＯ８０によって発生される前記シッソイダ
ル発振の周波数と位相を制御するための前記誤差信号の
発生について説明する。
しており、前記回路は前記ＡＤＣによりアナログディジ
タル変換される間にサンプルタイミングが前記ＶＳＢ搬
送波に記号の伝送と一時的な一致状態にあるように前記
サンプリングされたクロック周波数と位相を調節するた
めの前記図１のＶＳＢ信号受信機に含まれる。前記タイ
ミング回路は、論文「ＩＥＥＥ ＴＲＡＮＳＩＴＩＯＮ
Ｓ ＯＮ ＣＯＭＭＵＮＩＣＡＴＩＯＮＳ，Ｄｅｃ．１
９７６，ｐｐ．１３２６−１３３３０．」“Ｔｉｍｉｎ
ｇ Ｒｅｃｏｖｅｒｙ ｆｏｒ Ｅｑｕａｌｉｚｅｄ
ＰａｒｔｉａｌＲｅｓｐｏｎｅｓ Ｓｙｓｔｅｍｓ”に
パルス増幅変調（ＰＡＭ）信号の利用についてＳ．Ｕ．
Ｈ．Ｑｕａｅｓｈｉにより開示されているものと同一の
一般形態を含む。電圧制御発振器８０は２１ＭＨｚ周波
数を有するシッソイダル（ｃｉｓｓｏｉｄａｌ）発振を
発生させる。前記発振器８０は望ましく非常に狭い範囲
以上に周波数制御可能な水晶発振器である。対称クリッ
パまたはリミッタ８１は帯域幅を制限する一段階のフィ
ルタリング後に前記ディジタル変換手続の一段階とし
て、前記ＡＤＣ２２によって前記最後のＩＦ信号のサン
プリングのタイミングのための第１クロック信号として
使用される、このようなシッソイダル発振に方形波を発
生する。周波数分割器フリップフロップ８２は第２クロ
ック信号を発生するための前記第１クロック信号として
ＡＮＤ回路８３がＡＮＤされるまた他の方形波を発生す
るための規定センスで第１クロック信号の電位に相応す
る。前記ＶＣＯ８０によって発生される前記シッソイダ
ル発振の周波数と位相を制御するための前記誤差信号の
発生について説明する。
【００５２】前記同相同期検出器２３または２３０から
のサンプルは平均２乗根（ｍｅａｎ−ｓｑｕａｒｅ）誤
差傾斜検出フィルタ９０に入力信号として印加される。
前記フィルタ９０は前記第１サンプリングクロックによ
ってクロックされる作用をする（−１／２），１，０，
（−１），（＋１／２）を有する有限インパルス応答デ
ィジタルフィルタである。前記フィルタ９０はクロック
されたラッチ９１，９２，９３及び９４の従属接続を含
み、尚、ディジタル加算器／減算器９５，９６及び９７
を含む。前記ディジタル加算器／減算器９５，９６はク
ロックされずに作動するが、前記ディジタル加算器／減
算器９７は第１サンプルクロックによってクロックされ
る出力でクロックされたラッチを含むことにより、クロ
ックされた要素として作動される。前記クロックされた
要素９１−９４及び９７はそれぞれ入力サンプリングの
ために前記ＡＤＣ２２が使用する前記第１サンプリング
クロックの前記２１メガサンプル／第２クロック速度で
ユニットクロック遅延を放出する。前記加算器／減算器
９５は以前期間で４つのサンプルを提供した前記入力サ
ンプルから前記フィルタ９０に提供される前記現在の入
力サンプルを減算するために減算器として作動される。
前記加算器／減算器９６は前記現期間よりさらに初期に
単一サンプルを提供した前記入力サンプルから初期に３
つのサンプルを供給した前記入力サンプルは減算するた
めに減算器として作動される。前記減算器９５から差信
号１／２だけ前記減算器９６から差信号に付加しなが
ら、前記加算器／減算器９７は加算器として作動され
る。前記加算器９７の加算信号は前記フィルタ９０が応
答として供給される。
のサンプルは平均２乗根（ｍｅａｎ−ｓｑｕａｒｅ）誤
差傾斜検出フィルタ９０に入力信号として印加される。
前記フィルタ９０は前記第１サンプリングクロックによ
ってクロックされる作用をする（−１／２），１，０，
（−１），（＋１／２）を有する有限インパルス応答デ
ィジタルフィルタである。前記フィルタ９０はクロック
されたラッチ９１，９２，９３及び９４の従属接続を含
み、尚、ディジタル加算器／減算器９５，９６及び９７
を含む。前記ディジタル加算器／減算器９５，９６はク
ロックされずに作動するが、前記ディジタル加算器／減
算器９７は第１サンプルクロックによってクロックされ
る出力でクロックされたラッチを含むことにより、クロ
ックされた要素として作動される。前記クロックされた
要素９１−９４及び９７はそれぞれ入力サンプリングの
ために前記ＡＤＣ２２が使用する前記第１サンプリング
クロックの前記２１メガサンプル／第２クロック速度で
ユニットクロック遅延を放出する。前記加算器／減算器
９５は以前期間で４つのサンプルを提供した前記入力サ
ンプルから前記フィルタ９０に提供される前記現在の入
力サンプルを減算するために減算器として作動される。
前記加算器／減算器９６は前記現期間よりさらに初期に
単一サンプルを提供した前記入力サンプルから初期に３
つのサンプルを供給した前記入力サンプルは減算するた
めに減算器として作動される。前記減算器９５から差信
号１／２だけ前記減算器９６から差信号に付加しなが
ら、前記加算器／減算器９７は加算器として作動され
る。前記加算器９７の加算信号は前記フィルタ９０が応
答として供給される。
【００５３】前記クロックされたラッチ９１，９２，９
３及び９４の従属接続によって遅延された、前記同相同
期検出器２３または２３０からの前記サンプルは入力信
号として量子器８４により現在受信される前記サンプル
によってほぼ近接に推定される前記量子化レベルを供給
する量子器８４に供給される。このような量子化レベル
は出力にクロックされるラッチを含むことによってクロ
ックされた要素として作動されるディジタル加算器／減
算器８５によって減算された前記量子器８４の入力信号
を有する。前記フィルタ９０応答は前記減算器５５から
前記差信号と一時的に一致される。前記減算器８５から
前記差信号は前記同相同期検出器２３または２３０によ
って検出される記号に誤差を修正するように要求される
修正を示すが、誤位相にある前記ＶＳＢ信号受信機５に
サンプリングから起こる誤差が間に合って非常に早くサ
ンプリングされるか、あるいは非常に遅くサンプリング
されるかを示すことはない。ディジタル乗算器８６はこ
のような問題を解決するために前記フィルタ９０応答に
よって前記減算器８５から差信号を増加させる。前記加
算器９７から２の補数加算信号の前記サインビットと、
次に一番重要なビットは前記ディジタル乗算器８６の構
造の単純化を許容する倍数に供給される。前記ディジタ
ル乗算器８６から積信号はディジタルアナログ変換器８
８によってアナログ制御電圧に変換されるディジタル制
御信号を発生させるために積分する累算器８７に供給さ
れる。狭低域フィルタは前記ＶＯＳ８０に前記アナログ
制御電圧を印加するために利用される。
３及び９４の従属接続によって遅延された、前記同相同
期検出器２３または２３０からの前記サンプルは入力信
号として量子器８４により現在受信される前記サンプル
によってほぼ近接に推定される前記量子化レベルを供給
する量子器８４に供給される。このような量子化レベル
は出力にクロックされるラッチを含むことによってクロ
ックされた要素として作動されるディジタル加算器／減
算器８５によって減算された前記量子器８４の入力信号
を有する。前記フィルタ９０応答は前記減算器５５から
前記差信号と一時的に一致される。前記減算器８５から
前記差信号は前記同相同期検出器２３または２３０によ
って検出される記号に誤差を修正するように要求される
修正を示すが、誤位相にある前記ＶＳＢ信号受信機５に
サンプリングから起こる誤差が間に合って非常に早くサ
ンプリングされるか、あるいは非常に遅くサンプリング
されるかを示すことはない。ディジタル乗算器８６はこ
のような問題を解決するために前記フィルタ９０応答に
よって前記減算器８５から差信号を増加させる。前記加
算器９７から２の補数加算信号の前記サインビットと、
次に一番重要なビットは前記ディジタル乗算器８６の構
造の単純化を許容する倍数に供給される。前記ディジタ
ル乗算器８６から積信号はディジタルアナログ変換器８
８によってアナログ制御電圧に変換されるディジタル制
御信号を発生させるために積分する累算器８７に供給さ
れる。狭低域フィルタは前記ＶＯＳ８０に前記アナログ
制御電圧を印加するために利用される。
【００５４】以上に上述したディジタルＶＳＢ検出回路
は複合増幅変調（ＱＡＭ）搬送波上にＨＤＴＶ信号を受
信するためのキャパシタを有するようにデザインされる
ＴＶ受信機に利用される。前記複合増幅変調（ＱＡＭ）
搬送波を検出するための付加受信機回路の必要性は、前
記ディジタルＶＳＢ検出回路の前記ＤＣＯ全帯域同相同
期検出器部分が前記ディジタルＱＡＷ検出回路に含まれ
ることができるので減少する。
は複合増幅変調（ＱＡＭ）搬送波上にＨＤＴＶ信号を受
信するためのキャパシタを有するようにデザインされる
ＴＶ受信機に利用される。前記複合増幅変調（ＱＡＭ）
搬送波を検出するための付加受信機回路の必要性は、前
記ディジタルＶＳＢ検出回路の前記ＤＣＯ全帯域同相同
期検出器部分が前記ディジタルＱＡＷ検出回路に含まれ
ることができるので減少する。
【図１】ディジタルＨＤＴＶ信号を受信するための本発
明により構成される、パイロット搬送波要素を有するＶ
ＳＢ信号受信機の概略図である。
明により構成される、パイロット搬送波要素を有するＶ
ＳＢ信号受信機の概略図である。
【図２】図１の同期検出回路が本発明の多様な実施例に
変形可能な他の形態の概略図である。
変形可能な他の形態の概略図である。
【図３】図１の同期検出回路が本発明の多様な実施例に
変形可能な他の形態の概略図である。
変形可能な他の形態の概略図である。
【図４】図１の同期検出回路が本発明の多様な実施例に
変形可能な他の形態の概略図である。
変形可能な他の形態の概略図である。
【図５】図１の同期検出回路が本発明の多様な実施例に
変形可能な他の形態の概略図である。
変形可能な他の形態の概略図である。
【図６】図２，図３，図４または図５の同期検出回路で
利用可能なヒルベルト変圧器ＦＩＲフィルタと補償遅延
の細部概略図である。
利用可能なヒルベルト変圧器ＦＩＲフィルタと補償遅延
の細部概略図である。
【図７】図１のＶＳＢ信号受信機に自動利得制御（ＡＧ
Ｃ）配置の概略図である。
Ｃ）配置の概略図である。
【図８】図２，図３，図４または図５の同期検出回路を
しようするために変形される、図１のＶＳＢ信号受信機
に対するまた他のＡＧＣ配置の概略図である。
しようするために変形される、図１のＶＳＢ信号受信機
に対するまた他のＡＧＣ配置の概略図である。
【図９】図１のＶＳＢ信号受信機または図２，図３，図
４または図５のそれぞれに対する同期検出回路を使用す
るために変形された受信機のまた他のＡＧＣ配置の概略
図である。
４または図５のそれぞれに対する同期検出回路を使用す
るために変形された受信機のまた他のＡＧＣ配置の概略
図である。
【図１０】ディジタル情報を記号形式に符号化するＶＳ
Ｂ信号を利用する形態に加えて、少なくとも異なる形態
のＴＶ信号を受信するために設置されるＴＶ受信機にお
いて、図７，図８または図９の前記ＡＧＣ配置のうちの
一つに可能な変形の概略図である。
Ｂ信号を利用する形態に加えて、少なくとも異なる形態
のＴＶ信号を受信するために設置されるＴＶ受信機にお
いて、図７，図８または図９の前記ＡＧＣ配置のうちの
一つに可能な変形の概略図である。
【図１１】記号速度の倍で最後の中間周波数が下向変換
したＶＳＢ信号をサンプリングするための、図１の受信
機に具備可能な判定指示タイミング再生（Ｄｅｃｉｓｉ
ｏｎ−Ｄｉｒｅｃｔｅｄ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅ
ｒｙ）回路の概略図であって、制御され信号のための接
続と区別するためにクロックあるいは制御信号接続は点
線で表示する図である。
したＶＳＢ信号をサンプリングするための、図１の受信
機に具備可能な判定指示タイミング再生（Ｄｅｃｉｓｉ
ｏｎ−Ｄｉｒｅｃｔｅｄ Ｔｉｍｉｎｇ Ｒｅｃｏｖｅ
ｒｙ）回路の概略図であって、制御され信号のための接
続と区別するためにクロックあるいは制御信号接続は点
線で表示する図である。
１ 複数変換チューナ
５ ＶＳＢ信号受信機
７ キネスコープ
１０ チャネルセレクタ
１１ 周波数合成器
１２ 第１混合器
１３ ＬＣフィルタ
１４ 第１中間周波数増幅器
１５ 第１ＳＡＷフィルタ
１６ 第２局部発振器
１８ 第２ＳＡＷフィルタ
１９ 第２中間周波数増幅器
２０ 第３混合器
２１ 第３局部発振器
２２ アナログディジタル変換器
２３ 同相同期検出器
２４ 狭帯域フィルタ
２５ 直角位相同期検出器
２６ 低域フィルタ
２７ ディジタル制御発振器
２８ クロック遅延線
２９ ディジタル加算器
３０ ＮＴＳＣ阻止フィルタ
３１ 等化器
３２ 格子デコーダ
３３ データデインタリーバ
３４ リードソロモンデコーダ
３５ データデランダム抽出器
３６ パケット整列器
３７ ディジタル映像デコーダ
３８ 複数チャネル−オーディオ増幅器
３９ ＭＰＥＧデコーダ
４０ キネスコープ偏向回路
４１ キネスコープ駆動増幅器
フロントページの続き
(72)発明者 アレン ルロイ リンバーグ
アメリカ合衆国 ニュージャージー
08551 ハート・レーン・リンゴーズ
22
(56)参考文献 特開 平３−278681（ＪＰ，Ａ)
特開 平５−327355（ＪＰ，Ａ)
特開 平１−185085（ＪＰ，Ａ)
特開 平３−44280（ＪＰ，Ａ)
Claims (24)
- 【請求項１】 周波数帯域の異なる位置にあるチャネル
のうちの一つを選択し、選択されたチャネルを最後の中
間周波数帯域の最後の中間周波数信号に変換するための
チューナ（１）と、 ディジタル変換された最後の中間周波数信号を出力信号
として得るために、前記最後の中間周波数信号をディジ
タル変換するためのアナログディジタル変換器（２２）
と、 周波数変換における局部発振器（２１）の位相不整合性
あるいはマルチパス歪みが原因の前記最後の中間周波数
信号の虚数部分を抑圧し、更に前記最後の中間周波数信
号の実数部分のためのディジタル値で表わされた搬送波
を供給するための、搬送周波数周辺の前記ディジタル変
換された最後の中間周波数信号の狭帯域でフィルタされ
た部分で作動する位相トラッカ（２４，２５，２６，２
７）と、 前記最後の中間周波数信号の実数部分のためのディジタ
ル値で表わされた搬送波により前記実数部分を検出する
ために前記ディジタル変換された最後の中間周波数信号
に応答する第１同期検出器（２３）とを備えた第１同期
検出出力信号を発生する無線受信機（５）において、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、 制御された周波数のサイン波を有するディジタル変換さ
れたサンプルと、制御された周波数のコサイン波を有す
るディジタル変換されたサンプルを発生するためのディ
ジタル制御発振器（２７）と前記中間周波数信号の虚数
部分のための前記ディジタル値で表わされた搬送波と同
期して、前記ディジタル変換された最後の中間周波数信
号の分離された搬送波部分に対する直角位相同期検出応
答を発生するための第２同期検出器（２５）とを備えて
おり、 前記コサイン波を前記第１同期検出器（２３）に印加
し、前記サイン波を前記第２同期検出器（２５）に印加
し、 前記制御された周波数は所望の周波数から前記制御され
た周波数の差を示すディジタル制御信号に対する応答と
して前記最後の中間周波数信号の前記搬送周波数を含む
周波数範囲以上に制御可能であり、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、さらに、 第１ディジタルフィルタ（５０）の待ち時間だけ遅延さ
れた、前記ディジタル変換された最後の中間周波数信号
に対するヒルベルト変形応答を発生する有限インパルス
応答の前記第１ディジタルフィルタ（５０）と、 遅延されたディジタル変換された最後の中間周波数信号
を発生し、前記第１ディジタルフィルタ（５０）の待ち
時間と同一の待ち時間だけ前記ディジタル変換された最
後の中間周波数信号を遅延するための第１ディジタル遅
延線（５１）と、 前記最後の中間周波数信号の前記搬送周波数近辺の同一
の応答機能を有する有限インパルス応答の狭帯域、第２
（５２）及び第３ディジタルフィルタ（５３）を備えて
おり、前記第２ディジタルフィルタ（５２）は前記第１
ディジタルフィルタ（５０）の待ち時間だけ遅延され、
前記第２ディジタルフィルタ（５２）は前記第２ディジ
タルフィルタ（５２）の待ち時間だけ遅延された前記デ
ィジタル変換された最後の中間周波数信号の前記ヒルベ
ルト変換に対して周波数選択応答を提供するために前記
第１ディジタルフィルタ（５０）に引続き従属接続さ
れ、前記第３ディジタルフィルタ（５３）は前記第３デ
ィジタルフィルタ（５３）の待ち時間だけさらに遅延し
た前記遅延されたディジタル変換された最後の中間周波
数信号に対する周波数の選択的応答を提供するための前
記第１ディジタル遅延線（５１）に引続き従属接続さ
れ、 第１積信号を発生させるために、前記制御された周波数
の前記コサイン波を有する前記ディジタル変換されたサ
ンプルを乗数信号として受信し、前記第２ディジタルフ
ィルタ（５２）の前記周波数選択応答を被乗数信号とし
て受信する第１ディジタル乗算器（２５１）と、 第２積信号を発生させるために、前記制御された周波数
の前記サイン波を有する前記ディジタル変換されたサン
プルを乗数信号として受信し、前記第３ディジタルフィ
ルタ（５３）の前記周波数選択応答を被乗数信号として
受信する第２ディジタル乗算器（２５２）と、 前記最後の中間周波数信号の前記搬送周波数から前記制
御された周波数の周波数と位相の退去を示す差信号を発
生するために、前記第１及び第２積信号を差動的に組み
合わせるディジタル減算器（２５３）と、 前記ディジタル制御信号を前記ディジタル制御された発
振器（２７）に供給するために前記差信号に応答する手
段とを備えることを特徴とする無線受信機。 - 【請求項２】 遅延された最後の中間周波数信号を発生
し、前記第２ディジタルフィルタ（５２）の待ち時間と
同一の付加待ち時間だけ前記第１ディジタル遅延線（５
１）から前記遅延されたディジタル変換された最後の中
間周波数をさらに遅延するための第２のディジタル遅延
線（５５）と、 前記ディジタル変換された最後の中間周波数信号のさら
に遅延されたヒルベルト変形を発生し、前記第３ディジ
タルフィルタ（５３）の待ち時間と同一の付加待ち時間
だけ前記第１ディジタルフィルタ（５０）の前記遅延さ
れたヒルベルト変形応答を遅延するための第３ディジタ
ル遅延線（５４）と、 第３積信号を発生するために、前記さらに遅延されたデ
ィジタル変換された最後の中間周波数信号を被乗数信号
として受信し、前記制御された周波数の前記コサイン波
の前記ディジタル変換されたサンプルを乗数信号として
受信する第３ディジタル乗算器（２３２）と、 第４積信号を発生させるために、前記ディジタル変換さ
れた最後の中間周波数信号の前記さらに遅延されたヒル
ベルト変形を被乗数信号として受信し、前記制御された
周波数の前記サイン波を有する前記ディジタル変換され
たサンプルを乗数信号として受信する第４ディジタル乗
算器（２３１）と、 ディジタル加算器（２３３）が付加的に前記第１同期検
出器出力信号として供給された加算信号を発生するため
の前記第３及び第４積信号を組み合わせて、前記第３
（２３２）及び第４ディジタル乗算器（２３１）に共に
前記第１同期検出器（２３０）内に含まれる前記ディジ
タル加算器（２３３）とを備えることを特徴とする請求
項１記載の無線受信機。 - 【請求項３】 前記チューナ（１）内に含まれる多数の
連続中間周波数増幅器段を備えるが、前記中間周波数増
幅器段のうち少なくとも一つは前記最後の中間周波数帯
域と異なる中間周波数で利得を提供し、前記最後の中間
周波数増幅器段のうち少なくとも二つはそれぞれの利得
制御信号によって制御された量だけそれぞれ利得を提供
し、 それぞれ自動利得制御入力信号によって制御されるそれ
ぞれの量だけ前記それぞれの利得制御信号を印加するた
めの手段と、 第１同期検出器出力信号にアナログ低域フィルタ応答を
発生するための手段と、 少なくとも選択される条件の下で、前記自動利得制御入
力信号として前記それぞれの利得制御信号を印加するた
めの前記手段に前記アナログフィルタ低域応答を提供す
るための手段とをさらに備えることを特徴とする請求項
２記載の無線受信機。 - 【請求項４】 前記無線受信機の前記それぞれの利得制
御信号を印加するための前記手段が、前記それぞれの利
得制御信号を印加するための前記自動利得制御入力信号
に応答するＡＧＣ遅延回路網（４２）を含む請求項３記
載の無線受信機。 - 【請求項５】 少なくとも選択される条件の下で、前記
自動利得制御入力信号として前記それぞれの利得制御信
号を印加するための前記手段に前記アナログ低域フィル
タ応答を供給するための前記無線受信機（５）の前記手
段が、自動利得制御入力信号として応答する前記ＡＧＣ
遅延回路網（４２）にすべての条件の下で前記アナログ
低域フィルタ応答を提供する形態である請求項４記載の
無線受信機。 - 【請求項６】 少なくとも選択される条件の下で、前記
自動利得制御入力信号として前記それぞれの利得制御信
号を印加するための前記手段に前記アナログ低域フィル
タ応答を提供するための前記手段が、多数の入力信号の
うちの一つとして前記アナログ低域フィルタ応答を受信
し、前記それぞれの利得制御信号を印加するための前記
手段に前記自動利得制御入力信号を提供するアナログＯ
Ｒ回路（４６）を備えることを特徴とする請求項４記載
の無線受信機。 - 【請求項７】 周波数帯域の異なる位置にあるチャネル
のうちの一つを選択し、選択されたチャネルを最後の中
間周波数帯域の最後の中間周波数信号に変換するための
チューナ（１）と、 ディジタル変換された最後の中間周波数信号を出力信号
として得るために、前記最後の中間周波数信号をディジ
タル変換するためのアナログディジタル変換器（２２）
と、 周波数変換における局部発振器（２１）の位相不整合性
あるいはマルチパス歪みが原因の前記最後の中間周波数
信号の虚数部分を抑圧し、更に前記最後の中間周波数信
号の実数部分のためのディジタル値で表わされた搬送波
を供給するための、搬送周波数周辺の前記ディジタル変
換された最後の中間周波数信号の狭帯域でフィルタされ
た部分で作動する位相トラッカ（２４，２５，２６，２
７）と、 前記最後の中間周波数信号の実数部分のためのディジタ
ル値で表わされた搬送波により前記実数部分を検出する
ために前記ディジタル変換された最後の中間周波数信号
に応答する第１同期検出器（２３）とを備えた第１同期
検出出力信号を発生する無線受信機（５）において、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、 制御された周波数のサイン波を有するディジタル変換さ
れたサンプルと、制御された周波数のコサイン波を有す
るディジタル変換されたサンプルを発生するためのディ
ジタル制御発振器（２７）と前記中間周波数信号の虚数
部分のための前記搬送波の前記ディジタル表示値と同期
して、前記ディジタル変換された最後の中間周波数信号
の分離された搬送波部分に対する直角位相同期検出応答
を発生するための第２同期検出器（２５）とを備えてお
り、 前記コサイン波を前記第１同期検出器（２３）に印加
し、前記サイン波を前記第２同期検出器（２５）に印加
し、 前記制御された周波数は所望の周波数から前記制御され
た周波数の差を示すディジタル制御信号に対する応答と
して前記最後の中間周波数信号の前記搬送周波数を含む
周波数範囲以上に制御可能であり、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、さらに、 搬送周波数を中心とする前記ディジタル変換された最後
の中間周波数信号の部分に対する周波数選択応答を第１
ディジタルフィルタ（５６）のために待ち時間以後に供
給し、前記アナログディジタル変換器（２２）から前記
ディジタル変換された最後の中間周波数信号を受信する
有限インパルス応答である狭帯域の前記第１ディジタル
フィルタ（５６）と、 第２ディジタルフィルタ（５７）の待ち時間だけ遅延さ
れた、前記第１ディジタルフィルタ（５６）の前記周波
数選択応答の前記ヒルベルト変形である前記第２ディジ
タルフィルタ（５７）の応答を発生するために、前記第
１ディジタルフィルタ（５６）の前記周波数選択応答に
相応する有限インパルス応答である前記第２ディジタル
フィルタ（５７）と、 第１ディジタル遅延線応答を発生し、前記第２ディジタ
ルフィルタ（５７）の待ち時間と同一の遅延だけ前記第
１ディジタルフィルタ（５６）の前記周波数選択応答を
遅延するための第１ディジタル遅延線（５８）と、 第１積信号を発生するために、前記制御された周波数の
前記コサイン波を有する前記ディジタル変換されたサン
プルを周波数信号として受信し、前記第２ディジタルフ
ィルタ（５７）の応答を被乗数信号として受信する第１
ディジタル乗算器（２５１）と、 第２積信号を発生するために、前記制御された周波数の
前記サイン波を有する前記ディジタル変換されたサンプ
ルを周波数信号として受信し、前記第１ディジタル遅延
線（５８）の応答を被乗数信号として受信する第２ディ
ジタル乗算器（２５２）と、 前記最後の中間周波数信号の前記搬送周波数から前記制
御された周波数の周波数と位相を取り除いた差信号を発
生するための前記第１及び第２積信号を差動的に組み合
わせるディジタル減算器（２５３）と、 前記ディジタル制御信号を前記ディジタル制御発振器
（２７）に供給するための前記差信号に応答する手段と
を備えることを特徴とする無線受信機。 - 【請求項８】 遅延されたディジタル変換した最後の中
間周波数信号を発生し、前記第１ディジタルフィルタ
（５６）の待ち時間と同一な遅延だけ前記ディジタル変
換された最後の中間周波数信号を遅延させるための第２
のディジタル遅延線（５９）と、 前記第３ディジタルフィルタ（５０）の待ち時間だけさ
らに遅延され、前記遅延されたディジタル変換した最後
の中間周波数信号のヒルベルト変形である前記第３ディ
ジタルフィルタ（５０）の応答を発生するための前記遅
延されたディジタル変換した最後の中間周波数信号に応
答する有限インパルス応答の第３ディジタルフィルタ
（５０）と、さらに遅延されたディジタル変換された最
後の中間周波数信号を発生させ、前記第３ディジタルフ
ィルタ（５０）は待ち時間と同一な付加遅延だけ前記第
２ディジタル遅延線（５９）から前記遅延されたディジ
タル変換した中間周波数信号をさらに遅延するための第
３ディジタル遅延線（５１） と、第３積信号を発生するために、前記第３ディジタル
遅延線（５１）から前記さらに遅延されたディジタル変
換された最後の中間周波数信号を被乗数信号として受信
し、前記制御された周波数の前記コサイン波を有する前
記ディジタル変換されたサンプルを乗数信号として受信
する第３ディジタル乗算器（２３２）と、 第４積信号を発生するために、前記ディジタル変換され
たフィルタの応答を被乗数信号として受信し、前記制御
された周波数の前記サイン波を有する前記ディジタル変
換されたサンプルを乗数信号として受信する第４ディジ
タル乗算器（２３１）と、 前記第１同期検出器出力信号として供給される加算信号
を発生するための前記第３及び第４積信号を付加して組
み合わせて、前記第３（２３２）及び第４ディジタル乗
算器（２３１）と共に前記第１同期検出器（２３０）に
含まれるディジタル加算器（２３３）とをさらに備える
ことを特徴とする請求項７記載の無線受信機。 - 【請求項９】 前記チューナ（１）内に含まれる多数の
連続中間周波数増幅器段を備えるが、前記中間周波数増
幅器段のうち少なくとも一つは前記最後の中間周波数帯
域と異なる中間周波数で利得を提供し、前記最後の中間
周波数増幅器段のうち少なくとも二つはそれぞれの利得
制御信号によって制御される量だけそれぞれ利得を提供
し、 それぞれ自動利得制御入力信号によって制御されるそれ
ぞれの量だけ前記それぞれの利得制御信号を印加するた
めの手段と、 第１同期検出器出力信号にアナログ低域フィルタ応答を
発生するための手段と、 少なくとも選択される条件の下で、前記自動利得制御入
力信号として前記それぞれの利得制御信号を印加するた
めの前記手段に前記アナログフィルタされた低域応答を
提供するための手段とをさらに備えることを特徴とする
請求項８記載の無線受信機。 - 【請求項１０】 前記無線受信機（５）の前記それぞれ
の利得制御信号を印加するための前記手段が、前記それ
ぞれの利得制御信号を印加するための前記自動利得制御
入力信号に応答するＡＧＣ遅延回路網（４２）を含むこ
とを特徴とする請求項９記載の無線受信機。 - 【請求項１１】 少なくとも選択される条件の下で、前
記自動利得制御入力信号として前記それぞれの利得制御
信号を印加するための前記手段に前記アナログ低域フィ
ルタ応答を供給するための前記無線受信機（５）の前記
手段が、自動利得制御入力信号として応答する前記ＡＧ
Ｃ遅延回路網（４２）にすべての条件の下で前記アナロ
グ低域フィルタ応答を提供する形態である請求項１０記
載の無線受信機。 - 【請求項１２】 少なくとも選択される条件の下で、前
記自動利得制御入力信号として前記それぞれの利得制御
信号を印加するための前記手段に前記アナログ低域フィ
ルタ応答を提供するための前記手段が、多数の入力信号
のうちいずれか一つとして前記アナログ低域フィルタ応
答を受信し、前記それぞれの利得制御信号を印加するた
めの前記手段に前記自動利得制御入力信号を提供するア
ナログＯＲ回路（４６）を備えることを特徴とする請求
項１０記載の無線受信機。 - 【請求項１３】 周波数帯域の異なる位置にあるチャネ
ルのうちの一つを選択し、選択されたチャネルを最後の
中間周波数帯域の最後の中間周波数信号に変換するため
のチューナ（１）と、 ディジタル変換された最後の中間周波数信号を出力信号
として得るために、前記最後の中間周波数信号をディジ
タル変換するためのアナログディジタル変換器（２２）
と、 周波数変換における局部発振器（２１）の位相不整合性
あるいはマルチパス歪みが原因の前記最後の中間周波数
信号の虚数部分を抑圧し、更に前記最後の中間周波数信
号の実数部分のためのディジタル値で表わされた搬送波
を供給するための、搬送周波数周辺の前記ディジタル変
換された最後の中間周波数信号の狭帯域でフィルタされ
た部分で作動する位相トラッカ（２４，２５，２６，２
７）と、 前記最後の中間周波数信号の実数部分のためのディジタ
ル値で表わされた搬送波により前記実数部分を検出する
ために前記ディジタル変換された最後の中間周波数信号
に応答する第１同期検出器（２３）とを備えた第１同期
検出出力信号を発生する無線受信機（５）において、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、 制御された周波数のサイン波を有するディジタル変換さ
れたサンプルと、制御された周波数のコサイン波を有す
るディジタル変換されたサンプルを発生するためのディ
ジタル制御発振器（２７）と前記中間周波数信号の虚数
部分のための前記搬送波の前記ディジタル表示値と同期
して、前記ディジタル変換された最後の中間周波数信号
の分離された搬送波部分に対する直角位相同期検出応答
を発生するための第２同期検出器（２５）とを備えてお
り、 前記コサイン波を前記第１同期検出器（２３）に印加
し、前記サイン波を前記第２同期検出器（２５）に印加
し、 前記制御された周波数は所望の周波数から前記制御され
た周波数の差を示すディジタル制御信号に対する応答と
して前記最後の中間周波数信号の前記搬送周波数を含む
周波数範囲以上に制御可能であり、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、さらに 第１ディジタルフィルタの待ち時間だけ遅延された前記
ディジタル変換された最後の中間周波数信号に対するヒ
ルベルト変形応答を発生するための有限インパルス応答
の前記第１ディジタルフィルタ（５０）と、 遅延されたディジタル変換された最後の中間周波数信号
を発生し、前記第１ディジタルフィルタ（５０）の待ち
時間と同一の遅延だけ前記ディジタル変換した最後の中
間周波数信号を遅延するためのディジタル遅延線（５
１）と、 第１積信号を発生するために、前記第１ディジタルフィ
ルタ（５０）の前記ヒルベルト変形応答を被乗数信号に
受信し、前記制御された周波数の前記コサイン波を有す
る前記ディジタル変換されたサンプルを乗数信号として
受信する第１ディジタル乗算器（２５１）と、 第２積信号を発生するために、前記制御された周波数の
前記サイン波を有する前記ディジタル変換されたサンプ
ルを乗数信号に受信し、第２ディジタル遅延線（５１）
から前記遅延されたディジタル変換された最後の中間周
波数信号を被乗数信号に受信する前記第２ディジタル乗
算器（２５２）と、 差信号を発生するために前記第１及び第２積信号を差動
的に組み合わせるディジタル減算器（２５３）と、 前記最後の中間周波数信号の前記搬送周波数の位相と周
波数を取り除いた前記差信号に対する低域応答を発生す
る第２ディジタルフィルタ（５８）と、 前記ディジタル制御信号を前記ディジタル制御発振器
（２７）に供給するために前記低域応答に応答する手段
とをさらに備えることを特徴とする無線受信機。 - 【請求項１４】 第３積信号を発生するために、前記デ
ィジタル遅延線（５１）から前記遅延されたディジタル
変換された最後の中間周波数信号を被乗数信号として受
信し、前記制御された周波数の前記コサイン波を有する
前記ディジタル変換されたサンプルを乗数信号として受
信する第３ディジタル乗算器（２３２）と、 第４積信号を発生するために、前記第１ディジタルフィ
ルタ（５０）の前記応答を被乗数信号に受信し、前記制
御された周波数の前記サイン波を有する前記ディジタル
変換されたサンプルを乗数信号として受信する第４ディ
ジタル乗算器（２３１）と、 前記第１同期検出出力信号として供給された加算信号を
発生するために第３及び第４積信号を加え合わせ、第３
（２３２）及び第４ディジタル乗算器（２３１）と前記
第１同期検出器（２３０）内に含まれるディジタル加算
器（２３３）とを備えることを特徴とする請求項１３記
載の無線受信機。 - 【請求項１５】 前記チューナ（１）内に含まれる多数
の連続中間周波数増幅器段を備えるが、前記中間周波数
増幅器段のうち少なくとも一つは前記最後の中間周波数
帯域と異なる中間周波数で利得を提供し、前記最後の中
間周波数増幅器段のうち少なくとも二つはそれぞれの利
得制御信号によって制御される量だけそれぞれ利得を提
供し、 それぞれ自動利得制御入力信号によって制御されるそれ
ぞれの量だけ前記それぞれの利得制御信号を印加するた
めの手段と、 第１同期検出器出力信号にアナログ低域フィルタ応答を
発生するための手段と、 少なくとも選択される条件の下で、前記自動利得制御入
力信号として前記それぞれの利得制御信号を印加するた
めの前記手段に前記アナログ低域フィルタ応答を提供す
るための手段とをさらに備えることを特徴とする請求項
１４記載の無線受信機。 - 【請求項１６】 前記無線受信機（５）の前記それぞれ
の利得制御信号を印加するための前記手段が、前記それ
ぞれの利得制御信号を印加するための前記自動利得制御
入力信号に応答するＡＧＣ遅延回路網（４２）を含むこ
とを特徴とする請求項１５記載の無線受信機。 - 【請求項１７】 少なくとも選択される条件の下で、前
記自動利得制御入力信号として前記それぞれの利得制御
信号を印加するための前記手段に前記アナログ低域フィ
ルタ応答を供給するための前記無線受信機（５）の前記
手段が、自動利得制御入力信号として応答する前記ＡＧ
Ｃ遅延回路網（４２）にすべての条件の下で前記アナロ
グ低域フィルタ応答を提供する形態であることを特徴と
する請求項１６記載の無線受信機。 - 【請求項１８】 少なくとも選択される条件の下で、前
記自動利得制御入力信号として前記それぞれの利得制御
信号を印加するための前記手段に前記アナログ低域フィ
ルタ応答を提供するための前記手段が、多数の入力信号
のうちいずれか一つとして前記アナログ低域フィルタ応
答を受信し、前記それぞれの利得制御信号を印加するた
めの前記手段に前記自動利得制御入力信号を提供するア
ナログＯＲ回路（４６）を備えることを特徴とする請求
項１６記載の無線受信機。 - 【請求項１９】 周波数帯域の異なる位置にあるチャネ
ルのうちの一つを選択し、選択されたチャネルを最後の
中間周波数帯域の最後の中間周波数信号に変換するため
のチューナ（１）と、 ディジタル変換された最後の中間周波数信号を出力信号
として得るために、前記最後の中間周波数信号をディジ
タル変換するためのアナログディジタル変換器（２２）
と、 周波数変換における局部発振器（２１）の位相不整合性
あるいはマルチパス歪みが原因の前記最後の中間周波数
信号の虚数部分を抑圧し、更に前記最後の中間周波数信
号の実数部分のためのディジタル値で表わされた搬送波
を供給するための、搬送周波数周辺の前記ディジタル変
換された最後の中間周波数信号の狭帯域でフィルタされ
た部分で作動する位相トラッカ（２４，２５，２６，２
７）と、 前記最後の中間周波数信号の実数部分のためのディジタ
ル値で表わされた搬送波により前記実数部分を検出する
ために前記ディジタル変換された最後の中間周波数信号
に応答する第１同期検出器（２３）とを備えた第１同期
検出出力信号を発生する無線受信機（５）において、 前記無線受信機（５）の位相トラッカ（２４，２５，２
６，２７）は、 前記搬送波を分離するために前記ディジタル変換された
最後の中間周波数信号に選択的に応答する有限インパル
ス応答の狭帯域ディジタルフィルタ（２４）と、 前記最後の中間周波数信号の虚数部分のために搬送波の
ディジタル表示値を提供し、そして前記最後の中間周波
数信号の実数部分のために搬送波の前記ディジタル表示
値を提供するディジタル制御発振器（２７）であって、
出力信号である前記最後の中間周波数信号の前記実数部
分と虚数部分のための前記搬送波の位相は互いに固定さ
れているが、出力信号である前記最後の中間周波数信号
の前記実数部分と前記虚数部分の位相と周波数はディジ
タル制御信号に制御されて応答出力を出力するディジタ
ル制御発振器（２７）と、 前記中間周波数信号の虚数部分のための前記搬送波の前
記ディジタル表示値と同期して、前記ディジタル変換さ
れた最後の中間周波数信号の前記分離された搬送波部分
に対する直角位相同期検出応答を発生するための第２同
期検出器（２５）と、 前記第２同期検出器（２５）の前記直角位相同期検出に
対する応答で前記ディジタル制御信号を供給するための
低域フィルタ（２６）とを備え、前記無線受信機（５）
の前記位相トラッカ（２４，２５，２６，２７）は、さ
らに、 制御される周波数のサイン波を有するディジタル変換さ
れたサンプルと制御される周波数のコサイン波を有する
ディジタル変換されたサンプルと、規定角だけ前記制御
された周波数のコサイン波から位相で前進する前記制御
された周波数を有するディジタル変換されたサンプル
と、前記角だけ前記制御される周波数の前記サイン波か
ら位相が前進する前記制御された周波数を有するディジ
タル変換されるサンプルを発生するためのディジタル制
御発振器（２７）を備えており、前記制御された周波数
は所望の周波数から前記制御された周波数の差を示すデ
ィジタル制御信号に対する応答で前記最後の中間周波数
信号の前記搬送周波数を含む周波数範囲以上に制御さ
れ、 前記無線受信機（５）の前記位相トラッカ（２４，２
５，２６，２７）は、さらに、 前記第１ディジタルフィルタ（５０）の待ち時間だけ遅
延された、前記ディジタル変換した最後の中間周波数信
号に対するヒルベルト変形応答を発生する有限インパル
ス応答である第１ディジタルフィルタ（５０）と、 遅延されたディジタル変換された最後の中間周波数信号
を発生し、前記第１ディジタルフィルタ（５０）の待ち
時間と同一の遅延だけ前記ディジタル変換された最後の
中間周波数信号を遅延するための第１ディジタル遅延線
（５１）と、 前記最後の中間周波数信号の前記搬送周波数を中心とし
て同一の応答機能を有する有限インパルス応答の、狭帯
域、第２（５２）及び第３ディジタルフィルタ（５３）
を備えており、前記第２ディジタルフィルタ（５２）は
前記第１ディジタルフィルタ（５０）の待ち時間だけ遅
延され、前記第２ディジタルフィルタ（５２）の待ち時
間だけ遅延された前記ディジタル変換された最後の中間
周波数信号の前記ヒルベルト変形に対する周波数選択応
答を提供するために前記第１ディジタルフィルタ（５
０）に引続き従属接続され、前記第３ディジタルフィル
タ（５３）は前記第３ディジタルフィルタ（５３）の待
ち時間だけ遅延された前記遅延されたディジタル変換し
た最後の中間周波数信号に対する周波数選択応答を提供
するために前記第１ディジタル遅延線（５１）に引続き
従属接続され、 第１積信号を発生するために、前記制御される周波数の
前記コサイン波を有する前記ディジタル変換されたサン
プルを乗数信号として受信し、前記第２ディジタルフィ
ルタ（５２）の前記周波数選択応答を被乗数信号として
受信する第１ディジタル乗算器（２５１）と、 第２積信号を発生するために、前記規定角だけ前記制御
された周波数のサイン波を有する前記ディジタル変換さ
れたサンプルを乗数信号として受信し、前記第３ディジ
タルフィルタ（５３）の前記周波数選択応答を被乗数信
号として受信する第２ディジタル乗算器（２５２）と、 前記最後の中間周波数信号の前記搬送周波数から前記制
御された周波数の周波数と位相を取り除いた差信号を発
生するために、前記第１及び第２積信号の差を組み合わ
せるディジタル減算器（２５３）と、 前記ディジタル制御信号を前記ディジタル制御された発
振器（２７０）に供給するために前記差信号に応答する
手段とを備えることを特徴とする無線受信機。 - 【請求項２０】 第３積信号を発生するために、前記デ
ィジタル遅延線（５１）から前記さらに遅延されたディ
ジタル変換された最後の中間周波数信号を被乗数信号と
して受信し、前記制御された周波数の前記コサイン波か
ら位相で前進した前記制御された周波数の前記波を有す
る前記ディジタル変換されたサンプルを乗数信号として
受信する第３ディジタル乗算器（２３２）と、 第４積信号を発生するために、前記第１ディジタルフィ
ルタ（５０）の前記ヒルベルト変形応答を被乗数信号と
して受信し、前記制御された周波数の前記サイン波から
位相で前進された前記制御された周波数の前記波を有す
る前記ディジタル変換されたサンプルを乗数信号として
受信する第４ディジタル乗算器（２３１）と、 前記第１同期検出器出力信号として供給される加算信号
を発生するために前記第３及び第４積信号を加え合わせ
て、前記第３（２３２）及び第４ディジタル乗算器（２
３１）と共に前記第１同期検出器（２３０）に含まれる
ディジタル加算器（２３３）とを備えることを特徴とす
る請求項１９記載の無線受信機。 - 【請求項２１】 前記チューナ（１）内に含まれる多数
の連続中間周波数増幅器段を備えるが、前記中間周波数
増幅器段のうち少なくとも一つは前記最後の中間周波数
帯域と異なる中間周波数で利得を提供し、前記最後の中
間周波数増幅器段のうち少なくとも二つはそれぞれの利
得制御信号によって制御される量だけそれぞれ利得を提
供し、 それぞれ自動利得制御入力信号によって制御されるそれ
ぞれの量だけ前記それぞれの利得制御信号を印加するた
めの手段と、 第１同期検出器出力信号にアナログ低域フィルタ応答を
発生するための手段と、 少なくとも選択される条件の下で、前記自動利得制御入
力信号として前記それぞれの利得制御信号を印加するた
めの前記手段に前記アナログ低域フィルタ応答を提供す
るための手段とをさらに備えることを特徴とする請求項
２０記載の無線受信機。 - 【請求項２２】 前記無線受信機（５）の前記それぞれ
の利得制御信号を印加するための前記手段が、前記それ
ぞれの利得制御信号を印加するための前記自動利得制御
入力信号に応答するＡＧＣ遅延回路網（４２）を含むこ
とを特徴とする請求項２９記載の無線受信機。 - 【請求項２３】 少なくとも選択される条件の下で、前
記自動利得制御入力信号として前記それぞれの利得制御
信号を印加するための前記手段に前記アナログ低域フィ
ルタ応答を供給するための前記無線受信機（５）の前記
手段が、自動利得制御入力信号として応答する前記ＡＧ
Ｃ遅延回路網（４２）にすべての条件の下で前記アナロ
グ低域フィルタ応答を提供する形態である請求項９記載
の無線受信機。 - 【請求項２４】 少なくとも選択される条件の下で、前
記自動利得制御入力信号として前記それぞれの利得制御
信号を印加するための前記手段に前記アナログ低域フィ
ルタ応答を提供するための前記手段が、多数の入力信号
のうちいずれか一つとして前記アナログ低域フィルタ応
答を受信し、前記それぞれの利得制御信号を印加するた
めの前記手段に前記自動利得制御入力信号を提供するア
ナログＯＲ回路（４６）を備えることを特徴とする請求
項２２記載の無線受信機。
Applications Claiming Priority (2)
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