JP3934737B2 - 複素フィルタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高精細テレビジョン受信装置やディジタル携帯電話機等のディジタル通信装置において、受信したディジタル変調信号を直交復調する復調器に設けられる複素フィルタに関する。
【０００２】
【従来の技術】
一般に高精細テレビジョンシステムは、変調方式として例えば直交振幅変調（ＱＡＭ：Quadrature Amplitude Modulation ）や位相偏移変調（ＰＳＫ：Phase Shift Keying）を使用している。このため、高精細テレビジョン受信装置の復調系では、受信したディジタル変調波信号が同相成分と直交成分とからなる複素信号により表されるようになっており、これに応じて復調器内に設けられる等化器や乗算器には複素フィルタあるいは複素乗算器が使用されている。
【０００３】
図８は特開平８−９２００号に開示された従来の複素フィルタの構成例を示すものである。同図において、複素入力信号の実数部Ｄｒは第１の有限長インパルス応答（ＦＩＲ：Finite Impulse Response ）フィルタ１１に入力され、ここでフィルタ係数（Ｃｒ＋Ｃｉ）が乗算されてＤｒ（Ｃｒ＋Ｃｉ）となって出力される。また上記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和が加算器１４で求められて第２のＦＩＲフィルタ１２に入力され、ここでフィルタ係数Ｃｉが乗算されて（Ｄｒ＋Ｄｉ）Ｃｉとなって出力される。さらに、上記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの差が減算器１５で求められて第３のＦＩＲフィルタ１３に入力され、ここでフィルタ係数Ｃｒが乗算されて（Ｄｒ−Ｄｉ）Ｃｒとなって出力される。
【０００４】
そして、上記第１のＦＩＲフィルタ１１の出力信号と上記第２のＦＩＲフィルタ１２の出力信号との差が減算器１６で求められ、その出力が波形等化後の複素出力信号の同相成分Ｚｒとして出力される。また、上記第１のＦＩＲフィルタ１１の出力信号と上記第３のＦＩＲフィルタ１３の出力信号との差が減算器１７で求められ、その出力が波形等化後の複素出力信号の直交成分Ｚｉとして出力される。
【０００５】
この複素フィルタを用いると、従来４個必要だったＦＩＲフィルタを３個にすることができる。一般にＦＩＲフィルタはタップ数に相当する複数個の乗算器といくつかの加算器とによって実現されるため、ＦＩＲフィルタの数を減らすことは回路規模の縮小を図るうえで極めて有効である。
【０００６】
【発明が解決しようとする課題】
ところが、このような複素フィルタはＦＩＲフィルタの数こそ少ないものの、依然として多くの加算器１４および減算器１５，１６，１７を必要としている。高精細テレビジョン受信装置やディジタル携帯電話機などのディジタル通信装置では、装置の小型化のために回路規模の一層の縮小が重要課題の一つとなっており、複素フィルタについてもさらなる小型化が望まれていた。
【０００７】
この発明は上記事情に着目してなされたもので、その目的とするところは、フィルタ本体に加え、加算器あるいは減算器の数も削減して回路規模のより一層の小型化を実現し得る複素フィルタを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためにこの発明の複素フィルタは、複素入力信号の実数部Ｄｒに対し前記フィルタ係数ベクトルＣｒ，Ｃｉの差の反数に相当するフィルタ係数−（Ｃｒ−Ｃｉ）を畳み込み演算して−（Ｃｒ−Ｃｉ）＊Ｄｒを出力する第１のフィルタと、前記複素入力信号の虚数部Ｄｉに対し前記フィルタ係数ベクトルＣｒ，Ｃｉの和の反数に相当するフィルタ係数−（Ｃｒ＋Ｃｉ）を畳み込み演算して−（Ｃｒ＋Ｃｉ）＊Ｄｉを出力する第２のフィルタと、前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄｒ＋Ｄｉ）を出力する入力加算器と、この入力加算器から出力された和（Ｄｒ＋Ｄｉ）に対し前記フィルタ係数ベクトルＣｒを畳み込み演算して（Ｄｒ＋Ｄｉ）＊Ｃｒを出力する第３のフィルタを具備し、
さらに、前記第１、第２及び第３のフィルタを直列に接続された複数段のタップ回路により構成し、これら複数段のタップ回路の各々に、前記複素入力信号の実数部Ｄｒに対し前記フィルタ係数−（Ｃｒ−Ｃｉ）の要素Ｍを乗算する第１の係数器と、前記第１の係数器から出力された信号を前段のタップ回路から出力される第１系列の出力信号と加算する第１の加算器と、前記複素入力信号の虚数部Ｄｉに対し前記フィルタ係数−（Ｃｒ＋Ｃｉ）の要素Ｋを乗算する第２の係数器と、前記第２の係数器から出力された信号を前段のタップ回路から出力される第２系列の出力信号と加算する第２の加算器と、前記入力加算器から出力された和（Ｄｒ＋Ｄｉ）に対し前記フィルタ係数ベクトルＣｒの要素Ｎを乗算する第３の係数器と、前記第１の加算器と直列に接続され当該第１の加算器から出力される信号と前記第３の係数器から出力された信号とを加算する第３の加算器と、前記第２の加算器と直列に接続され当該第２の加算器から出力される信号と前記第３の係数器から出力された信号とを加算する第４の加算器と、前記第３の加算器から出力される信号をクロックタイミングと同期をとりその出力信号を前記第１系列の出力信号として次段のタップ回路へ出力する第１のバッファと、前記第４の加算器から出力される信号をクロックタイミングと同期をとりその出力信号を前記第２系列の出力信号として次段のタップ回路へ出力する第２のバッファを備えるようにしたことを特徴とするものである。
【０００９】
このように構成することで、減算器をすべて無くすことができる。減算器は、加算器の構成に加えてビット反転回路などを多く含むため一般に回路規模が大きくなりがちである。このため、減算器を無くすことにより複素フィルタの回路規模はさらに小型化される。また、減算器を無くしたことで、信号処理速度の向上を図ることも可能となり、さらには処理タイミングの合わせ込みを容易にできる。
しかも、出力加算器をフィルタ内に収容し、これにより集積回路からなる出力加重型の複素フィルタを構成したことにより、加算器間にあって同期を取るためのバッファを削減することができ、これにより回路規模をさらに縮小することができる。
【００１０】
【発明の実施の形態】
（第１の実施形態）
図１は、この発明に係わる複素フィルタを等化器に使用したディジタル復調回路の一実施形態を示す回路ブロック図である。
【００１１】
同図において、図示しない無線受信回路から出力された受信中間周波信号は、実数部（同相成分）ＩＦｒと虚数部（直交位相成分）ＩＦｉとに分離されたのち、それぞれアナログ／ディジタル変換器（Ａ／Ｄ）１ｒ，１ｉに入力されてディジタル信号に変換され、しかるのちミキサ２ｒ，２ｉに入力される。ミキサ２ｒ，２ｉでは、上記受信中間周波信号が、局部発振器４から発生された位相が相互にπ／２異なる局部発振信号とミキシングされて直交復調される。そして、このミキサ２ｒ，２ｉから出力された復調信号の同相成分および直交位相成分は、符号間干渉を軽減するためにロールオフフィルタ３ｒ，３ｉに通されたのち等化器５に入力される。
【００１２】
等化器５では上記ロールオフフィルタ３ｒ，３ｉから出力された復調信号に対し信号波形等化のための複素フィルタリング処理が行われ、このフィルタリング後の受信信号は位相同期回路６に入力される。位相同期回路６では位相同期処理が行われ、この同期確立後の受信ベースバンド信号はデコーダなどのベースバンド回路に入力される。
【００１３】
ところで、等化器５の複素フィルタは次のように構成される。図２はその構成を示す回路ブロック図である。すなわち、この複素フィルタは、第１、第２および第３のＦＩＲフィルタ１２０，１３０，１４０と、加算器１５０と、第１および第２の減算器１６０，１７０とから構成される。
【００１４】
第１のＦＩＲフィルタ１２０には、フィルタ係数Ｃｒ，Ｃｉの差（Ｃｒ−Ｃｉ）が予め設定されており、第１のＦＩＲフィルタ１２０は複素入力信号の実数部Ｄｒに対し上記フィルタ係数（Ｃｒ−Ｃｉ）を畳み込み演算してその結果Ｄｒ＊（Ｃｒ−Ｃｉ）を出力する。なお、＊は畳み込み演算を表す。
【００１５】
第３のＦＩＲフィルタ１４０には、フィルタ係数Ｃｒ，Ｃｉの和（Ｃｒ＋Ｃｉ）が予め設定されており、第１のＦＩＲフィルタ１２０は複素入力信号の実数部Ｄｉに対し上記フィルタ係数（Ｃｒ＋Ｃｉ）を畳み込み演算してその結果Ｄｉ＊（Ｃｒ＋Ｃｉ）を出力する。
【００１６】
加算器１５０は、複素入力信号の実数部Ｄｒと虚数部Ｄｉとを加算してその結果（Ｄｒ＋Ｄｉ）を第２のＦＩＲフィルタ１３０に入力する。第２のＦＩＲフィルタ１３０にはフィルタ係数Ｃｒが予め設定されており、第２のＦＩＲフィルタ１３０は上記加算器１５０から供給された（Ｄｒ＋Ｄｉ）に対しフィルタ係数Ｃｒを畳み込み演算し、その結果（Ｄｒ＋Ｄｉ）＊Ｃｒを出力する。
【００１７】
そして、上記第１のＦＩＲフィルタ１２０から出力された演算結果Ｄｒ＊（Ｃｒ−Ｃｉ）および第２のＦＩＲフィルタ１３０から出力された演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒは第１の減算器１６０に入力される。この第１の減算器１６０は、上記第２のＦＩＲフィルタ１３０の演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒから、上記第１のＦＩＲフィルタ１２０の演算結果Ｄｒ＊（Ｃｒ−Ｃｉ）を引き算し、その結果をフィルタリング後の複素信号の虚数部Ｚｉとして出力する。
【００１８】
また、上記第２のＦＩＲフィルタ１４０から出力された演算結果Ｄｉ＊（Ｃｒ＋Ｃｉ）および第２のＦＩＲフィルタ１３０から出力された演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒは第２の減算器１７０に入力される。この第２の減算器１７０は、上記第２のＦＩＲフィルタ１３０の演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒから、上記第３のＦＩＲフィルタ１４０の演算結果Ｄｉ＊（Ｃｒ＋Ｃｉ）を引き算し、その結果をフィルタリング後の複素信号の実数部Ｚｒとして出力する。
【００１９】
したがってこのような回路によれば、複素入力信号Ｄｒ＋ｊＤｉを入力すると、
Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）
Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ）
なるフィルタリングされた複素出力信号が出力される。
【００２０】
これを理論的に証明する。すなわち、複素入力信号（Ｄｒ＋ｊＤｉ）とフィルタ係数（Ｃｒ＋ｊＣｉ）との畳み込み演算式は、
（Ｄｒ＋ｊＤｉ）＊（Ｃｒ＋ｊＣｉ）
＝Ｄｒ＊Ｃｒ−Ｄｉ＊Ｃｉ＋ｊ（Ｄｉ＊Ｃｒ＋Ｄｒ＊Ｃｉ）
＝Ｄｒ＊Ｃｒ＋Ｄｉ＊Ｃｒ−Ｄｉ＊Ｃｒ−Ｄｉ＊Ｃｉ＋ｊ（Ｄｉ＊Ｃｒ＋Ｄｒ＊Ｃｒ−Ｄｒ＊Ｃｒ＋Ｄｒ＊Ｃｉ）
＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）＋ｊ｛（Ｄｉ＋Ｄｒ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ）｝
のように変形できる。この式の実数部は上記Ｚｒに対応し、また虚数部は上記Ｚｉに対応する。したがって、本実施形態の回路により、複素入力信号（Ｄｒ＋ｊＤｉ）とフィルタ係数（Ｃｒ＋ｊＣｉ）との畳み込み演算結果、つまり
Ｚｒ＋ｊＺｉ＝（Ｄｒ＋ｊＤｉ）＊（Ｃｒ＋ｊＣｉ）
が得られることは明らかである。
【００２１】
このように本実施形態の複素フィルタでは、複素入力信号の実数部Ｄｒを第１のＦＩＲフィルタ１２０でフィルタ係数（Ｃｒ−Ｃｉ）によりフィルタリングするとともに、複素入力信号の虚数部Ｄｉを第３のＦＩＲフィルタ１４０でフィルタ係数（Ｃｒ＋Ｃｉ）によりフィルタリングし、さらに複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和を加算器１５０で求めてその出力を第２のＦＩＲフィルタ１３０でフィルタ係数Ｃｒによりフィルタリングする。そして、この第２のＦＩＲフィルタ１３０のフィルタリング出力から上記第１のＦＩＲフィルタ１２０の出力を第１の減算器１６０で引き算してその出力を複素出力信号の虚数部Ｚｉとして出力するとともに、第２のＦＩＲフィルタ１３０のフィルタリング出力から上記第３のＦＩＲフィルタ１４０の出力を第２の減算器１７０で引き算してその出力を複素出力信号の虚数部Ｚｒとして出力するようにしている。
【００２２】
したがって本実施形態の複素フィルタによれば、図８に示した従来の複素フィルタに比べて減算器を１個削減することができ、その分複素フィルタの回路規模を縮小することができる。減算器は、加算器に比べてビット反転回路などを多く含んでいるため回路規模が比較的大きい。このため、減算器を１個削減できることは、回路全体の構成を簡単小型化する上で大きな効果がある。また、減算器を１個削減したことで、信号処理速度の高速化が可能となり、さらには処理タイミングの合わせ込みを容易にすることも可能となる。
【００２３】
（第２の実施形態）
この発明の第２の実施形態は、ＦＩＲフィルタに設定するフィルタ係数の極性を工夫することで減算器を加算器に置き換え、これにより回路規模のより一層の縮小を図るようにしたものである。
【００２４】
すなわち、図２に示した複素フィルタからは先に述べたように
Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）
Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ）
なる複素出力信号が出力される。この式は
のように変形できる。そして、この変形式に応じて回路を構成すれば、減算器を用いない複素フィルタを構成できる。
【００２５】
図３は本実施形態に係わる複素フィルタの構成を示す回路ブロック図である。なお、同図において前記図２と同一部分には同一符号を付して詳しい説明は省略する。
【００２６】
第１のＦＩＲフィルタ２２０には、フィルタ係数として−（Ｃｒ−Ｃｉ）が設定してある。また第３のＦＩＲフィルタ２４０には、フィルタ係数として−（Ｃｒ＋Ｃｉ）が設定してある。このため、第１のＦＩＲフィルタ２２０からは、複素入力信号の実数部Ｄｒに対し上記フィルタ係数−（Ｃｒ−Ｃｉ）が畳み込み演算された結果Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝が出力される。また第３のＦＩＲフィルタ２４０からは、複素入力信号の虚数部Ｄｉに対し上記フィルタ係数−（Ｃｒ＋Ｃｉ）が畳み込み演算された結果Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝が出力される。
【００２７】
そして、上記第１のＦＩＲフィルタ２２０の出力Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝は、第２のＦＩＲフィルタ１３０の出力（Ｄｒ＋Ｄｉ）＊Ｃｒに加算器２６０で加算され、その結果がフィルタリング後の複素信号の虚数部Ｚｉとして出力される。また、上記第３のＦＩＲフィルタ２４０の出力Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝は、第２のＦＩＲフィルタ１３０の出力（Ｄｒ＋Ｄｉ）＊Ｃｒに加算器２７０で加算され、その結果がフィルタリング後の複素信号の実数部Ｚｒとして出力される。
【００２８】
このような構成であれば、減算器を皆無にすることができ、これにより回路規模をさらに縮小して小型化を図り、しかも信号処理速度のより一層の高速化が可能で処理タイミングの合わせ込みも容易な複素フィルタを提供することができる。
【００２９】
（第３の実施形態）
この発明の第３の実施形態は、前記第２の実施形態の回路中の出力加算器２６０，２７０をＦＩＲフィルタ内に収容し、これにより集積回路からなる出力加重型の複素フィルタを構成したものである。
【００３０】
図４は本実施形態に係わる複素フィルタを示す回路構成図である。この複素フィルタは、加算器５５０と、段構成のタップ回路５１０，５２０，５３０とから構成される。これらのタップ回路５１０，５２０，５３０は、各々が複素フィルタの１タップ分を構成している。なお、これらのタップ回路５１０，５２０，５３０の構成は同一なので、ここではタップ回路５１０の構成についてのみ説明する。
【００３１】
複素入力信号の実数部Ｄｒは、係数器５１１で係数ベクトルの要素Ｍ１を乗算されたのち加算器５１２に入力され、ここで入力信号と加算される。また、複素入力信号の虚数部Ｄｉは、係数器５１８で係数ベクトルの要素Ｋ１を乗算されたのち加算器５１５に入力され、ここで入力信号と加算される。このときタップ回路５１０は１段目なので、上記各入力信号はともに接地信号となっている。
【００３２】
複素入力信号の実数部Ｄｒと虚数部Ｄｉは加算器５５０に入力されて加算される。そして、この加算器５５０から出力された信号は係数器５１９で係数ベクトルＮ１を乗算されたのち、加算器５１３，５１６にそれぞれ入力される。加算器５１３では、上記加算器５１２の加算出力と上記係数器５１９の出力とが加算され、その加算出力はバッファ５１４でタイミングを回路のクロックタイミングに合わされたのち２段目のタップ回路５２０に供給される。加算器５１６では、上記加算器５１５の加算出力と上記係数器５１９の出力とが加算され、その加算出力はバッファ５１７でタイミングを回路のクロックタイミングに合わされたのち２段目のタップ回路５２０に供給される。
【００３３】
以上の動作は、２段目および３段目の各タップ回路５２０，５３０においても同様に行われ、３段目の演算回路５３０から出力された信号がこの複素フィルタの虚数部Ｚｉおよび実数部Ｚｒとなる。
【００３４】
なお、上記各タップ回路５１０，５２０，５３０の係数ベクトルＭ１，Ｍ２，Ｍ３は、図３に示した回路における（−１）＊（Ｃｒ−Ｃｉ）の各要素であり、また係数Ｎ１，Ｎ２，Ｎ３は図３に示した係数ベクトルＣｒの各要素である。また係数Ｋ１，Ｋ２，Ｋ３は、図３に示した係数ベクトル（−１）＊（Ｃｒ＋Ｃｉ）の各要素である。
【００３５】
このような構成であるから、前記図２および図３に示した複素フィルタのように３個のＦＩＲフィルタを用いる場合と比較すると、加算器間にあって同期を取るためのバッファ、例えばバッファ５１４のような回路を削減することができ、これにより回路規模を縮小することができる。
【００３６】
また、複素出力信号Ｚｒ，Ｚｉを１段目のタップ回路５１０に帰還して、接地信号の代わりに加算器５１５，５１２に入力することで、小規模の回路でフィードバック型の複素フィルタに変更することも可能である。
【００３７】
なお、１段目のタップ回路５１０への入力信号は接地信号、つまり固定値であるため、１段目のタップ回路５１０の加算器５１２，５１５は必要がない。そこで、１段目のタップ回路５１０に限り加算器５１２，５１５を削除し、係数器５１１，５１８の出力を加算器５１３，５１６に入力するように構成する。このように構成すると、１段目のタップ回路５１０の回路規模をさらに小型化することができる。
【００３８】
また、図４ではフィルタタップ数が３の場合について説明したが、これに限ることはなく、フィルタ係数が２の場合又は４以上の場合にも同様に本発明を適用できる。
【００３９】
（第４の実施形態）
この発明の第４の実施形態は、前記図３に示した複素フィルタと同じフィルタリング処理をソフトウエアで実現するものである。
【００４０】
図５はこの第４の実施形態における複素フィルタの概略構成図である。この複素フィルタは、例えばＤＳＰ（Digital Signal Processor）からなるフィルタ回路６０と、このフィルタ回路６０におけるフィルタリング処理の制御プログラムを記憶したメモリ６２と、このメモリ６２に記憶された制御プログラムを読み込みこの制御プログラムにしたがって上記フィルタ回路６０を制御する制御装置６１とから構成される。
【００４１】
図６は上記制御プログラムの制御手順および制御内容を示すフローチャートである。制御装置６１は、先ずステップＳ６ａで、時刻ｔにおいて複素入力信号の実数部Ｄｒ(t) の過去ｎ個分の要素Ｄｒ(t) 〜Ｄｒ(t-n+1) から構成されるベクトルＤ１を求める。また同様にステップＳ６ｂで、時刻ｔにおいて複素入力信号の虚数部Ｄｉ(t) の過去ｎ個分の要素Ｄｉ(t) 〜Ｄｉ(t-n+1) から構成されるベクトルＤ２を求める。
【００４２】
次に、ステップＳ６ｃで、時刻ｔにおけるフィルタの係数行列Ｃ１を求める。この係数行列Ｃ１は、対角の要素としてＣｒ(t,n-1) 〜Ｃｒ(t,0) を持つｎ×ｎ対角行列から構成される。また同様にステップＳ６ｄで、時刻ｔにおけるフィルタの係数行列Ｃ２を求める。この係数行列Ｃ２は、対角の要素としてＣｉ(t,n-1) 〜Ｃｉ(t,0) を持つｎ×ｎ対角行列から構成される。
【００４３】
そして制御装置６１は、ステップＳ６ｅにおいて｛−（Ｃ１−Ｃ２）｝＊Ｄ１を計算し、その計算結果をバッファＡ１に代入する。またステップＳ６ｆにおいては、Ｃ１＊（Ｄ１＋Ｄ２）を計算し、その計算結果をバッファＡ２に代入する。さらにステップＳ６ｇにおいて、｛−（Ｃ１＋Ｃ２）｝＊Ｄ２を計算し、その計算結果をバッファＡ３に代入する。なお、上式中の演算子＊は内積を表す。
【００４４】
次にステップＳ６ｈにおいて、上記バッファＡ１に保持された計出値とバッファＡ２に保持された計算値とを加算し、その結果を複素出力信号の虚数部Ｚｉとして出力する。またステップＳ６ｉにおいて、上記バッファＡ２に保持された計出値とバッファＡ３に保持された計算値とを加算し、その結果を複素出力信号の実数部Ｚｒとして出力する。
【００４５】
かくして時刻ｔにおける処理は終了する。そうして時刻ｔにおける処理が終了すると、続いてステップＳ６ｊで時刻ｔをインクリメント（ｔ←ｔ＋１）してステップＳ６ａに戻り、以上述べたステップＳ６ａからステップＳ６ｊまでの一連の処理を繰り返す。なお、Ｄ１，Ｄ２は時刻が進むにしたがってその要素の値が一つずつ変化する。
【００４６】
なお、フィルタ係数Ｃ１，Ｃ２については、図６のフローチャートでは時刻の関数として記述したが、時刻に対し恒等であってもよい。この場合、システムの初期値として予めステップＳ６ｃ，Ｓ６ｄの処理を実行してフィルタ係数Ｃ１，Ｃ２を与えておくことができる。このようにすると、時刻ｔからｔ＋１への処理の繰り返しにおいて、上記フィルタ係数の算出ステップＳ６ｃ，Ｓ６ｄを除外することができ、その分処理ステップ数を減らして処理速度の高速化を図ることができる。
【００４７】
なお、以上述べた第４の実施形態では、図３に示した複素フィルタによるフィルタリング処理をソフトウエアで実現した場合を例にとって説明したが、図２に示した複素フィルタや図４に示した複素フィルタによるフィルタリング処理をソフトウエアで実現するようにしてもよい。
【００４８】
（第５の実施形態）
この発明の第５のの実施形態は、前記第１の実施形態において述べた複素フィルタの技術思想を利用して複素乗算器を構成したものである。
【００４９】
図７は本実施例における複素乗算器の構成を示す回路ブロック図で、第１の複素入力信号Ｄｒ＋ｊＤｉに第２の複素入力信号Ｅｒ＋ｊＥｉを乗算して出力する回路である。
【００５０】
同図において、第２の複素入力信号の実数部Ｅｒおよび虚数部Ｅｉは第１の減算器３９５に入力され、ここでＥｒからＥｉが引き算されてその出力（Ｅｒ−Ｅｉ）が第１の乗算器３４０に入力される。第１の乗算器３４０では、第１の複素入力信号の実数部Ｄｒと上記第１の減算器３９５から出力された第２の複素入力信号の減算値（Ｅｒ−Ｅｉ）とが乗算される。また、第２の複素入力信号Ｅｒ，Ｅｉは第１の加算器３９０で相互に加算されたのち第３の乗算器３６０に入力される。第３の乗算器３６０では、第１の複素入力信号の虚数部Ｄｉと上記第１の加算器３９０から出力された第２の複素入力信号の加算値（Ｅｒ＋Ｅｉ）とが乗算される。
【００５１】
また、上記第１の複素入力信号の実数部Ｄｒおよび虚数部Ｄｉは第２の加算器３２０に入力され、ここで相互に加算されたのち第２の乗算器３５０に入力される。第２の乗算器３５０では、上記第２の加算器３２０から出力された複素入力信号の加算値Ｄｒ＋Ｄｉと、第２にの複素入力信号の実数部Ｅｒとが乗算され、その乗算値（Ｄｒ＋Ｄｉ）・Ｅｒは第２および第３の減算器３７０，３８０にそれぞれ入力される。
【００５２】
第２の減算器３７０では、上記第２の乗算器３５０の乗算出力（Ｄｒ＋Ｄｉ）・Ｅｒから上記第１の乗算器３４０の乗算出力Ｄｒ・（Ｅｒ−Ｅｉ）が引き算され、その出力値（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ）が乗算後の複素出力信号の虚数部Ｚｉとして出力される。また、第３の減算器３８０では、上記第２の乗算器３５０の乗算出力（Ｄｒ＋Ｄｉ）・Ｅｒから上記第２の乗算器３６０の乗算出力Ｄｉ・（Ｅｒ＋Ｅｉ）が引き算され、その出力値（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）が乗算後の複素出力信号の実数部Ｚｒとして出力される。
【００５３】
すなわち、この実施形態の複素乗算器からは、
Ｚｒ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）
Ｚｉ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ）
なる複素乗算信号が出力される。
【００５４】
この複素乗算信号が第１の複素入力信号（Ｄｒ＋ｊＤｉ）と第２の複素入力信号（Ｅｒ＋ｊＥｉ）との乗算値であることは、以下の理由から明らかである。すなわち、第１の複素入力信号（Ｄｒ＋ｊＤｉ）と第２の複素入力信号（Ｅｒ＋ｊＥｉ）との乗算式は、
（Ｄｒ＋ｊＤｉ）・（Ｅｒ＋ｊＥｉ）
＝Ｄｒ・Ｅｒ−Ｄｉ・Ｅｉ＋ｊ（Ｄｉ・Ｅｒ＋Ｄｒ・Ｅｉ）
＝Ｄｒ・Ｅｒ＋Ｄｉ・Ｅｒ−Ｄｉ・Ｅｒ−Ｄｉ・Ｅｉ＋ｊ（Ｄｉ・Ｅｒ＋Ｄｒ・Ｅｒ−Ｄｒ・Ｅｒ＋Ｄｒ・Ｅｉ）
＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）＋ｊ｛（Ｄｉ＋Ｄｒ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ）｝
のように変形できる。この式の実数部は上記Ｚｒに対応し、また虚数部は上記Ｚｉに対応する。
【００５５】
このように本実施形態の複素乗算器は、従来より一般的に使用されている複素乗算器と比べると乗算器を４個から３個に減らすことができ、その分回路規模を小型化することができる。なお、乗算器を減らす代わりに加算器および減算器の数は増えるが、一般に乗算器の回路規模は加算器や減算器に比べて非常に大きい。例えば、同じビット数の処理を行う場合を想定すると、乗算器の回路規模は加減算器に比べてビット数の２乗で大きくなる。したがって、乗算器を１個削減することによる効果は、加減算器が３個増加することによる回路規模の増加分を考慮しても、極めて大きい。
【００５６】
この複素乗算器は、ディジタル無線通信装置の復調器において、例えば直交復調用のミキサ等に使用することができる。したがって、このような複素乗算器を前記各実施形態で述べた複素フィルタとともに復調器に使用することで、復調器の回路規模を従来に比べて大幅に縮小することができる。
【００５７】
【発明の効果】
以上詳述したようにこの発明によれば、複素入力信号に乗算するためのフィルタ係数を工夫したことにより、フィルタ数ばかりでなく加算器あるいは減算器の数も削減して、回路規模のより一層の小型化を実現し得る複素フィルタを提供することができる。
【図面の簡単な説明】
【図１】 この発明に係わる複素フィルタを等化器に使用した復調器の構成例を示す回路ブロック図。
【図２】 この発明に係わる複素フィルタの第１の実施形態を示す回路ブロック図。
【図３】 この発明に係わる複素フィルタの第２の実施形態を示す回路ブロック図。
【図４】 この発明に係わる複素フィルタの第３の実施形態を示す回路ブロック図。
【図５】 この発明に係わる複素フィルタの第４の実施形態を示す回路ブロック図。
【図６】 図５に示した複素フィルタにおけるフィルタリング処理プログラムを示すフローチャート。
【図７】 この発明に係わる複素乗算器の一実施形態を示す回路ブロック図。
【図８】 従来の複素フィルタの構成の一例を示す回路ブロック図。
【符号の説明】
Ｄｒ…複素入力信号の実数部
Ｄｉ…複素入力信号の虚数部
Ｃｒ，Ｃｉ…フィルタ係数
Ｚｒ…複素出力信号の実数部
Ｚｉ…複素出力信号の虚数部
１２０，２２０…第１のＦＩＲフィルタ
１３０…第２のＦＩＲフィルタ
１４０，２４０…第３のＦＩＲフィルタ
１５０，２６０，２７０，３２０，３９０，５５０…加算器
１６０，１７０，３７０，３８０，３９５…減算器
３４０，３５０，３６０…乗算器
５１０，５２０，５３０…タップ回路
５１１，５１８，５１９…係数器
５１４，５１７…バッファ
【発明の属する技術分野】
この発明は、高精細テレビジョン受信装置やディジタル携帯電話機等のディジタル通信装置において、受信したディジタル変調信号を直交復調する復調器に設けられる複素フィルタに関する。
【０００２】
【従来の技術】
一般に高精細テレビジョンシステムは、変調方式として例えば直交振幅変調（ＱＡＭ：Quadrature Amplitude Modulation ）や位相偏移変調（ＰＳＫ：Phase Shift Keying）を使用している。このため、高精細テレビジョン受信装置の復調系では、受信したディジタル変調波信号が同相成分と直交成分とからなる複素信号により表されるようになっており、これに応じて復調器内に設けられる等化器や乗算器には複素フィルタあるいは複素乗算器が使用されている。
【０００３】
図８は特開平８−９２００号に開示された従来の複素フィルタの構成例を示すものである。同図において、複素入力信号の実数部Ｄｒは第１の有限長インパルス応答（ＦＩＲ：Finite Impulse Response ）フィルタ１１に入力され、ここでフィルタ係数（Ｃｒ＋Ｃｉ）が乗算されてＤｒ（Ｃｒ＋Ｃｉ）となって出力される。また上記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和が加算器１４で求められて第２のＦＩＲフィルタ１２に入力され、ここでフィルタ係数Ｃｉが乗算されて（Ｄｒ＋Ｄｉ）Ｃｉとなって出力される。さらに、上記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの差が減算器１５で求められて第３のＦＩＲフィルタ１３に入力され、ここでフィルタ係数Ｃｒが乗算されて（Ｄｒ−Ｄｉ）Ｃｒとなって出力される。
【０００４】
そして、上記第１のＦＩＲフィルタ１１の出力信号と上記第２のＦＩＲフィルタ１２の出力信号との差が減算器１６で求められ、その出力が波形等化後の複素出力信号の同相成分Ｚｒとして出力される。また、上記第１のＦＩＲフィルタ１１の出力信号と上記第３のＦＩＲフィルタ１３の出力信号との差が減算器１７で求められ、その出力が波形等化後の複素出力信号の直交成分Ｚｉとして出力される。
【０００５】
この複素フィルタを用いると、従来４個必要だったＦＩＲフィルタを３個にすることができる。一般にＦＩＲフィルタはタップ数に相当する複数個の乗算器といくつかの加算器とによって実現されるため、ＦＩＲフィルタの数を減らすことは回路規模の縮小を図るうえで極めて有効である。
【０００６】
【発明が解決しようとする課題】
ところが、このような複素フィルタはＦＩＲフィルタの数こそ少ないものの、依然として多くの加算器１４および減算器１５，１６，１７を必要としている。高精細テレビジョン受信装置やディジタル携帯電話機などのディジタル通信装置では、装置の小型化のために回路規模の一層の縮小が重要課題の一つとなっており、複素フィルタについてもさらなる小型化が望まれていた。
【０００７】
この発明は上記事情に着目してなされたもので、その目的とするところは、フィルタ本体に加え、加算器あるいは減算器の数も削減して回路規模のより一層の小型化を実現し得る複素フィルタを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためにこの発明の複素フィルタは、複素入力信号の実数部Ｄｒに対し前記フィルタ係数ベクトルＣｒ，Ｃｉの差の反数に相当するフィルタ係数−（Ｃｒ−Ｃｉ）を畳み込み演算して−（Ｃｒ−Ｃｉ）＊Ｄｒを出力する第１のフィルタと、前記複素入力信号の虚数部Ｄｉに対し前記フィルタ係数ベクトルＣｒ，Ｃｉの和の反数に相当するフィルタ係数−（Ｃｒ＋Ｃｉ）を畳み込み演算して−（Ｃｒ＋Ｃｉ）＊Ｄｉを出力する第２のフィルタと、前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄｒ＋Ｄｉ）を出力する入力加算器と、この入力加算器から出力された和（Ｄｒ＋Ｄｉ）に対し前記フィルタ係数ベクトルＣｒを畳み込み演算して（Ｄｒ＋Ｄｉ）＊Ｃｒを出力する第３のフィルタを具備し、
さらに、前記第１、第２及び第３のフィルタを直列に接続された複数段のタップ回路により構成し、これら複数段のタップ回路の各々に、前記複素入力信号の実数部Ｄｒに対し前記フィルタ係数−（Ｃｒ−Ｃｉ）の要素Ｍを乗算する第１の係数器と、前記第１の係数器から出力された信号を前段のタップ回路から出力される第１系列の出力信号と加算する第１の加算器と、前記複素入力信号の虚数部Ｄｉに対し前記フィルタ係数−（Ｃｒ＋Ｃｉ）の要素Ｋを乗算する第２の係数器と、前記第２の係数器から出力された信号を前段のタップ回路から出力される第２系列の出力信号と加算する第２の加算器と、前記入力加算器から出力された和（Ｄｒ＋Ｄｉ）に対し前記フィルタ係数ベクトルＣｒの要素Ｎを乗算する第３の係数器と、前記第１の加算器と直列に接続され当該第１の加算器から出力される信号と前記第３の係数器から出力された信号とを加算する第３の加算器と、前記第２の加算器と直列に接続され当該第２の加算器から出力される信号と前記第３の係数器から出力された信号とを加算する第４の加算器と、前記第３の加算器から出力される信号をクロックタイミングと同期をとりその出力信号を前記第１系列の出力信号として次段のタップ回路へ出力する第１のバッファと、前記第４の加算器から出力される信号をクロックタイミングと同期をとりその出力信号を前記第２系列の出力信号として次段のタップ回路へ出力する第２のバッファを備えるようにしたことを特徴とするものである。
【０００９】
このように構成することで、減算器をすべて無くすことができる。減算器は、加算器の構成に加えてビット反転回路などを多く含むため一般に回路規模が大きくなりがちである。このため、減算器を無くすことにより複素フィルタの回路規模はさらに小型化される。また、減算器を無くしたことで、信号処理速度の向上を図ることも可能となり、さらには処理タイミングの合わせ込みを容易にできる。
しかも、出力加算器をフィルタ内に収容し、これにより集積回路からなる出力加重型の複素フィルタを構成したことにより、加算器間にあって同期を取るためのバッファを削減することができ、これにより回路規模をさらに縮小することができる。
【００１０】
【発明の実施の形態】
（第１の実施形態）
図１は、この発明に係わる複素フィルタを等化器に使用したディジタル復調回路の一実施形態を示す回路ブロック図である。
【００１１】
同図において、図示しない無線受信回路から出力された受信中間周波信号は、実数部（同相成分）ＩＦｒと虚数部（直交位相成分）ＩＦｉとに分離されたのち、それぞれアナログ／ディジタル変換器（Ａ／Ｄ）１ｒ，１ｉに入力されてディジタル信号に変換され、しかるのちミキサ２ｒ，２ｉに入力される。ミキサ２ｒ，２ｉでは、上記受信中間周波信号が、局部発振器４から発生された位相が相互にπ／２異なる局部発振信号とミキシングされて直交復調される。そして、このミキサ２ｒ，２ｉから出力された復調信号の同相成分および直交位相成分は、符号間干渉を軽減するためにロールオフフィルタ３ｒ，３ｉに通されたのち等化器５に入力される。
【００１２】
等化器５では上記ロールオフフィルタ３ｒ，３ｉから出力された復調信号に対し信号波形等化のための複素フィルタリング処理が行われ、このフィルタリング後の受信信号は位相同期回路６に入力される。位相同期回路６では位相同期処理が行われ、この同期確立後の受信ベースバンド信号はデコーダなどのベースバンド回路に入力される。
【００１３】
ところで、等化器５の複素フィルタは次のように構成される。図２はその構成を示す回路ブロック図である。すなわち、この複素フィルタは、第１、第２および第３のＦＩＲフィルタ１２０，１３０，１４０と、加算器１５０と、第１および第２の減算器１６０，１７０とから構成される。
【００１４】
第１のＦＩＲフィルタ１２０には、フィルタ係数Ｃｒ，Ｃｉの差（Ｃｒ−Ｃｉ）が予め設定されており、第１のＦＩＲフィルタ１２０は複素入力信号の実数部Ｄｒに対し上記フィルタ係数（Ｃｒ−Ｃｉ）を畳み込み演算してその結果Ｄｒ＊（Ｃｒ−Ｃｉ）を出力する。なお、＊は畳み込み演算を表す。
【００１５】
第３のＦＩＲフィルタ１４０には、フィルタ係数Ｃｒ，Ｃｉの和（Ｃｒ＋Ｃｉ）が予め設定されており、第１のＦＩＲフィルタ１２０は複素入力信号の実数部Ｄｉに対し上記フィルタ係数（Ｃｒ＋Ｃｉ）を畳み込み演算してその結果Ｄｉ＊（Ｃｒ＋Ｃｉ）を出力する。
【００１６】
加算器１５０は、複素入力信号の実数部Ｄｒと虚数部Ｄｉとを加算してその結果（Ｄｒ＋Ｄｉ）を第２のＦＩＲフィルタ１３０に入力する。第２のＦＩＲフィルタ１３０にはフィルタ係数Ｃｒが予め設定されており、第２のＦＩＲフィルタ１３０は上記加算器１５０から供給された（Ｄｒ＋Ｄｉ）に対しフィルタ係数Ｃｒを畳み込み演算し、その結果（Ｄｒ＋Ｄｉ）＊Ｃｒを出力する。
【００１７】
そして、上記第１のＦＩＲフィルタ１２０から出力された演算結果Ｄｒ＊（Ｃｒ−Ｃｉ）および第２のＦＩＲフィルタ１３０から出力された演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒは第１の減算器１６０に入力される。この第１の減算器１６０は、上記第２のＦＩＲフィルタ１３０の演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒから、上記第１のＦＩＲフィルタ１２０の演算結果Ｄｒ＊（Ｃｒ−Ｃｉ）を引き算し、その結果をフィルタリング後の複素信号の虚数部Ｚｉとして出力する。
【００１８】
また、上記第２のＦＩＲフィルタ１４０から出力された演算結果Ｄｉ＊（Ｃｒ＋Ｃｉ）および第２のＦＩＲフィルタ１３０から出力された演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒは第２の減算器１７０に入力される。この第２の減算器１７０は、上記第２のＦＩＲフィルタ１３０の演算結果（Ｄｒ＋Ｄｉ）＊Ｃｒから、上記第３のＦＩＲフィルタ１４０の演算結果Ｄｉ＊（Ｃｒ＋Ｃｉ）を引き算し、その結果をフィルタリング後の複素信号の実数部Ｚｒとして出力する。
【００１９】
したがってこのような回路によれば、複素入力信号Ｄｒ＋ｊＤｉを入力すると、
Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）
Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ）
なるフィルタリングされた複素出力信号が出力される。
【００２０】
これを理論的に証明する。すなわち、複素入力信号（Ｄｒ＋ｊＤｉ）とフィルタ係数（Ｃｒ＋ｊＣｉ）との畳み込み演算式は、
（Ｄｒ＋ｊＤｉ）＊（Ｃｒ＋ｊＣｉ）
＝Ｄｒ＊Ｃｒ−Ｄｉ＊Ｃｉ＋ｊ（Ｄｉ＊Ｃｒ＋Ｄｒ＊Ｃｉ）
＝Ｄｒ＊Ｃｒ＋Ｄｉ＊Ｃｒ−Ｄｉ＊Ｃｒ−Ｄｉ＊Ｃｉ＋ｊ（Ｄｉ＊Ｃｒ＋Ｄｒ＊Ｃｒ−Ｄｒ＊Ｃｒ＋Ｄｒ＊Ｃｉ）
＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）＋ｊ｛（Ｄｉ＋Ｄｒ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ）｝
のように変形できる。この式の実数部は上記Ｚｒに対応し、また虚数部は上記Ｚｉに対応する。したがって、本実施形態の回路により、複素入力信号（Ｄｒ＋ｊＤｉ）とフィルタ係数（Ｃｒ＋ｊＣｉ）との畳み込み演算結果、つまり
Ｚｒ＋ｊＺｉ＝（Ｄｒ＋ｊＤｉ）＊（Ｃｒ＋ｊＣｉ）
が得られることは明らかである。
【００２１】
このように本実施形態の複素フィルタでは、複素入力信号の実数部Ｄｒを第１のＦＩＲフィルタ１２０でフィルタ係数（Ｃｒ−Ｃｉ）によりフィルタリングするとともに、複素入力信号の虚数部Ｄｉを第３のＦＩＲフィルタ１４０でフィルタ係数（Ｃｒ＋Ｃｉ）によりフィルタリングし、さらに複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和を加算器１５０で求めてその出力を第２のＦＩＲフィルタ１３０でフィルタ係数Ｃｒによりフィルタリングする。そして、この第２のＦＩＲフィルタ１３０のフィルタリング出力から上記第１のＦＩＲフィルタ１２０の出力を第１の減算器１６０で引き算してその出力を複素出力信号の虚数部Ｚｉとして出力するとともに、第２のＦＩＲフィルタ１３０のフィルタリング出力から上記第３のＦＩＲフィルタ１４０の出力を第２の減算器１７０で引き算してその出力を複素出力信号の虚数部Ｚｒとして出力するようにしている。
【００２２】
したがって本実施形態の複素フィルタによれば、図８に示した従来の複素フィルタに比べて減算器を１個削減することができ、その分複素フィルタの回路規模を縮小することができる。減算器は、加算器に比べてビット反転回路などを多く含んでいるため回路規模が比較的大きい。このため、減算器を１個削減できることは、回路全体の構成を簡単小型化する上で大きな効果がある。また、減算器を１個削減したことで、信号処理速度の高速化が可能となり、さらには処理タイミングの合わせ込みを容易にすることも可能となる。
【００２３】
（第２の実施形態）
この発明の第２の実施形態は、ＦＩＲフィルタに設定するフィルタ係数の極性を工夫することで減算器を加算器に置き換え、これにより回路規模のより一層の縮小を図るようにしたものである。
【００２４】
すなわち、図２に示した複素フィルタからは先に述べたように
Ｚｒ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｉ＊（Ｃｒ＋Ｃｉ）
Ｚｉ＝（Ｄｒ＋Ｄｉ）＊Ｃｒ−Ｄｒ＊（Ｃｒ−Ｃｉ）
なる複素出力信号が出力される。この式は
【００２５】
図３は本実施形態に係わる複素フィルタの構成を示す回路ブロック図である。なお、同図において前記図２と同一部分には同一符号を付して詳しい説明は省略する。
【００２６】
第１のＦＩＲフィルタ２２０には、フィルタ係数として−（Ｃｒ−Ｃｉ）が設定してある。また第３のＦＩＲフィルタ２４０には、フィルタ係数として−（Ｃｒ＋Ｃｉ）が設定してある。このため、第１のＦＩＲフィルタ２２０からは、複素入力信号の実数部Ｄｒに対し上記フィルタ係数−（Ｃｒ−Ｃｉ）が畳み込み演算された結果Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝が出力される。また第３のＦＩＲフィルタ２４０からは、複素入力信号の虚数部Ｄｉに対し上記フィルタ係数−（Ｃｒ＋Ｃｉ）が畳み込み演算された結果Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝が出力される。
【００２７】
そして、上記第１のＦＩＲフィルタ２２０の出力Ｄｒ＊｛−（Ｃｒ−Ｃｉ）｝は、第２のＦＩＲフィルタ１３０の出力（Ｄｒ＋Ｄｉ）＊Ｃｒに加算器２６０で加算され、その結果がフィルタリング後の複素信号の虚数部Ｚｉとして出力される。また、上記第３のＦＩＲフィルタ２４０の出力Ｄｉ＊｛−（Ｃｒ＋Ｃｉ）｝は、第２のＦＩＲフィルタ１３０の出力（Ｄｒ＋Ｄｉ）＊Ｃｒに加算器２７０で加算され、その結果がフィルタリング後の複素信号の実数部Ｚｒとして出力される。
【００２８】
このような構成であれば、減算器を皆無にすることができ、これにより回路規模をさらに縮小して小型化を図り、しかも信号処理速度のより一層の高速化が可能で処理タイミングの合わせ込みも容易な複素フィルタを提供することができる。
【００２９】
（第３の実施形態）
この発明の第３の実施形態は、前記第２の実施形態の回路中の出力加算器２６０，２７０をＦＩＲフィルタ内に収容し、これにより集積回路からなる出力加重型の複素フィルタを構成したものである。
【００３０】
図４は本実施形態に係わる複素フィルタを示す回路構成図である。この複素フィルタは、加算器５５０と、段構成のタップ回路５１０，５２０，５３０とから構成される。これらのタップ回路５１０，５２０，５３０は、各々が複素フィルタの１タップ分を構成している。なお、これらのタップ回路５１０，５２０，５３０の構成は同一なので、ここではタップ回路５１０の構成についてのみ説明する。
【００３１】
複素入力信号の実数部Ｄｒは、係数器５１１で係数ベクトルの要素Ｍ１を乗算されたのち加算器５１２に入力され、ここで入力信号と加算される。また、複素入力信号の虚数部Ｄｉは、係数器５１８で係数ベクトルの要素Ｋ１を乗算されたのち加算器５１５に入力され、ここで入力信号と加算される。このときタップ回路５１０は１段目なので、上記各入力信号はともに接地信号となっている。
【００３２】
複素入力信号の実数部Ｄｒと虚数部Ｄｉは加算器５５０に入力されて加算される。そして、この加算器５５０から出力された信号は係数器５１９で係数ベクトルＮ１を乗算されたのち、加算器５１３，５１６にそれぞれ入力される。加算器５１３では、上記加算器５１２の加算出力と上記係数器５１９の出力とが加算され、その加算出力はバッファ５１４でタイミングを回路のクロックタイミングに合わされたのち２段目のタップ回路５２０に供給される。加算器５１６では、上記加算器５１５の加算出力と上記係数器５１９の出力とが加算され、その加算出力はバッファ５１７でタイミングを回路のクロックタイミングに合わされたのち２段目のタップ回路５２０に供給される。
【００３３】
以上の動作は、２段目および３段目の各タップ回路５２０，５３０においても同様に行われ、３段目の演算回路５３０から出力された信号がこの複素フィルタの虚数部Ｚｉおよび実数部Ｚｒとなる。
【００３４】
なお、上記各タップ回路５１０，５２０，５３０の係数ベクトルＭ１，Ｍ２，Ｍ３は、図３に示した回路における（−１）＊（Ｃｒ−Ｃｉ）の各要素であり、また係数Ｎ１，Ｎ２，Ｎ３は図３に示した係数ベクトルＣｒの各要素である。また係数Ｋ１，Ｋ２，Ｋ３は、図３に示した係数ベクトル（−１）＊（Ｃｒ＋Ｃｉ）の各要素である。
【００３５】
このような構成であるから、前記図２および図３に示した複素フィルタのように３個のＦＩＲフィルタを用いる場合と比較すると、加算器間にあって同期を取るためのバッファ、例えばバッファ５１４のような回路を削減することができ、これにより回路規模を縮小することができる。
【００３６】
また、複素出力信号Ｚｒ，Ｚｉを１段目のタップ回路５１０に帰還して、接地信号の代わりに加算器５１５，５１２に入力することで、小規模の回路でフィードバック型の複素フィルタに変更することも可能である。
【００３７】
なお、１段目のタップ回路５１０への入力信号は接地信号、つまり固定値であるため、１段目のタップ回路５１０の加算器５１２，５１５は必要がない。そこで、１段目のタップ回路５１０に限り加算器５１２，５１５を削除し、係数器５１１，５１８の出力を加算器５１３，５１６に入力するように構成する。このように構成すると、１段目のタップ回路５１０の回路規模をさらに小型化することができる。
【００３８】
また、図４ではフィルタタップ数が３の場合について説明したが、これに限ることはなく、フィルタ係数が２の場合又は４以上の場合にも同様に本発明を適用できる。
【００３９】
（第４の実施形態）
この発明の第４の実施形態は、前記図３に示した複素フィルタと同じフィルタリング処理をソフトウエアで実現するものである。
【００４０】
図５はこの第４の実施形態における複素フィルタの概略構成図である。この複素フィルタは、例えばＤＳＰ（Digital Signal Processor）からなるフィルタ回路６０と、このフィルタ回路６０におけるフィルタリング処理の制御プログラムを記憶したメモリ６２と、このメモリ６２に記憶された制御プログラムを読み込みこの制御プログラムにしたがって上記フィルタ回路６０を制御する制御装置６１とから構成される。
【００４１】
図６は上記制御プログラムの制御手順および制御内容を示すフローチャートである。制御装置６１は、先ずステップＳ６ａで、時刻ｔにおいて複素入力信号の実数部Ｄｒ(t) の過去ｎ個分の要素Ｄｒ(t) 〜Ｄｒ(t-n+1) から構成されるベクトルＤ１を求める。また同様にステップＳ６ｂで、時刻ｔにおいて複素入力信号の虚数部Ｄｉ(t) の過去ｎ個分の要素Ｄｉ(t) 〜Ｄｉ(t-n+1) から構成されるベクトルＤ２を求める。
【００４２】
次に、ステップＳ６ｃで、時刻ｔにおけるフィルタの係数行列Ｃ１を求める。この係数行列Ｃ１は、対角の要素としてＣｒ(t,n-1) 〜Ｃｒ(t,0) を持つｎ×ｎ対角行列から構成される。また同様にステップＳ６ｄで、時刻ｔにおけるフィルタの係数行列Ｃ２を求める。この係数行列Ｃ２は、対角の要素としてＣｉ(t,n-1) 〜Ｃｉ(t,0) を持つｎ×ｎ対角行列から構成される。
【００４３】
そして制御装置６１は、ステップＳ６ｅにおいて｛−（Ｃ１−Ｃ２）｝＊Ｄ１を計算し、その計算結果をバッファＡ１に代入する。またステップＳ６ｆにおいては、Ｃ１＊（Ｄ１＋Ｄ２）を計算し、その計算結果をバッファＡ２に代入する。さらにステップＳ６ｇにおいて、｛−（Ｃ１＋Ｃ２）｝＊Ｄ２を計算し、その計算結果をバッファＡ３に代入する。なお、上式中の演算子＊は内積を表す。
【００４４】
次にステップＳ６ｈにおいて、上記バッファＡ１に保持された計出値とバッファＡ２に保持された計算値とを加算し、その結果を複素出力信号の虚数部Ｚｉとして出力する。またステップＳ６ｉにおいて、上記バッファＡ２に保持された計出値とバッファＡ３に保持された計算値とを加算し、その結果を複素出力信号の実数部Ｚｒとして出力する。
【００４５】
かくして時刻ｔにおける処理は終了する。そうして時刻ｔにおける処理が終了すると、続いてステップＳ６ｊで時刻ｔをインクリメント（ｔ←ｔ＋１）してステップＳ６ａに戻り、以上述べたステップＳ６ａからステップＳ６ｊまでの一連の処理を繰り返す。なお、Ｄ１，Ｄ２は時刻が進むにしたがってその要素の値が一つずつ変化する。
【００４６】
なお、フィルタ係数Ｃ１，Ｃ２については、図６のフローチャートでは時刻の関数として記述したが、時刻に対し恒等であってもよい。この場合、システムの初期値として予めステップＳ６ｃ，Ｓ６ｄの処理を実行してフィルタ係数Ｃ１，Ｃ２を与えておくことができる。このようにすると、時刻ｔからｔ＋１への処理の繰り返しにおいて、上記フィルタ係数の算出ステップＳ６ｃ，Ｓ６ｄを除外することができ、その分処理ステップ数を減らして処理速度の高速化を図ることができる。
【００４７】
なお、以上述べた第４の実施形態では、図３に示した複素フィルタによるフィルタリング処理をソフトウエアで実現した場合を例にとって説明したが、図２に示した複素フィルタや図４に示した複素フィルタによるフィルタリング処理をソフトウエアで実現するようにしてもよい。
【００４８】
（第５の実施形態）
この発明の第５のの実施形態は、前記第１の実施形態において述べた複素フィルタの技術思想を利用して複素乗算器を構成したものである。
【００４９】
図７は本実施例における複素乗算器の構成を示す回路ブロック図で、第１の複素入力信号Ｄｒ＋ｊＤｉに第２の複素入力信号Ｅｒ＋ｊＥｉを乗算して出力する回路である。
【００５０】
同図において、第２の複素入力信号の実数部Ｅｒおよび虚数部Ｅｉは第１の減算器３９５に入力され、ここでＥｒからＥｉが引き算されてその出力（Ｅｒ−Ｅｉ）が第１の乗算器３４０に入力される。第１の乗算器３４０では、第１の複素入力信号の実数部Ｄｒと上記第１の減算器３９５から出力された第２の複素入力信号の減算値（Ｅｒ−Ｅｉ）とが乗算される。また、第２の複素入力信号Ｅｒ，Ｅｉは第１の加算器３９０で相互に加算されたのち第３の乗算器３６０に入力される。第３の乗算器３６０では、第１の複素入力信号の虚数部Ｄｉと上記第１の加算器３９０から出力された第２の複素入力信号の加算値（Ｅｒ＋Ｅｉ）とが乗算される。
【００５１】
また、上記第１の複素入力信号の実数部Ｄｒおよび虚数部Ｄｉは第２の加算器３２０に入力され、ここで相互に加算されたのち第２の乗算器３５０に入力される。第２の乗算器３５０では、上記第２の加算器３２０から出力された複素入力信号の加算値Ｄｒ＋Ｄｉと、第２にの複素入力信号の実数部Ｅｒとが乗算され、その乗算値（Ｄｒ＋Ｄｉ）・Ｅｒは第２および第３の減算器３７０，３８０にそれぞれ入力される。
【００５２】
第２の減算器３７０では、上記第２の乗算器３５０の乗算出力（Ｄｒ＋Ｄｉ）・Ｅｒから上記第１の乗算器３４０の乗算出力Ｄｒ・（Ｅｒ−Ｅｉ）が引き算され、その出力値（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ）が乗算後の複素出力信号の虚数部Ｚｉとして出力される。また、第３の減算器３８０では、上記第２の乗算器３５０の乗算出力（Ｄｒ＋Ｄｉ）・Ｅｒから上記第２の乗算器３６０の乗算出力Ｄｉ・（Ｅｒ＋Ｅｉ）が引き算され、その出力値（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）が乗算後の複素出力信号の実数部Ｚｒとして出力される。
【００５３】
すなわち、この実施形態の複素乗算器からは、
Ｚｒ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）
Ｚｉ＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ）
なる複素乗算信号が出力される。
【００５４】
この複素乗算信号が第１の複素入力信号（Ｄｒ＋ｊＤｉ）と第２の複素入力信号（Ｅｒ＋ｊＥｉ）との乗算値であることは、以下の理由から明らかである。すなわち、第１の複素入力信号（Ｄｒ＋ｊＤｉ）と第２の複素入力信号（Ｅｒ＋ｊＥｉ）との乗算式は、
（Ｄｒ＋ｊＤｉ）・（Ｅｒ＋ｊＥｉ）
＝Ｄｒ・Ｅｒ−Ｄｉ・Ｅｉ＋ｊ（Ｄｉ・Ｅｒ＋Ｄｒ・Ｅｉ）
＝Ｄｒ・Ｅｒ＋Ｄｉ・Ｅｒ−Ｄｉ・Ｅｒ−Ｄｉ・Ｅｉ＋ｊ（Ｄｉ・Ｅｒ＋Ｄｒ・Ｅｒ−Ｄｒ・Ｅｒ＋Ｄｒ・Ｅｉ）
＝（Ｄｒ＋Ｄｉ）・Ｅｒ−Ｄｉ・（Ｅｒ＋Ｅｉ）＋ｊ｛（Ｄｉ＋Ｄｒ）・Ｅｒ−Ｄｒ・（Ｅｒ−Ｅｉ）｝
のように変形できる。この式の実数部は上記Ｚｒに対応し、また虚数部は上記Ｚｉに対応する。
【００５５】
このように本実施形態の複素乗算器は、従来より一般的に使用されている複素乗算器と比べると乗算器を４個から３個に減らすことができ、その分回路規模を小型化することができる。なお、乗算器を減らす代わりに加算器および減算器の数は増えるが、一般に乗算器の回路規模は加算器や減算器に比べて非常に大きい。例えば、同じビット数の処理を行う場合を想定すると、乗算器の回路規模は加減算器に比べてビット数の２乗で大きくなる。したがって、乗算器を１個削減することによる効果は、加減算器が３個増加することによる回路規模の増加分を考慮しても、極めて大きい。
【００５６】
この複素乗算器は、ディジタル無線通信装置の復調器において、例えば直交復調用のミキサ等に使用することができる。したがって、このような複素乗算器を前記各実施形態で述べた複素フィルタとともに復調器に使用することで、復調器の回路規模を従来に比べて大幅に縮小することができる。
【００５７】
【発明の効果】
以上詳述したようにこの発明によれば、複素入力信号に乗算するためのフィルタ係数を工夫したことにより、フィルタ数ばかりでなく加算器あるいは減算器の数も削減して、回路規模のより一層の小型化を実現し得る複素フィルタを提供することができる。
【図面の簡単な説明】
【図１】 この発明に係わる複素フィルタを等化器に使用した復調器の構成例を示す回路ブロック図。
【図２】 この発明に係わる複素フィルタの第１の実施形態を示す回路ブロック図。
【図３】 この発明に係わる複素フィルタの第２の実施形態を示す回路ブロック図。
【図４】 この発明に係わる複素フィルタの第３の実施形態を示す回路ブロック図。
【図５】 この発明に係わる複素フィルタの第４の実施形態を示す回路ブロック図。
【図６】 図５に示した複素フィルタにおけるフィルタリング処理プログラムを示すフローチャート。
【図７】 この発明に係わる複素乗算器の一実施形態を示す回路ブロック図。
【図８】 従来の複素フィルタの構成の一例を示す回路ブロック図。
【符号の説明】
Ｄｒ…複素入力信号の実数部
Ｄｉ…複素入力信号の虚数部
Ｃｒ，Ｃｉ…フィルタ係数
Ｚｒ…複素出力信号の実数部
Ｚｉ…複素出力信号の虚数部
１２０，２２０…第１のＦＩＲフィルタ
１３０…第２のＦＩＲフィルタ
１４０，２４０…第３のＦＩＲフィルタ
１５０，２６０，２７０，３２０，３９０，５５０…加算器
１６０，１７０，３７０，３８０，３９５…減算器
３４０，３５０，３６０…乗算器
５１０，５２０，５３０…タップ回路
５１１，５１８，５１９…係数器
５１４，５１７…バッファ
Claims (1)
- 実数部および虚数部がそれぞれＤｒ，Ｄｉで表される複素入力信号に対し、フィルタ係数ベクトルＣｒ，Ｃｉを基にフィルタリング処理を行う複素フィルタにおいて、
前記複素入力信号の実数部Ｄｒに対し、前記フィルタ係数ベクトルＣｒ，Ｃｉの差の反数に相当するフィルタ係数−（Ｃｒ−Ｃｉ）を畳み込み演算して−（Ｃｒ−Ｃｉ）＊Ｄｒを出力する第１のフィルタと、
前記複素入力信号の虚数部Ｄｉに対し、前記フィルタ係数ベクトルＣｒ，Ｃｉの和の反数に相当するフィルタ係数−（Ｃｒ＋Ｃｉ）を畳み込み演算して−（Ｃｒ＋Ｃｉ）＊Ｄｉを出力する第２のフィルタと、
前記複素入力信号の実数部Ｄｒと虚数部Ｄｉとの和（Ｄｒ＋Ｄｉ）を出力する入力加算器と、
この入力加算器から出力された和（Ｄｒ＋Ｄｉ）に対し、前記フィルタ係数ベクトルＣｒを畳み込み演算して（Ｄｒ＋Ｄｉ）＊Ｃｒを出力する第３のフィルタと
を具備し、
前記第１、第２及び第３のフィルタは、直列に接続された複数段のタップ回路を備え、
前記複数段のタップ回路の各々は、
前記複素入力信号の実数部Ｄｒに対し、前記フィルタ係数−（Ｃｒ−Ｃｉ）の要素Ｍを乗算する第１の係数器と、
前記第１の係数器から出力された信号を、前段のタップ回路から出力される第１系列の出力信号と加算する第１の加算器と、
前記複素入力信号の虚数部Ｄｉに対し、前記フィルタ係数−（Ｃｒ＋Ｃｉ）の要素Ｋを乗算する第２の係数器と、
前記第２の係数器から出力された信号を、前段のタップ回路から出力される第２系列の出力信号と加算する第２の加算器と、
前記入力加算器から出力された和（Ｄｒ＋Ｄｉ）に対し、前記フィルタ係数ベクトルＣｒの要素Ｎを乗算する第３の係数器と、
前記第１の加算器と直列に接続され、当該第１の加算器から出力される信号と前記第３の係数器から出力された信号とを加算する第３の加算器と、
前記第２の加算器と直列に接続され、当該第２の加算器から出力される信号と前記第３の係数器から出力された信号とを加算する第４の加算器と、
前記第３の加算器から出力される信号をクロックタイミングと同期をとり、その出力信号を前記第１系列の出力信号として次段のタップ回路へ出力する第１のバッファと、
前記第４の加算器から出力される信号をクロックタイミングと同期をとり、その出力信号を前記第２系列の出力信号として次段のタップ回路へ出力する第２のバッファと
を備えることを特徴とする複素フィルタ。
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-
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