JPS6336571B2 - - Google Patents
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- JPS6336571B2 JPS6336571B2 JP5318280A JP5318280A JPS6336571B2 JP S6336571 B2 JPS6336571 B2 JP S6336571B2 JP 5318280 A JP5318280 A JP 5318280A JP 5318280 A JP5318280 A JP 5318280A JP S6336571 B2 JPS6336571 B2 JP S6336571B2
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- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
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- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Engineering & Computer Science (AREA)
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
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Description
【発明の詳細な説明】
本発明はデイジタルフイルタを用いて構成した
バンドパスフイルタに関する。
バンドパスフイルタに関する。
従来より、デイジタルフイルタを用いて、ロー
パスフイルタ（Low―pass filter）、ハイパスフ
イルタ（High―pass filter）あるいはバンドパ
スフイルタ（Band―pass filter）等のフイルタ
を構成することが考えられている。
パスフイルタ（Low―pass filter）、ハイパスフ
イルタ（High―pass filter）あるいはバンドパ
スフイルタ（Band―pass filter）等のフイルタ
を構成することが考えられている。
このうち、バンドパスフイルタの伝達関数Ｈ
（ｚ）は、ローパスフイルタあるいはハイパスフ
イルタの伝達関数に比し複雑であり、その回路構
成も複雑で、大規模なものとならざるを得ない。
そこで、バンドパスフイルタを構成する場合、ロ
ーパスフイルタLPFとハイパスフイルタHPFを
第１図に示す如くカスケード接続することが行わ
れる。これはアナログフイルタに於ても同様に行
われているが、一般に回路規模が２倍となる欠点
がある。
（ｚ）は、ローパスフイルタあるいはハイパスフ
イルタの伝達関数に比し複雑であり、その回路構
成も複雑で、大規模なものとならざるを得ない。
そこで、バンドパスフイルタを構成する場合、ロ
ーパスフイルタLPFとハイパスフイルタHPFを
第１図に示す如くカスケード接続することが行わ
れる。これはアナログフイルタに於ても同様に行
われているが、一般に回路規模が２倍となる欠点
がある。
本発明は上記事情に鑑みてなされてもので、１
個のデイジタルフイルタを時分割的にローパスフ
イルタとハイパスフイルタの動作をさせることに
て構成したバンドパスフイルタを提供することを
目的とする。
個のデイジタルフイルタを時分割的にローパスフ
イルタとハイパスフイルタの動作をさせることに
て構成したバンドパスフイルタを提供することを
目的とする。
以下、本発明の一実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
先ず、本実施例の回路構成を説明する前に、ロ
ーパスフイルタとハイパスフイルタをデイジタル
フイルタ装置により構成することを説明する。
ーパスフイルタとハイパスフイルタをデイジタル
フイルタ装置により構成することを説明する。
即ち、ローパスフイルタあるいはハイパスフイ
ルタを設計する方法の１つとして、アナログフイ
ルタの伝達関数Ｈ（ｓ）を求め、これにある種の
変換をほどこし、デイジタルフイルタの伝達関数
Ｈ（ｚ）を求める方法がある。ここで、アナログ
フイルタでは、基準ローパスフイルタを作り、次
に所定の周波数変換を行ない、ローパスフイル
タ、ハイパスフイルタ、バンドパスフイルタ等が
構成される。即ち、基準ローパスフイルタの伝達
関数をH1（ｓ）とした時、例えばローパスフイル
タ、ハイパスフイルタの伝達関数HL（ｓ），HH
（ｓ）は、次式(1)，(2)により求められる。
ルタを設計する方法の１つとして、アナログフイ
ルタの伝達関数Ｈ（ｓ）を求め、これにある種の
変換をほどこし、デイジタルフイルタの伝達関数
Ｈ（ｚ）を求める方法がある。ここで、アナログ
フイルタでは、基準ローパスフイルタを作り、次
に所定の周波数変換を行ない、ローパスフイル
タ、ハイパスフイルタ、バンドパスフイルタ等が
構成される。即ち、基準ローパスフイルタの伝達
関数をH1（ｓ）とした時、例えばローパスフイル
タ、ハイパスフイルタの伝達関数HL（ｓ），HH
（ｓ）は、次式(1)，(2)により求められる。
HL（ｓ）＝H1（ｓ）｜ｓ＝jω／ωc ……式(1)
HH（ｓ）＝H1（ｓ）｜ｓ＝ωc／jω ……式(2)
ただし、カツトオフ周波数をcとし、ωc＝
2πcである。
2πcである。
ここで、２次のアナログフイルタのバタワース
型フイルタに着目してみると、その基準ローパス
フイルタのアナログ伝達関数H1（ｓ）は、 H1（ｓ）＝１／（S2＋√２Ｓ＋１） ……式(3) となる。
型フイルタに着目してみると、その基準ローパス
フイルタのアナログ伝達関数H1（ｓ）は、 H1（ｓ）＝１／（S2＋√２Ｓ＋１） ……式(3) となる。
従つて、カツトオフ周波数cのローパスフイル
タの伝達関数は、式(1)に基づき、 HL（ｓ）＝ωc2／（S2＋√２Sωc＋ωc2） ……式(4) となり、また、カツトオフ周波数cのハイパスフ
イルタは、式(2)に基づき、 HH（ｓ）＝S2／（S2＋√２Sωc＋ωc2） ……式(5) となる。
タの伝達関数は、式(1)に基づき、 HL（ｓ）＝ωc2／（S2＋√２Sωc＋ωc2） ……式(4) となり、また、カツトオフ周波数cのハイパスフ
イルタは、式(2)に基づき、 HH（ｓ）＝S2／（S2＋√２Sωc＋ωc2） ……式(5) となる。
このようにして得られた伝達関数Ｈ（ｓ）から
デイジタルフイルタの伝達関数Ｈ（ｚ）を構成す
るのに、いま双一次Ｚ変換 Ｓ＝２／TS（１−Z-1／１＋Z-1） ……式(6) を行う。なお、TSはサンプリング時間である。
従つて、ローパスフイルタの伝達関数HL（ｚ）を
求めると、式(4)、式(6)より、 HL（ｚ）＝KL（１＋Z-1）2／１＋b1Z-1＋b2Z-2……式
(7) となり、ハイパスフイルタの伝達関数HH（ｚ）は
式(5)、式(6)より HH（ｚ）＝KH（１−Z-1）2／１＋b1Z-1＋b2Z-2……式
(8) となる。
デイジタルフイルタの伝達関数Ｈ（ｚ）を構成す
るのに、いま双一次Ｚ変換 Ｓ＝２／TS（１−Z-1／１＋Z-1） ……式(6) を行う。なお、TSはサンプリング時間である。
従つて、ローパスフイルタの伝達関数HL（ｚ）を
求めると、式(4)、式(6)より、 HL（ｚ）＝KL（１＋Z-1）2／１＋b1Z-1＋b2Z-2……式
(7) となり、ハイパスフイルタの伝達関数HH（ｚ）は
式(5)、式(6)より HH（ｚ）＝KH（１−Z-1）2／１＋b1Z-1＋b2Z-2……式
(8) となる。
ただし、各係数は、変換時の周波数のひずみを
考慮した場合、 ωC＝２／TStanωD・TS／２ ……式(9) とし、 Ａ＝tanωD・TS／２ ……式(10) Ｂ＝１＋√２Ａ＋A2 ……式(11) とした場合、 b1＝２（A2−１）／Ｂ ……式(12) b2＝（１−√２Ａ＋A2）／Ｂ ……式（13） KL＝A2／Ｂ ……式（14） KH＝１／Ｂ ……式（15） となる。
考慮した場合、 ωC＝２／TStanωD・TS／２ ……式(9) とし、 Ａ＝tanωD・TS／２ ……式(10) Ｂ＝１＋√２Ａ＋A2 ……式(11) とした場合、 b1＝２（A2−１）／Ｂ ……式(12) b2＝（１−√２Ａ＋A2）／Ｂ ……式（13） KL＝A2／Ｂ ……式（14） KH＝１／Ｂ ……式（15） となる。
そして、上述した、式（14）、式（15）におけ
る係数データKL，KHは、式(12)、式（13）のb1，
b2を用いて、以下の如く変換し得る。
る係数データKL，KHは、式(12)、式（13）のb1，
b2を用いて、以下の如く変換し得る。
KL＝（１＋b1＋b2）／４ ……式（16）
KH＝（１−b1＋b2）／４ ……式（17）
第２図は、カツトオフ周波数c1，c2（第４図
参照）を可変とした場合の回路構成を示すもの
で、上記式(7)，(8)及び上記式（16），（17）に基づ
き構成される。図中１はスイツチSW1を介して与
えられるデータを加算する加算器、この加算器１
出力が供給される加算器２、上記加算器１出力が
単位時間TSの２倍の遅延時間をもつ遅延素子３
を介して与えられる乗算器４，５を有する。この
乗算器４にはROM６に与えられるカツトオフ周
波数データc1，c2に従つて選択されるデータb1
が更に供給され、入力信号がb1倍されて加算器１
に与えられる。なお、この入力信号は加算器１に
対して、減算を指示するようになつている。ま
た、上記乗算器５は切替信号Ｌ／Ｈに応じて入力
信号をローパスフイルタの場合２倍、ハイパスフ
イルタの場合−２倍する機能をもち、その出力は
加算器２に与えられる。更に、上記遅延素子３出
力は単位時間TSの２倍の遅延時間をもつ遅延素
子７を介し、更に乗算器８を介して加算器１に与
えられると共に、直接遅延素子７の出力が加算器
２へ与えられる。上記乗算器８には上記ROM６
に与えられるカツトオフ周波数c1，c2によつて
選択されるデータb2が更に供給され、入力信号が
b2倍されて加算器１に与えられる。なお、この入
力信号は加算器１に対して減算を指示するように
なつている。そして、上記加算器１出力、乗算器
５出力及び遅延素子７出力が供給され、それ等を
加算する加算器２の出力は、乗算器９に与えら
れ、Ｋ倍されてスイツチSW2に供給される。
参照）を可変とした場合の回路構成を示すもの
で、上記式(7)，(8)及び上記式（16），（17）に基づ
き構成される。図中１はスイツチSW1を介して与
えられるデータを加算する加算器、この加算器１
出力が供給される加算器２、上記加算器１出力が
単位時間TSの２倍の遅延時間をもつ遅延素子３
を介して与えられる乗算器４，５を有する。この
乗算器４にはROM６に与えられるカツトオフ周
波数データc1，c2に従つて選択されるデータb1
が更に供給され、入力信号がb1倍されて加算器１
に与えられる。なお、この入力信号は加算器１に
対して、減算を指示するようになつている。ま
た、上記乗算器５は切替信号Ｌ／Ｈに応じて入力
信号をローパスフイルタの場合２倍、ハイパスフ
イルタの場合−２倍する機能をもち、その出力は
加算器２に与えられる。更に、上記遅延素子３出
力は単位時間TSの２倍の遅延時間をもつ遅延素
子７を介し、更に乗算器８を介して加算器１に与
えられると共に、直接遅延素子７の出力が加算器
２へ与えられる。上記乗算器８には上記ROM６
に与えられるカツトオフ周波数c1，c2によつて
選択されるデータb2が更に供給され、入力信号が
b2倍されて加算器１に与えられる。なお、この入
力信号は加算器１に対して減算を指示するように
なつている。そして、上記加算器１出力、乗算器
５出力及び遅延素子７出力が供給され、それ等を
加算する加算器２の出力は、乗算器９に与えら
れ、Ｋ倍されてスイツチSW2に供給される。
即ち、図中１０は第３図に示す如き演算回路で
あり、ROM６より供給される係数データb1，b2
が、加算器１１に印加される。更に、この加算器
１１には数値「１」も印加される。そして、この
加算器１１には更に切替信号Ｌ／Ｈが供給され、
ローパスフイルタを構成する場合は加算器１１で
は「１＋b1＋b2」の演算が行われ、ハイパスフイ
ルタを構成する場合は、加算器１１では「１−b1
＋b2」の演算が行われるよう切替制御される。
あり、ROM６より供給される係数データb1，b2
が、加算器１１に印加される。更に、この加算器
１１には数値「１」も印加される。そして、この
加算器１１には更に切替信号Ｌ／Ｈが供給され、
ローパスフイルタを構成する場合は加算器１１で
は「１＋b1＋b2」の演算が行われ、ハイパスフイ
ルタを構成する場合は、加算器１１では「１−b1
＋b2」の演算が行われるよう切替制御される。
そして、この加算器１１の出力は、乗算器１２
に印加され、「４」で除算される。具体的には、
小数点位置を２ビツト左シフトすることにより除
算は行われる。このようにして式（16），（17）の
演算がなされ、その出力は係数データＫ（即ち
KL，KH）として乗算器９に供給される。
に印加され、「４」で除算される。具体的には、
小数点位置を２ビツト左シフトすることにより除
算は行われる。このようにして式（16），（17）の
演算がなされ、その出力は係数データＫ（即ち
KL，KH）として乗算器９に供給される。
第２図に於て、スイツチSW2の出力は、切替信
号Ｌ／Ｈにより外部へバンドパスフイルタ出力と
して供給されるか、再び、このデイジタルフイル
タ装置の入力として帰還されるか制御される。図
中１３はラツチで後述するタイミングでスイツチ
SW2から供給されるデータをラツチし、上記スイ
ツチSK1へそのデータを転送する。そして、スイ
ツチSW1は、切替信号Ｌ／Ｈにより上記ラツチ１
３を介して与えられるデータをデイジタルフイル
タ装置に供給するか、新たな入力データをこのデ
イジタルフイルタ装置に供給するか切替制御す
る。
号Ｌ／Ｈにより外部へバンドパスフイルタ出力と
して供給されるか、再び、このデイジタルフイル
タ装置の入力として帰還されるか制御される。図
中１３はラツチで後述するタイミングでスイツチ
SW2から供給されるデータをラツチし、上記スイ
ツチSK1へそのデータを転送する。そして、スイ
ツチSW1は、切替信号Ｌ／Ｈにより上記ラツチ１
３を介して与えられるデータをデイジタルフイル
タ装置に供給するか、新たな入力データをこのデ
イジタルフイルタ装置に供給するか切替制御す
る。
次に、本実施例の動作を説明する。本実施例の
概略的動作につき、先ず説明すると、入力データ
に対し、デイジタルフイルタ装置は、最初ハイパ
スフイルタ（カツトオフ周波数c2；可変）とし
て動作する。そして、その結果データに対し、デ
イジタルフイルタ装置はローパスフイルタ（カツ
トオフ周波数c1；可変）として動作する。その
結果、入力信号は、第４図に示される如き振幅特
性をもつバンドパスフイルタを介して出力される
ことになる。
概略的動作につき、先ず説明すると、入力データ
に対し、デイジタルフイルタ装置は、最初ハイパ
スフイルタ（カツトオフ周波数c2；可変）とし
て動作する。そして、その結果データに対し、デ
イジタルフイルタ装置はローパスフイルタ（カツ
トオフ周波数c1；可変）として動作する。その
結果、入力信号は、第４図に示される如き振幅特
性をもつバンドパスフイルタを介して出力される
ことになる。
即ち、外部からの入力データはスイツチSW1に
より、第５図１に示されるタイミングでサンプリ
ングして入力される。従つて、入力データは第５
図２の如く変更される。その際、切替信号Ｌ／Ｈ
は第５図３の如く切替えられる。従つて、いま、
ROM６では、所望のカツトオフ周波数c2に応じ
た係数データb1，b2が読出されると共に、演算回
路１０では、式（17）の如き演算が実行され係数
データKHが算出される。従つて、第５図４に示
す如くデイジタルフイルタ装置では式(8)に示す如
きハイパスフイルタを介したデータが算出され
る。そして、その結果データは、第５図５に示す
タイミングで遅延素子３，７にラツチされると共
に、乗算器９出力はスイツチSW2を介して第５図
６に示すタイミングでラツチ１３に読込まれる。
尚、上記遅延素子３，７に読込まれたデータは次
のハイパスフイルタの演算を行う時間まで、遅延
させられる。従つて、切替信号Ｌ／Ｈが“０”に
切替えられて遅延素子３，７から出力するデータ
は前回ローパスフイルタの演算を実行した際の結
果データである。そして、その際ROM６から
は、所望のカツトオフ周波数c1に応じた係数デ
ータb1，b2が読出されると共に、演算回路１０で
は、式（16）の如き演算が実行されて係数データ
KLが算出される。従つて、デイジタルフイルタ
装置では、スイツチSW1を介して与えられるラツ
チ１３出力及び、遅延素子３，７の出力に対し、
式(7)に示す如きローパスフイルタを介したデータ
が算出される。そして、その結果データは、スイ
ツチSW2を介して外部へ出力される。
より、第５図１に示されるタイミングでサンプリ
ングして入力される。従つて、入力データは第５
図２の如く変更される。その際、切替信号Ｌ／Ｈ
は第５図３の如く切替えられる。従つて、いま、
ROM６では、所望のカツトオフ周波数c2に応じ
た係数データb1，b2が読出されると共に、演算回
路１０では、式（17）の如き演算が実行され係数
データKHが算出される。従つて、第５図４に示
す如くデイジタルフイルタ装置では式(8)に示す如
きハイパスフイルタを介したデータが算出され
る。そして、その結果データは、第５図５に示す
タイミングで遅延素子３，７にラツチされると共
に、乗算器９出力はスイツチSW2を介して第５図
６に示すタイミングでラツチ１３に読込まれる。
尚、上記遅延素子３，７に読込まれたデータは次
のハイパスフイルタの演算を行う時間まで、遅延
させられる。従つて、切替信号Ｌ／Ｈが“０”に
切替えられて遅延素子３，７から出力するデータ
は前回ローパスフイルタの演算を実行した際の結
果データである。そして、その際ROM６から
は、所望のカツトオフ周波数c1に応じた係数デ
ータb1，b2が読出されると共に、演算回路１０で
は、式（16）の如き演算が実行されて係数データ
KLが算出される。従つて、デイジタルフイルタ
装置では、スイツチSW1を介して与えられるラツ
チ１３出力及び、遅延素子３，７の出力に対し、
式(7)に示す如きローパスフイルタを介したデータ
が算出される。そして、その結果データは、スイ
ツチSW2を介して外部へ出力される。
尚、上記実施例では第４図に示すカツトオフ周
波数c1，c2を可変として場合について説明した
が、ここで式(12)及び式（13）から明らかなように
係数b1及びb2は、ローパスフイルタとハイパスフ
イルタのいずれであつてもカツトオフ周波数が同
じ場合、同一の値となる。従つて、通過帯域が例
えば8KHz〜10KHzのものと10KHz〜12KHzのバン
ドパスフイルタの場合には、カツトオフ周波数が
8KHz，10KHz，12KHzにおける３組のそれぞれの
係数b1，b2をROM６に記憶させておくだけでよ
いことになる。
波数c1，c2を可変として場合について説明した
が、ここで式(12)及び式（13）から明らかなように
係数b1及びb2は、ローパスフイルタとハイパスフ
イルタのいずれであつてもカツトオフ周波数が同
じ場合、同一の値となる。従つて、通過帯域が例
えば8KHz〜10KHzのものと10KHz〜12KHzのバン
ドパスフイルタの場合には、カツトオフ周波数が
8KHz，10KHz，12KHzにおける３組のそれぞれの
係数b1，b2をROM６に記憶させておくだけでよ
いことになる。
尚、上記実施例では、ローパスフイルタ、ハイ
パスフイルタをバタワース特性をもたせた場合に
つき説明したが、一般に、デイジタルフイルタの
伝達関数Ｈ（ｚ）を次式とした場合、 Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2
……式（18） ローパスフイルタの振幅特性は、周波数が低くな
るに従い｜Ｈ（ｚ）｜が0dB（即ち利得が１）に近
づく。即ち、Z-1平面では、単位円上をZ-1＝１に
近づくに従い｜Ｈ（ｚ）｜＝１となる。
パスフイルタをバタワース特性をもたせた場合に
つき説明したが、一般に、デイジタルフイルタの
伝達関数Ｈ（ｚ）を次式とした場合、 Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2
……式（18） ローパスフイルタの振幅特性は、周波数が低くな
るに従い｜Ｈ（ｚ）｜が0dB（即ち利得が１）に近
づく。即ち、Z-1平面では、単位円上をZ-1＝１に
近づくに従い｜Ｈ（ｚ）｜＝１となる。
従つて式（18）より
Ｋは利得をあらわし、通常正の値であるから、
Ｋ＝｜１＋b1＋b2／１＋a1＋a2｜……式（19）
となる。
一方、ハイパスフイルタの振幅特性は、周波数
が高くなるに従い、｜Ｈ（ｚ）｜は0dB（利得が１）
に近づく。即ち、Z-1平面では、単位円上をZ-1＝
−１に近づくに従い、｜Ｈ（ｚ）｜が１となる。
が高くなるに従い、｜Ｈ（ｚ）｜は0dB（利得が１）
に近づく。即ち、Z-1平面では、単位円上をZ-1＝
−１に近づくに従い、｜Ｈ（ｚ）｜が１となる。
従つて、式（18）より
Ｋは利得をあらわし、通常正の値であるから、
Ｋ＝｜１−b1＋b2／１−a1＋a2｜……式（20）
となる。
従つて、ローパスフイルタ、ハイパスフイルタ
共に係数Ｋは他の係数a1，a2，b1，b2を用いて表
現出来ることにより、上記実施例同様に係数Ｋを
ROM６からのデータに基づき算出するようにし
て、ROM６の記憶容量の縮減をはかることが可
能となる。このように、本発明はバタワース型の
フイルタに限らず一般のデイジタルフイルタ装置
に適用出来る。
共に係数Ｋは他の係数a1，a2，b1，b2を用いて表
現出来ることにより、上記実施例同様に係数Ｋを
ROM６からのデータに基づき算出するようにし
て、ROM６の記憶容量の縮減をはかることが可
能となる。このように、本発明はバタワース型の
フイルタに限らず一般のデイジタルフイルタ装置
に適用出来る。
また、上記実施例ではデイジタルフイルタ装置
を先ずハイパスフイルタとして動作させ、その後
ローパスフイルタとして動作させたが、その逆で
も良いことは勿論である。
を先ずハイパスフイルタとして動作させ、その後
ローパスフイルタとして動作させたが、その逆で
も良いことは勿論である。
更に、上記実施例に於ては２次のフイルタに付
き述べたが、必要に応じて高次のフイルタを構成
することも可能であり、その場合も本発明を同様
に適用できる。
き述べたが、必要に応じて高次のフイルタを構成
することも可能であり、その場合も本発明を同様
に適用できる。
その他本発明の要旨を逸脱しない範囲で種々変
形応用可能であることは勿論である。
形応用可能であることは勿論である。
この明は以上詳細に説明した如く、一個のデイ
ジタルフイルタを時分割的にローパスフイルタと
ハイパスフイルタとの動作をさせることによりバ
ンドパスフイルタを構成したから、回路構成が簡
単で、単にローパスフイルタとハイパスフイルタ
をカスケード接続したものに比し、約半分の回路
規模となる等、集積化する上で、非常に有効とな
るものである。
ジタルフイルタを時分割的にローパスフイルタと
ハイパスフイルタとの動作をさせることによりバ
ンドパスフイルタを構成したから、回路構成が簡
単で、単にローパスフイルタとハイパスフイルタ
をカスケード接続したものに比し、約半分の回路
規模となる等、集積化する上で、非常に有効とな
るものである。
第１図は従来のバンドパスフイルタを示す図、
第２図は本発明の一実施例の回路構成を示す図、
第３図は第２図の要部詳細図、第４図は上記実施
例の振幅特性を示す図、第５図は上記実施例の動
作を説明する為のタイムチヤートである。 １，２…加算器、３，７…遅延素子、４，５，
８，９…乗算器、６…ROM、１０…演算回路、
１３…ラツチ、SW1，SW2…スイツチ。
第２図は本発明の一実施例の回路構成を示す図、
第３図は第２図の要部詳細図、第４図は上記実施
例の振幅特性を示す図、第５図は上記実施例の動
作を説明する為のタイムチヤートである。 １，２…加算器、３，７…遅延素子、４，５，
８，９…乗算器、６…ROM、１０…演算回路、
１３…ラツチ、SW1，SW2…スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 時分割的にローパスフイルタとハイパスフイ
ルタの動作をするデイジタルフイルタと、このデ
イジタルフイルタの出力側にあり、上記デイジタ
ルフイルタの出力を入力側に帰還するか否かを制
御する第１のスイツチ手段と、上記デイジタルフ
イルタの入力側にあり、上記第１のスイツチ手段
を介して与えられる上記デイジタルフイルタの出
力と新たに上記デイジタルフイルタに与えられる
入力とを切替供給する第２のスイツチ手段とを具
備して成るバンドパスフイルタ。 ２ 上記デイジタルフイルタにより構成されるロ
ーパスフイルタ及びハイパスフイルタはカツトオ
フ周波数が各々可変であることを特徴とする特許
請求の範囲第１項記載のバンドパスフイルタ。 ３ 上記デイジタルフイルタにより構成されるロ
ーパスフイルタ及びハイパスフイルタの伝達関数
の係数の少なくとも１個を上記伝達関数の他の係
数を用いて算出する演算論理手段と、この演算論
理手段に対し、上記ローパスフイルタとハイパス
フイルタの切替に応じて、上記係数の算出方法を
切替制御する切替制御手段とを更に具備したこと
を特徴とする特許請求の範囲第１項あるいは第２
項記載のバンドパスフイルタ。 ４ 上記デイジタルフイルタにより構成されるロ
ーパスフイルタ及びハイパスフイルタは２次のバ
タワース型フイルタであることを特徴とする特許
請求の範囲第３項記載のバンドパスフイルタ。 ５ 上記ローパスフイルタの伝達関数は、 HL（ｚ）＝KL（１＋Z-1）2／１＋b1Z-1＋b2Z-2 と表現される２次のバタワース型ローパスフイル
タの伝達関数であつて、 上記ハイパスフイルタの伝達関数は、 HH（ｚ）＝KH（１−Z-1）2／１＋b1Z-1＋b2Z-2 と表現される２次のバタワース型ハイパスフイル
タの伝達関数であつて、 上記演算論理手段は、上記切替制御手段により
ローパスフイルタが指定されるときは、係数b1，
b2から係数KLを KL＝（１＋b1＋b2）／４ なる演算を実行することにより算出し、 上記演算論理手段は、上記切替制御手段により
ハイパスフイルタが指定されるときは、係数b1，
b2からKHを KH＝（１−b1＋b2）／４ なる演算を実行することにより算出することを特
徴とする特許請求の範囲第３項記載のバンドパス
フイルタ。 ６ 上記デイジタルフイルタの伝達関数は Ｈ（ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z
-2 と表現される２次のフイルタの伝達関数であつ
て、 上記演算論理手段は、上記切替制御手段により
ローパスフイルタが指定されるときは、係数a1，
a2，b1，b2から係数Ｋを Ｋ＝｜１＋b1＋b2／１＋a1＋a2｜ なる演算を実行することにより算出し、 上記演算論理手段は、上記切替制御手段により
ハイパスフイルタが指定されるときは、係数a1，
a2，b1，b2から係数Ｋを Ｋ＝｜１−b1＋b2／１−a1＋a2｜ なる演算を実行することにより算出することを特
徴とする特許請求の範囲第３項記載のバンドパス
フイルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318280A JPS56149823A (en) | 1980-04-22 | 1980-04-22 | Band pass filter |
| GB8112002A GB2075299B (en) | 1980-04-22 | 1981-04-15 | Digital filter device |
| US06/256,187 US4422156A (en) | 1980-04-22 | 1981-04-21 | Digital filter device |
| DE3116042A DE3116042C2 (de) | 1980-04-22 | 1981-04-22 | Digitalfilter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318280A JPS56149823A (en) | 1980-04-22 | 1980-04-22 | Band pass filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149823A JPS56149823A (en) | 1981-11-19 |
| JPS6336571B2 true JPS6336571B2 (ja) | 1988-07-20 |
Family
ID=12935722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318280A Granted JPS56149823A (en) | 1980-04-22 | 1980-04-22 | Band pass filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149823A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944097A (ja) * | 1982-09-07 | 1984-03-12 | ヤマハ株式会社 | 楽音発生装置 |
| JPS62210716A (ja) * | 1986-03-12 | 1987-09-16 | Nec Corp | 時分割デイジタルフイルタ |
| JPS63257319A (ja) * | 1987-04-14 | 1988-10-25 | Sharp Corp | 時分割多重型デジタルフイルタ |
-
1980
- 1980-04-22 JP JP5318280A patent/JPS56149823A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149823A (en) | 1981-11-19 |
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