JPH05143324A - 消費電力を低減した乗算実行装置及びその方法 - Google Patents
消費電力を低減した乗算実行装置及びその方法Info
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- JPH05143324A JPH05143324A JP4128182A JP12818292A JPH05143324A JP H05143324 A JPH05143324 A JP H05143324A JP 4128182 A JP4128182 A JP 4128182A JP 12818292 A JP12818292 A JP 12818292A JP H05143324 A JPH05143324 A JP H05143324A
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Abstract
(57)【要約】
【目的】 乗算実行を低消費電力で行うこと。
【構成】 低消費電力の乗算実行装置３０は演算論理ユ
ニット４４及び乗算命令と等価な命令を実行するデコー
ドブロック４１を含む。高頻度の乗算命令は変数と既知
の定数との間で発生する。既知の定数が＋１もしくは−
１のときには、デコードブロック４１は既知定数の符号
ビットに応じて演算論理ユニット４４をイネーブルして
０に変数を加算しもしくは０からの変数の減算を行う。
変数と＋１もしくは−１の既知定数との間の乗算および
累算命令に応答してデコードブロック４１は演算論理ユ
ニット４１をイネーブルし既知定数の符号ビットに応じ
て前回の累算結果に変数を加算もしくは減算する。いず
れの場合も、高速乗算器４５はディセーブルされ、消費
電力が節約される。
ニット４４及び乗算命令と等価な命令を実行するデコー
ドブロック４１を含む。高頻度の乗算命令は変数と既知
の定数との間で発生する。既知の定数が＋１もしくは−
１のときには、デコードブロック４１は既知定数の符号
ビットに応じて演算論理ユニット４４をイネーブルして
０に変数を加算しもしくは０からの変数の減算を行う。
変数と＋１もしくは−１の既知定数との間の乗算および
累算命令に応答してデコードブロック４１は演算論理ユ
ニット４１をイネーブルし既知定数の符号ビットに応じ
て前回の累算結果に変数を加算もしくは減算する。いず
れの場合も、高速乗算器４５はディセーブルされ、消費
電力が節約される。
Description
【０００１】
【産業上の利用分野】本発明は一般的にはデータプロセ
ッサに関し、特に消費電力を低減した乗算を実行する方
法及び装置に関する。
ッサに関し、特に消費電力を低減した乗算を実行する方
法及び装置に関する。
【０００２】
【従来の技術】長い間、ある集積回路マイクロプロセッ
サは一般にユーザによって提供された外部命令を実行す
るマイクロコードとして知られる内部プログラムを含ん
でいた。マイクロコードは内部メモリアレイに格納され
ている。マイクロプロセッサはマイクロコードメモリア
レイにアクセスするプログラムカウンタを含むロジック
によってマイクロコードを実行する。プログラムカウン
タロジックは外部命令を受けてマイクロコードエントリ
をアクセスしもしくはマイクロコードルーチンへジャン
プして外部命令を実行する。プログラムカウンタロジッ
クは、マイクロ命令もしくは単なる命令として知られる
マイクロコードに格納されたウェイト、条件付ジャン
プ、及び命令のシーケンスの機構を含んでいる。マイク
ロプロセッサはデータを集合的に実行ユニットとして知
られる内部レジスタに格納し、また、データパスを用い
て内部転送する。また、マイクロプロセッサは、加算、
乗算、シフト等の演算命令を実行するハードウェアを有
する。
サは一般にユーザによって提供された外部命令を実行す
るマイクロコードとして知られる内部プログラムを含ん
でいた。マイクロコードは内部メモリアレイに格納され
ている。マイクロプロセッサはマイクロコードメモリア
レイにアクセスするプログラムカウンタを含むロジック
によってマイクロコードを実行する。プログラムカウン
タロジックは外部命令を受けてマイクロコードエントリ
をアクセスしもしくはマイクロコードルーチンへジャン
プして外部命令を実行する。プログラムカウンタロジッ
クは、マイクロ命令もしくは単なる命令として知られる
マイクロコードに格納されたウェイト、条件付ジャン
プ、及び命令のシーケンスの機構を含んでいる。マイク
ロプロセッサはデータを集合的に実行ユニットとして知
られる内部レジスタに格納し、また、データパスを用い
て内部転送する。また、マイクロプロセッサは、加算、
乗算、シフト等の演算命令を実行するハードウェアを有
する。
【０００３】プログラムカウンタロジックがマイクロコ
ード内のエントリをアクセスすると、マイクロコードは
マイクロ命令として知られるデータエレメントを提供
し、このデータエレメントはイネーブルすべきハードウ
ェアを指定するフィールド、ムーブすべきデータ等を含
む。フィールドはエンコードされており、デコーダは、
フィールドを、ハードウェアを動作のためにイネーブル
及びディセーブルする制御信号に変換する。ユーザが外
部算術命令を提供すると、マイクロコードはデータを内
部データパスを介して算術的ハードウェアにムーブ（移
動）させ、また、算術的ハードウェアの適切な部分を活
性化（ａｃｔｉｖａｔｅ）して外部命令を実行する。
ード内のエントリをアクセスすると、マイクロコードは
マイクロ命令として知られるデータエレメントを提供
し、このデータエレメントはイネーブルすべきハードウ
ェアを指定するフィールド、ムーブすべきデータ等を含
む。フィールドはエンコードされており、デコーダは、
フィールドを、ハードウェアを動作のためにイネーブル
及びディセーブルする制御信号に変換する。ユーザが外
部算術命令を提供すると、マイクロコードはデータを内
部データパスを介して算術的ハードウェアにムーブ（移
動）させ、また、算術的ハードウェアの適切な部分を活
性化（ａｃｔｉｖａｔｅ）して外部命令を実行する。
【０００４】
【発明が解決しようとする課題】たとえば、マイクロコ
ードが乗算命令を提供すると、マイクロ命令のフィール
ドはオペランドを内部データパスを介してムーブさせ、
ハードウェア乗算器の入力として提供されるようにす
る。通常のハードウェア乗算器たとえばブース乗算器、
アレイ乗算器等は高速動作を提供するものとして知ら
れ、マイクロプロセッサ設計においてよく用いられてい
る。マイクロプロセッサは代表的には上述の命令を実行
するのに多大の時間を消費するので、マイクロプロセッ
サ設計において高速乗算器を含むことは重要である。し
かしながら、高速乗算器は多大の電力を消費し、従っ
て、バッテリバックアップシステムのような低電力環境
で動作する必要があるマイクロプロセッサの動作に制限
を課すことになる。また、電気通信システムにおけるデ
ィジタル信号処理のようないくつかの環境は多数の乗算
命令を必要とする計算集約的なアルゴリズムに依存す
る。
ードが乗算命令を提供すると、マイクロ命令のフィール
ドはオペランドを内部データパスを介してムーブさせ、
ハードウェア乗算器の入力として提供されるようにす
る。通常のハードウェア乗算器たとえばブース乗算器、
アレイ乗算器等は高速動作を提供するものとして知ら
れ、マイクロプロセッサ設計においてよく用いられてい
る。マイクロプロセッサは代表的には上述の命令を実行
するのに多大の時間を消費するので、マイクロプロセッ
サ設計において高速乗算器を含むことは重要である。し
かしながら、高速乗算器は多大の電力を消費し、従っ
て、バッテリバックアップシステムのような低電力環境
で動作する必要があるマイクロプロセッサの動作に制限
を課すことになる。また、電気通信システムにおけるデ
ィジタル信号処理のようないくつかの環境は多数の乗算
命令を必要とする計算集約的なアルゴリズムに依存す
る。
【０００５】
【課題を解決するための手段】従って、本発明の一形式
によれば、イネーブルされたときに、各第１、第２の制
御信号の第１、第２の所定状態に応答して第１、第２の
入力を加算もしくは該第１の入力から前記第２の入力を
減算する演算論理ユニットと、第２のオペランドが＋１
もしくは−１に等しい乗算命令に応答して、乗算の第１
のオペランドを前記演算論理ユニットの前記第１の入力
として提供し、２進数０を前記演算論理ユニットの前記
第２の入力として提供する手段と、前記第２のオペラン
ドの符号ビットに応答して前記第１もしくは第２の所定
論理状態にある前記第１、第２の制御信号を提供し、前
記第２のオペランドが＋１もしくは−１に等しい乗算命
令に応答して前記演算論理ユニットをイネーブルにする
デコード手段とを具備する消費電力を低減した乗算実行
装置が提供される。
によれば、イネーブルされたときに、各第１、第２の制
御信号の第１、第２の所定状態に応答して第１、第２の
入力を加算もしくは該第１の入力から前記第２の入力を
減算する演算論理ユニットと、第２のオペランドが＋１
もしくは−１に等しい乗算命令に応答して、乗算の第１
のオペランドを前記演算論理ユニットの前記第１の入力
として提供し、２進数０を前記演算論理ユニットの前記
第２の入力として提供する手段と、前記第２のオペラン
ドの符号ビットに応答して前記第１もしくは第２の所定
論理状態にある前記第１、第２の制御信号を提供し、前
記第２のオペランドが＋１もしくは−１に等しい乗算命
令に応答して前記演算論理ユニットをイネーブルにする
デコード手段とを具備する消費電力を低減した乗算実行
装置が提供される。
【０００６】また、本発明の他の形式によれば、第１、
第２のオペランドの間の乗算を実行するための消費電力
を低減した乗算実行方法であって、前記第２のオペラン
ドが＋１もしくは−１である乗算命令を検出するステッ
プと、前記第１のオペランドを第１の入力として演算論
理ユニットに提供するステップと、０を第２の入力とし
て前記演算論理ユニットに提供するステップと、前記第
２のオペランドの符号ビットの正もしくは負の値に応答
してそれぞれ前記演算論理ユニットを加算もしくは減算
に対してイネーブルするステップと、前記演算論理ユニ
ットを活性化するステップと、前記演算論理ユニットの
出力を前記乗算の結果として提供するステップとを具備
する方法が提供される。
第２のオペランドの間の乗算を実行するための消費電力
を低減した乗算実行方法であって、前記第２のオペラン
ドが＋１もしくは−１である乗算命令を検出するステッ
プと、前記第１のオペランドを第１の入力として演算論
理ユニットに提供するステップと、０を第２の入力とし
て前記演算論理ユニットに提供するステップと、前記第
２のオペランドの符号ビットの正もしくは負の値に応答
してそれぞれ前記演算論理ユニットを加算もしくは減算
に対してイネーブルするステップと、前記演算論理ユニ
ットを活性化するステップと、前記演算論理ユニットの
出力を前記乗算の結果として提供するステップとを具備
する方法が提供される。
【０００７】さらに、本発明の他の形式によれば、第
１、第２のオペランドを乗算および累算する消費電力を
低減した乗算および累算実行方法であって、前記第１の
オペランドが＋１もしくは−１である乗算および累算命
令を検出するステップと、前の演算結果を第１の入力と
して演算論理ユニットに提供するステップと、前記第２
のオペランドを第２の入力として前記演算論理ユニット
に提供するステップと、前記第１のオペランドの符号ビ
ットの正もしくは負の値に応答してそれぞれ前記演算論
理ユニットを加算もしくは減算に対してイネーブルする
ステップと、前記演算論理ユニットを活性化するステッ
プと、前記演算論理ユニット（４４）の出力を前記乗算
および累算命令の結果として提供するステップと、を具
備する方法が提供される。
１、第２のオペランドを乗算および累算する消費電力を
低減した乗算および累算実行方法であって、前記第１の
オペランドが＋１もしくは−１である乗算および累算命
令を検出するステップと、前の演算結果を第１の入力と
して演算論理ユニットに提供するステップと、前記第２
のオペランドを第２の入力として前記演算論理ユニット
に提供するステップと、前記第１のオペランドの符号ビ
ットの正もしくは負の値に応答してそれぞれ前記演算論
理ユニットを加算もしくは減算に対してイネーブルする
ステップと、前記演算論理ユニットを活性化するステッ
プと、前記演算論理ユニット（４４）の出力を前記乗算
および累算命令の結果として提供するステップと、を具
備する方法が提供される。
【０００８】
【実施例】図１は従来の乗算命令を実行する演算ユニッ
ト２０のブロック図である。演算ユニット２０は、マル
チプレクサ２１、演算論理ユニット（ＡＬＵ）２２、乗
算器２３、マルチプレクサ２４、及びアキュムレータ２
５を含む。マルチプレクサ２１は２つの入力を有し、第
１の入力はアキュムレータ２５の出力に接続され、第２
の入力は「第１のオペランド」と名付けられたデータエ
レメントを受信する。マルチプレクサ２１は出力を有
し、この出力はＡＬＵ２２の第１の入力つまり「Ａ入
力」として受信される。ＡＬＵ２２は第２の入力つまり
「Ｂ入力」で「第２のオペランド」と名付けられたデー
タエレメントを受信し、また、出力を有する。乗算器２
３は第１のオペランドを受信するＡ入力、第２のオペラ
ンドを受信するＢ入力、及びアキュムレータ２５の出力
に接続された第３の入力つまり「Ｚ入力」、及び出力を
有する。マルチプレクサ２４は、ＡＬＵ２２および乗算
器２３の出力にそれぞれ接続された第１、第２の入力、
および「演算結果」と名付けられアキュムレータ２５の
入力として提供される出力を有する。
ト２０のブロック図である。演算ユニット２０は、マル
チプレクサ２１、演算論理ユニット（ＡＬＵ）２２、乗
算器２３、マルチプレクサ２４、及びアキュムレータ２
５を含む。マルチプレクサ２１は２つの入力を有し、第
１の入力はアキュムレータ２５の出力に接続され、第２
の入力は「第１のオペランド」と名付けられたデータエ
レメントを受信する。マルチプレクサ２１は出力を有
し、この出力はＡＬＵ２２の第１の入力つまり「Ａ入
力」として受信される。ＡＬＵ２２は第２の入力つまり
「Ｂ入力」で「第２のオペランド」と名付けられたデー
タエレメントを受信し、また、出力を有する。乗算器２
３は第１のオペランドを受信するＡ入力、第２のオペラ
ンドを受信するＢ入力、及びアキュムレータ２５の出力
に接続された第３の入力つまり「Ｚ入力」、及び出力を
有する。マルチプレクサ２４は、ＡＬＵ２２および乗算
器２３の出力にそれぞれ接続された第１、第２の入力、
および「演算結果」と名付けられアキュムレータ２５の
入力として提供される出力を有する。
【０００９】種々のエレメントの制御信号は図１に示さ
れていないが、演算ユニット２０の動作説明から明らか
になる。マルチプレクサ２１はＡＬＵ２２のＡ入力を第
１のオペランドもしくは前回動作の演算結果を示すアキ
ュムレータ２５の出力にするために設けられている。Ａ
ＬＵ２２は通常の演算論理ユニットであって、Ａ，Ｂ入
力間での加算、減算、否定、絶対値、左右シフト、排他
的論理オア等の論理演算を含む種々の演算を実行する。
乗算器２３はブース乗算器もしくはアレイ乗算器のよう
な通常の高速乗算器であって、Ａ，Ｂ入力間で乗算を実
行する。また、乗算器２３は前回演算の積を示すＺ入力
を含み、イネーブルされれば、このＺ入力にＡ，Ｂ入力
の積が加算できる。マルチプレクサ２４は、ＡＬＵ２２
の出力もしくは乗算器２３の出力を選択し、演算結果を
提供する。アキュムレータ２５はレジスタであって、そ
の出力に後続の演算において電位として用いられる演算
結果を提供する。
れていないが、演算ユニット２０の動作説明から明らか
になる。マルチプレクサ２１はＡＬＵ２２のＡ入力を第
１のオペランドもしくは前回動作の演算結果を示すアキ
ュムレータ２５の出力にするために設けられている。Ａ
ＬＵ２２は通常の演算論理ユニットであって、Ａ，Ｂ入
力間での加算、減算、否定、絶対値、左右シフト、排他
的論理オア等の論理演算を含む種々の演算を実行する。
乗算器２３はブース乗算器もしくはアレイ乗算器のよう
な通常の高速乗算器であって、Ａ，Ｂ入力間で乗算を実
行する。また、乗算器２３は前回演算の積を示すＺ入力
を含み、イネーブルされれば、このＺ入力にＡ，Ｂ入力
の積が加算できる。マルチプレクサ２４は、ＡＬＵ２２
の出力もしくは乗算器２３の出力を選択し、演算結果を
提供する。アキュムレータ２５はレジスタであって、そ
の出力に後続の演算において電位として用いられる演算
結果を提供する。
【００１０】演算ユニット２０は、集積回路マイクロプ
ロセッサのようなデータプロセッサの一部分として種々
の演算動作を実行するのに適する。演算命令を示すマイ
クロ命令に応答して、デコーダ（図１に図示せず）はマ
イクロ命令の１フィールドをデコードして制御信号を演
算ユニット２０の種々のエレメントに提供する。マイク
ロ命令が第１、第２のオペランドとして提供された２つ
のデータエレメント間での加算を示すとき、デコーダは
マルチプレクサ２１の第２の入力を選択してＡＬＵ２２
のＡ入力として提供し、ＡＬＵ２２に加算を実行するこ
とを示す制御信号を提供し、また、マルチプレクサ２４
の第１の入力を選択して演算結果として提供する。
ロセッサのようなデータプロセッサの一部分として種々
の演算動作を実行するのに適する。演算命令を示すマイ
クロ命令に応答して、デコーダ（図１に図示せず）はマ
イクロ命令の１フィールドをデコードして制御信号を演
算ユニット２０の種々のエレメントに提供する。マイク
ロ命令が第１、第２のオペランドとして提供された２つ
のデータエレメント間での加算を示すとき、デコーダは
マルチプレクサ２１の第２の入力を選択してＡＬＵ２２
のＡ入力として提供し、ＡＬＵ２２に加算を実行するこ
とを示す制御信号を提供し、また、マルチプレクサ２４
の第１の入力を選択して演算結果として提供する。
【００１１】マイクロ命令が乗算のときには、異なるエ
レメントがイネーブルされる。制御信号が乗算器２３に
提供され、Ａ，Ｂ入力間の乗算が発生することを指示
し、また、乗算器２３がイネーブルされる。また、制御
信号はマルチプレクサ２４の第２の入力が演算結果とし
て提供されるべきことを指示する。マイクロ命令が累算
をさもなう乗算命令を指示しているときには、制御信号
が乗算器２４に提供され、Ａ，Ｂ入力間の乗算が行なわ
れ、その演算結果がＺ入力に加算されるべきことを指示
する。また、制御信号はマルチプレクサ２４の第２の入
力が演算結果として提供されるべきことを指示する。典
型的なアルゴリズムにおいては、乗算および累算命令は
繰返し実行され、したがって、１サイクルの演算結果は
アキュムレータ２５に格納され、後続のサイクルにおい
て発生する乗算のＺ入力となる。
レメントがイネーブルされる。制御信号が乗算器２３に
提供され、Ａ，Ｂ入力間の乗算が発生することを指示
し、また、乗算器２３がイネーブルされる。また、制御
信号はマルチプレクサ２４の第２の入力が演算結果とし
て提供されるべきことを指示する。マイクロ命令が累算
をさもなう乗算命令を指示しているときには、制御信号
が乗算器２４に提供され、Ａ，Ｂ入力間の乗算が行なわ
れ、その演算結果がＺ入力に加算されるべきことを指示
する。また、制御信号はマルチプレクサ２４の第２の入
力が演算結果として提供されるべきことを指示する。典
型的なアルゴリズムにおいては、乗算および累算命令は
繰返し実行され、したがって、１サイクルの演算結果は
アキュムレータ２５に格納され、後続のサイクルにおい
て発生する乗算のＺ入力となる。
【００１２】演算ユニット２０は乗算命令、乗算および
累算命令を含む種々の演算動作を実行する。乗算命令も
しくは乗算および累算命令が実行されるときには、高速
乗算器２３が用いられる。演算ユニット２０のアーキテ
クチャは、高速乗算動作が好ましい応用もしくは消費電
力が重要でない応用に適している。しかしながら、高速
乗算が好ましいが、低消費電力も重要である応用、特
に、計算集約型の応用である場合には、演算ユニット２
０は問題となる。
累算命令を含む種々の演算動作を実行する。乗算命令も
しくは乗算および累算命令が実行されるときには、高速
乗算器２３が用いられる。演算ユニット２０のアーキテ
クチャは、高速乗算動作が好ましい応用もしくは消費電
力が重要でない応用に適している。しかしながら、高速
乗算が好ましいが、低消費電力も重要である応用、特
に、計算集約型の応用である場合には、演算ユニット２
０は問題となる。
【００１３】図２は本発明の好ましい一実施例に係わる
消費電力を低減した乗算を実行する演算ユニット４０を
含むデータプロセッサ３０を示すブロック図である。デ
ータプロセッサ３０は、一般的に、プログラムカウンタ
ロジックブロック３１、マイクロコードメモリ３２、命
令レジスタ３３、定数リードオンリメモリ（ＲＯＭ）３
４、レジスタファイル／実行ユニット３５、データパス
“ＸＤＡＴＡ”、データパス“ＹＤＡＴＡ”、アドレス
バス“ＸＡＤＤＲＥＳＳ”、アドレスバス“ＹＡＤＤＲ
ＥＳＳ”、及び演算ユニット４０を含む。さらに、演算
ユニット４０は、デコードブロック４１、マルチプレク
サ４２、マルチプレクサ４３、演算論理ユニット（ＡＬ
Ｕ）４４、乗算器／加算器４５、シフタ４６、マルチプ
レクサ４７、及びアキュムレータ４８を含む。
消費電力を低減した乗算を実行する演算ユニット４０を
含むデータプロセッサ３０を示すブロック図である。デ
ータプロセッサ３０は、一般的に、プログラムカウンタ
ロジックブロック３１、マイクロコードメモリ３２、命
令レジスタ３３、定数リードオンリメモリ（ＲＯＭ）３
４、レジスタファイル／実行ユニット３５、データパス
“ＸＤＡＴＡ”、データパス“ＹＤＡＴＡ”、アドレス
バス“ＸＡＤＤＲＥＳＳ”、アドレスバス“ＹＡＤＤＲ
ＥＳＳ”、及び演算ユニット４０を含む。さらに、演算
ユニット４０は、デコードブロック４１、マルチプレク
サ４２、マルチプレクサ４３、演算論理ユニット（ＡＬ
Ｕ）４４、乗算器／加算器４５、シフタ４６、マルチプ
レクサ４７、及びアキュムレータ４８を含む。
【００１４】プログラムカウンタロジックブロック３１
はクロック（ＣＬＯＣＫ）信号及びリセット（ＲＥＳＥ
Ｔ）信号を受信し、レジスタファイル／実行ユニット３
５に接続され、出力としてマイクロコードアドレス（Ｍ
ＩＣＲＯＣＯＤＥＡＤＤＲＥＳＳ）を提供する。マイク
ロコードメモリ３２はマイクロコードアドレスを受信
し、データパスＸＤＡＴＡに接続された入力を有する。
命令レジスタ３３はマイクロコードメモリ３２に接続さ
れ、データパスＸＤＡＴＡに接続された入力を有する。
定数ＲＯＭ３４は命令レジスタ３３に接続された入力を
有し、演算ユニット４０に出力を提供する。レジスタフ
ァイル／実行ユニット３５は命令レジスタ３３に接続さ
れた入力を有し、データパスＸＤＡＴＡに接続され、プ
ログラムカウンタロジックブロック３１、アドレスバス
ＸＡＤＤＲＥＳＳ、ＹＡＤＤＲＥＳＳに出力を提供す
る。
はクロック（ＣＬＯＣＫ）信号及びリセット（ＲＥＳＥ
Ｔ）信号を受信し、レジスタファイル／実行ユニット３
５に接続され、出力としてマイクロコードアドレス（Ｍ
ＩＣＲＯＣＯＤＥＡＤＤＲＥＳＳ）を提供する。マイク
ロコードメモリ３２はマイクロコードアドレスを受信
し、データパスＸＤＡＴＡに接続された入力を有する。
命令レジスタ３３はマイクロコードメモリ３２に接続さ
れ、データパスＸＤＡＴＡに接続された入力を有する。
定数ＲＯＭ３４は命令レジスタ３３に接続された入力を
有し、演算ユニット４０に出力を提供する。レジスタフ
ァイル／実行ユニット３５は命令レジスタ３３に接続さ
れた入力を有し、データパスＸＤＡＴＡに接続され、プ
ログラムカウンタロジックブロック３１、アドレスバス
ＸＡＤＤＲＥＳＳ、ＹＡＤＤＲＥＳＳに出力を提供す
る。
【００１５】演算ユニット４０においては、マルチプレ
クサ４２はアキュムレータ４８の出力に接続された第１
の入力つまりＡ入力、データパスＹＤＡＴＡに接続され
た第２の入力つまりＢ入力、及び出力を有する。マルチ
プレクサ４３は定数ＲＯＭ３４に接続されたＡ入力、デ
ータパスＸＤＡＴＡに接続されたＢ入力、及び出力を有
する。ＡＬＵ４４はマルチプレクサ４２の出力を受ける
Ａ入力、マルチプレクサ４３の出力を受けるＢ入力、お
よび出力を有する。乗算器／加算器４５は、マルチプレ
クサ４２の出力に接続されたＡ入力、マルチプレクサ４
３の出力に接続されたＢ入力、アキュムレータ４８の出
力に接続されたＺ入力、及び出力を有する。シフタ４６
は、マルチプレクサ４２の出力を受信する入力、マルチ
プレクサ４３の出力の一部を受信するシフト制御入力、
及び出力を有する。マルチプレクサ４７は、ＡＬＵ４４
の出力に接続されたＡ入力、乗算器／加算器４５の出力
に接続されたＢ入力、シフタ４６の出力に接続された第
３の入力つまりＣ入力、及びデータパスＸＤＡＴＡに演
算結果を提供する出力を有する。アキュムレータ４８は
マルチプレクサ４７の出力に接続された入力を有し、ア
キュムレータ４８の出力はマルチプレクサ４２の第２の
入力及び乗算器／加算器４５のＺ入力を提供する。デコ
ードブロック４１は命令レジスタ３３に接続され、ま
た、マルチプレクサ４２、マルチプレクサ４３、ＡＬＵ
４４、乗算器／加算器４５、シフタ４６、マルチプレク
サ４７、及びアキュムレータ４８に接続されている。
クサ４２はアキュムレータ４８の出力に接続された第１
の入力つまりＡ入力、データパスＹＤＡＴＡに接続され
た第２の入力つまりＢ入力、及び出力を有する。マルチ
プレクサ４３は定数ＲＯＭ３４に接続されたＡ入力、デ
ータパスＸＤＡＴＡに接続されたＢ入力、及び出力を有
する。ＡＬＵ４４はマルチプレクサ４２の出力を受ける
Ａ入力、マルチプレクサ４３の出力を受けるＢ入力、お
よび出力を有する。乗算器／加算器４５は、マルチプレ
クサ４２の出力に接続されたＡ入力、マルチプレクサ４
３の出力に接続されたＢ入力、アキュムレータ４８の出
力に接続されたＺ入力、及び出力を有する。シフタ４６
は、マルチプレクサ４２の出力を受信する入力、マルチ
プレクサ４３の出力の一部を受信するシフト制御入力、
及び出力を有する。マルチプレクサ４７は、ＡＬＵ４４
の出力に接続されたＡ入力、乗算器／加算器４５の出力
に接続されたＢ入力、シフタ４６の出力に接続された第
３の入力つまりＣ入力、及びデータパスＸＤＡＴＡに演
算結果を提供する出力を有する。アキュムレータ４８は
マルチプレクサ４７の出力に接続された入力を有し、ア
キュムレータ４８の出力はマルチプレクサ４２の第２の
入力及び乗算器／加算器４５のＺ入力を提供する。デコ
ードブロック４１は命令レジスタ３３に接続され、ま
た、マルチプレクサ４２、マルチプレクサ４３、ＡＬＵ
４４、乗算器／加算器４５、シフタ４６、マルチプレク
サ４７、及びアキュムレータ４８に接続されている。
【００１６】データプロセッサ３０は、外部プログラム
の一部として外部命令を受信する。データプロセッサ３
０は各外部命令に応答してマイクロコードメモリ３２に
格納されいるマイクロプログラムの対応ルーチンを実行
する。マイクロコードメモリ３２の各ラインまたはアド
レスはマイクロ命令（単に命令と称することもある）を
格納している。マイクロアセンブラは各外部命令に応答
して実行すべきマイクロ命令のシーケンス及びコーディ
ングを提供する。このマイクロアセンブラはデータプロ
セッサ３０に提供される外部命令をエンコードする外部
アセンブラと区別されるべきである。
の一部として外部命令を受信する。データプロセッサ３
０は各外部命令に応答してマイクロコードメモリ３２に
格納されいるマイクロプログラムの対応ルーチンを実行
する。マイクロコードメモリ３２の各ラインまたはアド
レスはマイクロ命令（単に命令と称することもある）を
格納している。マイクロアセンブラは各外部命令に応答
して実行すべきマイクロ命令のシーケンス及びコーディ
ングを提供する。このマイクロアセンブラはデータプロ
セッサ３０に提供される外部命令をエンコードする外部
アセンブラと区別されるべきである。
【００１７】データプロセッサ３０は、２つのデータパ
ス、つまり、各ＸＡＤＤＲＥＳＳ、ＹＡＤＤＲＥＳＳに
よってアクセスされるＸＤＡＴＡパス、ＹＤＡＴＡパス
を有する。プログラムカウンタロジック３１はマイクロ
コードメモリ３２へのアクセスのためのアドレスを提供
する。リセット信号が活性化されると、プログラムカウ
ンタロジック３１はマイクロコードメモリ３２に既知の
開始アドレスをリセットする。リセット信号が非活性化
されると、プログラムカウンタロジック３１はクロック
信号によって提供されるクロック情報を用いてマイクロ
コードメモリ３２へのシーケンシャルなアクセスを開始
する。レジスタファイル／実行ユニット３５は状態また
は条件コード（ｃｏｎｄｉｔｉｏｎ ｃｏｄｅｓ）のよ
うな指示を提供し、これを受けて、プログラムカウンタ
ロジック３１は次のクロックサイクルにてウェイト、ジ
ャンプ、マイクロコードアドレスの歩進または増分等の
行動をとる。マイクロコードメモリ３２はリードオンリ
メモリ（ＲＯＭ）に格納されたマイクロプログラム、及
びデータプロセッサ３０がＸＤＡＴＡパスを介して外部
プログラムメモリをアクセスするときに受信された外部
命令を格納するメモリを有する。あるマイクロ命令がア
クセスされると、それは他のマイクロ命令がアクセスさ
れるまで命令レジスタ３３に記憶される。命令レジスタ
３３はマイクロ命令の適切なフィールドをデータプロセ
ッサ３０の種々のブロック、たとえばレジスタファイル
／実行ユニット３５、定数ＲＯＭ３４、デコードブロッ
ク４１に提供する。これらのフィールドはマイクロ命令
の符号化されたフィールドであり、選択されたハードウ
ェアブロックによってさらにデコードされる必要があ
る。
ス、つまり、各ＸＡＤＤＲＥＳＳ、ＹＡＤＤＲＥＳＳに
よってアクセスされるＸＤＡＴＡパス、ＹＤＡＴＡパス
を有する。プログラムカウンタロジック３１はマイクロ
コードメモリ３２へのアクセスのためのアドレスを提供
する。リセット信号が活性化されると、プログラムカウ
ンタロジック３１はマイクロコードメモリ３２に既知の
開始アドレスをリセットする。リセット信号が非活性化
されると、プログラムカウンタロジック３１はクロック
信号によって提供されるクロック情報を用いてマイクロ
コードメモリ３２へのシーケンシャルなアクセスを開始
する。レジスタファイル／実行ユニット３５は状態また
は条件コード（ｃｏｎｄｉｔｉｏｎ ｃｏｄｅｓ）のよ
うな指示を提供し、これを受けて、プログラムカウンタ
ロジック３１は次のクロックサイクルにてウェイト、ジ
ャンプ、マイクロコードアドレスの歩進または増分等の
行動をとる。マイクロコードメモリ３２はリードオンリ
メモリ（ＲＯＭ）に格納されたマイクロプログラム、及
びデータプロセッサ３０がＸＤＡＴＡパスを介して外部
プログラムメモリをアクセスするときに受信された外部
命令を格納するメモリを有する。あるマイクロ命令がア
クセスされると、それは他のマイクロ命令がアクセスさ
れるまで命令レジスタ３３に記憶される。命令レジスタ
３３はマイクロ命令の適切なフィールドをデータプロセ
ッサ３０の種々のブロック、たとえばレジスタファイル
／実行ユニット３５、定数ＲＯＭ３４、デコードブロッ
ク４１に提供する。これらのフィールドはマイクロ命令
の符号化されたフィールドであり、選択されたハードウ
ェアブロックによってさらにデコードされる必要があ
る。
【００１８】演算動作が実行されるとき、デコードブロ
ック４１は、その演算動作を検出して、制御信号を演算
ユニット４０内の種々のブロックへ提供する。たとえ
ば、ＹＤＡＴＡパスからの第１のオペランドとＸＤＡＴ
Ａパスからの第２のオペランドとの間で加算が実行され
るとする。このとき、デコードブロック４１はマルチプ
レクサ４１に制御信号を提供してその第１の入力を選択
し、また、ＹＤＡＴＡパスからのデータがＡＬＵ４４の
Ａ入力として提供される。同様に、デコードブロック４
１はマルチプレクサ４３に制御信号を提供してその第２
の入力を選択し、また、ＸＤＡＴＡパスからのデータが
ＡＬＵ４４のＢ入力として提供される。デコードブロッ
ク４１はＡＬＵ４４に加算が実行されるべきであること
を指示し、ＡＬＵ４４を活性化させる。デコードブロッ
ク４１はマルチプレクサ４７に制御信号を提供し、その
第１の入力つまりＡＬＵ４４の出力が演算結果として提
供されるべきことを指示する。
ック４１は、その演算動作を検出して、制御信号を演算
ユニット４０内の種々のブロックへ提供する。たとえ
ば、ＹＤＡＴＡパスからの第１のオペランドとＸＤＡＴ
Ａパスからの第２のオペランドとの間で加算が実行され
るとする。このとき、デコードブロック４１はマルチプ
レクサ４１に制御信号を提供してその第１の入力を選択
し、また、ＹＤＡＴＡパスからのデータがＡＬＵ４４の
Ａ入力として提供される。同様に、デコードブロック４
１はマルチプレクサ４３に制御信号を提供してその第２
の入力を選択し、また、ＸＤＡＴＡパスからのデータが
ＡＬＵ４４のＢ入力として提供される。デコードブロッ
ク４１はＡＬＵ４４に加算が実行されるべきであること
を指示し、ＡＬＵ４４を活性化させる。デコードブロッ
ク４１はマルチプレクサ４７に制御信号を提供し、その
第１の入力つまりＡＬＵ４４の出力が演算結果として提
供されるべきことを指示する。
【００１９】しかしながら、オーバフローの可能性のた
めに、ＡＬＵ４４の出力及び乗算器／加算器４５の出力
は２４ビットである。下位１６ビットのみがＸＤＡＴＡ
パスへ演算結果として提供されるが、過剰の８ビットは
延長ワードとして提供されもしくは演算の終了後の状態
コードとして表現される。ＡＬＵ４４、乗算器／加算器
４５、シフタ４６の各出力は２４ビットデータエレメン
トであるが、演算結果及びＸＤＡＴＡパス、ＹＤＡＴＡ
パスは１６ビットである。オペランドが非常に大き過ぎ
ると過剰ビットがオーバフローの結果を生じ、演算の状
態コード結果を示す。図２には過剰ビットの使用は図示
されていないが、このような使用は既知であり、本願発
明に何ら影響しない。図示の実施例においては、ＹＤＡ
ＴＡパスは代表的には変数のアクセスに用いられ、ＸＤ
ＡＴＡパスは代表的には定数のアクセスに用いられる。
めに、ＡＬＵ４４の出力及び乗算器／加算器４５の出力
は２４ビットである。下位１６ビットのみがＸＤＡＴＡ
パスへ演算結果として提供されるが、過剰の８ビットは
延長ワードとして提供されもしくは演算の終了後の状態
コードとして表現される。ＡＬＵ４４、乗算器／加算器
４５、シフタ４６の各出力は２４ビットデータエレメン
トであるが、演算結果及びＸＤＡＴＡパス、ＹＤＡＴＡ
パスは１６ビットである。オペランドが非常に大き過ぎ
ると過剰ビットがオーバフローの結果を生じ、演算の状
態コード結果を示す。図２には過剰ビットの使用は図示
されていないが、このような使用は既知であり、本願発
明に何ら影響しない。図示の実施例においては、ＹＤＡ
ＴＡパスは代表的には変数のアクセスに用いられ、ＸＤ
ＡＴＡパスは代表的には定数のアクセスに用いられる。
【００２０】電気通信の動作用の計算集約型ディジタル
信号処理のようないくつかの応用においては、アルゴリ
ズムは変数と定数との乗算をよく使用する。このような
応用において使用される一変数と幾つかの定数との乗算
は電力消費型乗算器の使用を必要としないアルゴリズム
によって再現できる。本発明によれば、演算ユニット４
０はそのユニット自身の演算ソースを選択的に使用する
ことによって低消費電力で乗算を実行して通常の高速の
乗算器／加算器等４５を用いることなく乗算演算の一部
を実行する。
信号処理のようないくつかの応用においては、アルゴリ
ズムは変数と定数との乗算をよく使用する。このような
応用において使用される一変数と幾つかの定数との乗算
は電力消費型乗算器の使用を必要としないアルゴリズム
によって再現できる。本発明によれば、演算ユニット４
０はそのユニット自身の演算ソースを選択的に使用する
ことによって低消費電力で乗算を実行して通常の高速の
乗算器／加算器等４５を用いることなく乗算演算の一部
を実行する。
【００２１】図３は図２の演算ユニット４０に伴う乗算
命令のフローチャートを示す。図３のフローチャートの
方法は図２の演算ユニット４０に適用できるが、他の装
置でも実行できる。ステップ５０では、乗算命令が受信
される。乗算命令は２つの型があり、これらの型はオペ
ランドが＋１もしくは−１の値を有するか否かによる。
図２に示される実施例においては、＋１もしくは−１の
値を有するオペランドを有するマイクロ命令の出現の認
識はマイクロアセンブラによって行われる。他の実施例
においては、外部アセンブラ自身が乗算命令が＋１もし
くは−１の値を有するオペランドを有するか否かを認識
する。この場合、外部アンブラは乗算が＋１もしくは−
の値を有するオペランドで実行されるべきか否かに依存
してデータプロセッサ３０に２つの異なる外部命令を提
供する。このようにマイクロコードメモリ３２は受信し
た外部命令の型式に応答して異なるルーチンを実行しな
ければならない。さらに他の実施例においては、図５に
よって後に説明するように、図２のデコードブロック４
１に等価なブロックが１つのオペランドが＋１もしくは
−１に等しい乗算命令の存在を認識する。この場合、外
部アセンブラもマイクロアセンブラも乗算の型式を検出
する必要はない。
命令のフローチャートを示す。図３のフローチャートの
方法は図２の演算ユニット４０に適用できるが、他の装
置でも実行できる。ステップ５０では、乗算命令が受信
される。乗算命令は２つの型があり、これらの型はオペ
ランドが＋１もしくは−１の値を有するか否かによる。
図２に示される実施例においては、＋１もしくは−１の
値を有するオペランドを有するマイクロ命令の出現の認
識はマイクロアセンブラによって行われる。他の実施例
においては、外部アセンブラ自身が乗算命令が＋１もし
くは−１の値を有するオペランドを有するか否かを認識
する。この場合、外部アンブラは乗算が＋１もしくは−
の値を有するオペランドで実行されるべきか否かに依存
してデータプロセッサ３０に２つの異なる外部命令を提
供する。このようにマイクロコードメモリ３２は受信し
た外部命令の型式に応答して異なるルーチンを実行しな
ければならない。さらに他の実施例においては、図５に
よって後に説明するように、図２のデコードブロック４
１に等価なブロックが１つのオペランドが＋１もしくは
−１に等しい乗算命令の存在を認識する。この場合、外
部アセンブラもマイクロアセンブラも乗算の型式を検出
する必要はない。
【００２２】命令が第２のオペランドが＋１でも−１で
もない乗算命令であるときには、“ｍｐｙ”で示される
ニーモニックを有する命令が実行される。ステップ５１
では、２つのオペランドがそれぞれＡ入力、Ｂ入力とし
て提供される。オペランドの発生源（ｓｏｕｒｃｅ
ｓ）、たとえばオンチップレジスタ、オフチップメモリ
の位置、はまた命令によって規定される。たとえば、代
表的な乗算命令はＹＤＡＴＡパスを介してメモリから第
１のオペランドをフェッチし、ＸＤＡＴＡパスを介して
メモリから第２のオペランドをフェッチする。２つのオ
ペランドが乗算器／加算器４５の入力にて有効であると
きには、ステップ５２にて乗算器／加算器４５が活性化
される。乗算器／加算器４５は乗算を実行し、その出力
に乗算積を提供する。その乗算積はステップ５３にて演
算結果として提供され、このステップにて演算が終了す
る。
もない乗算命令であるときには、“ｍｐｙ”で示される
ニーモニックを有する命令が実行される。ステップ５１
では、２つのオペランドがそれぞれＡ入力、Ｂ入力とし
て提供される。オペランドの発生源（ｓｏｕｒｃｅ
ｓ）、たとえばオンチップレジスタ、オフチップメモリ
の位置、はまた命令によって規定される。たとえば、代
表的な乗算命令はＹＤＡＴＡパスを介してメモリから第
１のオペランドをフェッチし、ＸＤＡＴＡパスを介して
メモリから第２のオペランドをフェッチする。２つのオ
ペランドが乗算器／加算器４５の入力にて有効であると
きには、ステップ５２にて乗算器／加算器４５が活性化
される。乗算器／加算器４５は乗算を実行し、その出力
に乗算積を提供する。その乗算積はステップ５３にて演
算結果として提供され、このステップにて演算が終了す
る。
【００２３】第２のオペランドが＋１もしくは−１の値
を有するものとして認識されると、符号“ｍｐｙｋ”を
有する命令が認識される。ステップ６０にて、第１のオ
ペランドが命令によって規定されるソースからＡＬＵ４
４へ提供される。乗算器／加算器４５の代りにＡＬＵを
用い、乗算器／加算器４５を非活性（パワーダウン）に
維持する。しかしながら、第２のオペランドをＡＬＵ４
４に提供する代りにステップ６１にて０（ゼロ）を提供
する。第２のオペランドの最上位ビット（ＭＳＢ）つま
り符号ビットが２進値１でないときには、ステップ６２
にてＡＬＵ４４を加算のためにイネーブルする。第２の
オペランドのＭＳＢが２進値１であれば、ステップ６３
にてＡＬＵ４４を減算のためにイネーブルする。その
後、第２のオペランドのＭＳＢの値に関係なく、ステッ
プ６４にてＡＬＵ４４が活性化される。ステップ６５に
てＡＬＵ４４の出力が演算結果として提供される。
を有するものとして認識されると、符号“ｍｐｙｋ”を
有する命令が認識される。ステップ６０にて、第１のオ
ペランドが命令によって規定されるソースからＡＬＵ４
４へ提供される。乗算器／加算器４５の代りにＡＬＵを
用い、乗算器／加算器４５を非活性（パワーダウン）に
維持する。しかしながら、第２のオペランドをＡＬＵ４
４に提供する代りにステップ６１にて０（ゼロ）を提供
する。第２のオペランドの最上位ビット（ＭＳＢ）つま
り符号ビットが２進値１でないときには、ステップ６２
にてＡＬＵ４４を加算のためにイネーブルする。第２の
オペランドのＭＳＢが２進値１であれば、ステップ６３
にてＡＬＵ４４を減算のためにイネーブルする。その
後、第２のオペランドのＭＳＢの値に関係なく、ステッ
プ６４にてＡＬＵ４４が活性化される。ステップ６５に
てＡＬＵ４４の出力が演算結果として提供される。
【００２４】ｍｐｙｋ命令に応答して実行される加算の
効果は乗算が実行された場合と同一である。第１のオペ
ランドと値＋１との乗算積は第１のオペランドであり、
０に第１のオペランドを加算した値と等価である。第１
のオペランドと値−１との乗算結果は第１のオペランド
の負の値であり、０から第１のオペランドを減算した値
と等価である。しかしながら、乗算器／加算器４５が消
費電力を犠牲にして複雑な乗算を迅速に実行するように
設計されているので乗算器／加算器４５の代りにＡＬＵ
４４を用いることは消費電力の著しい減少を招くことに
なる。
効果は乗算が実行された場合と同一である。第１のオペ
ランドと値＋１との乗算積は第１のオペランドであり、
０に第１のオペランドを加算した値と等価である。第１
のオペランドと値−１との乗算結果は第１のオペランド
の負の値であり、０から第１のオペランドを減算した値
と等価である。しかしながら、乗算器／加算器４５が消
費電力を犠牲にして複雑な乗算を迅速に実行するように
設計されているので乗算器／加算器４５の代りにＡＬＵ
４４を用いることは消費電力の著しい減少を招くことに
なる。
【００２５】代表的なディジタル信号処理（ＤＳＰ）シ
ステムにおいては、第１のオペランドを提供する、ＹＤ
ＡＴＡパスによってアクセスされるメモリ位置はリアル
タイム計算に用いられる変数を格納している。これに対
し、第２のオペランドを提供する、ＸＤＡＴＡパスによ
ってアクセスされるメモリ位置は頻繁に使用されるアル
ゴリズムにおける定数を格納している。このように、第
２のオペランドの値に基づくｍｐｙｋアルゴリズムを選
択的に用い、そして、図３に示す第２のオペランドの符
号ビットに応答して第１のオペランドを０に加算もしく
は第１のオペランドを０から減算する方法は消費電力を
著しく低減させることになる。
ステムにおいては、第１のオペランドを提供する、ＹＤ
ＡＴＡパスによってアクセスされるメモリ位置はリアル
タイム計算に用いられる変数を格納している。これに対
し、第２のオペランドを提供する、ＸＤＡＴＡパスによ
ってアクセスされるメモリ位置は頻繁に使用されるアル
ゴリズムにおける定数を格納している。このように、第
２のオペランドの値に基づくｍｐｙｋアルゴリズムを選
択的に用い、そして、図３に示す第２のオペランドの符
号ビットに応答して第１のオペランドを０に加算もしく
は第１のオペランドを０から減算する方法は消費電力を
著しく低減させることになる。
【００２６】図４は図２の演算ユニット４０の詳細を示
すブロック図である。図２における同一構成要素には同
様の参照番号が付してある。図４と図２との相違は図４
がデコードブロック４１のさらに詳細及びブロック４１
から種々のブロックへ提供される制御信号を示している
ことである。デコードブロック４１は、デコーダ７０、
マルチプレクサ７１、アンドゲート７２、及び排他的オ
アゲート７３を含んでいる。デコーダ７０は、信号“Ｍ
ＵＸ１ ＳＥＬＡＢ”，“ＡＬＵ ＳＥＬ”，“ＡＬＵ
Ｃ１”，“ＡＬＵ Ｃ０”，“Ｋ ＥＮ”，“ＭＵＸ
２ ＳＥＬＡＢ”，“ＭＡＣ ＳＥＬ”，“ＭＰＹ／Ｍ
ＡＣ”，及び“ＭＵＸ３ ＳＥＬＡＢ”を提供する。マ
ルチプレクサ７１は、ＹＤＡＴＡパス上のデータエレメ
ントのＭＳＢを受信する第１の入力端子、ＸＤＡＴＡパ
スによって導かれるデータエレメントのＭＳＢを受信す
る第２の入力端子、及び出力端子を有する。アンドゲー
ト７２は、信号Ｋ ＥＮを受信する第１の入力端子、マ
ルチプレクサ７１の出力端子に接続された第２の入力端
子、出力信号“ＩＮＶＫ”を提供する出力端子を有す
る。排他的オアゲート７３は信号ＡＬＵ Ｃ０を受信す
る第１の入力端子、信号ＩＮＶＫを受信する第２の入力
端子、及び信号“Ｋ ＡＬＵ Ｃ０”を提供する出力端
子を有する。
すブロック図である。図２における同一構成要素には同
様の参照番号が付してある。図４と図２との相違は図４
がデコードブロック４１のさらに詳細及びブロック４１
から種々のブロックへ提供される制御信号を示している
ことである。デコードブロック４１は、デコーダ７０、
マルチプレクサ７１、アンドゲート７２、及び排他的オ
アゲート７３を含んでいる。デコーダ７０は、信号“Ｍ
ＵＸ１ ＳＥＬＡＢ”，“ＡＬＵ ＳＥＬ”，“ＡＬＵ
Ｃ１”，“ＡＬＵ Ｃ０”，“Ｋ ＥＮ”，“ＭＵＸ
２ ＳＥＬＡＢ”，“ＭＡＣ ＳＥＬ”，“ＭＰＹ／Ｍ
ＡＣ”，及び“ＭＵＸ３ ＳＥＬＡＢ”を提供する。マ
ルチプレクサ７１は、ＹＤＡＴＡパス上のデータエレメ
ントのＭＳＢを受信する第１の入力端子、ＸＤＡＴＡパ
スによって導かれるデータエレメントのＭＳＢを受信す
る第２の入力端子、及び出力端子を有する。アンドゲー
ト７２は、信号Ｋ ＥＮを受信する第１の入力端子、マ
ルチプレクサ７１の出力端子に接続された第２の入力端
子、出力信号“ＩＮＶＫ”を提供する出力端子を有す
る。排他的オアゲート７３は信号ＡＬＵ Ｃ０を受信す
る第１の入力端子、信号ＩＮＶＫを受信する第２の入力
端子、及び信号“Ｋ ＡＬＵ Ｃ０”を提供する出力端
子を有する。
【００２７】信号ＭＵＸ１ ＳＥＬＡＢはマルチプレク
サ４２に提供され、ＹＤＡＴＡパス上のデータエレメン
トとアキュムレータ２４の出力との間の選択を行う。Ａ
ＬＵ４４は、３つの制御信号ＡＬＵ ＳＥＬ，ＡＬＵ
Ｃ１，Ｋ ＡＬＵＣ０を受信する。これらの３つの制御
信号の組合わせは実行すべき演算の型を決定し、ＡＬＵ
４４をイネーブルにする。マルチプレクサ４５は信号Ｍ
ＡＣ ＳＥＬ，ＭＰＹ／ＭＡＣを受信する。信号ＭＰＹ
／ＭＡＣはＺ入力を現在の乗算演算結果に加算するため
に使用すべきか否かを決定する。信号ＭＡＣ ＳＥＬは
乗算器４５を活性化する。信号ＭＵＸ３ ＳＥＬＡＢは
演算結果として提供すべきはＡＬＵ４４の出力か乗算器
４５の出力かを決定する。
サ４２に提供され、ＹＤＡＴＡパス上のデータエレメン
トとアキュムレータ２４の出力との間の選択を行う。Ａ
ＬＵ４４は、３つの制御信号ＡＬＵ ＳＥＬ，ＡＬＵ
Ｃ１，Ｋ ＡＬＵＣ０を受信する。これらの３つの制御
信号の組合わせは実行すべき演算の型を決定し、ＡＬＵ
４４をイネーブルにする。マルチプレクサ４５は信号Ｍ
ＡＣ ＳＥＬ，ＭＰＹ／ＭＡＣを受信する。信号ＭＰＹ
／ＭＡＣはＺ入力を現在の乗算演算結果に加算するため
に使用すべきか否かを決定する。信号ＭＡＣ ＳＥＬは
乗算器４５を活性化する。信号ＭＵＸ３ ＳＥＬＡＢは
演算結果として提供すべきはＡＬＵ４４の出力か乗算器
４５の出力かを決定する。
【００２８】デコーダ７０は図２の命令レジスタ３３に
よって保持された命令のフィールドのデコードに応じて
制御信号を提供する。また、マルチプレクサ７１、論理
ゲート７２，７３は選択された第２のオペランドのＭＳ
Ｂに応答してＡＬＵ４４に付加的制御信号を提供する。
表１は種々の演算に対してデコードブロック４１によっ
て提供された制御信号の真理値表を示す。 ［表 １］ 命令符号 K EN MUX1 MUX2 MAC MPY/ ALU ALU ALU MUX3 SELAB SELAB SEL *MAC SEL C1 C0 SELAB −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− mpyA・B 0 0 0 1 1 0 x x 0 macA・B 0 0 0 1 0 0 x x 0 addA+B 0 0 0 0 x 1 0 0 1 negA 0 1 0 0 x 1 1 1 1 moveA,acc 0 x 0 0 x 1 1 0 1 mpykA,B 1 1 0 0 x 1 1 0 1 mackA,B 1 0 1 0 x 1 0 0 1 ただし、Ａは通常ＹＤＡＴＡパスから読み出される第１
のオペランド、Ｂは通常ＸＤＡＴＡパスから読み出され
る第２のオペランド、ｍｐｙｋはＢオペランドが＋１も
しくは−１に等しい場合の乗算命令、ｍａｃｋはＡオペ
ランドが＋１もしくは−１に等しい場合の乗算および累
算命令である。また、＊は反転を表わす。
よって保持された命令のフィールドのデコードに応じて
制御信号を提供する。また、マルチプレクサ７１、論理
ゲート７２，７３は選択された第２のオペランドのＭＳ
Ｂに応答してＡＬＵ４４に付加的制御信号を提供する。
表１は種々の演算に対してデコードブロック４１によっ
て提供された制御信号の真理値表を示す。 ［表 １］ 命令符号 K EN MUX1 MUX2 MAC MPY/ ALU ALU ALU MUX3 SELAB SELAB SEL *MAC SEL C1 C0 SELAB −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− mpyA・B 0 0 0 1 1 0 x x 0 macA・B 0 0 0 1 0 0 x x 0 addA+B 0 0 0 0 x 1 0 0 1 negA 0 1 0 0 x 1 1 1 1 moveA,acc 0 x 0 0 x 1 1 0 1 mpykA,B 1 1 0 0 x 1 1 0 1 mackA,B 1 0 1 0 x 1 0 0 1 ただし、Ａは通常ＹＤＡＴＡパスから読み出される第１
のオペランド、Ｂは通常ＸＤＡＴＡパスから読み出され
る第２のオペランド、ｍｐｙｋはＢオペランドが＋１も
しくは−１に等しい場合の乗算命令、ｍａｃｋはＡオペ
ランドが＋１もしくは−１に等しい場合の乗算および累
算命令である。また、＊は反転を表わす。
【００２９】さらに、表２はＡＬＵ４４の制御信号の真
理値表であって、これらの信号の意味の理解に役立つも
のである。 ［表 ２］ 信 号 動 作 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ALU SEL ALU C1 K ALU C0 1 0 0 演算結果=A+B 1 0 1 演算結果=A-B 1 1 0 演算結果=Aを出力 1 1 1 演算結果=B-A 0 X X ALU パワーダウン
理値表であって、これらの信号の意味の理解に役立つも
のである。 ［表 ２］ 信 号 動 作 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ALU SEL ALU C1 K ALU C0 1 0 0 演算結果=A+B 1 0 1 演算結果=A-B 1 1 0 演算結果=Aを出力 1 1 1 演算結果=B-A 0 X X ALU パワーダウン
【００３０】マルチプレクサ制御信号が２進値１であれ
ば、対応マルチプレクサはＡオペランドを出力し、マル
チプレクサ制御信号が２進値０であれば、対応マルチプ
レクサはＢオペランドを出力する。信号ＭＡＣ ＳＥＬ
が２進値１である場合に、信号ＭＰＹ／＊ＭＡＣが２進
値１であれば乗算器／加算器４５は（Ａ・Ｂ）を出力
し、信号ＭＰＹ／＊ＭＡＣが２進値０であれば乗算器／
加算器４５は（Ｚ＋Ａ・Ｂ）を出力する。信号ＭＡＣ
ＳＥＬが２進値０である場合には乗算器／加算器４５は
パワーダウンする。このように、ｍｐｙｋ命令もしくは
ｍａｃｋ命令を実行するときには、高速乗算器／加算器
４５によって消費される電力は節約される。
ば、対応マルチプレクサはＡオペランドを出力し、マル
チプレクサ制御信号が２進値０であれば、対応マルチプ
レクサはＢオペランドを出力する。信号ＭＡＣ ＳＥＬ
が２進値１である場合に、信号ＭＰＹ／＊ＭＡＣが２進
値１であれば乗算器／加算器４５は（Ａ・Ｂ）を出力
し、信号ＭＰＹ／＊ＭＡＣが２進値０であれば乗算器／
加算器４５は（Ｚ＋Ａ・Ｂ）を出力する。信号ＭＡＣ
ＳＥＬが２進値０である場合には乗算器／加算器４５は
パワーダウンする。このように、ｍｐｙｋ命令もしくは
ｍａｃｋ命令を実行するときには、高速乗算器／加算器
４５によって消費される電力は節約される。
【００３１】デコードブロック４１が既にｍｐｙｋもし
くはｍａｃｋとしてエンコードされた命令を受信するこ
とを認識することが重要である。このように、マイクロ
コードをコンパイルするアセンブラは第２のオペランド
が＋１もしくは−１に等しいアルゴリズムを認識し、命
令ｍｐｙもしくはｍａｃの代りに命令ｍｐｙｋもしくは
ｍａｃｋの適当な命令を提供する。しかしながら、第２
のオペランドが＋１もしくは−１であることを決定する
他の方法も可能である。たとえば、図５は本発明に係わ
る図２、図４の演算ユニットの他の実施例４０′を示す
ブロック図である。演算ユニット４０′は図４の演算ユ
ニット４０とほぼ同一であるが、演算ユニット４０′が
デコーダ７０′、検出器７４，７５を含む点で異なる。
第１のオペランドの値が＋１もしくは−１のときに、検
出器７４は第１のオペランドを受信して信号“ＹＤＥＴ
１”を提供する。第２のオペランドの値が＋１もしくは
−１のときに、検出器７５は第２のオペランドを受信し
て信号“ＸＤＥＴ１”を提供する。デコーダ７０′は表
１に示された制御信号を提供するが、ｍｐｙｋ命令はＸ
ＤＡＴＡパスを第２のオペランド源としてかつＸＤＥＴ
１を肯定してｍｐｙ命令を受信することによって検出さ
れ、また、ｍａｃｋ命令はＹＤＡＴＡパスを第１のオペ
ランド源としかつＹＤＥＴ１を肯定してｍａｃ命令を受
信することによって検出される点で異なる。
くはｍａｃｋとしてエンコードされた命令を受信するこ
とを認識することが重要である。このように、マイクロ
コードをコンパイルするアセンブラは第２のオペランド
が＋１もしくは−１に等しいアルゴリズムを認識し、命
令ｍｐｙもしくはｍａｃの代りに命令ｍｐｙｋもしくは
ｍａｃｋの適当な命令を提供する。しかしながら、第２
のオペランドが＋１もしくは−１であることを決定する
他の方法も可能である。たとえば、図５は本発明に係わ
る図２、図４の演算ユニットの他の実施例４０′を示す
ブロック図である。演算ユニット４０′は図４の演算ユ
ニット４０とほぼ同一であるが、演算ユニット４０′が
デコーダ７０′、検出器７４，７５を含む点で異なる。
第１のオペランドの値が＋１もしくは−１のときに、検
出器７４は第１のオペランドを受信して信号“ＹＤＥＴ
１”を提供する。第２のオペランドの値が＋１もしくは
−１のときに、検出器７５は第２のオペランドを受信し
て信号“ＸＤＥＴ１”を提供する。デコーダ７０′は表
１に示された制御信号を提供するが、ｍｐｙｋ命令はＸ
ＤＡＴＡパスを第２のオペランド源としてかつＸＤＥＴ
１を肯定してｍｐｙ命令を受信することによって検出さ
れ、また、ｍａｃｋ命令はＹＤＡＴＡパスを第１のオペ
ランド源としかつＹＤＥＴ１を肯定してｍａｃ命令を受
信することによって検出される点で異なる。
【００３２】図６は図２、図４の演算ユニットに伴う乗
算および累算命令のフローチャートである。命令がステ
ップ８０にて受信された後に、該命令がｍａｃ命令かｍ
ａｃｋ命令かを判別する。オペランドが＋１もしくは−
１であることを検出する方法として、マイクロコードア
センブラを介してもしくは図５に示すデコード論理によ
るものを含む、異なる方法も可能である。ｍａｃ命令の
場合には、ステップ８１にて双方のオペランドが演算の
第１、第２のオペランドとして提供される。ステップ８
２では、前回の累算結果が乗算器／加算器４５のＺ入力
として提供される。次に、ステップ８３では、乗算器／
加算器４５が乗算および累算演算のためにイネーブルさ
れ、乗算器／加算器４５は活性化される。最後にステッ
プ８４にて、演算結果が乗算器／加算器４５の出力とし
て提供される。
算および累算命令のフローチャートである。命令がステ
ップ８０にて受信された後に、該命令がｍａｃ命令かｍ
ａｃｋ命令かを判別する。オペランドが＋１もしくは−
１であることを検出する方法として、マイクロコードア
センブラを介してもしくは図５に示すデコード論理によ
るものを含む、異なる方法も可能である。ｍａｃ命令の
場合には、ステップ８１にて双方のオペランドが演算の
第１、第２のオペランドとして提供される。ステップ８
２では、前回の累算結果が乗算器／加算器４５のＺ入力
として提供される。次に、ステップ８３では、乗算器／
加算器４５が乗算および累算演算のためにイネーブルさ
れ、乗算器／加算器４５は活性化される。最後にステッ
プ８４にて、演算結果が乗算器／加算器４５の出力とし
て提供される。
【００３３】受信された命令がｍａｃｋ命令のときに
は、ステップ９０にてアキュムレータ４８の出力がＡＬ
Ｕ４４のＡ入力として提供される。次に、ステップ９１
にて、Ｂ入力がＸＤＡＴＡパスを介して提供される。Ｙ
ＤＡＴＡオペランドのＭＳＢが１でないとき（ＹＤＡＴ
Ａオペランドが正の値）には、ステップ９２にてＡ，Ｂ
間の加算がイネーブルされる。他方、ＹＤＡＴＡオペラ
ンドのＭＳＢが２進値１（ＹＤＡＴＡオペランドが負の
値）であれば、ステップ９３にてＡオペランドからのＢ
オペランドの減算がイネーブルされる。その後、ステッ
プ９４にてＡＬＵ４４が活性化され、ステップ９５にて
ＡＬＵ４４の出力が演算結果として提供される。ｍａｃ
ｋ命令とｍｐｙｋ命令との重大な相違は、ｍａｃｋ命令
においては、オペランドの符号ビットによって決定され
た方法で０の代りにオペランドが前回の演算結果に加算
される点のみである。
は、ステップ９０にてアキュムレータ４８の出力がＡＬ
Ｕ４４のＡ入力として提供される。次に、ステップ９１
にて、Ｂ入力がＸＤＡＴＡパスを介して提供される。Ｙ
ＤＡＴＡオペランドのＭＳＢが１でないとき（ＹＤＡＴ
Ａオペランドが正の値）には、ステップ９２にてＡ，Ｂ
間の加算がイネーブルされる。他方、ＹＤＡＴＡオペラ
ンドのＭＳＢが２進値１（ＹＤＡＴＡオペランドが負の
値）であれば、ステップ９３にてＡオペランドからのＢ
オペランドの減算がイネーブルされる。その後、ステッ
プ９４にてＡＬＵ４４が活性化され、ステップ９５にて
ＡＬＵ４４の出力が演算結果として提供される。ｍａｃ
ｋ命令とｍｐｙｋ命令との重大な相違は、ｍａｃｋ命令
においては、オペランドの符号ビットによって決定され
た方法で０の代りにオペランドが前回の演算結果に加算
される点のみである。
【００３４】以上のごとく、低消費電力の乗算命令を実
行する演算ユニットが説明されたことが明らかである。
演算ユニットは通常の高速乗算器／加算器より低消費電
力の回路を用いて変数と＋１もしくは−１の既知の定数
との乗算に等価の演算を実行することによって消費電力
を低減する。消費電力を低減する変数と＋１もしくは−
１の定数との乗算命令を実行する方法もまた説明され
た。
行する演算ユニットが説明されたことが明らかである。
演算ユニットは通常の高速乗算器／加算器より低消費電
力の回路を用いて変数と＋１もしくは−１の既知の定数
との乗算に等価の演算を実行することによって消費電力
を低減する。消費電力を低減する変数と＋１もしくは−
１の定数との乗算命令を実行する方法もまた説明され
た。
【００３５】本発明の一形態においては、装置４０はイ
ネーブルされたときに第１、第２のオペランドを乗算す
る乗算器４５を備えている。マルチプレクス手段４７は
乗算器４５に接続され、それぞれ第３または第４の所定
状態にある第３の制御信号に応答して演算論理ユニット
４４もしくは乗算器４５からの演算結果を提供する。さ
らに、デコード手段４１は、乗算器をイネーブルし、第
２のオペランドが＋１、−１のいずれでもない乗算命令
に応答して第３の制御信号を第４の所定状態にし、ま
た、第２のオペランドが＋１もしくは−１である乗算命
令に応答して第３の制御信号を第３の所定状態にする。
ネーブルされたときに第１、第２のオペランドを乗算す
る乗算器４５を備えている。マルチプレクス手段４７は
乗算器４５に接続され、それぞれ第３または第４の所定
状態にある第３の制御信号に応答して演算論理ユニット
４４もしくは乗算器４５からの演算結果を提供する。さ
らに、デコード手段４１は、乗算器をイネーブルし、第
２のオペランドが＋１、−１のいずれでもない乗算命令
に応答して第３の制御信号を第４の所定状態にし、ま
た、第２のオペランドが＋１もしくは−１である乗算命
令に応答して第３の制御信号を第３の所定状態にする。
【００３６】また、本発明の他の形態では、第２のオペ
ランドが＋１もしくは−１の値を有するときに第２の乗
算命令が発生する。
ランドが＋１もしくは−１の値を有するときに第２の乗
算命令が発生する。
【００３７】さらに、本発明の他の形態では、第２のオ
ペランドが＋１、−１のいずれでもないときに第１の乗
算命令が発生する。
ペランドが＋１、−１のいずれでもないときに第１の乗
算命令が発生する。
【００３８】さらに、本発明の他の形態では、消費電力
を低減した乗算実行方法は、前記第２のオペランドが＋
１、−１いずれでもない乗算命令を検出するステップ
と、各第１、第２のオペランドをそれぞれ第１、第２の
入力として乗算器４５に提供するステップと、乗算器４
５を活性化するステップと、乗算器４５の出力を乗算の
積として提供するステップと、を具備する。
を低減した乗算実行方法は、前記第２のオペランドが＋
１、−１いずれでもない乗算命令を検出するステップ
と、各第１、第２のオペランドをそれぞれ第１、第２の
入力として乗算器４５に提供するステップと、乗算器４
５を活性化するステップと、乗算器４５の出力を乗算の
積として提供するステップと、を具備する。
【００３９】さらに、本発明の他の形態では、前記乗算
実行方法が、第１のオペランドが＋１、−１のいずれで
もない乗算および累算命令を検出するステップと、第
１、第２のオペランドを乗算器／加算器４５に第１、第
２の入力として提供するステップと、前回の演算結果を
加算入力として乗算器／加算器４５に提供するステップ
と、乗算器／加算器４５を活性化するステップと、乗算
器／加算器４５の出力を乗算および累算命令の結果とし
て提供するステップとを具備する。
実行方法が、第１のオペランドが＋１、−１のいずれで
もない乗算および累算命令を検出するステップと、第
１、第２のオペランドを乗算器／加算器４５に第１、第
２の入力として提供するステップと、前回の演算結果を
加算入力として乗算器／加算器４５に提供するステップ
と、乗算器／加算器４５を活性化するステップと、乗算
器／加算器４５の出力を乗算および累算命令の結果とし
て提供するステップとを具備する。
【００４０】本発明は好ましい実施例に関して説明した
が、本発明は種々の変更が可能であり、また、上述した
実施例以外の多くの実施例も可能である。たとえば、多
くの異なる演算ユニットを図３、図６の方法を実行する
よう構成できる。また、図２、図４、図５の演算ユニッ
トは上述の乗算演算以外の付加的機能を実行し、また、
これらの付加的機能を達成するために制御信号の異なる
コーディングを用いることもできる。オペランドのサイ
ズもまた他の実施例において変更できる。従って、特許
請求の範囲は本発明の真の精神及び範囲内における本発
明のすべての変更を包含するものである。
が、本発明は種々の変更が可能であり、また、上述した
実施例以外の多くの実施例も可能である。たとえば、多
くの異なる演算ユニットを図３、図６の方法を実行する
よう構成できる。また、図２、図４、図５の演算ユニッ
トは上述の乗算演算以外の付加的機能を実行し、また、
これらの付加的機能を達成するために制御信号の異なる
コーディングを用いることもできる。オペランドのサイ
ズもまた他の実施例において変更できる。従って、特許
請求の範囲は本発明の真の精神及び範囲内における本発
明のすべての変更を包含するものである。
【００４１】
【発明の効果】以上説明したように本発明によれば、乗
算演算を低消費電力で実行できる。
算演算を低消費電力で実行できる。
【図１】従来の乗算命令を実行する演算ユニットのブロ
ック図である。
ック図である。
【図２】本発明の一実施例に係わる低消費電力で乗算を
実行する演算ユニットを含むデータプロセッサのブロッ
ク図である。
実行する演算ユニットを含むデータプロセッサのブロッ
ク図である。
【図３】図２の演算ユニットに係わる乗算命令のフロー
チャートである。
チャートである。
【図４】図２の演算ユニットの詳細なブロック図であ
る。
る。
【図５】本発明に係わる図２、図３の演算ユニットの他
の実施例のブロック図である。
の実施例のブロック図である。
【図６】図２、図４の演算ユニットに係わる乗算および
累算命令のフローチャートである。
累算命令のフローチャートである。
【符号の説明】 ２１ マルチプレクサ ２２ ＡＬＵ ２３，２４ マルチプレクサ ２５ アキュムレータ ３１ プログラムカウンタロジック ３２ マイクロコードメモリ ３３ 命令レジスタ ３４ 定数ＲＯＭ ３５ レジスタファイル／実行ユニット ４０，４０′ 演算ユニット ４１ デコードブロック ４２，４３ マルチプレクサ ４４ ＡＬＵ ４５ 乗算器／加算器 ４６ シフタ ４７ マルチプレクサ ４８ アキュムレータ ７０，７０′ デコーダ ７１ マルチプレクサ ７４，７５ 検出器
Claims (5)
- 【請求項１】 イネーブルされたときに、それぞれ第
１、第２の制御信号の第１、第２の所定状態に応答して
第１、第２の入力を加算もしくは該第１の入力から前記
第２の入力を減算してその出力を提供する演算論理ユニ
ット（４４）と、 第２のオペランドが＋１もしくは−１に等しい乗算命令
に応答して、第１のオペランドを前記演算論理ユニット
（４４）の前記第１の入力として提供し、２進数０を前
記演算論理ユニット（４４）の前記第２の入力として提
供する手段（４１，４２，４３）と、 前記第２のオペランドの符号ビットに応答して前記第
１、第２の制御信号を前記第１もしくは第２の所定論理
状態にし、前記第２のオペランドが＋１もしくは−１に
等しい乗算命令に応答して前記演算論理ユニット（４
４）をイネーブルするデコード手段（４１）と、 前記演算論理ユニット（４４）に接続され、前記第２の
オペランドが＋１もしくは−１に等しい乗算命令に応答
して前記第１、第２のオペランドの積として前記演算論
理ユニットの出力を提供するマルチプレクサ手段（４
７）と、 を具備する消費電力を低減した乗算実行装置（４０）。 - 【請求項２】 第１、第２のオペランドを乗算する第
１、第２の乗算命令を含む乗算を実行するための消費電
力を低減した乗算実行装置（３０）であって、 活性化されたときに、０に前記第１のオペランドを加算
して第１の出力を提供する加算手段（４４）と、 活性化されたときに、０から前記第１のオペランドを減
算して前記第１の出力を提供する減算手段（４４）と、 活性化されたときに、前記第１、第２のオペランドを乗
算して第２の出力を提供する乗算器（４５）と、 前記加算手段（４４）、前記減算手段（４４）、及び前
記乗算器（４５）に接続され、前記第１、第２の出力の
内の選択された１つの出力に応答して演算結果を提供す
るマルチプレクス手段（４７）と、 前記加算手段（４４）、前記減算手段（４４）、及び前
記乗算器（４５）に接続され、前記第１の乗算命令に応
答して前記乗算器（４５）を活性化し、前記第２の乗算
命令中に前記第２のオペランドの符号ビットが２進数０
に等しいときに前記加算手段（４４）を活性化し、前記
第２の乗算命令中に前記第２のオペランドの符号ビット
が２進数１に等しいときに前記減算手段（４４）を活性
化するデコード手段（４１）と、 を具備する乗算実行装置。 - 【請求項３】 第１、第２のオペランドを乗算する消費
電力を低減した乗算実行方法であって、 前記第２のオペランドが＋１もしくは−１である乗算命
令を検出するステップと、 前記第１のオペランドを第１の入力として演算論理ユニ
ット（４４）に提供するステップと、 第２の入力として０（ゼロ）を前記演算論理ユニット
（４４）に提供するステップと、 前記第２のオペランドの符号ビットの正もしくは負の値
に応答して前記演算論理ユニット（４４）をそれぞれ加
算もしくは減算のためにイネーブルするステップと、 前記演算論理ユニット（４４）を活性化するステップ
と、 前記演算論理ユニット（４４）の出力を前記乗算の結果
として提供するステップと、 を具備する乗算実行方法。 - 【請求項４】 第１、第２のオペランドを乗算および累
算する消費電力を低減した乗算および累算命令実行方法
であって、 前記第１のオペランドが＋１もしくは−１である乗算お
よび累算命令を検出するステップと、 前回演算結果を第１の入力として演算論理ユニット（４
４）に提供するステップと、 前記第２のオペランドを第２の入力として前記演算論理
ユニット（４４）に提供するステップと、 前記第１のオペランドの符号ビットの正もしくは負の値
に応答して前記演算論理ユニット（４４）を加算もしく
は減算のためにイネーブルするステップと、 前記演算論理ユニット（４４）を活性化するステップ
と、 前記演算論理ユニット（４４）の出力を前記乗算および
累算命令の結果として提供するステップと、 を具備する乗算および累算命令実行方法。 - 【請求項５】 第１、第２のオペランドの間の乗算を実
行する装置（４０）であって、 第１、第２の入力及び出力を有する演算論理ユニット
（４４）と、 第１、第２の入力及び出力を有する乗算器（４５）と、 前記演算論理ユニット（４４）の出力及び前記乗算器
（４５）の出力にそれぞれ接続された第１、第２の入
力、及び乗算結果を提供するための出力を有するマルチ
プレクサ（４７）と、 前記演算論理ユニット（４４）、前記乗算器（４５）、
及び前記マルチプレクサ（４７）に接続され、前記第２
のオペランドが＋１であることに応答して、前記第１の
オペランド及び０をそれぞれ前記演算論理ユニット（４
４）の前記第１、第２の入力として提供し、前記演算論
理ユニット（４４）を加算のためにイネーブルし、前記
マルチプレクサ（４７）の前記第１の入力を選択し、前
記第２のオペランドが−１であることに応答して、前記
第１のオペランド及び０をそれぞれ前記演算論理ユニッ
ト（４４）の前記第１、第２の入力として提供し、前記
演算論理ユニット（４４）を減算のためにイネーブル
し、前記マルチプレクサ（４７）の前記第１の入力を選
択し、そして前記第２のオペランドが＋１及び−１のい
ずれとも異なることに応答して、前記第１、第２のオペ
ランドを前記乗算器（４５）の前記第１、第２の入力と
して提供し、前記乗算器（４５）をイネーブルし、前記
マルチプレクサ（４７）の前記第２の入力を選択する、
デコード手段（４１）と、 を具備する乗算を実行する装置（４０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US696,407 | 1991-05-06 | ||
| US07/696,407 US5128890A (en) | 1991-05-06 | 1991-05-06 | Apparatus for performing multiplications with reduced power and a method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143324A true JPH05143324A (ja) | 1993-06-11 |
| JP3177922B2 JP3177922B2 (ja) | 2001-06-18 |
Family
ID=24796941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12818292A Expired - Fee Related JP3177922B2 (ja) | 1991-05-06 | 1992-04-21 | 消費電力を低減した乗算実行装置及びその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5128890A (ja) |
| EP (1) | EP0513595B1 (ja) |
| JP (1) | JP3177922B2 (ja) |
| DE (1) | DE69228204D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6014683A (en) * | 1996-12-20 | 2000-01-11 | Nec Corporation | Arithmetic operation system for arithmetically operating a first operand having an actual point and a second operand having no actual point |
| JP2009527161A (ja) * | 2006-02-17 | 2009-07-23 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 積和演算を実行する方法及び装置 |
| JP2011186512A (ja) * | 2010-03-04 | 2011-09-22 | Nec Corp | コンパイラ装置、及びコンパイル方法 |
| JP2016045761A (ja) * | 2014-08-25 | 2016-04-04 | サンケン電気株式会社 | 演算処理装置 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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