JPS6389929A - 固定オペランドをもつ２進加算器及びこの種の加算器を内蔵する直列−並列２進乗算器 - Google Patents

固定オペランドをもつ２進加算器及びこの種の加算器を内蔵する直列−並列２進乗算器

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JPS6389929A
JPS6389929A JP62237080A JP23708087A JPS6389929A JP S6389929 A JPS6389929 A JP S6389929A JP 62237080 A JP62237080 A JP 62237080A JP 23708087 A JP23708087 A JP 23708087A JP S6389929 A JPS6389929 A JP S6389929A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、そのうちの１方が既知の固定値をもつ２個の
オペランドの合計を計ｘ−ｒるための２進加筆「器に係
わる。
本発明はでた。ランダムな２進値をもつ直列オペランド
とＦ知の固定２進値をもつ並列オペランドの間の積を計
算するための直列−並列２進乗算器にも係わる。
加算器と乗算器とは、マイクロプロセッサから完全なコ
ンピュータででほとんどの情報処理システム内に用いら
れる演算子である。乗算器はその速度面からも実施のた
めの材料原価の面からも。
しばしば情報処理システムの寛要な演算子である。
オペランドの１つが決まっているだけでなく。
演算子を笑現する時にすでに分かつているという状態が
生じてくる。これは特に特定のアルゴリズムを行なうた
めに特別に設計された特殊が積回路の分野でしばしば起
こる。佑号処迎アルゴリズムが特に引用される。例えば
イメージ信号伝送分野では１画像信号は伝送に完立って
圧縮及びコード処理を受ける。
これには特に分晧コサイン変侠のようなｐ形変換が含オ
れる。この種の変換は従米からグラフで褒わされる。グ
ラフでは分岐が乗算を碧わし、ノードが加算又は減算を
表わす。
この稗のグラフは、ＩＥＥＥ通（［事優（ＩＥＥＥＴｒ
ａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｎｖｎｕｎｉｃａｔ
ｉｏｎｓ　）　ＣＯＭ　−２５巻第９＊、１９７７年９
月第１００４〜１００９頁に掲載のｗ、Ｈ，チェ７（ｃ
ｌｅｎ）他による「分離コサイン変換のための高速計算
アルゴリズム」（Ａ　ｆａｓｔ　ｃｏｍｐｕｔａｔｉｏ
ｎａｌ　ａｌｇｏｒｉｔｈｍ　ｆｏｒｔｈｅ　ｄｉｓｃ
ｒｅｔｅ　ｃｏｓｉｎｅ　ｔｒａｎｓｆｏｒｍ）　ｓ及
びＩＥＥＥ電磁両立性議事録（Ｉ　ＢＥＥ　　Ｔｒａｎ
ｓａｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｍａｇｎｅｔｉ
ｃ　Ｃｏｍｐａｔｉｂｉｌｉｔｙ　）ＥＭＣ−２４巻第
２号、１９８２年５月第２７８〜２８６員並びに米国特
許第４　３８ｓ　　３６３号に掲載のＡ、ジャラリ（Ｊ
ａｌａｌｔ）他にょるｒＮＴｓｃカラーＴＶ信号の英時
間処理のための高ＦＤＣＴ処理装置Ｊ　（Ａ　ｈｉｇｈ
　ＦＤＣＴ　ｐｒｏｅｅｓ８０ｒ　ｆｏｒｒｅａｌ−ｔ
ｉｍｅ　ｐｒｏｃｅｓｓｉｎｇ　ｏｆ　ＮＴＳＣｃｏｌ
ｏｒＴＶ　ｓｉｇｎａｌ　）に説明されている。
この種の線形変換では、各乗算は既知である、ランダム
性の２進値なもつオペランドと固定の、既知の２進値の
オペランドとに関連する。
先行技術回路では、オペランドの１つは固定され１分か
つているものは考慮されない。加算又は乗算されるべき
２個のオペランドの１つが固定されていても、ランダム
値をもつ２個のオペランドを取扱うことを可能にする完
全な乗算器又は加算器がふつうは使用される。これは充
分ではない。
従って２つのオペランドの１つが固定されているという
事実が考慮されるならば都合が好いであろう。これらの
利点は演算速度が高′ｆ９．あるいは集積回路上に演算
子の占める表面を縮小で館るということである。
演算子の入力の１つを適切な電位を霞なったビットをつ
なぐことによって固定オペランド値としてし壕うことを
目指すこともできょう。しかし速度と表面利得は小さい
ままである。
２個のオペランドの１つが定められているという事実を
考慮した公知の解決法は、＃記固定オペランドと可変オ
ペランドの考え得るすべての値との間のあらかじめ計算
された演算の結果をＲＯＭ内に記憶するというものであ
る。従って演算はＲＯＭへの読取りになり、可変オペラ
ンドは前記メそりをアドレス指定するためのインデック
スとしての役割を果す。
この方法は幾つかの適用を見出すことができた。
□しかしこれらの適用は限定されており、その理由はＲ
ＯＭの寸法とそこへの゛アクセス時間が、オペランドの
寸法と共に急速に増大するためである。
特にＲＯＭの寸法が大きいことがこの種の方法に表面原
価が過度になるため集積回路の形で加算器又は乗算器を
作ることを不可能にしている。
従って先行技術の加算又は乗算演算子は、たとえそれら
が２個の可変オペランドを乗算することができる標章形
乗算器の形やＲＯＭに内蔵のテーブルの形をとるとして
も、集積化構造の表面に対して速度も非常に早（はなく
、かつ高価になる。
発明の要約 本発明の目的は２個のオペランドの１つが固定され既知
で場合に加算及び乗算演算子の表面原一価を減少させる
ことである。
本発明は、ランダム２進値なもつ第１オペランドを固定
され知られている２進値なもつ第２オペランドに加算す
るための２進加算器を目的としてＲす、その構造並びに
接続は第２オペランドのあらかじめ定められた前記２進
値に従って決定される。
より特定的には１本発明はランダム２進値をもつｎビッ
トＡｎ−□、・・・Ａ０の第１オペランドＡをあらかじ
め定められた２進値のｎビットＢｎ−１゜・・・Ｂ０の
第２オペランドＢに加えるための２進加算器に係わり、
前記加算器はｎ個の加算セルｃＡｎ−，Ｉ・・・ＣＡｏ
を有し、各セルは第１オペランドからのＯ＜ｉ　＜ｎ　
−１であるビットＡｉを受をるためのデータ入力と１桁
上げビットＣｉを受取るための桁上げ入力と、データ出
力Ｓｉと１桁上げビットＣｉ＋、を供給するための桁上
げ出力と。
０　＜ｊ　＜ｎ　−２であってランクｊ＋１の加算セル
の桁上げ入力と結合するランクｊの加算セルの桁上げ出
力とを備えており、０≦ｉ≦ｎ−１である名加算セルＣ
Ａ、がオペランドＢのビットＢｉの値の関数として組込
まれる。
好ましい１具体例では１本発明２進加算器は２つのタイ
プの加算セルを含み、それらは一方では非相補桁上げビ
ットを受取り、かつ相補桁上げビットを供給するべ（設
計された加算セルであり、他方では相補桁上げビットを
受取り、かつ非相補桁上げビットを供給するべく設計さ
ｆた加算セルであり、加算器の連続する加算セルは交互
に第１のタイプと第２のタイプか配置されている。
本発明はさらに２個の２進オペランドを掛は合わせるた
めの、一方が固定された既知の値である直列−並列２進
乗算器にも係わる。
この２進乗算器は、固定オペランド値に従って接続され
た本発明加算器を含んでおり、前記加算器は入力及び出
力をもち１乗算器はさらに２個の入力及び１個の出力を
もつマルチプレクサを含み。
第１入力が加算器の出方に接続され、前記マルチプレク
サはまた直列形に非固定オペランドが付加される制御入
力をももち１本乗算器はさらに１個の入力とＩＩＩｍの
出力をもつアキュムレーターシフトレジスタを含み、前
記レジスタの入力はマルチプレクサの出力に結合され、
前記レジスタの出方は加算器の入力とマルチプレクサの
！２人カとに結合されている。
逆符号の２個のオペランドの掛は算を可能ならしめるた
め、１変形例によれば乗算器がアキュムレーターシフト
レジスタの出力と加算器の入力との間に位置決めされた
＠２マルチプレクサを含んでおり、＾υ記第２マルチプ
レクサは２個の入力をもち、それぞれがアキュムレータ
ーシフトレジスタの出力と、インバータの出力とに結合
し、その入力はアキュムレーターシフトレジスタの出力
に結合され１乗算器はさらに加算器に付与される桁上げ
ビットの状態を制御するための第３マルチプレクサを含
み、第２及び第３マルチプレクサは非固定オペランドＤ
の最上位のピッ）Ｄｉ−０にょって制御されている。
有利なｌ具体例によれば、逆符号の２個のオペランドを
処理することができる乗算器は数ビットの直列オペラン
ドを同時に処理するためのブースデコーダをも含んでお
り、前記デコーダはアキュムレーターシフトレジスタの
内容の極性を蓄積するための状態ビットを記憶するため
の手段を内蔵している。
好適具体例 本発明加算器及び乗算器の好適具体例を説明するに先立
って、標準形の先行技術加算器及び乗算器の一般構造に
ついて言及する。これらの演算子はランダム２進値をも
つ２個のオペランドを処理することができる。先行技術
加算器の１例として、マンチェスター・キャリー・チェ
イン形のＣＭＪｉ術加算器を説明する。
＠１図はランダム値の２個のビットＡＨ及びＢ量の合計
を計算することを可能ならしめる先行技術加算セルを表
わす。完全加電器は１組のこの種の加算セルを含み、そ
れぞれが２個のオペランドＡ及びＢのそれぞれから１個
のビットを受取る。ビット相及びＢｉを受取るための２
＠のデータインプットとは別に、前記加算セルは、加算
器の先行加算セルの拵上げビットＣｉを受取るための桁
上げ入力を含む。２個のビットＡ１及びＢｎ−１、の合
計Ｓｌは１出力へ１桁上げＣｉ＋ｔは他の出方へ付加さ
れる。
第１図に示す加算セルは、その入力のそれぞれでビット
Ａ１及び町を受取るＸＯＲゲート２と。
ＸＯＲゲート２の出力へ入力が接続するインバータ４と
、従来式Ｋｐチャンネル６ａをもつＣＭＯＳトランジス
タ及びｎチャンネル６ｂをもつＣＭＯＳトランジスタを
含むスイッチ８と、ＸＯＲゲート１０とを含んでおり、
その入力の１つはＸＯＲゲート２の出力に結合し、他の
入力は桁上げビットＣｉを受取る。
スイッチ８は、桁上げ入力Ｃｉを桁上げ出力Ｃｉ＋１に
結合する線路上に位置する。このスイッチはＸＯＲゲー
ト２の出力信号の符号によって制御されるに の加算セルは、論理状態「０」に対応して桁上げ出力Ｃ
ｉ＋１と固定電位ｖｄｄＯ間に直列に配置された２個の
チャンネルｐｃＭＯ８）ランジスタ１２．１４を含む。
これは論理状態「１」に対応して桁上げ出力Ｃｉ＋１と
固定電位ｖ０との間に配置され直列式に結合された２個
のｎチャンネル０ＭＯ８）ランジスタ１６．１８を対称
形に含んでいろ。トランジスタ１２及び１６は、インバ
ータ１３によって生じるビットＡｉの補数Ａ、によって
制御され、トランジスタ１４及び１８は、インバータ１
５ｒよって生じるビットＢｎ−１、の補数Ｂｎ−１、に
よって制御される。
＠２図は１組の論理ゲート形で第１図の加算セルを表わ
す。ＡＮＤゲート２０．２２及びＯＲゲート２４は、イ
ンバータ４，１３及び１５．スイッチ８及びトランジス
タ１２，１４．１６及び１０によって構成されるアセン
ブリと同一機能を果す。
第２図では、ＡＮＤゲート２０はビットＡ１及びＢｉを
受取る２個の入力を含み、ゲート２２はＸＯＲゲート２
によって供給される信号及びＣｉを受取る２個の入力を
含み、ＯＲゲート２４は桁上げビットＣｉ＋、を供給し
、かつＡＮＤゲート２０．２２の出力に結合した２個の
出力を含む。
従来形加算器は第１及び２図に示す通り、複数個の加算
セルを直列に配置することによって構成され、各セルの
桁上げ出力は次のセルの桁上げ入力に接続する。
第３図には、ランダム値の２個の２進オペランドＢ及び
Ｄを掛は合わせるための、この種の加算器を含む先行技
術に従う直列−並列２進乗算器を表わす。
加算Ｈ２８は２個の入力を含み、その出力ではその入力
に加わるオペランドの合計を供給する。
前記加算器の出力はアキュムレータ−シフトレジスタ３
００Å力に結合され、このレジスタは掛は算の中間糖果
と各反復毎に前記結果の右側に１ビツトのシフトを記憶
する。アキュムレータ−シフトレジスタの出力は、加算
器２８の入力の１つに再ループされ、る。′Ｉｋ後に乗
算器は、並列入力上にオペランドＢを直列入力上に他の
オペランドＤを受破り、さらに直列入力に加えられろビ
ットの論理値が「１」であり１反対の場合は「Ｏ」であ
るとき加算手段の入力に対し並列オペランＶを供給する
選択手段２６を含む。
第１図〜第３図を参照すれば、清書形加算器と乗算器の
従来構造が説明できる。次に本発明加算器及び乗算器の
幾つかの具体例を示して説明する。
本発明によれは、既知の値の固定オペランド及びランダ
ム値のオペランドを加えるための加算器の各加算セルは
特別な構造をもち、固定オペランドの特定値の関数であ
る。従って本発明加算器では、２種のタイプの加算セル
か存在する。即ち論理値「０」の固定オペランドのビッ
トと結びついた加算セル、及び論理値「１」の固定オペ
ランドのビットと結びついた加算セルである。
第４ａ図及び第４ｂ図は１例えばこれら２つのタイプの
加算セルに対応する０ＭＯ８技術の加算セルを示す。こ
れらのセルは、第１図の公知形加算セルから幾つかの素
子を省いた上で引出して（ることかできる。
従って、第４＆図の加算セルは第１図の加算セルに基づ
いてＲす、そこからＸＯＲゲート２．インバータ１５及
びトランジスタ１２．１４及び１８を省いた形である。
さらにインバータ４の入力はビットＡｉを直接に受取り
、インバータ１３を省略することが可能となる。この加
算器は、ランダム値のピッ）Ａｉ及び「０」Ｋ等しい固
定値のビットＢｉＯ間の加法を実施することを可能とす
る。
ホ４ｂ！！’ＵＫ示す加算セルは、「１」に等しい固定
値のビットＪｒランダム２進値のビットＡｌを加えるた
めの本発明加算セルである。この加算、セルは、ＸＯＲ
ゲート２及びトランジスタ１４．１６及び１８を省くこ
とによって第１図のセルから引出される。
第４ａ図及び第４ｂ図の加算セルは、論理ゲートの形で
ｖＩＢ　ａ図及びｌ；５ｂ図に示されている。
従って第４ａ図の加算セルは２つの論理ゲート。
主としてＸＯＲゲート１０及びＡＮＤＮ−ゲートＫＭじ
られている。各ゲートの１入力はビットＡＨを受取り、
他の入力は桁上げビットＣｉを受取る。
ＡＮＤゲート２６は桁上げビットＣｉ＋１を供給し。
ＸＯＲゲート１０は合４ビットＳ４を供給する。
−５ｂ図に示す加算セルはインバーター３゜ＸＯＲゲー
ト１０及びＯＲゲート２Ｂを含む。
ＮＯＴスイッチ１３はビットＡ１を受取る。その出力は
ＸＯＲゲート１００１入力に結合し、他の入力は桁上げ
ビットＣを受取る。ＸＯＲゲート１Ｏの出力は合計Ｓｉ
を９？給する。ｉ々仮に、ＯＲゲート２Ｂは入力にビッ
トＡ１及びＣｉを受取り。
桁上げビットＣｉ＋１を供給する。
完全加算器はｉ％４ａ図及び４ｂ図に示す通り。
加算セルを含む。これらの加算セルは直列に接続され、
即ち１つの加算セルの桁上げ出力は次の加算セルの桁上
げ入力に接げされている。
第６図は直列接続された加算セルＣＡｏ　ｅ　ＣＡｉ・
・・ＣＡｎ−１のグループから成る本発明加勢、器を示
す。各加算セルはビットＡ１を受取り、ｏ＜ｉ＜ｆｉ−
１は可変オペランドＡｎ−１ｅＡｎ−２・・・Ａｏから
生じる。
本発明によれば、各加算セルＣＡｉは特定構造なもち、
固定された既知のオペランドＢイー１ｆＢｎ−２・・・
Ｂ　のピッ）ＢｔのＩ！ＩＩＩ理値の関数である。
従って加算器は２′Ｍ！１のタイプの加算セル、例えば
第４＆図及び＠４ｂ図に示す加算セルであり得るセルを
含む。
加算器は２個のオペランドの符号がどうであれ。
使用されることかで診る。固定オペランドが負である場
合は、加算セルを前記固定オペランドが２の補数コード
で表わされるようにして選択するととが必要なだけであ
る。
加算器は減算器として用いられることもできる。
この場合、先の場合のよ５に、固定オペランドの補数を
加算し１桁上げビットＣｉ′Ｉｋ論理値「１」に結合す
ることになるＩ！ｌ及び第２のタイプの加算セルを入れ
換え、固定オペランドＢを可変オペランドＡＫ加算する
こととすることだけが必要である・ 固定オペランド°のビット値に従って接続した加算セル
の使用は、かなりの表面利得をもたらす。
従って第４１及び４ｂ図に示す加算セルは９個のトラン
ジスタを必要とするだけであるが、９１図の先行技研加
算セルは２２個のトランジスタを必要とし、シリコン表
面利得は５０％以上となる。
さらに１本発明加算器内のクリティカルパスは第１図の
加算セルだけをもつ加算器より負荷か軽いから１本発明
加算器の性能特性はより優れている。それらは公知方法
によって非相補桁上げビットな受取り、かつ相補桁上げ
ビットを供給するために設計された加算セルと、相補桁
上げビットを受取り、非相補桁上げビットを供給するた
めの加算セルを交互に使用することによって改良するこ
とができる。
この林の構造は、加算器の連Ｐする加算セル内で桁上げ
ビットの伝搬速度を上げることを可能にする。本発明の
範囲内での実現を可能にするため。
第４ａ図及びＩｇ４ｂ図に示す通り２個の加算セルタイ
プのそ１ぞれを、１方は受取られた桁上げビットが相補
されない場合に対応し、他方は受取られた桁上げビット
が相補される地合に対応する２つのサブタイプの加算セ
ルＶｒ置替えることが必要である。
第７８図及び第７ｂ図は、論理値「０」のビットＢ　及
び論理値「１」のビットＢＩＫそれぞれ対応し１桁−ヒ
げビットＣｉを受取り、ビットＣｉ＋１以上の柑補桁上
げを供給する加算セルを示す。
第？　ａ　ｎ及び第７ｂ図に示す具体例において。
加算セルは、出力桁上げビットの値を相補するためイン
バータ３０によって補足される第４＆図及び第４ｂ図に
それぞれ示される加算セルと同一であるＯ −バにして、ｆＰ、ｓａ図及び第８ｂ図に示す加算セル
は、相補桁上げビットＣｉをダ・取り１桁上げビットＣ
ｉ＋１を供給する論理値「０」のビットＢｉと論理値「
１」のビットＢｎ−１、にそれぞれ対応する。
＠８ａ゛図ｒ示す加算セルは第７ｂ図に示す加算セルに
事実上同一である。相違は、トランジスタ６ａＫよって
受信されるビットＡｉがインバータ４Ｉｊｔ用いて相補
され、トランジスタ６ｂ及び１２が直接ｒビットＡｌを
受取ることだけである。同様に、第８ｂ図に示される加
算セルは第７ａ図のそれと事実上同一で、ビットＡｉが
トランジスタ６ａ及び１６に直接に付加され、トランジ
スタ６ｂがインバータｒより相補されるビットＡ１を受
取ることが違う。
＠４ｍ、４ｂ、７ａｅ　７ｂｅ８ａ及び８ｂ図を参照し
て１本発明加算器のための加算セルの特別具体例を説明
する０例として、ＣＭＯ８技術の加算セルが示されてい
る。しかし本発明は別の技術を用いた様々な加算セルア
ーキテクチェアをベースにして実施されることもで館る
。
先に説明した加算器は本発明の１ｇｌの目的である。こ
の加算器はさらに有利には、固定された既知の値のオペ
ランドとランダム値のオペランドと゛を掛は合わせるた
めの２進乗算器を製造するために用いられることもでき
、これが本発明のｗｃ２の目的となる〇 本発明２進乗算器は第９図に図示してあり１本発明加算
器３２．マルチプレクサ３４及びアキュムレータ−シフ
トレジスタ３６を含んでいる。
乗算器を構成する素子の入力及び出力は並列形である。
レジスタ３６は入力と出力を含む。加算器３２はレジス
タ３６の出力と結合した入力及び出力を含む。マルチプ
レクサ３４は２個の入力を含み、その１方は加算器３２
の出力へ、他方はレジスタ３６の出力へ結合する。マル
チプレクサ３４の出力はレジスタ３６の入力に接続する
。
固定された既知のオペランドＢは第６図を参照して説明
されている通り、加算器３２の構造内に具体化されてい
る。固定されていないオペランドＤは、マルチプレクサ
３４の制御インプット３８へ直列形に付与される。マル
チプレクサの作動は次の通りである。もしランクｉのビ
ットＤＩにおいて、マルチプレクサ３４の入力３０に付
与されるオペランドＤの０　＜　ｉ　＜　ｎ　−１が値
「０」をもつていれば、マルチプレクサ３４は、レジス
タ３６の出力をｌｌ］ｉｆ配レジスタ３６の入力に接続
するため制御される。逆にもしビットＤｉが値「１」を
持っていれば、レジスタ３６の入力は加Ｕ器３２の出力
に接続する。
第９図に示す本発明乗算器は、ｕｌ、３図の先行技術加
Ｗ、器とは多少界なる９造をもつ、主な違いは。
加ｔＬｓ２８（第３図）が２＠のランダムオペランドを
加算することができる悼邸加Ｗ器であるのに。
第９図の加算器３２はあらかじめ定められたオペランド
Ｂをランダムオペランドに加えることだけが可能な専用
加算器であるということである。
本発明乗算器の１点は、先行技術乗￥４−器と比較して
加Ｗ器３２が使用されていることから生じる。
これらの利点は集積回路上の占有面積がなお小さくなる
こと、及び加算器の最適化による処理速度の高速化であ
る。
第９図の具体例では、加算器はレジスタ３６の内容を固
定オペランドＢに加えることができるだけで、この値は
正負のどちらでもよい。第２の場合には、第６図の説明
と結びつけて述べた通り。
オペランドＢは２の補数コードをもち、加算器の第１加
算セルはその桁上げピッ）Ｃｉ上に論理値「１」のビッ
トを受取る。
直列オペランドの符号処理はさらに難かしい。
つまり２の補数コードにおいて、直列オペランドＡの最
上位のビットは負の意味を表わし、レジスタ３６の内容
に正確な結果を得るために固定オペランドＢの逆数を加
えることが必要である。これは第９図の乗算器の加算器
３２については実現できず、第９図では設計自体からし
て単一オペランドＢを加えることができるだけである。
この間順を解決するため、第°９図の乗算器は固定オペ
ランドＢの逆数を加えることができるように修正される
。このような修正形乗算器を第１０図に示す。
この乗算器では、第９図の乗算器と同一の素子には同一
符号を付しである。＠１０図の乗算器は。
レジスタ３６の内容を逆にすることを可能にする補助素
子を含んでいる。これらの手段はインバータ３８を含み
、その入力がレジスタ３６の出力に結会し、さらにマル
チプレクサ４０と結合し、マルチプレクサの＠１入力が
インバータ３８の出力に結合され、他の入力がレジスタ
３６の出力に結合されている。マルチプレクサ４０の出
力は加算器３２０入力に結合している。
マルチプレクサ４０は、直列オペランドＤの最上位ピッ
）Ｄｎ、を受取るための制御入力４２を含む。従ってマ
ルチプレクサ４０は、Ｄｉ、が「ＯＪに等しければレジ
スタ３６の内容を＊　Ｄｎ−１が「１」に等しければレ
ジスタ３６の内容の逆数を加算器３２の入力に供給する
。
＠１０図に示す乗算器はまた。直列オペランドＤの最上
位ビットＤｎ−１Ｆよっても沿制御される別のマルチプ
レクサを含む。このマルチプレクサ４４は、値「０」及
び「１」の論陣信号がそれぞれ付与される２つの入力を
もつ。このマルチプレクサの出力は、加算器３２の桁上
げ入力ＣｉＫ拶続されろ。
先に説明した通り、固定オペランドＢと負の直列オペラ
ンドＤＣｍ埋値「１」のＤｎ−ｔ）との加算は、レジス
タ３６の内容から固定オペランドＢを差引くことができ
ることを必要にする。これは加算器３２にとって匡（接
に可能ではなく、設計によって固定オペランドＢを受取
った可変オペランドに加えることができるだけである。
この演算は乗算器１０では次の順序によって置き替えら
れる。即ち。
レジスタ３６の内容の逆数を固定オペランドＢに加える
。結果をメモリ３６に記憶する。インバータ３８を用い
てレジスタ３６の内容を相補する。
乗腎の最終結果はマルチプレクサ４０の出力に与えられ
る。
＠１０図は、固定オペランドＢを非固定オペランドＤＫ
対しその符号がどうであれ加えることを可能にする乗Ｗ
器の１具体例を表わす。１じて。
本発明は２つのオペランドの少なくとも１つを相補する
ことを可能にするすべてのアーキュテクチュアをカバー
し、その結果、考えられた結果の逆数を生じ、かつ前記
結果の相補演算が続く加１１達するようＫする− 乗算の！ｉｐ：を得るために使用するものとして。
アキュムレーターシフトレジスタ３６を用い、あるいは
補助的な直列−並列レジスタを加えることが可能である
・ アキュムレーターシフトレジスタ３６は、バイプライン
が目指されていない場合は理想的である。
レジスタ３６はより有利には、並列出力又は直列出力の
どちらかを可能ならしめるタイプである。
後者の場合には、第１１図に示すように、Ｗ列出力上に
インバータ４４を含み、その結果、直列オペランドが負
である場合にレジスタ３６の内容の最終的相補を得るこ
とが有利である。これは、インバータ３８及びマルチプ
レクサ４０を介してレジスタ３６の内容の最終的相補と
比較される１クロック周期を節約することを可能にする
。
幾つかの乗算がカスケードに行なわれなければならない
場合、連続する乗算器間にパイプラインを設けることが
望ましい。この場合、２（ａのレジスタが使用されなけ
ればならず、主としてｖｇルジスタはアキュムレータと
して作動し、＠２レジスタは直列−並列形式変換を行な
う。この糟の乗算器を第１２図に示す。レジスタ３６は
部分乗算結果のためのアキュムレータとして働らく。乗
算の終りにレジスタ３６の内容は直列−並列レジスタ４
６内に並列に記録される。インバータ４８は。
第１１図の乗算器のインバータと同一の機能をもち、レ
ジスタ４６の直列出力上に配筐されることができる。
２個のレジスタ３６及び４６の同時使用は、第１乗算の
結果がレジスタ４６内で直列−並列形式変換を受けるの
に対し１乗算器内で！２乗算を開始することを可能にす
る。
ｗ４９図に示す乗算器及び、第１０図〜第１２図に示さ
れると構造的変形例では、直列オペランドＤの各ビット
Ｄｌは個々に処理される。乗算を行なうために要する加
算数は従って固定オペランドＤのビット数に叫しい・ ２進乗算器の分野では、ブースアルゴリズムと加算で乗
算の結果を得るため幾つかの部分合計を隼めることを可
能ｒする。例えば、３ビツトブースアルゴリズムについ
て、非固定オペランドＤのビットは各クロック周期につ
いて２ビツトのシフトで３つずつグ１即され、カ／２の
加算で乗１！！結果を得ることが可能になる。
３ビツトブースアルゴリズムでは、オペランド第１表 Ａ　Ｉ＋Ｉ　Ａ　Ｉ　　Ａ１−１　　（ｔ−−２・Ａｉ
＋１　　十Ａｉ　　＋Ａ１−１００１　　　　　　　　
　　　　　　＋１０１０　　　　　　　　　　　　　　
＋１０１１　　　　　　　　　　＋２ １　　　！　　　　１　　　　　　　　　　　　　　０
このｄ値は固定オペランド第１表算される前にオペラン
ドＤのための乗算係数を決定する。
第１表に示した値は、固定オペランドＢに対してＯ，Ｄ
ｉ２Ｄｉ−Ｄ及び−２Ｄのうちの１つの値を加え得るこ
とが必要であり、そのためｆ算器は次か可能となるよう
修正されなければならないことを示す。即ち。
−レジスタ３６を１及び２ピツトだけシフトし。
その結果、値り及び２Ｄをつくりだし。
−レジスタの内容を相補するため乗Ｗ、器４０’ｌｌ制
御し、従って値−り及び−２Ｄをつくりだし。
−レジスタ３６内に記憶された複数個の結果を記憶する
ｅ ３ビツトブースアルゴリズムを相補する本発明乗算器を
第１３図に示す。この乗算器は第１θ図に示すと同じ素
子を含む。ｃらに可変オペランドＤの３つの連続するビ
ットＤトいＤｉ及びＤＩ＋。
が同時に付与される３つの入力をもつブースデコーダ５
０も古管ｎている。
乗算器はまたＯＲゲート５２を含み、その１入力はオペ
ランドＤから最上位ビットＤｉ１を受取り、その他方の
入力はデコーダ５０の出力に接続してｇす、ＯＲゲート
５２の出力はマルチプレクサ４０の制御入力４２に接続
される。
デコーダ５０は、レジスタ３６の複数個の極性を記憶す
るため状態ビットを記憶するためのレジスタを含む、そ
れは薯た。受取られたビットの関数としてｗ、１表に示
した値ｄを計算し、さらに前記値と記憶された状態ビッ
トの関数として制御信号をレジスタ３６．マルチプレク
サ３４及びＯＲグー）ｆ１２ｆｆ付与するための手段を
含む。
（以下余日） 第■表 乗算器のタイプ　　　　　ｔｒ　　　　　Ｔ　　　Ｆ電
ｔｒｘＴＲＯＭ内の表の読取り　　　　３．Ｎ、２Ｎ１
　　３．Ｎ、？標準形乗算器（第３図）　　　　４８．
Ｎ　　　　Ｎ　　　４８．Ｎ”標準形乗算器（第３図）
＋　　　５０．Ｎ　　　Ｎ／２　２５．Ｎ”３ビツトブ
ースデコーダ 次の乗算器（第１０図）　　　　２４．Ｎ　　　　Ｎ　
　　２４．Ｎ２次の乗算器（第１３図）　　　　　２６
．Ｎ　　　Ｎ／２　１３．Ｎ２（３ビツトブースデコー
ダ） 第■表は本発明乗算器と、２個のランダムオペランドを
掛は合わせることができる標準形乗算器。
又は１０Ｍ表への読取りを用いる公知の乗算器との相対
的性能を表わす。
性能は、乗算器を作るために必要なトランジスタ数ｔｒ
に比例するシリコン表面と１乗算をおこなうために必要
なりロック周期の数Ｔとの積に等しいメリット係数Ｆに
よって表わされる。パラメータｔｒ及びＴは各オペラン
ドのビット数Ｎの関数として表わさＶる。
第１０図の本発明乗算器は、ブースデコーダを内蔵する
従来形乗算器より僅かに高いメリット係数をもつ。メリ
ット係数はまた。第１０図の乗算器がブースデコーダを
備えていれば倍化される。
【図面の簡単な説明】
第１図は２つのランダム値ビットＡ、及びＢ。 を加算するための先行技術による加算セル、第２図は第
１図の加算セルを論理ゲートの形で表わした概略図、第
３図はランダム２進値を２個のオペランドに掛は算する
ための先行技術による２進加算器の構造、第４ａ及び４
ｂ図はランダム２進値のビットＡｌｔｔそれぞれ論理値
「Ｏ」のビット及び論理値「１」のビットに加算するた
めの本発明加算器のための加算セル、第５ａ及び５ｂ図
は論理ゲート形とした第４＆及び４ｂ図の加算セルの概
略図、簗６図は加算セルが固定オペランドのビット値の
関数として組込まれている本発明加算器の概略図、第７
３及び７ｂ図は論理値「０」に固定したビット及び論理
値「１」に固定したビットにそれぞれ対応する本発明加
算セルであって、この加算セルが晶数桁上げビットを受
取り、５ｔｔｉ桁上げビラトラ供給するべく設計されて
いることを表わす概略図、第８ａ及び８ｂ図は論理値「
０」に固定したビット及び論理値「１」に固定したビッ
トにそれぞれ対応する本発明加算セルであって。 この加算セルＩ−−桁上げビットを受取り、晶縛桁上げ
ビットを供給するべ（設計されていることを表わす概略
図、第９図は第６図の加算器を内蔵する本発明乗算器の
構造を表わす概略図、第１０図はランダムな符号の２個
のオペランドを処理するための本発明乗算器の構造的変
形例、第１１図は並列出力レジスタを内蔵する第１０図
の乗算器の構造的な変形例、第１２図は直列−並列出力
レジスタを内蔵する第１０図のマルチプレクサの構造的
変形例、第１３図はブース（Ｂｏｏｔｈ　）のアルゴリ
ズムの実現を可能ならしめる本発明乗算器の１具体例を
図解する説明図である。 ４・・・インバータ、　　　　８・・・スイッチ。 １０・・・ゲート、　　　　　　１２．１６・・・トラ
ンジスタ。 ＡＨ・・・ランダム値ビット。 Ｓ、・・・合計ビット。 ＣｉｔＣｉ＋１・・・桁上げビット。 ■□・・・固定電位。

Claims (10)

    【特許請求の範囲】
  1. （１）ランダム２進値をもつｎビットＡ＿ｎ＿−＿１、
    ・・・Ａ＿０の第１オペランドＡをあらかじめ定められ
    た２進値のｎビットＢ＿ｎ＿−＿１、・・・Ｂ＿０の第
    ２オペランドＢに加えるための２進加算器であつて、前
    記加算器はｎ個の加算セルＣＡ＿ｎ＿−＿１、・・・Ｃ
    Ａ＿０を有し、各セルは第１オペランドからの０≦ｉ≦
    ｎ−１であるビットＡ＿ｉを受取るためのデータ入力と
    、桁上げビットＣ＿ｉを受取るための桁上げ入力と、デ
    ータ出力と、データ出力Ｓ＿ｉと、桁上げビットＣ＿ｉ
    ＿＋＿１を供給するための桁上げ出力と、０≦ｊ≦ｎ−
    ２であつてランクｊ＋１の加算セルの桁上げ入力と結合
    するランクｊの加算セルの桁上げ出力とを備えており、
    ０≦ｉ≦ｎ−１である各加算セルＣＡ＿ｉがオペランド
    ＢのビットＢ＿ｉの値の関数として組込まれている２進
    加算器。
  2. （２）固定オペランドＢの論理値「０」のビットＢ＿ｉ
    と結合した各加算セルがＡＮＤゲート及び ＸＯＲゲートを含んでおり、それぞれがその入力でビッ
    トＡ＿ｉ及びＣ＿ｉを受取り、ＡＮＤゲートが桁上げビ
    ットＣ＿ｉ＿＋＿１を供給し、またＸＯＲゲートが合計
    ビットＳ＿ｉを供給する、特許請求の範囲第１項に記載
    の２進加算器。
  3. （３）固定オペランドＢの論理値「１」のビットＢ＿ｉ
    と結合した各加算セルが、ビットＡ＿ｉ及びＣ＿ｉを受
    取り、かつ桁上げビットＣ＿ｉ＿＋＿１を供給するＯＲ
    ゲートと、ビットＡ＿１を受取るインバータと、ビット
    Ｃ＿ｉ及びインバータから供給されるビットを受取り、
    かつ合計ビットＳ＿ｉを供給するＸＯＲゲートとを含ん
    でいる、特許請求の範囲第１項に記載の２進加算器。
  4. （４）次の４つのタイプ、即ち、 論理値「０」のビットＢ＿ｉと結びつき、その構造が桁
    上げビットＣ＿ｉを受取り、かつ相補桁上げビット＠Ｃ
    ＿ｉ＿＋＿１＠を供給するために設計されている加算セ
    ル、 論理値「１」のビットＢ＿ｉと結びつき、その構造が桁
    上げビットＣ＿ｉを受取り、相補桁上げビット＠Ｃ＿ｉ
    ＿＋＿１＠を供給するために設計されている加算セル、 論理値「０」のビットＢ＿ｉと結びつき、その構造が相
    補桁上げビット＠Ｃ＿ｉ＠を受取り、桁上げビットＣ＿
    ｉ＿＋＿１を供給するために設計されている加算セル、
    及び 論理値「１」のビットＢ＿ｉと結びつき、その構造が相
    補桁上げビットで＠Ｃ＿ｉ＠を受取り、桁上げビットＣ
    ＿ｉ＿＋＿１を供給するために設計されている加算セル
    、 のうちの少なくとも２つの加算セルを含み、加算器の加
    算セルが固定オペランドＢの２ 進値に従つて、２個の連続するセル間に伝達される桁上
    げビットの極性を考慮するようにして選択される、特許
    請求の範囲第１項に記載の２進加算器。
  5. （５）ｎビットＢ＿ｎ＿−＿１、Ｂ＿ｎ＿−＿２、・・
    ・Ｂ＿０の固定オペランドＢとランダム値のｎビットＤ
    ＿ｎ＿−＿１、Ｄ＿ｎ＿−＿２、・・・Ｄ＿０のオペラ
    ンドＤとの乗算のための直列−並列２進乗算器であつて
    、前記乗算器が部分乗算結果を記憶するためのアキュム
    レータ及びシフトレジスタを含んでおり、前記レジスタ
    は入力及び出力と、ｎ個の加算セルＣＡ＿ｎ＿−＿１、
    ・・・ＣＡ＿０とをもつ加算器であり、各セルが第１オ
    ペランドから０≦ｉ≦ｎ−１であるビットＤ＿ｉを受取
    るためのデータ入力と、桁上げビットＣ＿ｉを受取るた
    めの桁上げ入力と、データ出力Ｓ＿ｉと、桁上げビット
    Ｃ＿ｉ＿＋＿１を供給するための桁上げ出力とを持つて
    おり、０≦ｊ≦ｎ−２であるランクｊの加算セルの桁上
    げ出力はランクｊ＋１の加算セルの桁上げ入力に結合し
    、０≦ｉ≦ｎ−１である各加算セルＣＡ＿ｉはオペラン
    ドＢのビットＢ＿ｉの値の関数として組込まれ、前記加
    算器がレジスタの出力に結合した１個の入力と１個の出
    力をもつており、さらに加算器の出力とレジスタの出力
    にそれぞれ結合した２個の入力とレジスタの入力に結合
    した１個の出力をもつ第１マルチプレクサを含んでおり
    、前記マルチプレクサが非固定オペランドＤが直列形式
    に付与される１個の制御入力をも有している、２進乗算
    器。
  6. （６）前記加算器の各加算セルが固定オペランドＢの論
    理値「０」のビットＢ＿ｉと結合しており、ＡＮＤゲー
    ト及びＸＯＲゲートを含み、それぞれが入力でビットＤ
    ＿ｉ及びＣ＿ｉを受取り、ＡＮＤゲートが桁上げビット
    Ｃ＿ｉ＿＋＿１を供給し、ＸＯＲゲートが合計ビットＳ
    ＿ｉを供給する、特許請求の範囲第５項に記載の２進乗
    算器。
  7. （７）前記加算器の各加算セルが固定オペランドＢの論
    理値「１」のビットＢ＿ｉと結合しており、ビットＤ＿
    ｉ及びＣ＿ｉを受取り、かつ桁上げビットＣ＿ｉ＿＋＿
    １を供給するＯＲゲートと、ビットＤ＿ｉを受取るイン
    バータと、ビットＣ＿ｉ及びインバータにより供給され
    るビットを受取りかつ合計ビットを供給するＸＯＲゲー
    トとを含んでいる、特許請求の範囲第５項に記載の２進
    乗算器。
  8. （８）次の４つのタイプ、即ち、 論理値「０」のビットＢ＿ｉと結びつき、その構造が桁
    上げビットＣ＿ｉを受取り、かつ相補桁上げビット＠Ｃ
    ＿ｉ＿＋＿１＠を供給するために設計されている加算セ
    ル、 論理値「１」のビットＢ＿ｉと結びつき、その構造が桁
    上げビットＣ＿ｉを受取り、かつ相補桁上げビット＠Ｃ
    ＿ｉ＿＋＿１＠を供給するために設計されている加算セ
    ル、 論理値「０」のビットＢ＿ｉと結びつき、その構造が相
    補桁上げビット＠Ｃ＿ｉ＠を受取り、かつ桁上げビット
    Ｃ＿ｉ＿＋＿１を供給するために設計されている加算セ
    ル、及び 論理値「１」のビットＢ＿ｉと結びつき、その構造が相
    補桁上げビット＠Ｃ＿ｉ＠を受取り、かつ桁上げビット
    Ｃ＿ｉ＿＋＿１を供給するために設計されている加算セ
    ル、 のうちの少なくとも２つの加算セルを含み、加算器の加
    算セルは固定オペランドＢの２ 進値に従つて、２個の連続するセル間に伝達される桁上
    げビットの極性を考慮するようにして選択される、特許
    請求の範囲第５項に記載の２進乗算器。
  9. （９）逆符号の２個のオペランドＢ及びＤの乗算を可能
    ならしめるための、さらに以下の素子、即ち、 アキュムレーターシフトレジスタの出力と 加算器の入力との間に位置しており、かつレジスタの出
    力と、レジスタの出力に入力が結合されているインバー
    タの出力とにそれぞれ結合する２個の入力をもつ第２マ
    ルチプレクサ、及び 論理状態「０」と「１」にそれぞれ保持さ れる２個の入力を持ち、その出力が加算器の桁上げ入力
    Ｃ＿０に結合している第３マルチプレクサ、 を含んでおり、前記第２及び第３マルチプレクサがオペ
    ランドＤの最上位のビットＤ＿ｎ＿−＿１によつて制御
    される、特許請求の範囲第５項に記載の乗算器。
  10. （１０）ブースデコーダを含んでおり、前記デコーダが
    連続する３個のビットのグループの形でオペランドＤか
    らビットを受取り、さらに前記ビットの論理値の関数と
    して第１及び第２マルチプレクサ及びレジスタを制御す
    るための信号を送出し、さらにレジスタの内容の極性を
    記憶するための状態ビット用記憶手段を備えている、特
    許請求の範囲第９項に記載の乗算器。
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