JPH01157621A - ２進数から１０進数ｂｃｄコードへの変換装置 - Google Patents
２進数から１０進数ｂｃｄコードへの変換装置Info
- Publication number
- JPH01157621A JPH01157621A JP31525087A JP31525087A JPH01157621A JP H01157621 A JPH01157621 A JP H01157621A JP 31525087 A JP31525087 A JP 31525087A JP 31525087 A JP31525087 A JP 31525087A JP H01157621 A JPH01157621 A JP H01157621A
- Authority
- JP
- Japan
- Prior art keywords
- bcd
- register
- processing
- binary
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 abstract description 9
- 201000007795 Bietti crystalline corneoretinal dystrophy Diseases 0.000 description 25
- 208000008319 Bietti crystalline dystrophy Diseases 0.000 description 25
- 238000010586 diagram Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、計算機等の演算処理等において使用される２
進数を２進化１０進数（以下、ＢＣＤという）に変換す
る変換装置に関する。
進数を２進化１０進数（以下、ＢＣＤという）に変換す
る変換装置に関する。
従来の技術と問題点
２進数をＢＣＤに変換する変換装置としては、従来、２
進数が１６ビット程度以下である場合には、ＲＯＭによ
る変換テーブルを用いるものや、２進数の桁数が大きく
なるとＲＯＭによるテーブルと加算回路で構成したもの
、また、８・４・２・１コードから５・４・２・１コー
ドへのコード変換回路を用いるもの、１６・８・４・２
・１から１０・５・４・２・１コードへのコード変換回
路を用いるもの等がある。
進数が１６ビット程度以下である場合には、ＲＯＭによ
る変換テーブルを用いるものや、２進数の桁数が大きく
なるとＲＯＭによるテーブルと加算回路で構成したもの
、また、８・４・２・１コードから５・４・２・１コー
ドへのコード変換回路を用いるもの、１６・８・４・２
・１から１０・５・４・２・１コードへのコード変換回
路を用いるもの等がある。
さらに、各桁の１０のべぎ乗で除算を繰り返して求める
か、各桁の１０のべき乗で減算を繰り返して求める方法
がとられている。
か、各桁の１０のべき乗で減算を繰り返して求める方法
がとられている。
上記除算を繰返したり、減算を繰り返す方法では処理時
間が長くなるという問題があった。
間が長くなるという問題があった。
そこで、本発明の目的は、処理時間の短い２進数からＢ
ＣＤ数への変換装置を提供することにある。
ＣＤ数への変換装置を提供することにある。
問題点を解決するための手段
第１図は、本発明が採用した上記問題点を解決するため
の手段のブロック図であり、本発明は、処理可能な２進
数の最上位ビットに対応する１０進数を該１０進数の桁
数より１つ少ない数の１０のべぎ数で除し、さらに２を
乗じた値を変換係数として記憶する係数記憶手段１と、
変換すべき２進数と上記係数記憶手段１に記憶された変
換係数を乗じる乗算手段２と、該乗算手段２の算出値を
格納するレジスタ３と、該レジスタ３の上位４ビットを
「○」とし上位側へのシフトと加算によりレジスタの値
を１０倍にする処理手段４と、上記乗算手段２及び上記
処理手段４によって得られた上記レジスタ３の上位４ビ
ットのデータを記憶するＢＣＤコード記憶手段５と、該
ＢＣＤコード記憶手段５に必要とする桁の数のデータが
記憶されるまで上記処理手段４の処理を繰り返すよう制
御する制御手段６とを設（プることによって２進数を２
進化１０進コードに変換することにより」二記問題点を
解決した。
の手段のブロック図であり、本発明は、処理可能な２進
数の最上位ビットに対応する１０進数を該１０進数の桁
数より１つ少ない数の１０のべぎ数で除し、さらに２を
乗じた値を変換係数として記憶する係数記憶手段１と、
変換すべき２進数と上記係数記憶手段１に記憶された変
換係数を乗じる乗算手段２と、該乗算手段２の算出値を
格納するレジスタ３と、該レジスタ３の上位４ビットを
「○」とし上位側へのシフトと加算によりレジスタの値
を１０倍にする処理手段４と、上記乗算手段２及び上記
処理手段４によって得られた上記レジスタ３の上位４ビ
ットのデータを記憶するＢＣＤコード記憶手段５と、該
ＢＣＤコード記憶手段５に必要とする桁の数のデータが
記憶されるまで上記処理手段４の処理を繰り返すよう制
御する制御手段６とを設（プることによって２進数を２
進化１０進コードに変換することにより」二記問題点を
解決した。
作 用
処理可能な２進数の最上位ピッ１〜に対応する１０進数
をＡとし、その１０進数の桁を０桁とすると、上記変換
係数Ｑは次の第（１）式のようになり、この変換係数の
フォーマットを上位４ビットを整数とし残りのビット（
ｍ−４）を小数とする（ただし、ｍは演算レジスタのピ
ッ１〜数）Ｑ＝Ａｘ１０”−１）ｘ２ ・・・
・・・（１）この変換係数は２進数の最上位ビットが「
１」に対する重みを意味しており、該変換係数Ｑに最上
位ビットを整数とし最上位ビットと次のピッ１〜間に小
数点があるとする固定小数点とした２進数を乗じて得ら
れる上位４ビットの整数部は変換したＢＣＤ数の最上位
の数を表わすことになる。そこで、変換係数Ｑと変換す
べき２進数を乗算手段で乗算して得られた値を記憶する
レジスタの上位４ビットより上記整数部の数をＢＣＤコ
ード記憶手段５に記憶し、上記上位４ビットを１０」に
してレジスタの値を処理手段４によって１０倍し次の桁
の値を求め、ＢＣＤコード記憶手段５に記憶する。以下
、必要とする桁まで繰り返すことによって、２進数のＢ
ＣＤが得られる。
をＡとし、その１０進数の桁を０桁とすると、上記変換
係数Ｑは次の第（１）式のようになり、この変換係数の
フォーマットを上位４ビットを整数とし残りのビット（
ｍ−４）を小数とする（ただし、ｍは演算レジスタのピ
ッ１〜数）Ｑ＝Ａｘ１０”−１）ｘ２ ・・・
・・・（１）この変換係数は２進数の最上位ビットが「
１」に対する重みを意味しており、該変換係数Ｑに最上
位ビットを整数とし最上位ビットと次のピッ１〜間に小
数点があるとする固定小数点とした２進数を乗じて得ら
れる上位４ビットの整数部は変換したＢＣＤ数の最上位
の数を表わすことになる。そこで、変換係数Ｑと変換す
べき２進数を乗算手段で乗算して得られた値を記憶する
レジスタの上位４ビットより上記整数部の数をＢＣＤコ
ード記憶手段５に記憶し、上記上位４ビットを１０」に
してレジスタの値を処理手段４によって１０倍し次の桁
の値を求め、ＢＣＤコード記憶手段５に記憶する。以下
、必要とする桁まで繰り返すことによって、２進数のＢ
ＣＤが得られる。
実施例
以下、１６ビットの２進正整数のＢＣＤ数への変換の実
施例について説明する。
施例について説明する。
１６ビットの最上位ビットに対する１０進数は２１５＝
３２７６８ （１０進数を表わすため３２７６８１ｏと
表わす）であり、５桁の数であるので変換係数Ｑは −（５−１）Ｘ２ Ｑ＝３２７６８１ｏＸ１０ ＝３．２７６８１ｏｘ２ となり、１６進数ではＱ三６８ＤＢＡ （Ｈ）となり、
１６ヒ゛ツ１〜に丸めて、Ｑ三６８ＤＣ（Ｈ）となる。
３２７６８ （１０進数を表わすため３２７６８１ｏと
表わす）であり、５桁の数であるので変換係数Ｑは −（５−１）Ｘ２ Ｑ＝３２７６８１ｏＸ１０ ＝３．２７６８１ｏｘ２ となり、１６進数ではＱ三６８ＤＢＡ （Ｈ）となり、
１６ヒ゛ツ１〜に丸めて、Ｑ三６８ＤＣ（Ｈ）となる。
この変換係数を２進表示すると第３図ａに示すものとな
り、該変換係数のフォーマットを第２図に示すように上
位４ビットを整数とし、残りのビット（ｍ−４＞を小数
とする（ただし、ｍはレジスタのビット数）。
り、該変換係数のフォーマットを第２図に示すように上
位４ビットを整数とし、残りのビット（ｍ−４＞を小数
とする（ただし、ｍはレジスタのビット数）。
そこで、ＢＣＤ数に変換すべき２進数として２””＝８
０００ （Ｈ）（三３２７６８１ｏ）とすると、この２
進数は第３図すに示すものとなる。この２進数２１５と
変換係数Ｑを乗じたものは第３図Ｃとなり、上位４ビッ
トはｒｏｏｌｌＪとなり１０進数の「３」となる。次に
、上位４ビットを「０」にしく第３図ｄ）、１０倍処理
を行うが、第３図の例では、第３図ｄで示す値を１回シ
フト（２倍）したもの（ｅ）と３回シフト（２３−８倍
）したもの（ｆ）を加えて１０倍としている（Ｑ）。こ
の１０倍とした値（Ｑ）の上位４ビットはｒｏｏｌｏＪ
となり１０進数の「２」を表わす。以下同様に処理して
いくと、第３図に示すように、変換係数Ｑに変換すべき
２進数を乗じて得た値の上位４ビットを読出し、及び、
これ以後上位４ビットを「０」にし、１０倍処理した後
の上位４ビットを読出し、順次繰返し処理し必要とする
桁まで行えば、読出された上位４ピツ１〜の６値は２進
数をＢＣＤ数に変換した値、上記例では３２７６８を示
ずこととなる。
０００ （Ｈ）（三３２７６８１ｏ）とすると、この２
進数は第３図すに示すものとなる。この２進数２１５と
変換係数Ｑを乗じたものは第３図Ｃとなり、上位４ビッ
トはｒｏｏｌｌＪとなり１０進数の「３」となる。次に
、上位４ビットを「０」にしく第３図ｄ）、１０倍処理
を行うが、第３図の例では、第３図ｄで示す値を１回シ
フト（２倍）したもの（ｅ）と３回シフト（２３−８倍
）したもの（ｆ）を加えて１０倍としている（Ｑ）。こ
の１０倍とした値（Ｑ）の上位４ビットはｒｏｏｌｏＪ
となり１０進数の「２」を表わす。以下同様に処理して
いくと、第３図に示すように、変換係数Ｑに変換すべき
２進数を乗じて得た値の上位４ビットを読出し、及び、
これ以後上位４ビットを「０」にし、１０倍処理した後
の上位４ビットを読出し、順次繰返し処理し必要とする
桁まで行えば、読出された上位４ピツ１〜の６値は２進
数をＢＣＤ数に変換した値、上記例では３２７６８を示
ずこととなる。
第４図は同様に、２進数を２１４ヨ１６３８４１゜をＢ
ＣＤ数に変換する処理を示したもので、この第４図でも
示されるように、各処理後の上位４ビッ１〜を読出ずと
、２進数２ ＝１６３８４１８がＢＣＤ数のＮ ６３
８４Ｊが得られることを示している。
ＣＤ数に変換する処理を示したもので、この第４図でも
示されるように、各処理後の上位４ビッ１〜を読出ずと
、２進数２ ＝１６３８４１８がＢＣＤ数のＮ ６３
８４Ｊが得られることを示している。
このようにして、２進数をＢＣＤ数に変換することがで
きるので、乗算器と乗算結果を格納するレジスタをシフ
トする手段等を専用回路で構成して変換器を構成しても
よいが、本実施例においては、この変換器をマイクロコ
ンピュータによって行う例を示ず。なお、マイクロコン
ピュータは、変換係数Ｑを設定する手段、記憶するメモ
リを有する通常のマイクロコンピュータシステムでよく
、そのハードウェア構成は省略する。
きるので、乗算器と乗算結果を格納するレジスタをシフ
トする手段等を専用回路で構成して変換器を構成しても
よいが、本実施例においては、この変換器をマイクロコ
ンピュータによって行う例を示ず。なお、マイクロコン
ピュータは、変換係数Ｑを設定する手段、記憶するメモ
リを有する通常のマイクロコンピュータシステムでよく
、そのハードウェア構成は省略する。
第５図は、該マイクロコンピュータで２進数とＢＣＤ数
に変換する処理のフローチャートである。
に変換する処理のフローチャートである。
まず、ＢＣＤ数に変換すべぎ２進数Ｘが入力されるか、
またはメモリから読出されると（ステップＳ１）、メモ
リ内に格納されている変換係数Ｑを読出しくステップＳ
２）、２進数Ｘと変換係数Ｑを乗じ、得られた値をレジ
スタＲに格納しくステップＳ３）、指標１を１にセラ（
−シ（ステップＳ４）、レジスタＲの上位４ビットを読
出しＢＣＤ数を記憶するレジスタＤｉ（＝Ｄ１）に記憶
する（ステップＳ５）。次に、レジスタＲの上位４ビッ
トを「０」にしくステップｓ６）、指標１が設定された
ＢＣＤ数として表示すべき桁数ｎが否か判断しくステッ
プＳ８）、指標１がｎに達してなければ、レジスタＲの
値を１０倍するくステップＳ９）。この１０倍処理は前
述したようにレジスタＲを１回上位側にシフトした値と
３回上位側にシフトした値を加算づ−ることにより（２
信子２３倍＝１０倍）行ってもよく、ま１ｃは、２回シ
フトしたもの（２２＝４倍）を加算しく２２−１−２−
８倍）、これに１回シフトしたもの（２倍）を加算する
（２ ＋２２＋２＝１０倍）処理でもよい。
またはメモリから読出されると（ステップＳ１）、メモ
リ内に格納されている変換係数Ｑを読出しくステップＳ
２）、２進数Ｘと変換係数Ｑを乗じ、得られた値をレジ
スタＲに格納しくステップＳ３）、指標１を１にセラ（
−シ（ステップＳ４）、レジスタＲの上位４ビットを読
出しＢＣＤ数を記憶するレジスタＤｉ（＝Ｄ１）に記憶
する（ステップＳ５）。次に、レジスタＲの上位４ビッ
トを「０」にしくステップｓ６）、指標１が設定された
ＢＣＤ数として表示すべき桁数ｎが否か判断しくステッ
プＳ８）、指標１がｎに達してなければ、レジスタＲの
値を１０倍するくステップＳ９）。この１０倍処理は前
述したようにレジスタＲを１回上位側にシフトした値と
３回上位側にシフトした値を加算づ−ることにより（２
信子２３倍＝１０倍）行ってもよく、ま１ｃは、２回シ
フトしたもの（２２＝４倍）を加算しく２２−１−２−
８倍）、これに１回シフトしたもの（２倍）を加算する
（２ ＋２２＋２＝１０倍）処理でもよい。
そして、再びステップ８５以下の処理を繰り返し、指標
ｉがｎになるまで行う。そして、指標１が必要とする桁
数ｎになるとレジスタＤ１．Ｄ２・・・・・Ｄｎには２
進数ＸをＢＣＤ数に変換した各桁の値が上位から順に記
憶されていることとなる。
ｉがｎになるまで行う。そして、指標１が必要とする桁
数ｎになるとレジスタＤ１．Ｄ２・・・・・Ｄｎには２
進数ＸをＢＣＤ数に変換した各桁の値が上位から順に記
憶されていることとなる。
例えば前述した例の２進数Ｘが２１５であると、隅−３
Ｄ２−２Ｄ３−７Ｄ４−６Ｄ５ −８ が記憶されており、２進数２１５をＢＣＤ数に変
換した３２７６８が記憶されていることとなる。また、
２進数Ｘが２ であれば、Ｄｌ−１Ｄ２−６Ｄ３−３Ｄ
４−８Ｄ５＝４の １６３８４が記憶されることとなる。
Ｄ２−２Ｄ３−７Ｄ４−６Ｄ５ −８ が記憶されており、２進数２１５をＢＣＤ数に変
換した３２７６８が記憶されていることとなる。また、
２進数Ｘが２ であれば、Ｄｌ−１Ｄ２−６Ｄ３−３Ｄ
４−８Ｄ５＝４の １６３８４が記憶されることとなる。
こうして、レジスタＤ１〜Ｄｎに２進数ＸをＢＣＤ数に
変換した数が得られる。
変換した数が得られる。
発明の効果
本発明は、２進数とＢＣＤ数に変換するために１回の乗
算と数回のシフトと加算処理のみでＢＣＤ数が（ｑられ
るので、短時間の処理で２進数をＢＣＤ数に変換できる
。
算と数回のシフトと加算処理のみでＢＣＤ数が（ｑられ
るので、短時間の処理で２進数をＢＣＤ数に変換できる
。
−〇 −
第１図は本発明が従来技術の問題点を解決するために採
用した手段のブロック図、第２図は変換係数の）Ａ−マ
ット、第３図は２進数２１５をＢＣＤ数に変換する処理
の説明図、第４図は２進数２１４をＢＣＤ数に変換する
処理の説明図、第５図は本発明の一実施例のマイクロコ
ンピュータによる２進数をＢＣＤ数に変換する処理のフ
ローチャートである。 特許出願人 ファナック株式会社 第 ４ 図
用した手段のブロック図、第２図は変換係数の）Ａ−マ
ット、第３図は２進数２１５をＢＣＤ数に変換する処理
の説明図、第４図は２進数２１４をＢＣＤ数に変換する
処理の説明図、第５図は本発明の一実施例のマイクロコ
ンピュータによる２進数をＢＣＤ数に変換する処理のフ
ローチャートである。 特許出願人 ファナック株式会社 第 ４ 図
Claims (1)
- 処理可能な２進数の最上位ビットに対応する１０進数を
該１０進数の桁数より１つ少ない数の１０のべき数で除
し、さらに２を乗じた値を変換係数として記憶する係数
記憶手段と、変換すべき２進数と上記係数記憶手段に記
憶された変換係数を乗じる乗算手段と、該乗算手段の算
出値を格納するレジスタと、該レジスタの上位４ビット
を「０」とし上位側へのシフトと加算によりレジスタの
値を１０倍にする処理手段と、上記乗算手段及び上記処
理手段によつて得られた上記レジスタの上位４ビットの
データを記憶するＢＣＤコード記憶手段と、該ＢＣＤコ
ード記憶手段に必要とする桁の数のデータが記憶される
まで上記処理手段の処理を繰り返すよう制御する制御手
段とを有し、上記ＢＣＤコード記憶手段に記憶されたデ
ータによつて２進数の２進化１０進コードに変換された
値を表わす２進数から１０進数ＢＣＤコードへの変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31525087A JPH01157621A (ja) | 1987-12-15 | 1987-12-15 | ２進数から１０進数ｂｃｄコードへの変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31525087A JPH01157621A (ja) | 1987-12-15 | 1987-12-15 | ２進数から１０進数ｂｃｄコードへの変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01157621A true JPH01157621A (ja) | 1989-06-20 |
Family
ID=18063175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31525087A Pending JPH01157621A (ja) | 1987-12-15 | 1987-12-15 | ２進数から１０進数ｂｃｄコードへの変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01157621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0820148A2 (en) * | 1996-07-17 | 1998-01-21 | Mitutoyo Corporation | Code translation circuit |
-
1987
- 1987-12-15 JP JP31525087A patent/JPH01157621A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0820148A2 (en) * | 1996-07-17 | 1998-01-21 | Mitutoyo Corporation | Code translation circuit |
| EP0820148A3 (en) * | 1996-07-17 | 1999-03-17 | Mitutoyo Corporation | Code translation circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6132437Y2 (ja) | ||
| JPH01157621A (ja) | ２進数から１０進数ｂｃｄコードへの変換装置 | |
| JPH0462617B2 (ja) | ||
| US4325056A (en) | BCD To binary converter | |
| JPH0831024B2 (ja) | 演算プロセッサ | |
| JP2734438B2 (ja) | 乗算装置 | |
| JPH02126317A (ja) | データ形式変換方式 | |
| JP2777265B2 (ja) | 高基数開平演算装置 | |
| JPH01173922A (ja) | 固定小数点２進／１０進ｂｃｄコード変換装置 | |
| JP3278488B2 (ja) | １０進演算装置 | |
| JPS6124851B2 (ja) | ||
| JP3539077B2 (ja) | 並列演算方式による除算方法 | |
| JPS59139443A (ja) | コ−ド変換方式 | |
| JPS58119047A (ja) | １０進乗算又は除算装置 | |
| SU1001079A1 (ru) | Преобразователь двоичного кода в код системы остаточных классов | |
| JP3460780B2 (ja) | 数値演算装置 | |
| JP2928027B2 (ja) | 十進二進変換回路 | |
| JPH0690176A (ja) | ２進１０進変換回路 | |
| JPS585838A (ja) | シフト回路 | |
| JP2004295345A (ja) | 演算装置及び乗算装置 | |
| JPS59197936A (ja) | デイジタル信号処理方式 | |
| JPS62200917A (ja) | デ−タ変換方法 | |
| JPH0242251B2 (ja) | ||
| JPH0213495B2 (ja) | ||
| JPH04263317A (ja) | 演算装置 |