JPS6124851B2

JPS6124851B2 -

Info

Publication number: JPS6124851B2
Application number: JP10980180A
Authority: JP
Inventors: Makoto Morito; Tsutomu Kaneko; Ryoichi Myamoto
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1980-08-12
Filing date: 1980-08-12
Publication date: 1986-06-12
Also published as: JPS5735435A

Description

【発明の詳細な説明】

本発明は簡単な回路構成と少ない演算量によつ
て、音声データのPCM符号を圧縮し、ADPCM符
号化するADPCM変換器に関する。音声の帯域圧縮方式の１つとして、ADPCM符
号（Adaptive Differential Pulse Code
Modulation）がある。この方式は音声の隣接サ
ンプル間（時間T₁と時間T₂）のデータにおいて、
時間T₁のデータをもとに時間T₂のデータを予測
し、その予測値と時間T₂におけるデータとの差
分を符号化することによつて、音声の帯域圧縮を
行なう方式である。また、符号化の際の量子化ステツプサイズを変
化させていくことを特徴としている。以下、ADPCM方式を用いた従来のADPCM変
換器の回路を第１図に示す。第１図において、１は音声信号のPCM符号が
入力される入力端子、２は減算器、３は割算器、
４は加算器、５は乗算器、６は加算器、７はレジ
スタ、８はテーブル、９は乗算器、１０はリミツ
タ、１１はレジスタ、１２はADPCM符号が出力
される出力端子である。この動作について、次に説明する。ここでは音
声信号のあるサンプル時点のPCM符号入力から
次のサンプル時点のPCM符号入力直前までの処
理を１サンプルサイクルとして、この１サンプル
サイクルについて説明する。入力端子１から入力される音声信号のPCM符
号をｘ_oとし、レジスタ７の出力を予測値符号×_o
とすると、減算器２の出力を差分値符号ｄ_oとす
れば、ｄ_o＝ｘ_o−×_o (1) となる。また、割算器３の出力はADPCM符号Ｌ
_oで、レジスタ１１の出力は量子化レベルに関す
る量であり、この出力を量子化ステツプサイズΔ
_oとすると、Ｌ_o＝〔ｄ_ｏ／Δ_ｏ〕 (2) で表わされる。ただし、〔〕はその〔〕内の
数を越えない最大の整数を表す。ADPCM符号Ｌ
_oは出力端子１２から音声の圧縮符号として出力
される。このADPCM符号Ｌ_oに対して、加算器
４において、誤差補正のためのバイアス値として
0.5が加えられる。この誤差補正のバイアス値
は、０から１までの値を取りうるが、平均的には
0.5が最も適当である。次に、乗算器５において、量子化ステツプサイ
ズΔ_oと、加算器４の出力である（Ｌ_o＋0.5）が
乗算され、次に示す差分復調値ｑ_oを得る。ｑ_o＝Δ_o（Ｌ_o＋0.5） ………(3) 差分復調値ｑ_oは予測値×_oと加算器６において
加算され、次のサンプルサイクルのPCM符号入
力時に用いられる予測値×_o+1を得る。〓〓₊₁＝×_o＋ｑ_o ………(4) 加算器６の出力である予測値×_o+1はレジスタ
７に格納される。一方、ADPCM符号Ｌ_oはテーブル８に入力さ
れ、テーブル８によりADPCM符号Ｌ_oに対応し
た移動係数Ｍ_oに変換される。移動係数Ｍ_oは乗算
器９によつて、レジスタ１１の出力である量子化
ステツプサイズΔ_oと乗ぜられ、次のサンプルサ
イクルのPCM符号入力時に用いられる量子化ス
テツプサイズΔ_o+1を得る。 Δ_o+1＝Δ_o・Ｍ_o ………(5) リミツタ１０は乗算器９の出力である量子化ス
テツプサイズΔ_o+1の値を最小の量子化ステツプ
サイズΔ_nioと最大の量子化ステツプサイズΔ_nax
との間に制限して出力する機能を有し、量子化ス
テツプサイズΔ′_o+1を出力する。すなわち、Δ_o+
_１がΔ_nioより小となつた場合には、リミツタ１０
はΔ_nioを出力する。また、Δ_o+1がΔ_naxより大き
な場合にはリミツタ１０はΔ_naxを出力する。すなわち、第１図に示した従来のADPCM変換
器の１サンプルサイクルの動作において、必要と
する演算量は乗算器５と乗算器９による乗算が各
１回、割算器３による割算が１回、加算器４と加
算器６による加算器が各１回、減算２による減算
が１回となる。従つて、入力端子１からデータが入つてくる短
い時間間隔（たとえば入力信号を8kKzで標本化
した場合、125μ秒）ごとに前述の演算を行なう
ことが必要であり、そのためには高速な論理素子
（特に乗算素子）が必要となり、演算回路自体も
高速で大規模になる。本発明の目的は、これらの欠点を除去すること
を目的としており、その特徴は第５式の乗算を行
なわず、量子化ステツプサイズを格納したメモリ
に対する簡易な操作に置き換えたものである。その結果、低速素子による簡易な論理素子によ
る構成の実現を可能にしたもので、以下詳細に説
明する。第２図に本発明の１実施例を示す。第２図にお
いて、１３は音声信号のPCM符号（16ビツト）
が入力される入力端子、１４はセレクタ、１５は
加減算器、１６，１７は加減算器１５の出力を格
納する16ビツトのレジスタ、レジスタ１８は加減
算器１５の符号ビツト１ビツトを格納する１ビツ
トのレジスタ、１９，２０，２１はそれぞれ１ビ
ツトのレジスタ、２２はレジスタ１６の出力とレ
ジスタ１７の出力を選択する16ビツトのセレク
タ、２３はレジスタ１８の出力１ビツトと加減算
器１５の出力のうち、符号ビツト１ビツトとの間
でEX−NOR演算を行なうEX−ORゲート、２４
はレジスタ１８，１９，２０，２１の出力によつ
てアドレスを指定されるROMメモリ、２５は６
ビツトのデータを出力するポインタ、２６はポイ
ンタ２５の６ビツトの出力が特定の範囲内の値に
なるように制御するポインタ監視部である。２７
はポインタ２５の６ビツトの出力によつてアドレ
ツシングされる16ビツトのデータを出力する
ROMメモリ、２８はROM２７の出力を並列に読
み込み、シフトダウンしていく16ビツトのシフト
レジスタ、２９，３０，３１，３２はADPCM符
号の出力端子である。次に本発明の実施例の動作について説明する。
本実施例において、音声信号のあるサンプル時点
のPCM符号が入力されてから次のサンプル時点
のPCM符号が入力されるまでの処理は10のステ
ツプに分かれており、入力端子１３から16ビツト
の音声信号のPCM符号が入つてくるごとに、10
のステツプ動作を行なう。これを１サンプルサイ
クルの処理として、以下１サンプルサイクル内の
各ステツプ毎に説明する。〔ステツプ１〕まず、ステツプ１では入力端子１３より16ビツ
トのPCM符号ｘ_oが入力される。16ビツトPCM符
号ｘ_oのデータ構成は最上位に符号ビツト、それ
に続く上位11ビツトに音声の振幅データ、残り下
位４ビツトにすべて０のデータとなつている。こ
の下位４ビツトに０を設定するのはデータに冗長
を持たせて、演算精度を上げるためである。ステ
ツプ１ではセレクタ１４は入力端子１３側に切り
かえられ、入力されたPCM符号ｘ_oを一方の入力
Ａとして加減算器１５に入力する。また、セレク
タ２２はレジスタ１６側に切りかえられ、レジス
タ１６に格納されている予測値×_oを加減算器１
５のもう一方の入力Ｂとして入力する。このと
き、加減算器１５は（入力Ａ）−（入力Ｂ）の動作
を行なう。すなわち、（ｘ_o−×_o）の演算を行な
い、16ビツトの演算結果を差分値符号ｄ_o（＝ｘ_o
−×_o）としてレジスタ１７に格納する。また、加減算器１５の16ビツトの差分値符号出
力ｄ_oのうち、１ビツトの符号ビツトはADPCM
符号Ｌ_oの極性ビツトとしてレジスタ１８に格納
される。この差分値符号ｄ_oとレジスタ１８に格
納されたビツトパターンの関係を表１に示す。

〔ステツプ２〕

続くステツプ２では、セレクタ１４はシフトレ
ジスタ２８側に切りかえられ、この時セレクタ２
２はレジスタ１７側に切りかえられる。これによ
り、加減算器１５はステツプ１におけるレジスタ
１８の出力に応じて表２のごとく動作する。

【表】すなわち、加減算器１８は表３の演算を行なう
ことになる。

【表】ここで、EX−NORゲート２３の動作について
示すと表４の通りとなる。

【表】 EX−NORゲート２３は加減算器１５の演算出
力結果の符号とレジスタ１８の出力の間で、表４
に示されるEX−NOR演算を行ない、その結果を
ADPCM符号Ｌ_oの振幅ビツトの最上位桁として
レジスタ１９に格納する。 EX−NORゲート２３の出力が１の場合は加減
算器１５の演算結果をレジスタ１７に格納し、
EX−NORゲート２３の出力が０の場合には、レ
ジスタ１７の内容の更新は行なわず、そのままに
しておく。ステツプ２における処理を要約すると、表５を
得る。

〔ステツプ３〕

次に行なわれるステツプ３の動作について説明
すると、ステツプ１において最初にシフトレジス
タ２８に格納された基準値符号Ｘをシフトダウン
することにより、Ｘ／２とする。すなわち、これ
は２Δ_oに等しい値である。また、セレクタ１４はシフトレジスタ２８側に
切り換えられ、シフトレジスタ２８よりの出力
X/2がセレクタ１４を通して加減算器１５の一方
の入力Ａとして入力される。また、セレクタ２２はレジスタ１７側に切りか
えられる。レジスタ１７に格納されたステツプ１
の処理結果はセレクタ２２を通して加減算器１５
のもう一方の入力Ｂとして入力される。加減算器
１５においては、前記入力Ａと入力Ｂとの間の演
算を行なう。その演算内容は、表６に示す通り、
レジスタ２１の出力値に応じて加算もしくは減算
が行なわれる。

【表】 EX−NORゲート２３は加減算器１５演算結果
の符号とレジスタ１８の出力の間で表４に示され
るEX−NOR演算を行ない、その結果をADPCM
符号Ｌ_oのレジスタ２０に格納する。EX−NOR
演算結果、EX−NORゲート２３の出力が１の場
合は、加減算器１５の演算結果をレジスタ１７に
格納し、EX−NORゲートの出力が０の場合には
レジスタ１７の内容は更新せず、そのままとして
おく。ステツプ３における処理とレジスタの内容を要
約すると、表７の如くなる。

〔ステツプ４〕

次に行なわれるステツプ４では、まず最初にシ
フトレジスタ２８に格納された値X/2は更にシフ
トダウンされ、Ｘ／４となる。すなわち、これは
Δ_oに等しい値である。また、セレクタ１４はシフトレジスタ２８側に
切りかえられ、シフトレジスタ２８に格納された
値Ｘ／４がセレクタ１４を通して加減算器に一方
の入力Ａとして入力される。セレクタ２２はレジスタ１７側に切りかえられ
る。レジスタ１７に格納されたステツプ３の処理
結果はセレクタ２２を通して、もう一方の入力Ｂ
として加減算器１５に入力される。加減算器１５
における演算は、表３、表６に示す通り、レジス
タ１８の値によつて決まり、レジスタ１７の内容
とシフトレジスタ２８の内容との間で、加算もし
くは減算が行なわれる。 EX−NORゲート２３は加減算器１５の演算結
果の符号とレジスタ１８の出力との間で表４に示
されるEX−NOR演算を行ない、その結果を
ADPCM符号Ｌ_oの振幅ビツトの最下位桁として
レジスタ２１に格納する。EX−NORゲート２３
の出力が１の場合は、加減算器１５の結果をレジ
スタ１７に格納し、EX−NORゲート２３の出力
が０の場合には、レジスタ１７の内容は更新せず
そのままにしておく。ステツプ４における処理とレジスタの内容を要
約すると表８の如くなる。

【表】以上、ステツプ２、ステツプ３、ステツプ４に
よる加減算器１５の演算結果の符号ビツトと、レ
ジスタ１８との間のEX−NOR演算を行なつた結
果、レジスタ１９、レジスタ２０、レジスタ２１
に格納される。ステツプ２、ステツプ３、ステツ
プ４で行なつた処理は差分値符号ｄ_oのADPCM
符号化のための演算であり、ADPCM符号として
レジスタ１８，１９，２０，２１に格納される。
すなわち、これは第１図のＬ_oに対応する。その
結果をまとめると表９となる。

【表】

〔ステツプ５〕

次のステツプ５においては、ADPCM符号Ｌ_o
が出力端子２９〜３２より出力される。すなわ
ち、レジスタ１８の出力であるADPCM符号Ｌ_o
の極性ビツトは、出力端子２９から、ADPCM符
号Ｌ_oの振幅ビツトはレジスタ１９，２０，２１
に格納されており、出力端子３０，３１，３２か
らそれぞれ出力される。続くステツプ６からステツプ９までの処理で、
次のサンプルサイクルの音声信号のPCM符号の
ADPCM符号化のために用いられる予測値×_o+1の
算出を行なう。〔ステツプ６〕まず、ステツプ６では、ROM２７よりステツ
プ１で読み出したものと同じ基準値符号Ｘを再び
読み出し、シフトレジスタ２８に格納させる。こ
の出力Ｘは４Δ_oに対応する。セレクタ１４はシ
フトレジスタ２８側に切りかえられる。従つて、シフトレジスタ２８より、基準値符号
Ｘ（＝４Δ_o）が出力され、セレクタ１４を通し
て加減算器１５にその一方の入力Ａとして入力さ
れる。また、セレクタ２２はレジスタ１６側に切りか
えられ、第１レジスタに格納された比較データ×
_oを再度読み出し、第２セレクタ２２を通して加
減算器１５に、もう一方の入力Ｂとして入力され
る。このステツプ６においては加減算器１５はレジ
スタ１８の値に応じて表10に示す演算を行なう。

【表】すなわち、加減算器１５は表11の演算を行なう
ことになる。

【表】表11に示される加減算器１５の演算結果出力に
対し、レジスタ１６の内容は、レジスタ１９の出
力に応じて表12に示すように処理される。

〔ステツプ７〕

次のステツプ７においてシフトレジスタ２８の
内容である基準値符号Ｘはシフトダウンされ、
Ｘ／２となり、（これは２Δ_oに対応する）セレク
タ１４はシフトレジスタ２８側に切りかえられ、
シフトレジスタ２８の出力Ｘ／２がセレクタ１４
を通して加減算器１５の一方の入力Ａとして入力
される。また、セレクタ２２はレジスタ１６側に
切りかえられ、レジスタ１６の内容をセレクタ２
２を通して加減算器１５のもう一方の入力Ｂとし
て入力される。加減算器１５では表10に示す動
作、すなわち表11に示した演算を行なう。レジス
タ１６の内容はレジスタ２０の出力に応じて表13
のように処理される。

〔ステツプ８〕

次のステツプ８では、シフトレジスト２８の内
容Ｘ／２はシフトダウンされ、Ｘ／４となる。
（これはΔ_oに対応する）セレクタ１４はシフトレ
ジスタ２８側に切りかえられ、シフトレジスタ２
８の内容であるＸ／４がセレクタ１４を通して加
減算器１５に一方の入力Ａとして入力される。また、セレクタ２２はレジスタ１６側に切りか
えられ、レジスタ１６の内容が加減算器１５にも
う一方の入力Ｂとして入力される。加減算器１５
はステツプ６，７と同様、表10に示す動作、すな
わち表11に示した演算を行なう。この演算結果、出力はレジスタ２１の出力によ
つて表14に示される制御を受ける。すなわち、レ
ジスタ１６の内容は、レジスタ２１の内容に応じ
て表14に示す処理を行なう。

〔ステツプ９〕

次のステツプ９において、シフトレジスタ２８
の内容Ｘ／４は更にシフトダウンされ、Ｘ／８と
なる。（これはΔ_o／２に対応するもので、誤差補
正のバイアス値として用いられる。）ここで、セ
レクタ１４はシフトレジスタ２８側に切りかえら
れ、シフトレジスタ２８の内容Ｘ／８はセレクタ
１４を通して加減算器１５に一方の入力Ａとして
入力される。また、セレクタ２２はレジスタ１６側に切りか
えられ、レジスタ１６の内容が加減算器１５にも
う一方の入力Ｂとして入力される。加減算器１５
においては、ステツプ６，７，８と同様に、表10
のごとく動作し、且つ表11の演算を行ない、演算
結果がレジスタ１６に次のサンプルサイクルの予
測値×_o+1nとして格納される。以上、ステツプ６からステツプ９までの演算処
理の結果、ステツプ９終了時点におけるADPCM
符号Ｌ_o、レジスタ１８〜２１、レジスタ１６の
対応は表15の通りとなる。ただし、＊は第６ステツプに入る前のレジスタ
１６の内容、すなわち、今サイクルに用いている
予測値×_oである。表15からかるように、ステツ
プ６からステツプ９までの演算により、次のサン
プルサイクルのPCM符号入力時の予測値×_o+1は
(3)式と(4)式をまとめて ×_o+1＝×_o＋Δ_o・（Ｌ_o＋１／２） ………(6) として示される。

〔ステツプ１０〕

ステツプ１０では、次のサンプルサイクルにお
けるROMメモリ２７に格納された基準値符号Ｘ
を読み出すための、ポインタ値Ｐ_o+1を算出す
る。ステツプ１０においては(5)式で表わされる。
量子化ステツプサイズΔ_o+1の算出、すなわち、 Δ_o+1＝Δ_o・Ｍ_o ………(7) の演算を乗算を行なうことなく実行する。その原
理を次に説明する。この(5)式における移動係数Ｍ
_oは次の(8)式のように変形することができる。Ｍ_o＝Ａ^Dn ………(8) ただし、Ａは１より大きい正数、Ｄ_oは整数で
ある。同様に現サンプルサイクルの量子化ステツ
プサイズΔ_oもその予め決めた最小値をΔ_nioとし
て、 Δ_o＝Δ_nio・Ａ^Pn ………(9) と変形することができる。ただしＰ_oは整数、す
ると(5)式より Δ_o+1＝Δ_o・Ｍ_o＝Δ_nio・Ａ^Pn+Dn ………(10) と表わされる。Ｐ_o、Ｄ_oは整数であるから、Ｐ_o+1＝Ｐ_o＋Ｄ_o ………(11) も整数である。従つて、(10)式は次の(12)式のように
書きなおされる。 Δ_o+1＝Δ_nio・Ａ^Pn+1 ………(12) また、量子化ステツプサイズΔ_o+1の最大値Δ_n
_ａｘ、最小値Δ_nioは(9)式、(12)式と同じ形で次に
（13）（14）式のように表現される。 Δ_nio＝Δ_nio・A⁰ ………（13） Δ_nax＝Δ_nio・Ａ^Pmax ………（14）（13）式、（14）式よりＰ_o+1は０からＰ_naxの
範囲に限定される。従つて、(12)式で表わされる量子化ステツプサイ
ズΔ_o+1はΔ_nioA⁰、Δ_nioA¹、Δ_nioA²、………、
Δ_nioＡ_Po+1、………、Δ_nioＡ^Pmax-1、Δ_nioＡ^Pmax
の値に限られる。これらの値をあらかじめ計算し
ておき、記憶素子の間に格納しておき、Ｐ_o+1を
指標（ポインタ）として選択すれば(7)式の乗算を
行なうことなく、量子化ステツプサイズΔ_o+1を
決定することができる。次のサンプルサイクルで
のポインタの移動量Ｄ_oは(8)式より移動係数Ｍ_oに
対応している。また、移動係数Ｍ_oはADPCM符
号Ｌ_oによつて決定される値であるから、ポイン
タの移動量Ｄ_oも送出符号Ｌ_oによつて一意的に定
まる値となる。第２図におけるROM２７はレジ
スタ１９、レジスタ２０、レジスタ２１、レジス
タ２２より出力されるADPCM符号Ｌ_oの値をア
ドレスとして、ポインタ移動量Ｄ_oを得るための
変換テーブルであり、ROM２４に格納されたポ
インタ移動量は表16に示される。ROM２４の出
力であるポインタ移動量Ｄ_oがポインタ２５に入
力されると、ポインタ２５においてその出力であ
るポインタ値Ｐ_o(11)式の演算で行ない、更新され
たポインタ値Ｐ_o+1に変更する。ADPCM符号Ｌ_o
とポインタ移動量Ｄ_oと、更新されたポインタ値
Ｐ_o+1と対応を表16に示す。

【表】ポインタ２５は入力されるポインタ移動量Ｄ_o
の値より、表16に示すポインタ値Ｐ_o+1の更新を
行なうが、ポインタ監視部２６によつてポインタ
２５の出力であるポインタ値Ｐ_o+1は０〜Ｐ_naxの
範囲に制限される。ポインタ監視部２６によつて
制限されるポインタ２５の出力は第2ROM２７の
アドレス入力となる。ここで、ROM２７につい
て説明すると、ROM２７では入力されるポイン
タ値Ｐ_o+1をアドレス入力として、Δ_nioA⁰〜Δ_nio
Ａ^Pmaxまでの値を量子化ステツプサイズΔ_oとし
て格納するものであるが、演算処理の都合上、本
実施例では実際には前記の値の４倍の値であるＸ
を基準値符号として格納している。表17にその値
を示す。

【表】

【表】以上、ステツプ１からステツプ１０までの動作
を１サンプルサイクルとして入力端子１３から音
声信号のPCM符号が入力されるたびに、サンプ
ルサイクルを更新して前記PCM符号のADPCM符
号化の処理を実行する。以上説明したように、第１の実施例で音声信号
のPCM符号が入力されるたびに行なわれる演算
はステツプ１、ステツプ２、ステツプ３、ステツ
プ４、ステツプ６、ステツプ７、ステツプ８、ス
テツプ９にそれぞれ１回ずつ行なう加減算８回で
あり、乗算、除算を行なう必要がなく、演算量が
きわめて少なくなつた。本実施例では出力側に４
個のレジスタを設け、４ビツトのADPCM符号を
出力する場合について述べたが、出力側に設ける
レジスタを３個として、３ビツトのADPCM符号
を出力する構成とすることもできる。すなわちレ
ジスタ２１を省略し、ROM２７に記憶するもの
を量子化ステツプサイズの２倍の２Δ_oとする程
度の変更で構成できる。この場合精度が若干あら
くなるという欠点があるが、その反面、加減算の
回数がへり、更に処理速度の向上が図れるもので
ある。本発明によれば従来例の様に２回の乗算と、１
回の除算を行なうことなく、数回の加減算のみで
精度の良いADPCM符号化を行なうため、演算量
もきわめて少く、そのため比較的低速な論理素子
を用いて低消費電力で構成でき、また乗除算回路
等の複雑な回路は不要で、回路が簡単となりLSI
化にも適したADPCM変換器とすることができ
る。

【図面の簡単な説明】

第１図………従来のADPCM変換器の回路図。
第２図………本発明によるADPCM変換器の１実
施例の回路図。１３……入力端子、１４……セレクタ、１５…
…加減算器、１６，１７，１８，１９，２０，２
１……レジスタ、２２……セレクタ、２３……
EX−NORゲート、２４……ROM、２５……ポイ
ンタ、２６……ポインタ監視部、２７……
ROM、２８……シフトレジスタ、２９，３０，
３１，３２……出力端子。

Claims

【特許請求の範囲】

１音声信号の各サンプルが特定ビツト数の
PCM符号で表現されたものを音声信号入力とし
て、当該音声信号入力との予測値と差分を、極性
ビツトと複数桁の振幅ビツトとを含み前記特定ビ
ツト数よりも少ない特定ビツト数のADPCM符号
で表現して出力するADPCM変換器において、予
め定められた複数個の量子化ステツプサイズに対
応した量を記憶する第１メモリ２７と、当該第１
メモリ２７のアドレスを指定制御して量子化ステ
ツプサイズに対応した量の一つを出力させるポイ
ンタと、直前のサンプルに関するADPCM符号出
力に応じて前記ポインタのポインタ移動量を制御
する第２メモリ２４と、前記第１メモリ２７の出
力を入力としてADPCM符号における振幅ビツト
の各桁対応の基準値を出力し得る第１レジスタ２
８と、予測値を記憶し得る第２レジスタ１６と、
加減算器とを備え、第２レジスタ１６に記憶され
ている予測値と前記音声信号入力との差を検出し
てその差の極性ビツトをADPCM符号出力の極性
ビツトとして出力すると共に当該差分を第３レジ
スタ１７に記憶させる。演算制御ステツプと、第
３レジスタ１７に記憶されている量と第１レジス
タ２８からADPCM符号の振幅ビツトの各桁対応
で読み出した基準値との加減算を実行しその加減
算値の極性に基づいて各桁対応のADPCM符号振
幅ビツトを出力する演算制御ステツプと、第２レ
ジスタ１６に記憶されている予測値と第１レジス
タ２８から再びADPCM符号出力振幅ビツトの各
桁対応で読み出した量とを、ADPCM符号出力の
振幅ビツトの各符号に応じて加減算を行ない、そ
の結果を次のサンプルのPCM符号入力時の予測
値として第２レジスタ１６に記憶する演算制御ス
テツプとを有することを特徴としたADPCM変換
器。