JP3278488B2

JP3278488B2 - １０進演算装置

Info

Publication number: JP3278488B2
Application number: JP07323293A
Authority: JP
Inventors: 洋志鹿目
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 2002-04-30
Anticipated expiration: 2017-04-30
Also published as: JPH06290025A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、１０進数を２進数に
変換する際に用いられる１０進数の４ ^ｎ倍演算処理の高
速化を図った１０進演算装置に関する。

【０００２】

【従来の技術】従来の１０進演算回路の構成例を図５に
示し、２進数の１０進変換処理を図６にフローチャート
で示す。図５に於いて、符号５０は演算データが格納さ
れるレジスタファイル（ＲＵ）であり、符号５１は同じ
く演算データが格納されるレジスタファイル（ＲＶ）で
ある。

【０００３】符号５２は＋６補正器であり、１０進数の
各桁に“６”を加えたデータを３２ビットフルアダー５
３に出力する。３２ビットフルアダー５３は、キャリー
記憶機能を持つ３２ビットの全加算器である。

【０００４】符号５４は−６補正器であり、３２ビット
フルアダー５３から出力されるデータの−６補正を行な
う。符号５５は入力レジスタ（ＲＡＤ）であり、１桁の
２進数を２桁の１０進数に変換した値を格納する。符号
５６は入力セレクタであり、３２ビットフルアダー５３
への入力データを選択する。上述した演算回路を用い、
図６に示すフローチャートに従って複数桁の２進数を１
０進数に変換する。

【０００５】まず、入力された２進数の１桁を取り出
し、２桁の１０進数に変換する（ステップ６０）。ここ
で変換された１０進数をレジスタ（ＲＶ）５１に加算す
る（ステップ６１）。そして２進数に次の変換桁が存在
すれば、レジスタ（ＲＶ）５１を１６倍して（ステップ
６２）、上記ステップ６０からの処理を繰り返す。この
うち、１６倍処理は図７に示すフローチャートに従い実
行される。

【０００６】図中、符号７０はレジスタ（ＲＶ）５１の
内容を２倍するステップであり、ここで［ＲＶ＋ＲＶ＝
２ＲＶ］の演算が実行される。符号７１はレジスタ（Ｒ
Ｖ）５１の内容を２倍するステップであり、ここで［２
ＲＶ＋２ＲＶ＝４ＲＶ］の演算が実行される。符号７２
はレジスタ（ＲＶ）の内容を２倍するステップであり、
ここで［４ＲＶ＋４ＲＶ＝８ＲＶ］の演算が実行され
る。符号７３はレジスタ（ＲＶ）の内容を２倍するステ
ップであり、［８ＲＶ＋８ＲＶ＝１６ＲＶ］の演算が実
行される。即ち、入力セレクタ５６の出力をレジスタ
（ＲＶ）５１に設定し、１０進演算でＲＶ＋ＲＶを処理
ワード数分、繰り返す２倍処理を、２倍（ステップ７
０）、４倍（ステップ７１）、８倍（ステップ７２）、
１６倍（ステップ７３）と４回繰り返すことにより処理
を行なっていた。

【０００７】このように従来では、１０進数の１６倍処
理に［４×（処理ワード数）］のステップを必要とし、
演算に多くの時間を要し、演算処理速度に悪影響を及ぼ
していた。

【０００８】

【発明が解決しようとする課題】上述したように、従来
に於ける１０進数の１６倍処理には、［４×（処理ワー
ド数）］のステップを必要とし、演算にかなり多くの時
間を要し、演算処理速度に悪影響を及ぼしていた。

【０００９】この発明は上記事情に鑑みてなされたもの
であり、従来の演算回路に４倍デコード回路等の少量の
ハードウェアを付加することで、１０進数４ ^ｎ倍演算処
理の高速化を図った１０進演算装置を提供することを目
的とする。

【００１０】

【課題を解決するための手段】本発明の１０進演算装置
は、１０進演算データが格納されるレジスタ手段と、上
記レジスタ手段からの上記１０進演算データの各桁の値
から、その値を４倍した値の十の位の値を上位桁データ
とし、上記４倍した値の一の位の値に＋６した値を下位
桁データとして出力する４倍デコーダと、上記４倍デコ
ーダの上位桁データの桁あふれ値を格納する繰り上げ桁
レジスタと、上記繰り上げ桁レジスタの値を含む上記上
位桁データとその上位桁データと対応する上記下位桁デ
ータを、各桁毎に１０進演算を行なうキャリー記憶機能
付き加算手段と、上記加算手段において、キャリーが出
力されなかった桁の演算結果を−６する−６補正手段
と、上記−６補正手段の出力と上記加算手段でキャリー
が出力された桁のデータを演算結果として前記レジスタ
手段に格納して、上記演算処理を上記繰り上げ桁レジス
タを初期化しながらｎ回（ｎは１以上の整数）実行する
手段とを具備することを特徴とする。

【００１１】

【作用】本発明によれば、４倍した値の十の位の値を上
位桁データとし、上記４倍した値の一の位の値に＋６し
た値を下位桁データとして出力する４倍デコーダを用い
ることにより、１０進数の４ ^ｎ倍演算処理を高速に行う
ことができる。この演算処理をｎ（ｎは１以上の整数）
回実行すれば、４倍、１６倍、３２倍、６４倍、…の演
算を行うことが出来、例えば１６倍演算処理では従来の
１／２のステップで演算することができる。従って高速
演算を実現できる。

【００１２】

【実施例】以下、図面を使用して本発明の実施例につい
て説明する。図１は本発明の実施例を示すブロック図で
ある。

【００１３】図に於いて、符号１０は演算データが格納
されるレジスタファイル（ＲＵ）であり、符号１１は同
じく演算データが格納されるレジスタファイル（ＲＶ）
でありる。符号１２は＋６補正器であり、１０進数の各
桁に６を加えたデータを出力する。符号１３は３２ビッ
ト全加算器（フルアダー）であり、キャリー記憶機能を
持つ。符号１４は−６補正器であり、加算後のデータの
−６補正を行なう。

【００１４】符号１５は入力レジスタ（ＲＡＤ）であ
り、１桁の２進数を２桁の１０進数に変換した値が格納
される。符号１６は入力セレクタＡであり、３２ビット
フルアダー１３への入力として、ＲＵ、ＲＶ、ＲＡＤ、
そして後述する４倍デコーダ１７の上位桁と繰り上げ桁
レジスタ１９に設定された値を連結したデータ、そして
“０”のいずれか一方を選択出力する。符号１７は４倍
デコーダであり、１０進数を入力とし、４倍したときの
上位桁と“下位桁＋６”の２つのデータを出力する。符
号１８は入力セレクタＢであり、３２ビットフルアダー
１３の他方の入力端子に、＋６補正器１２の出力、４倍
デコーダ１７の“下位桁＋６”のいずれか一方を選択出
力する。符号１９は繰り上げ桁レジスタであり、４倍デ
コーダ１７の上位側出力のＬＳＢ側４ビットが格納され
る。なお、レジスタファイルＲＵ１０、＋６補正器１２
などは通常の１０進演算処理において使用されるもので
あるが、本発明においてはこれを使用するものでなは
い。図２は本発明を適用して１６倍演算を行う場合の動
作を示すフローチャートである。

【００１５】図２において、符号２０は繰り上げ桁レジ
スタ１９を初期化するステップであり、ここで４倍処理
を行う前に繰り上げ桁レジスタ１９を初期化する。符号
２１はレジスタＲＶ１１を４倍処理するステップであ
り、、ここでＲＶ×４＝４ＲＶの演算を実行する。符号
２２は繰り上げ桁レジスタ１９を初期化するステップで
あり、ここで４倍処理を行なう前に繰り上桁レジスタ１
９を初期化する。符号２３はレジスタＲＶ１１を４倍す
るステップであり、ここで４ＲＶ×４＝１６ＲＶの演算
を実行する。図３は図１の４倍デコーダ１７と３２ビッ
トフルアダー１３の１バイト分の構成を示したブロック
図であり、３２ビット演算の場合には、図３の回路が４
個用いられるものである。

【００１６】図３に於いて、符号３０は４倍デコーダで
あり、この４倍デコーダ３０によって、各桁の１０進数
を４倍した値を上位桁データとし、その４倍した値の一
の位に「＋６」した値を下位桁データが出力される。４
倍デコード回路３０の真理値表を図４に示す。図３に於
いて、符号３１は１バイトのＭＳＢ側４倍デコーダ出力
であり、上位桁の１０進数を４倍した、“十の位”の値
と“一の位＋６”の値が出力される。符号３２は１バイ
トのＬＳＢ側４倍デコーダ出力であり、下位桁の１０進
数を４倍した、“十の位”の値と“一の位＋６”の値が
出力される。符号３３は加算器（８ビツトフルアダー）
の入力であり、十（１０）の位と繰り上げ桁レジスタ１
９を連結したものである。符号３４は加算器３５の入力
であり、４倍した“一（１）の位＋６”を連結したもの
である。符号３５は８ビットフルアダーであり、キャリ
ーを記憶する機能を持つ、８ビット全加算器である。符
号３６は−６補正器であり、加算器３５のデータの−６
補正を行なう。以下、本発明の実施例の動作について説
明する。

【００１７】２進数を１０進数に変換する処理では、２
進数を最上位桁から１桁ずつ取り出し、１０進数に変換
してレジスタファイルＲＶ１１に記憶し、レジスタＲＶ
に設定された値（１０進数）を４倍する処理をｎ回（ｎ
は１以上の整数）繰り返すことにより、４倍、１６倍、
３２倍、…の演算が行える。例えば、１０進数の４ ^２＝
１６倍処理は以下のようにして行なわれる。

【００１８】２進数を１０進数に変換し、これを入力レ
ジスタＲＡＤ１５を介して入力し、入力セレクタＡ１６
の出力としてレジスタＲＡＤ１５を選択し、３２ビット
フルアダ１３の一入力端子に供給する。そしてレジスタ
ファイルＲＶ１１の内容「０」と加算してレジスタファ
イルＲＶ１１に記憶した後、繰り上がり桁レジスタ１９
の初期化処理（０クリア）を行ない、次に、図２のステ
ップ２１に示す４倍処理を実行する。ここで、図３に示
す２桁の１０進数４倍回路を例示して４倍処理の動作を
説明する。ここでは、説明を簡単にするために、図３に
１バイトデータ「５６」を入力した場合の４倍動作を例
題にして、その具体的な動作を説明する。

【００１９】２つの４倍デコーダ３０に、２桁の１０進
数ａ＝５（十の位）、ｂ＝６（一の位）を入力すると、
図４の真理値表に示すとおり、１０進数入力５に対して
２と６が出力され、１０進数入力６に対して２とＡが出
力されることから、この４倍デコーダ３０から４ａ０＝
２，４ｂ０＝２，４ａ１＝６，４ｂ１＝Ａが得られる。
この値は、５×４＝２０と、６×４＝２４から、それぞ
れの十の位（４ａ０＝２，４ｂ０＝２）と、一の位＋６
（４ａ１＝０＋６＝６，４ｂ１＝４＋６＝Ａ）となるこ
とから正しいと理解される。この出力を“十の位”
「２」「２」「０」（最下位の値は繰り上げ桁レジスタ
１９の値であり、この場合は０）と“一の位＋６”
「６」「６」「Ａ」（最上位の６は桁合わせ桁の０に＋
６が加算された値）をそれぞれ連結して加算器３５に入
力する。加算器３５では同じ桁同士の加算が行われ、
「２」＋「６」＝「８」が、「２」＋「６」＝「８」
が、「０」＋「Ａ」＝「Ａ」（演算結果「８」「８」
「Ａ」）が出力される。但し、１バイト以上の演算の場
合、最上行桁は次の演算の繰り上がり桁となるため、繰
り上げ桁レジスタ１９のライトデータとなり、加算動作
と同時に繰り上げ桁レジスタ１９に書き込まれる。十の
位の最下位桁は、上記のように繰り上げ桁レジスタ１９
に格納された直前の演算から繰り上がった値が入る。ま
た、加算器３５にはキャリー記憶機能が付いているた
め、加算器３５のキャリーもこれを通して伝搬される。
上記の例題においては、各桁の演算処理ではいずれもキ
ャリーが出ないため、演算結果「８」「８」「Ａ」の各
値を−６補正器３６にて−６補正（「８」−「６」＝
２、「８」−「６」＝２、「Ａ」−「６」＝４）するこ
とにより、１０進数「５６」の４倍演算結果として「２
２４」が得られる。なお、各桁の演算処理でキャリーが
出力した場合は−６補正器３６による減算処理は不要で
あり、その値が出力となる。

【００２０】図１に示す演算回路に戻って動作説明を続
ける。４倍処理は、レジスタＲＶ１１の４倍デコーダ１
７で４倍値の上位桁、４倍値の“下位桁＋６”のデータ
が出力され、その直前のワードの繰り上がり桁（上位桁
の最上位桁）と併せて各桁毎に１０進加算する。このと
き、繰り上がり桁は繰り上がり桁レジスタ１９に格納さ
れていて、３２ビットフルアダー１３への入力セレクタ
Ａ１６内で、上位桁の２〜８桁の下に連結され、３２ビ
ットフルアダー１３に入力される。このとき、上位桁の
１桁目は次のワードの４倍処理の繰り上がり桁として繰
り上がり桁レジスタ１９に格納される。また、下位桁は
入力セレクタＢ１８を通って３２ビットフルアダー１３
の他方の入力端子に供給される。また３２ビットフルア
ダー１３内のキャリー記憶機能によりキャリーの伝搬を
行なう。３２ビットフルアダー１３の出力は、各桁の演
算処理でキャリーが出力されなければ−６補正器１４で
補正され１０進数の４倍処理を行なう。

【００２１】次に、図２ステップ２２で示すように再び
繰り上げ桁レジスタ１９を初期化し、ステップ２１にて
４倍されたレジスタファイルＲＶ１１内のデータをステ
ップ２３で更に４倍処理し、ステップ２１，２３によ
り、４×４、即ち１６倍処理を行なう。

【００２２】ここで１０進加算の補正処理について簡単
に説明する。２つの１０進数を加算する場合、一方のデ
ータの各桁に６を加算（＋６補正）し、次に全加算器で
もう一方の１０進数と加算する。最後に桁あふれが生じ
なかった桁について６を減算（−６補正）を行ない和を
求める。

【００２３】本発明に於ける方式は２進数を１０進数に
変換する場合に特に有効である。また、乗算に応用すれ
ば部分乗数を加算によって求める方式よりもソフトウェ
アのステップ数を削減でき、プログラマの負担軽減は勿
論のこと、高速演算が期待できる。

【００２４】

【発明の効果】以上説明したように、本発明は４倍した
値の十の位の値を上位桁データとし、上記４倍した値の
一の位の値に＋６した値を下位桁データとして出力する
４倍デコーダを用いることにより、１０進数の４ ^ｎ倍演
算処理を高速に行うことができる。この演算処理をｎ
（ｎは１以上の整数）回実行すれば、４倍、１６倍、３
２倍、６４倍、…の演算を行うことが出来、例えば１６
倍演算処理では従来の１／２のステップで演算すること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例に於けるハードウェア構成を示
すブロック図。

【図２】上記実施例の動作を説明するためのフローチャ
ート。

【図３】上記実施例に於ける２桁の１０進数４倍回路の
構成を示すブロック図。

【図４】上記実施例に於ける４倍デコード回路の真理値
表を示す図。

【図５】従来の１０進演算回路の構成例を示すブロック
図。

【図６】従来の２進数の１０進変換処理を示すフローチ
ャート。

【図７】従来の１０進１６倍処理を示すフローチャー
ト。

【符号の説明】

１０…レジスタファイルＲＵ、１１…レジスタファイル
（ＲＶ）、１２…＋６補正器、１３…３２ビットフルア
ダー、１４…−６補正器、１５…入力レジスタ（ＲＡ
Ｄ）、１６…入力セレクタＡ、１７…４倍デコーダ、１
８…入力セレクタＢ、１９…繰上げ桁レジスタ、３０…
４倍デコーダ、３５…８ビットフルアダー、３６…−６
補正器。

Claims

(57)【特許請求の範囲】

【請求項１】１０進演算データが格納されるレジスタ
手段と、上記レジスタ手段からの上記１０進演算データの各桁の
値から、その値を４倍した値の十の位の値を上位桁デー
タとし、上記４倍した値の一の位の値に＋６した値を下
位桁データとして出力する４倍デコーダと、上記４倍デコーダの上位桁データの桁あふれ値を格納す
る繰り上げ桁レジスタと、上記繰り上げ桁レジスタの値を含む上記上位桁データと
その上位桁データと対応する上記下位桁データを、各桁
毎に１０進演算を行なうキャリー記憶機能付き加算手段
と、上記加算手段において、キャリーが出力されなかった桁
の演算結果を−６する−６補正手段と、上記−６補正手段の出力と上記加算手段でキャリーが出
力された桁のデータを演算結果として前記レジスタ手段
に格納して、上記演算処理を上記繰り上げ桁レジスタを
初期化しながらｎ回（ｎは１以上の整数）実行する手段
とを具備することを特徴とする１０進演算装置。