JPS59174944A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS59174944A JPS59174944A JP4890383A JP4890383A JPS59174944A JP S59174944 A JPS59174944 A JP S59174944A JP 4890383 A JP4890383 A JP 4890383A JP 4890383 A JP4890383 A JP 4890383A JP S59174944 A JPS59174944 A JP S59174944A
- Authority
- JP
- Japan
- Prior art keywords
- result
- addition
- multiplication
- digit
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
Landscapes
- Physics & Mathematics (AREA)
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- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電子式の乗算装置に関する。
本発明の目的は加算のためのハードウェアを出来るだけ
軽減した乗算装置を提供するにある。
軽減した乗算装置を提供するにある。
［従来技術〕
従来の乗算方式を式（１）により説明する。
ｂ
）＜）ｃｄ
ｆ
ｇｈ ・・・・・・・・・・・・ （１）
ここでａ，ｂ，ｃ，ｄは１０進又は１６進の数とし２進
４桁で１桁全表現する・従って・（Ｉｘｂ−＞ ｅ ｆ
７）！得られ、同様にｄ Ｘ ａ −＋ ｇ ｈ 、
ｃ ｘ ｂ −＋ｉ ｊ．ｃｘａ−＋ｋ ｌが得られ
る。これらｅ〜１の加算を式（１）のように行ない乗算
結果ｗｘｙｚｆが得られる。この演算方式を実現するた
めの回路図を第１図に示す。ここで１〜４は１桁×１桁
の乗算（１０進又Ｖｉ１６進データ）結果を出力する１
１ＬＯＭであり乗算入力デーｐａｃ，ｂｃ，ａｄ。
ここでａ，ｂ，ｃ，ｄは１０進又は１６進の数とし２進
４桁で１桁全表現する・従って・（Ｉｘｂ−＞ ｅ ｆ
７）！得られ、同様にｄ Ｘ ａ −＋ ｇ ｈ 、
ｃ ｘ ｂ −＋ｉ ｊ．ｃｘａ−＋ｋ ｌが得られ
る。これらｅ〜１の加算を式（１）のように行ない乗算
結果ｗｘｙｚｆが得られる。この演算方式を実現するた
めの回路図を第１図に示す。ここで１〜４は１桁×１桁
の乗算（１０進又Ｖｉ１６進データ）結果を出力する１
１ＬＯＭであり乗算入力デーｐａｃ，ｂｃ，ａｄ。
ｂｄ各々が各ＲＯＭに対するアドレス入力となる。
各々のＲ Ｏ．Ｍ出力ｅｆｇｈｉｊｋｌの加算は加算器
５，６，７，８，９．１’ＯＫよ）行ない、乗算結果ｗ
ｘ ｙ ｚ ｆが得られる。ここで、式（１）との対
応でみると、最下位桁の結果はＲＯＭ４よシ直接出力さ
れる。次に、ＲＯＭの出力ｅｈｊの加算を行なう。これ
には、まず、加算器６でｈとｅの加算を行ない、更に、
その結果ＯＰとＪの加算を加算器９によシ行々う。ここ
で得た結果の下位桁２は・そのまま出力される。次に、
ＲＯＭ出力ｇｉ１と下位桁からの桁上り分Ｕとの加算を
行なう。
５，６，７，８，９．１’ＯＫよ）行ない、乗算結果ｗ
ｘ ｙ ｚ ｆが得られる。ここで、式（１）との対
応でみると、最下位桁の結果はＲＯＭ４よシ直接出力さ
れる。次に、ＲＯＭの出力ｅｈｊの加算を行なう。これ
には、まず、加算器６でｈとｅの加算を行ない、更に、
その結果ＯＰとＪの加算を加算器９によシ行々う。ここ
で得た結果の下位桁２は・そのまま出力される。次に、
ＲＯＭ出力ｇｉ１と下位桁からの桁上り分Ｕとの加算を
行なう。
まず、ｉとｇの加算を加算器５によシ行ない１次φ
に、その結果ｍｎとｌとの加算を加算器８
によシ行な５゜最後に、その結果ｓｔと下位桁からの桁
上げ分Ｕとの加算を行ないｖｙが得られる。ここで下位
桁ｙはそのまま乗算結果の１部として出力される。次に
、ＲＯＭ出力にと下位桁からの桁上げ分Ｖとの加算を加
算器７によシ行ない、ｗｘが得られる。こうして、乗算
結果ｗｘｙｚｆが得られる。第１図から明らかなように
従来の加算ハードウェアは、２桁×２桁の乗算でも６個
の加算ブロックを必要としている。従って、乗算では、
この加算の負担を出来るだけ軽減することが、ハードウ
ェア物量の縮減をしようとした場合、必須となる。
に、その結果ｍｎとｌとの加算を加算器８
によシ行な５゜最後に、その結果ｓｔと下位桁からの桁
上げ分Ｕとの加算を行ないｖｙが得られる。ここで下位
桁ｙはそのまま乗算結果の１部として出力される。次に
、ＲＯＭ出力にと下位桁からの桁上げ分Ｖとの加算を加
算器７によシ行ない、ｗｘが得られる。こうして、乗算
結果ｗｘｙｚｆが得られる。第１図から明らかなように
従来の加算ハードウェアは、２桁×２桁の乗算でも６個
の加算ブロックを必要としている。従って、乗算では、
この加算の負担を出来るだけ軽減することが、ハードウ
ェア物量の縮減をしようとした場合、必須となる。
本発明の乗算方式を式（２）に示す。
ｂ
ｘ）ｃｄ
ｗ ｘ ｙ ｚ ｆ
これは２桁×２桁の例であシａｂｅｄは各々１０進又は
１６進のデータを表わす。ｂｘｄの結果、２桁の結果を
得た場合、その下位桁をｆとする。ａＸｄの結果とｂｘ
ｄの結果の上位桁をカロ算した結果をＡＢとして表現す
る。同様に、ａｂｘＣの結果としてＣＤＥが得られる。
１６進のデータを表わす。ｂｘｄの結果、２桁の結果を
得た場合、その下位桁をｆとする。ａＸｄの結果とｂｘ
ｄの結果の上位桁をカロ算した結果をＡＢとして表現す
る。同様に、ａｂｘＣの結果としてＣＤＥが得られる。
これらのＡＢｆ、ＣＤＥを式（２）のように加算して、
結果ｗｘｙｚｆが得られる。本発明の演算方式の特徴は
、入間の筆算による乗算と同じであシ、この方式を・・
−ドウエアによシ具体化したことにある。第２図は本発
明の一実施例を、第３図、第４図は１１〜１４のＲＯＭ
を表わす。まず、第２図の実施例について説明する。１
１，１２，１３，１４１は１桁×１桁の乗算と下位桁か
らの桁上分とのカロ算を同時に行なうＲＯＭである。ａ
ｂｃｄは式（２）に対応する乗算入力データを示す。ｂ
ｘｄの桁上分はＧとして出力され、ａｘｄ＋Ｇの演算を
行な５べくＲＯＭ１３に入力する。同様に、ｂ×Ｃの桁
上分はＦとして、ａ ｘ Ｃ＋Ｆの演算を行なうべく
ＲＯＭ１１に入力する。これら乗算入力によ、９．ＲＯ
Ｍ１１．１２より乗算途中結果ＣＤＥ、几０Ｍ１３゜１
４よりＡＢｆが出力される。次に、これら乗算途中結果
の加算を行なう。まず、ｂ）＜ｃの結果の下位桁Ｅとａ
ｘｄ−４−Ｑの結果の下位桁Ｂとのカロ算を加算器１７
により行なう。またａｘｃ＋Ｆの結果の下位桁りとａ
Ｘ ｄ ＋ Ｇの結果の上位桁へとの加算を、加算器１
６によフ行々う。また、ａＸＣ十Ｆの結果の上位桁Ｃと
加算器１６．１７の出力Ｈ，ＩおよびＪを加算器１８に
より加算し、その結果の上位桁にとＲ，ＯＭＩ １の出
力Ｃとの力ＯＸを加算器１５によシ行なう。こうして乗
算の最終結果ｗｘｙｚｆが得られる。次に、ＲＯＭ１１
〜１４について詳細に説明する。第３図はＲＯＭの外部
端子配列を示す。本例は第２図に於けるＲＯＭ１３を示
す。Ｒ，ＯＭのアドレス入力はａＱ、ａｌ。
結果ｗｘｙｚｆが得られる。本発明の演算方式の特徴は
、入間の筆算による乗算と同じであシ、この方式を・・
−ドウエアによシ具体化したことにある。第２図は本発
明の一実施例を、第３図、第４図は１１〜１４のＲＯＭ
を表わす。まず、第２図の実施例について説明する。１
１，１２，１３，１４１は１桁×１桁の乗算と下位桁か
らの桁上分とのカロ算を同時に行なうＲＯＭである。ａ
ｂｃｄは式（２）に対応する乗算入力データを示す。ｂ
ｘｄの桁上分はＧとして出力され、ａｘｄ＋Ｇの演算を
行な５べくＲＯＭ１３に入力する。同様に、ｂ×Ｃの桁
上分はＦとして、ａ ｘ Ｃ＋Ｆの演算を行なうべく
ＲＯＭ１１に入力する。これら乗算入力によ、９．ＲＯ
Ｍ１１．１２より乗算途中結果ＣＤＥ、几０Ｍ１３゜１
４よりＡＢｆが出力される。次に、これら乗算途中結果
の加算を行なう。まず、ｂ）＜ｃの結果の下位桁Ｅとａ
ｘｄ−４−Ｑの結果の下位桁Ｂとのカロ算を加算器１７
により行なう。またａｘｃ＋Ｆの結果の下位桁りとａ
Ｘ ｄ ＋ Ｇの結果の上位桁へとの加算を、加算器１
６によフ行々う。また、ａＸＣ十Ｆの結果の上位桁Ｃと
加算器１６．１７の出力Ｈ，ＩおよびＪを加算器１８に
より加算し、その結果の上位桁にとＲ，ＯＭＩ １の出
力Ｃとの力ＯＸを加算器１５によシ行なう。こうして乗
算の最終結果ｗｘｙｚｆが得られる。次に、ＲＯＭ１１
〜１４について詳細に説明する。第３図はＲＯＭの外部
端子配列を示す。本例は第２図に於けるＲＯＭ１３を示
す。Ｒ，ＯＭのアドレス入力はａＱ、ａｌ。
・・・・・・ａｌｌと１２ビツトあり、ａＱより２の０
乗２０１乗と順にａｌｌは２の１１乗の重みをもつ・こ
こで、ａＯ〜ａ３までは下位桁からの桁上データ人力Ｇ
をＲＯＭアドレス入力とする。次に、ａ４〜ａ７は乗算
入力データｄを入力する。またａ８〜ａｌｌは乗算入力
データａを入力する。従って、ａ、ｄ、Ｇの全ての組合
せに対しＲＯＭ出力としてＡ、Ｂｆ：出力することが出
来る。今、ここで全ての入力データ組合せＩｃ対応した
ＲＯＭアドレスにａｘｄ−１−（）の結果を予め書込ん
でおけば・ＲＯＭ１３を桁上げ加算付乗算装置として動
作させることが可能となる。第４図は第３図に対応して
お！ＪＲＯＭ書込データの考え方を表わしている。
乗２０１乗と順にａｌｌは２の１１乗の重みをもつ・こ
こで、ａＯ〜ａ３までは下位桁からの桁上データ人力Ｇ
をＲＯＭアドレス入力とする。次に、ａ４〜ａ７は乗算
入力データｄを入力する。またａ８〜ａｌｌは乗算入力
データａを入力する。従って、ａ、ｄ、Ｇの全ての組合
せに対しＲＯＭ出力としてＡ、Ｂｆ：出力することが出
来る。今、ここで全ての入力データ組合せＩｃ対応した
ＲＯＭアドレスにａｘｄ−１−（）の結果を予め書込ん
でおけば・ＲＯＭ１３を桁上げ加算付乗算装置として動
作させることが可能となる。第４図は第３図に対応して
お！ＪＲＯＭ書込データの考え方を表わしている。
演算内容ａ）＜ｂ−１−ＱはＲＯＭアドレスａ Ｏ〜ａ
ｌｌとなり、１０進表示のＲ，０Ｍアドレスが表わされ
ている。同アドレスに対応して、ａｘｂ＋Ｇの結果がＲ
ＯＭに書込まれる。つまシ、３Ｘ５＋２の演算はＲＯＭ
アドレス８５０番地となシ同アドレスには１７が書込ま
れる。
ｌｌとなり、１０進表示のＲ，０Ｍアドレスが表わされ
ている。同アドレスに対応して、ａｘｂ＋Ｇの結果がＲ
ＯＭに書込まれる。つまシ、３Ｘ５＋２の演算はＲＯＭ
アドレス８５０番地となシ同アドレスには１７が書込ま
れる。
本発明によれば乗算に於ける加算のための・・−ドウエ
アを大巾に軽減することができ、これは乗算桁数が増加
するに従いよシ顕著になる。
アを大巾に軽減することができ、これは乗算桁数が増加
するに従いよシ顕著になる。
第１図は従来の演算回路図、第２図は本発明の一実施例
の演算回路図、第３図、第４図は本発明のＲＯＭの詳細
を示す図である。 １１〜１４・・・ＲＯＭ、１５〜１８・・・加算器。 代理人 弁理士 高橋例・夫−＼、 （、・ ＼、＋−１ 宅１１図 第２図 を 第３図
の演算回路図、第３図、第４図は本発明のＲＯＭの詳細
を示す図である。 １１〜１４・・・ＲＯＭ、１５〜１８・・・加算器。 代理人 弁理士 高橋例・夫−＼、 （、・ ＼、＋−１ 宅１１図 第２図 を 第３図
Claims (1)
- １、１桁×１桁の乗算データ入力と下位桁からの桁上げ
データ入力をアドレス入力とした読出専用メモリにおい
て、すべての入力データの組合せに対する答を書込んで
おき，前記ＲＯＭの出力でｎ桁×１桁の乗算結果を直接
得ることを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4890383A JPS59174944A (ja) | 1983-03-25 | 1983-03-25 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4890383A JPS59174944A (ja) | 1983-03-25 | 1983-03-25 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59174944A true JPS59174944A (ja) | 1984-10-03 |
Family
ID=12816221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4890383A Pending JPS59174944A (ja) | 1983-03-25 | 1983-03-25 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163624A (ja) * | 1989-11-21 | 1991-07-15 | Nec Corp | デジタル十進数乗算器 |
| JPH076024A (ja) * | 1992-01-13 | 1995-01-10 | Nec Corp | 十進数乗算器 |
-
1983
- 1983-03-25 JP JP4890383A patent/JPS59174944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163624A (ja) * | 1989-11-21 | 1991-07-15 | Nec Corp | デジタル十進数乗算器 |
| JPH076024A (ja) * | 1992-01-13 | 1995-01-10 | Nec Corp | 十進数乗算器 |
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