JPH01220026A

JPH01220026A - ｎビット演算装置

Info

Publication number: JPH01220026A
Application number: JP63047163A
Authority: JP
Inventors: Takeshi Oya; 大矢　剛
Original assignee: Yokogawa Medical Systems Ltd
Current assignee: GE Healthcare Japan Corp
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1989-09-01
Anticipated expiration: 2015-06-26
Also published as: JP3055558B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、３２ビットデータを演算する３２ビット論理
演粋ユニットと、データを一時的に格納し演算データの
入出力を行うレジスタと、前記各部の動作を制御Ｉｌ′
１′るための制御回路を備え３２ビット構成の整数の演
算を行う３２ビット整数演算器に関する。

（従来の技術）３２ビットのデータを演算する整数演算器は従来第４図
に示す構成であった。図において、１は入力データを一
旦蓄え要求に応じて論理演算回路（以下ＡＬＬＩという
）２にデータを供給し、ＡＬＵ２において演算されたデ
ータを繰り返し演算や次の演算のためのデータとするた
めに再び格納するレジスタファイルである。ＡＬＬ１２
は３２ビットのデータを演算する演算回路で、レジスタ
ファイル１から入力されるデータと入力データを一旦蓄
えて直接ＡＬＵ２へ出力する直接入力レジスタ３から入
力されるデータとを演算する。演算したデータは繰り返
しｖ４ｗ等のためにレジスタファイル１に戻される場合
と、出力レジスタ４に出力されて−旦蓄えられる場合と
がある。出力レジスタ４は外部からの出力υＩｔｌｌ信
号により蓄えられたデータを出力データとして送り出す
。５は演算命令とシステムクロックを外部ＣＰＵから受
けて前記の各回路の動作をｔ、ＩＩ　ａｌｌする制御回
路である。この演算回路において、３２ビットの入力デ
ータはレジスタファイル１に格納され、演算命令に応じ
てＡｔ１１２に出力される。ＡＬｔＪ２は演算命令によ
る演算を行った後、制御回路５がらの制御信号により演
算結果を出力レジスタ４に出力する。繰り返し演算の場
合はレジスタファイル１に格納し、再びＡＬＵ２に出力
する。出力レジスタ４は外部回路の出力！ＩＪ　ｉｌｌ
信号によりデータを外部回路へ送り出す。

（発明が解決しようとする課題）ところで、上記の従来の３２ビットＭ！６１４１３器に
おいて、８ビットや１６ビットのデータの高速処理を直
ちに行うのは困難である。例えばこの３２ビット整数演
算器で１６ビットデータの加算を行って桁上がりが生じ
たような場合、桁上がりに対する処置がなされていない
のでハードウェア又はソフトウェアにおいて何等かの処
置を施さないと直ちには扱えない。又、正負の符号の取
り扱いも新たな法則を定めておく必要があり、高速演算
処理の困難さの一因となっている。更に、例えば８ビッ
トのデータをメモリに格納する場合、３２ビットの容量
があるにも拘らず、８ビット分しか使用しないため２４
ビット分の使用しないビットができてメモリの使用効率
が悪いという欠点がある。

本発明は上記の問題点に鑑みてなされたもので、その目
的は、８ビット、１６ビットのようなビット数の少ない
データに対しても高速で演算処理を行うことができ、且
つ、データの保存時にはメモリの使用効率を良くするこ
とのできる３２ビット整数演ｎ器を実現することにある
。

（１２題を解決するための手段）前記の課題を解決する本発明は、３２ビットデータを演
算する３２ビット論理演算ユニットと、データを一時的
に格納し演算データの入出力を行うレジスタと、前記各
部の動作をＩＩＩＩＩＩするためのＩ１１御回路を備え
３２ビット構成の整数の演算を行う３２ビット整数演算
器において、ビット数の少ない整数を３２ビットに符号
拡張する命令と、前記ビット数の少ない整数を複数個合
成して３２ビットデータとする命令と、３２ビットデー
タをバイト単位でローテートシフトする命令とを内蔵し
前記各命令に基づいてデータ処理を行うデータ処理手段
と、前記論理演算ユニットの演算結果の整数の条件を評
価し前記ｉｌｌ　１１１回路にフラグを設定する出力評
価手段とを具備することを特徴とするものである。

（作用）レジスタに格納されているデータ構成が３２ビットより
少ないビット数の整数の場合は、構成ビット数毎にデー
タを切り出して符号を追加して３２ビット構成のデータ
として演算を行い、演算後のデータの条件の評価をして
フラグ設定をする。

外部記憶回路にデータを格納する場合には前記演算後の
符号拡張されたデータを原構成ピット数のデータに復元
してそれを複数個合成し３２ビットデータとする。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例のブロック図である。

図において、第４図と同等の部分には同一の符号を付し
である。図中、６は８ビット（バイト）データや１６ビ
ット（ワード）データに対し３２ビット演算を行うため
に３２ビット構成のデータとし、又、データ保存の際の
メモリの使用効率を高める等のためにデータの合成９分
解、符号拡張及びローテーションなどの処置を施すバイ
ト・ワード回路、７はＡ　Ｌ　ＬＪ　２において演算し
た結果のデータの条件について評価し、ビット対応のフ
ラグをセットする出力評価回路である。８は繰り返し演
算を行う場合の繰り返し回数を数えるループカウンタで
ある。

上記のように構成された実施例の動作を説明する。演ｎ
に関する命令を受けた制御回路５の制御命令によりレジ
スタファイル１はデータを取り込んで格納する。演篩し
ようとするデータを読み出した時そのデータが３２ビッ
トデータである場合、ＡＬＵ２は３２ビットの整数演ｎ
又は論理演算を実行する。データが８ビットデータか１
６ビットデータである場合、レジスタファイル１はバイ
ト・ワード回路６にデータを送り込む。図中、レジスタ
ファイル１から出力されるデータバスのＲとＳは区別す
るために付したもので、特別な差はない。

バイト・ワード回路６は入力された８ビットデータか１
６ビットデータに対し、次のようなデータ処理を行う。

ａ、１６ビットデータの合成と分解（ｉｔ８データの下１６ビットをＲデータの下１６ビッ
トに合成する。

（ｉｔ）Ｓデータの下１６ビットをＲデータの上１６ビ
ットに合成する。

（ｉｉｉ）３データの下１６ビットを符号拡張して３２
ごットデータとする。符号拡張の一例を第２図に示す。

第２図は説明の簡単化のため８ピツ（−データを符号拡
張して１６とットデータにする例を示している。（イ）
図は８ビットの最上位が符号ビットで’＋１０５”の８
ビット２進表示である。符号拡張処理は上の８ビットに
正の符号ビットの０を追加して１６ビットとしたデータ
である。（ロ）図は“’　−３５”の８ビット２進表示
において、上の８ビットに負の符号の１を８個追加して
１６ビットとした整数である。この例のようにして符号
拡張をして３２ビットのデータにする。

（＋ｖ＞Ｓデータの−Ｆ１６ビットを符号拡張して３２
ビットデータにする（第３図参照）。

ｂ、Ｂビットデータの合成９分解３２ビットのデータ構成を８ビット毎に例えば次のよう
に名付けて説明する。

Ｒ（３１〜２４）、Ｒ（２３〜１６）。

Ｒ（１５〜８）、Ｒ（７〜０）（Ｖ）８データの下８ピットをＲデータのＲ（７〜０）
に合成する。

（Ｖｉ）　Ｓデータの下８ビットをＲデータのＲ（１５
〜８）に合成する。

（ｖｉｉ）Ｓデータの下８ビットをＲデータのＲ（２３
〜１６）に合成する。

（ｖｉｉｉ）　Ｓデータの下８ビットをＲデータのＲ〈
３１〜２４）に合成する。

（ｉＸ）ＳデータのＳ（７〜０）を符号拡張して３２ビ
ットデータにする。

（×）Ｓデータの５（１５〜８）を符号拡張して３２ビ
ットデータにする。

（ｘｔ＞　Ｓデータの５（２３〜１６）を符号拡張して
３２ビットデータにする。

（Ｘｉｉ＞８データの５（３１〜２４）を符号拡張して
３２ビットデータにする。

０．８ビット１１位のローテーション（ｘｉｉｉ）　８データを左へ８ビットローテートシフ
トする。

（ｘｉｖ　）　Ｓデータを左へ１６ビットローテートシ
フトする。

（ＸＶ）Ｓデータを左へ２４ビットローテートシフトす
る。

以上の１５種類の命令を実行することができる。

出力評価回路７はＡＬＵ２の出力バスのデータを次に記
す条件に付いて評価し、８ビット構成の各ビットに対応
したフラグをセットしている。

（１）出力が全部Ｏである。（第１ビットに１を表示ン（２）出力が１６ビットの２の補数表示のデータではな
い（上１６ビットと下１６ビットの最上位のビット（Ｍ
ＳＢ＞が全部０又は１ではい）。（第２ビットに１を表
示）（３）出力が１６ビットの２の補数データで正である（
上位１７ビットが０である）。（第３ビットに１を表示
）（４）出力が１６ビットの２の補数データで負である。

（第４ビットに１を表示）（５）出力が８ビットの２の補数データではない。

（第５ビットに１を表示）（６）出力が８ビットの２の補数データで正である。（
第６ビットに１を表示）（７）出力が８ビットの２の補数データで負である。（
第７ビットに１を表示）（８）ループカウンタ８の値がＯである。（第８ビット
に１を表示）次に１６ビットのデータを例としてその演算について説
明する。１６ビットデータが３２ビットデータに合成さ
れているデータが入力されてレジスタファイル１に格納
される。制御回路５に入力される演ｑ命令による制御信
号によって前記データはバイト・ワード回路６に入力さ
れる。バイト・ワード回路６にＪｊいてレジスタファイ
ル１から入力されたデータは、ｉ、＋＋　ｍ命令により
Ｓデータの下１６ビットか上１６ビットに分解されて、
例えば、Ｆ１６ビットが符号拡張によって３２ビットデ
ータにされる。このデータは第３図に示すようになる。

符号拡張されたデータはバイト・ワード回路６から出力
されてレジスタファイル１に格納され、制御命令によっ
て３２ビットデータとしてＡＬＬＩ２において演算され
る。演算結果は出力バスに出力され、繰り返し演算を行
う場合はループカウンタ８によりカウントされてレジス
タファイル１に戻され、ＡＬＵ２における演算を継続さ
れる。

演算が終了した場合、出力評価回路７はデータを評価し
てそのデータについての条件フラグを＄１３６１１回路
５に設定する。

演算の終ったデータを外部メモリに格納する場合、デー
タはレジスタファイル１に戻され、バイト・ワード回路
６に送られる。副部回路５は前記の条件フラグに基づい
てデータの処理方法を判断し、バイト・ワード回路６に
制御信号を送る。バイト・ワード６はデータ２（Ｉｌｌ
に対しデータ処理（ｉ　）と（１１）を実行して３２ビ
ットデータに合成し、出力レジスタ４に出力する。出力
レジスタ４は外部回路の出力制御信号により格納したデ
ータを外部に出力する。

８ビット入カデータの場合も同様な動作をして演算を行
い、８ビットデータ４個を合成したデータを出力してメ
モリに格納する。１６ビットデータの場合や８ビットデ
ータの場合も合成する必要がなければ合成しないで出力
するのは当然である。

入力データが例えば３２ビット構成のデータ中に８ビッ
トデータ、１６ビットデータ、８ビットデータと混在し
ていた場合、前記１５個のデータ処理では１６ビットの
データが取り出せないので、データ処理（ｘｉｉｉ）〜
（ＸＶ）を用いて左ヘローテートシフトして取り出し得
るようにする。５（７−０＞のデータを保持しながら１
６ビットのデータを下１６ビットに入れたい場合にはＳ
　（７−０）を１６ビット若しくは２４ビットローテー
トシフトするとよい。レジスタファイル１への入力デー
タが３２ビットの場合はＡ　Ｌ　Ｕ　２において演算す
る通常の動作を行うのみである。

出力計ｇｌｉ回路７の評価により八Ｌ　ＬＪ　２の出力
データの性質が分り、そのフラグによりデータを合成し
て圧縮する必要があるかどうかの判断をホストＣＰＵに
させることができる。又、出力が０であるという評価は
ブランチ設定等に役立てることができる。

制御命令による入力データの取り込みや、演算したいデ
ータをレジスタファイル１から読み出すことや、そのデ
ータの演算指定、出り評価、ループカウンタ制御等の動
作は１システムクロツク内で同時にｔ、１１６１１され
る。従って、読み出し書き込みの遅い外部メモリに対し
ては時間遅れなく対応できる。

バイト・ワード回路６が行う８ビット、１６ビットデー
タの３２ビットデータへの変換や８ビットデータ、１６
ビットデータの合成はそれぞれ１命令で行うことができ
る。

以上本実施例によれば、８ビット、１６ビットデータの
扱いが高速に実行できるようになった。

又、データの圧縮を行うことができるようになり、メモ
リの使用効率を上げることができるようにｂつだ。更に
１、出力評価回路を用いて条件フラグを設定づることに
よりデータの圧縮を行うための指針として便利に使用で
きると共に、条件フラグにより多枝選択をすることがで
きるようになり、データ圧縮を行うための選択が容易に
なって高速にデータ圧縮ができるようになった。

尚、本発明は上記実施例に限定されるものではない。実
施例ではループカウンタを用いていたが、なくても差し
支えない。又、８ビットや１６ビットの正の整数（Ｏを
含む）データのみを扱うようにしてもよく、又、正負の
整数データを扱う場合と正の整数データのみを扱う場合
とを切り替えて使用するようにしてもよい。又、扱う数
も８ビットと１６ビットで説明したが４ビットの整数を
扱うようにすることもできる。

（発明の効果）以上詳細に説明したように本発明によれば、３２ビット
整数演算器によって８ビットや１６ビット等のビット数
の少ないデータを高速に処理することができるようにな
り、又、メモリの使用効率を向上させることができるよ
うになり、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は符号
拡張の説明図で、（イ）図は正の数、（ロ）図は負の数
の場合を示す。第３図は上１６ビットのデータを符号拡
張する場合の説明図、第４図は従来の３２ビット整数演
算器の図である。１・・・レジスタファイル　　　２・・・ＡＬＵ３・・
・直接入力レジスタ　　　４・・・出力レジスタ５・・
・制御回路６・・・バイト・ワード回路　　７・・・出力評価回路
特許出願人　横河メディカルシステム株式会社第２図（イ）上８ビット　　　　下８ビット（ロ）上８ビット　　　　下８ビット符号ビット第３図３２ビット第　４図二二二〉３２ビットデータバス

Claims

【特許請求の範囲】

３２ビットデータを演算する３２ビット論理演算ユニッ
トと、データを一時的に格納し演算データの入出力を行
うレジスタと、前記各部の動作を制御するための制御回
路を備え３２ビット構成の整数の演算を行う３２ビット
整数演算器において、ビット数の少ない整数を３２ビッ
トに符号拡張する命令と、前記ビット数の少ない整数を
複数個合成して３２ビットデータとする命令と、３２ビ
ットデータをバイト単位でローテートシフトする命令と
を内蔵し前記各命令に基づいてデータ処理を行うデータ
処理手段と、前記論理演算ユニットの演算結果の整数の
条件を評価し前記制御回路にフラグを設定する出力評価
手段とを具備することを特徴とする３２ビット整数演算
器。