JPH01114951A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロコンピュータに関し、特に、２つのデ
ータを合成して記憶手段に格納するマイクロコンピュー
タに関する。

［従来の技術］ 近時、マイクロコンピュータによって処理されるデータ
処理形態は多様化しており、データメモリの使用法にお
いても種々の形態が存在するようになった。第６図は、
従来の８ビツト処理のマイクロコンピュータにおいて、
データがメモリに格納されている状態を示す模式図であ
る。Ｏから３１までの任意の値を有する２進データに対
応してメモリＡの第Ｏ乃至第４ビツトの各ビットが操作
され、メモリＡに５ビツトの有効データが格納されてい
る。

また、０又は１の値によりデータの処理形態を示す１ビ
ツトの３個のフラグは、メモリＢの第５乃至第７ビツト
の各ビットが操作されて、メモリＢに格納されている。

このように、従来の８ビツト処理のマイクロコンビュー
タにおいては、その１データは８ビツトのメモリに１ビ
ット単位で操作され、８ビット単位で処理されてメモリ
に格納されている。

［発明が解決しようとする問題点］ ところで、第６図に示すメモリＡに格納されたデータの
有効ビット数は５ビツトであり、メモリＢに格納された
データの有効ビット数は３ビツトである。従って、メモ
リＡ、Ｂに格納されたデータの有効ビット数は合計して
８ビツトであり、２つのデータを合成すれば１つのメモ
リに収まるビット数のデータである。しかし、従来のマ
イクロコンピュータにおいては、その１データは１又は
８ビット単位により処理されているので、２つのデータ
は個別的にデータメモリに格納され、２バイトのメモリ
を使用してしまう、従って、このようなデータを多数メ
モリ内に格納しておく必要がある場合には、データメモ
リの使用効率が著しく低下する。特に、ＲＡＭを内部に
備えている場合には、データメモリ領域として使用する
ことができるＲＡＭの容量は有限であるので、ＲＡＭが
不足してプログラム作成に支障をきたす場合があるとい
う問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
有効ビット数が少ないデータを合成して記憶手段に格納
することにより、多数のデータを格納可能にして、デー
タ格納手段の使用効率を高めたマイクロコンピュータを
提供することを目的とする。

［問題点を解決するための手段］ 本発明に係るマイクロコンピュータは、第１のデータが
格納された第１の記憶手段と、第１のデータと同一のビ
ット長の第２のデータが格納された第２の記憶手段と、
前記第１のデータを読み出してその所定のビットを特定
の値にして前記第１の記憶手段に格納する第１のマスク
手段と、前記第２のデータを読み出してその前記所定の
ビット以外のビットを特定の値にして前記第２の記憶手
段に格納する第２のマスク手段と、前記第１及び第２の
記憶手段に格納された２つのデータを合成してこの２つ
のデータと同一のビット長のデータを生成する合成手段
と、この生成データを所定の記憶手段に格納する格納手
段と、単一の命令に基き前記第１及び第２のマスク手段
を動作させた後前記合成手段を動作させる制御手段と、
を有することを特徴とする。

［作用］ 本発明においては、第１及び第２の記憶手段に格納され
た２つのデータを同一ビット長のデータに合成すること
ができ・る場合には、単一の命令に基き制御手段は先ず
第１及び第２のマスク手段を動作させる。これにより、
第１のマスク手段は第１の記憶手段に格納された第１の
データを読み出し、その所定のビット（第１のデータの
無効データの全部又は一部）を特定の値（例えば、”Ｏ
”）にする、また、第２のマスク手段は第２の記憶手段
に格納された第２のデータを読み出し、その所定のビッ
ト以外のビット（第２のデータの無効データの全部又は
一部）を特定の値（例えば、“ＯＩＩ）にする。

次に、制御手段は合成手段を動作させ、第１のデータ及
び第２のデータを合成して同一ビット数のデータを生成
する。この生成データは格納手段により所定の記憶手段
に格納される。

これにより、生成データ（合成されたデータ）の所定の
ビットには、第２のデータの有効データが現れ、所定の
ビット以外のビットには、第１のデータの有効データが
現れる。そして、２つのデータが単一の記憶手段（こ格
納される。

［実施例］ 以下、添付の図面を参照して、本発明の実施例について
説明する。

第１図は本発明の第１の実施例に係るマイクロコンピュ
ータを示すブロック図である。

アドレスバス３及びデータバス４は夫々アドレスデータ
及び中央処理装置（以下、ＣＰＵという）（図示せず）
の処理データを転送するバスである。

ＲＯＭ２はユーザプログラム格納に使用される読み出し
専用メモリである。プログラムカウンタ１はアドレスバ
ス３の情報によりＲＯＭ２の命令コードの格納アドレス
を指定する。命令レジスタ５はＲＯＭ２からデータバス
４を介して読出した命令コードを格納する。命令デコー
ダ６は命令レジスタ５に格納された命令コードの指定に
基いてＣＰＵ動作を制御する。

テンポラリレジスタ７．８はデータバス４を介して算術
論理演算ユニット９に入力される入力データを一時保持
する。算術論理演算ユニット９はテンポラリレジスタ７
．８に格納されたデータを算術論理演算して、その結果
をデータバス４へ出力する。

ＲＡＭｌ０は読出し及び書込みが可能のメモリであり、
汎用レジスタの一部であるＡレジスタ及びＨＬレジスタ
と、汎用レジスタではないｍ番地のメモリｍ１３及びｎ
番地のメモリｎ１４とを有している。このＲＡＭ１０は
汎用レジスタとして使用されると共に、種々の処理デー
タ格納用として使用される。また、ＲＡＭ１０はアドレ
スバス３により指定されるアドレスの格納データをデー
タバス４に出力すると共に、データバス４を介して入力
されるデータをアドレスバス３により指定されるアドレ
スに格納する。なお、ＲＡＭｌ０のメモリのビット長は
８ビツトである。

ＲＯＭ２には、第２図（ａ）に示すピッ、トフィールド
操作命令（例えば、二一モニツクにより示すと、ＭＯＶ
　　Ａ、［ＨＬｊ＆＃０７８）が格納されており、その
命令バイト数は２バイトである。

また、第２図（ｂ）に示すように、メモリｍ１３にはそ
の第０乃至第２ビツトにデータが格納されており、Ａレ
ジスタ１１にはその第３乃至第７ビツトにデータが格納
されている。

次に、このように構成されたマイクロコンピュータの動
作について、第３図のフローチャートを参照して説明す
る０合成される２つのデータの一方はＡレジスタ１１に
格納されており、他方がメモリｍ１３に格納されている
とする。

アドレスバス３を介して所定のアドレス情報がプログラ
ムカウンタ１に入力されると、プログラムカウンタ１は
ＲＯＭ２にこのアドレス情報を出力する。これにより、
ＲＯＭ２はＭＯＶ　　Ａ。

［ＨＬ］＆＃０７Ｈという第１バイトのデータ（ｏＰコ
ード）をデータバス４を介して命令レジスタ５に出力す
る。この命令が命令レジスタ５に格納されると、命令デ
コーダ６はこの命令データを解読して第３図のステップ
２１乃至２８に示すＣＰＵ動作を制御する。つまり、ス
テップ２１にて、ＨＬレジスタ１２にアドレッシングし
たメモリｍ１３の格納データを読出し、データバス４を
介してテンポラリレジスタフに格納する０次に、ステッ
プ２２にて、テンポラリレジスタ８に第２バイトのマス
クデータ（０７Ｈ）を格納する。そして、ステップ２３
において、算術論理演算ユニット９によりテンポラリレ
ジスタ７とテンポラリレジスタ８とに格納しであるデー
タのＡＮＤ　（論理積）演算を行い、演算結果をメモリ
ｍ１３に格納する。

これにより、メモリｍ１３には第０ビツトから第２ビツ
トまでは当初メモリｍ１３に格納されていたデータが、
第３ビツトから第７ビツトまでは０の値が格納される。

次に、ステップ２４にて、Ａレジスタ１１内の格納デー
タを読出し、データバス４を介してテンポラリレジスタ
７に格納する。

次いで、ステップ２５にて、算術論理演算ユニット９に
より、テンポラリレジスタ７内のデータとテンポラリレ
ジスタ８内のデータの補数値とのＡＮＤ　（論理積）演
算を行い、演算結果をＡレジスタ１１に格納する。

これにより、Ａレジスタ１１の第０ビツトがら第２ビツ
トまでは０の値が格納され、第３ビツトから第７ビツト
までは当初のＡレジスタ１１に格納されていたデータが
格納される。

次に、ステップ２６において、Ａレジスタ１１内のデー
タをテンポラリレジスタ７へ転送する。

そして、ス・テップ２７において、メモリｍｌＢ内のデ
ータをテンポラリレジスタ８へ転送する。次いで、ステ
ップ２８にて、算術論理演算ユニット９によりテンポラ
リレジスタ７，８内のデータのＯＲ（論理和）演算を行
い、演算結果をＡレジスタ１１に格納する。Ａレジスタ
１１には第２図（ｂ）に示すデータが格納される０以上
のシーケンスにより、当初のメモリｍ１３内のデータの
第Ｏ乃至第２ビツトと当初のＡレジスタ１１内のデータ
の第３〜第７ビツトとが合成され、合成されたデータが
Ａレジスタ１１に格納される。

このように、２つのメモリに格納された合計８ビツト以
下のデータを単一の命令により容易に合成して１つのメ
モリに格納することができる。

次に、ＲＡＭ１０内の２５６バイト内の任意の２つのメ
モリ（メモリｍ１３及びメモリｎ１４）間のビットフィ
ールド操作により、データをメモリに格納する場合の例
について説明する。第４図（ａ）はこの例に使用するビ
ットフィールド操作命令のフォーマットを示す模式図で
あり、第４図（ｂ）はこのビットフィールド操作命令の
動作を説明するための模式図である。

具体的な二−モニツク例としては、第４図（ａ）に示す
ＭＯＶ　　ｍ、ｎ＆＃ＩＦＨという４バイト構成の命令
を使用する。このビットフィールド操作命令は、メモリ
ｎｌＪ内のデータの第０乃至第４ビツトと、メモリｍ１
Ｂの第５乃至第７ビツトとを合成して、合成データをメ
モリｍ１Ｂに格納する命令である。

第４図（ａ）に示す命令の第１バイトのデータ（ＯＰコ
ード）がＲＯＭ２から命令レジスタ５に転送されると、
命令デコーダ６はこのデータを解読して、第５図のフロ
ーチャートに示すステップ３１乃至３８のシーケンスで
ＣＰＵ動作を制御する。

先ず、ステップ３１にて、第４図（ａ）に示す第２バイ
トのマスクデータ（ＩＦＨ）をテンポラリレジスタ８に
転送する９次に、ステップ３２にて、第３バイトのデー
タでアドレッシングしたメモリｎ１４内のデータをテン
ポラリレジスタフに格納する。・そして、ステップ３３
にて、算術論理演算ユニット９によりテンポラリレジス
タ７とテンポラリレジスタ８とに格納しであるデータの
ＡＮＤ（論理積）演算を行い、演算結果をメモリｎ１４
に格納する。

これにより、メモリｎ１４の第Ｏビットから第４ビツト
までは当初のメモリｎｌＪ内のデータが格納され、第５
ビツトから第７ビツトまでは０の値が格納される。

次に、ステップ３４において、第４バイトのデータでア
ドレッシングしたメモリｍｌＢ内のデータをテンポラリ
レジスタフに格納する。次いで、ステップ３５にて、算
術論理演算ユニット９により、テンポラリレジスタ７内
のデータと、テンポラリレジスタ８に格納しであるデー
タの補数値とのＡＮＤ（論理積）演算を行い、演算結果
をメモリｍ１３に格納する。これにより、メモリｍ１３
の第０ビツトから第４ビツトまでは０の値が格納され、
第５ビツトから第７ビツトまでには、当初のメモリｍ１
３のデータが格納される。

次に、ステップ３６において、メモリｍｌＢ内のデータ
をテンポラリレジスタフに転送する。そして、ステップ
３７においてメモリｎ１４内のデータをテンポラリレジ
スタ８に転送する０次いで、ステップ３８にて、算術論
理演算ユニット９によりテンポラリレジスタ７内のデー
タとテンポラリレジスタ８内のデータとの論理和をとり
、演算結果をメモリｍ１３に格納する。従って、メモリ
ｍ１３には第５図（ｂ）に示すデータが格納される。

以上のシーケンスにより、メモリｎ１４内のデータの第
Ｏ乃至第４ビツトと、メモリｍｌＢ内のデータの第５乃
至第７ビツトとが合成され、この合成されたデータがメ
モリｍ１３に格納される。

このように、２つのメモリに格納された合計８ビツト以
下のデータを単一の命令により容易に合成して１つのメ
モリに格納することができる。

［発明の効果］ 以上説明したように、本発明によれば、第１及び第２の
マスク手段、合成手段並びに格納手段により単一の命令
に基いて２つの記憶手段間のビットフィール・ド操作が
なされ、２つのデータを容易に合成して単一の記憶手段
に格納するから、有限の記憶手段に対し、多数のデータ
を詰めて格納することができるので、記憶手段の使用効
率が著しく向上する。

【図面の簡単な説明】 第１図は本発明の実施例に係るマイクロコンビ二一夕を
示す回路図、第２図（ａ）は本発明の実施例に使用する
ビットフィールド操作命令のフォーマットを示す模式図
、第２図（ｂ）は第２図（ａ）に示すビットフィールド
操作命令の動作を説明するための模式図、第３図は第２
図（ａ）に示すビットフィールド操作命令のシーケンス
を説明するためのフローチャート図、第４図（ａ）は第
２図（ａ）に示すビットフィールド操作命令の変形例に
係るビットフィールド操作命令のフォーマットを示す模
式図、第４図（ｂ）は第４図（ａ）に示すビットフィー
ルド操作命令の動作を説明するための模式図、第５図は
第４図（ａ）に示すビットフィールド操作命令のシーケ
ンスを説明するためのフローチャート図、第６図は従来
のマイクロコンピュータにおいてデータがメモリに格納
されている状態を示す模式図である。 １；プログラムカウンタ、２　、ＲＯＭ、３ニアドレス
バス、４；データバス、５；命令レジスタ、６；命令デ
コーダ、７，８；テ７ンボラリレジスタ、９；算術論理
演算ユニット、１０　、ＲＡＭ、１１：Ａレジスタ、１
２．ＨＬレジスタ、１３；メモリｍ、１４；メモリｎ

Claims (1)

【特許請求の範囲】
1. 第１のデータが格納された第１の記憶手段と、第１のデ
   ータと同一のビット長の第２のデータが格納された第２
   の記憶手段と、前記第１のデータを読み出してその所定
   のビットを特定の値にして前記第１の記憶手段に格納す
   る第１のマスク手段と、前記第２のデータを読み出して
   その前記所定のビット以外のビットを特定の値にして前
   記第２の記憶手段に格納する第２のマスク手段と、前記
   第１及び第２の記憶手段に格納された２つのデータを合
   成してこの２つのデータと同一のビット長のデータを生
   成する合成手段と、この生成データを所定の記憶手段に
   格納する格納手段と、単一の命令に基き前記第１及び第
   ２のマスク手段を動作させた後前記合成手段を動作させ
   る制御手段と、を有することを特徴とするマイクロコン
   ピュータ。