JPH06250711A

JPH06250711A - プログラマブルコントローラ

Info

Publication number: JPH06250711A
Application number: JP4003093A
Authority: JP
Inventors: Katsuyuki Shimokawa; 川勝千下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-01
Filing date: 1993-03-01
Publication date: 1994-09-09

Abstract

(57)【要約】【目的】高速の処理ができ、浮動小数点演算や固定小
数点演算が安価に処理できるプログラマブルコントロー
ラを実現すること。【構成】従来ゲートアレイで作られたシーケンス専用
演算回路の役割を変え、プログラマブルコントローラの
主要機能をプログラマブルコントローラ用コープロセッ
サ（１１）側に持たせ、一方マイクロプロセッサ（３）
にはプログラマブルコントローラ用コープロセッサが持
つと経済的でない数値演算の一部の機能と、プロセス入
出力の機能などマイクロプロセッサ本来の機能を持たせ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各種プラントの制御に使
われるプログラマブルコントローラに関する。

【０００２】

【従来の技術】プログラマブルコントローラは主にシー
ケンス制御に使われるものであるが、近年ＰＩＤ制御な
どのいわゆるＤＤＣ制御（直接デジタル制御）にも広く
使われるようになり、シーケンス制御の実行の能力ばか
りでなく数値演算の能力も重要な性能の一つとなってい
る。また制御の複雑化にともない、マイクロコンピュー
タにより作成した計算機のプログラムも並行して走らせ
ることが要求されるようになった。

【０００３】このため、従来は高性能化のため、処理が
単純なシーケンス演算の実行はゲートアレイに分担させ
処理をするケースが多い。シーケンス演算は基本的に１
ビットのブール代数演算であるから、１６ビットあるい
は３２ビットを使う。ブール代数演算は、固定小数点の
演算、浮動小数点の演算にくらべ回路が単純でありゲー
トアレイ化が容易である。一方、数値演算の実行は処理
が複雑であり、これをハードウェアにおきかえることに
より高速の処理も可能であるが、回路が大規模になり高
価になること、高い開発コストがかかることなどからマ
イクロプロセッサのソフト処理により実行されてきた。

【０００４】その典型的な構成を図６に示す。マイクロ
プロセッサ３、ゲートアレイ４、プロセス入出力装置
８、マイクロプロセッサ用メモリ９、バッファ７はデー
タバス１により結合されデータを送受信する。プログラ
マブルコントローラのプログラムはコードメモリ５に蓄
えられ、またデータはデータメモリ６に保持される。プ
ログラムの実行の概要を以下に示す。１．プログラムは周期的に実行される。周期の始めに
は、外部のプロセス状態がプロセス入出力装置８から入
力され、マイクロプロセッサ３によりデータバス１、バ
ッファ７、データバス２を通してデータメモリ６に蓄え
られる。これによりプログラムの実行の準備が整う。ま
た周期の始めはまた前周期の終わりでもあるので、前周
期のプログラムの実行結果がいまの説明とは逆方向に、
データメモリ６、データバス２、バッファ７、データバ
ス１、そして最後にプロセス入出力装置８に記憶され、
外部のプロセスへ与えられる。２．シーケンス命令の場合は、ゲートアレイ４がコード
メモリ５のプログラムを読み、データメモリ６のデータ
にしたがってシーケンスの演算を行い、その結果を再び
データメモリ６に書き込む。シーケンス命令を実行する
時は、マイクロプロセッサはＨＯＬＤ状態にしておき、
処理を行わない。３．シーケンス命令以外のマイクロプロセッサ３で実行
する命令をここでは数値演算命令と称する。数値演算命
令がゲートアレイ４で検出されると、今度はゲートアレ
イ４は処理をマイクロプロセッサ３にまかせるため、Ｈ
ＯＬＤ状態を解く。これにより、ゲートアレイ４からマ
イクロプロセッサ３に処理が移る。マイクロプロセッサ
３はバッファ７を通してコードメモリ５とデータメモリ
６にアクセスする。マイクロプロセッサ３はコードメモ
リ５を読み、命令を解釈しその命令の処理ルーチンへ飛
んで、実行を行う。４．すべての命令の実行が終わると、実行結果をデータ
メモリ６に格納し、マイクロプロセッサ３の処理は、１
項に飛ぶ。

【０００５】つぎに、図７により、ゲートアレイ４の内
部構成とシーケンス命令の処理方法について説明する。
まず各構成要素の説明をする。１．プログラムカウンタ（ＰＣ）４４はプログラムの実
行番地を保持し、番地を歩進する機能、番地をマイクロ
プロセッサから設定する機能、及びマイクロプロセッサ
から読みだす機能をもつ。２．インストラクションレジスタ（ＩＲ）４５は、プロ
グラムの内容を保持する。プログラムはオペレーション
コード（オペコード）と、必要によりビット番地やワー
ド番地などのオペランドを持つ。３．デコーダ４８は、インストラクションレジスタ４５
のオペレーションコードを解釈し、ゲートアレイの全体
の動作を制御する。４．データレジスタ（ＤＲ）４６は、オペランドの示す
データを読みだしたときの記憶、及びオペランドの示す
番地への書き込みデータを保持する。データの読み書き
はワード単位であるので、ビットデータの抽出、及び挿
入のための回路を持つ。５．ビット演算回路４７は、デコーダ４８の指令によ
り、オペレーションコードの指定に従い、論理積、論理
和、論理否定、排他論理和、及び上記の組み合わせ演
算、そして、演算結果の出力などのビット演算を行う。
ここでは演算の結果をつねに保持する。マイクロプロセ
ッサが演算結果を読めるようにデータバス１につなが
る。演算のためのオペランドの内容はデータレジスタ４
６から得る。演算結果は逆にデータレジスタ４６へ与え
る。なお、ＣＯＮＴは前のオペレーションコードと同一
の場合を示す特別の命令である。６．バッファ（ＢＦ）７にはマイクロプロセッサ３がコ
ードメモリ５、データメモリ６にアクセスする時にそれ
らの情報がおかれる。なお信号線８０，８１，８２は図
示の回路をつなぐものである。

【０００６】いま図５のようなプログラムを実行するも
のとする。この図で上部がプログラム、下部は同一のプ
ログラムをファンクションブロック図でかいたものであ
る。１番地と２番地で、ビット１０とビット１１の論理
積をとり、３番地でその結果とビット１２の論理和をと
る。そして、その結果が１（真）なら減算を行う。減算
では三つのオペランドをもち、ワード２０からワード３
０を減算し差をワード２５へしまう。ＤＡＴＡ１、ＤＡ
ＴＡ２、ＤＡＴＡ３はそれぞれ、被減数、減数、差を示
す。以下に処理の順に説明する。１．プログラムカウンタ４４はデータメモリ６上のアド
レス１番地を保持しており、これをデータバス２のアド
レスライン２ａに出力しコードメモリ５に与え、１番地
の内容を読む。読んだ内容は“ＡＮＤ１０”でありこ
れはデータバス２のデータライン２ｄを経由しインスト
ラクションレジスタ４５に記憶する。２．インストラクションレジスタ４５の命令はデコーダ
４８で解釈され今度はビット１０を記憶するデータメモ
リ６の番地をインストラクションレジスタ４５が指定
し、データを読みデータレジスタ４６に読み込み、ここ
で所要のビットの状態を抽出し信号線８２を通してビッ
ト演算回路４７へあたえる。３．ビット演算回路４７では、抽出したビット状態ＢＩ
Ｎと現在記憶している前のビット演算結果ＢＲと、デコ
ーダから受け取るオペレーションコードより、次のビッ
ト演算結果ＢＲを計算する。ＡＮＤの場合及びＡＮＤに
続くＣＯＮＴの場合はＢＲとＢＩＮでＡＮＤをとり、そ
の値を新たにＢＲに設定する。ＯＲの場合及びＯＲに続
くＣＯＮＴの場合はＢＲとＢＩＮでＯＲをとり、その値
を新たにＢＲに設定する。ＡＮＤ、ＯＲが最初のシーケ
ンスである場合は、前の演算結果は存在しないので、Ｂ
ＩＮの値をそのままＢＲに設定する。この実行と並行し
て、プログラムカウンタ４４を歩進し、１項と同様の処
理を行う。

【０００７】以上の繰り返しにより、３番地までシーケ
ンスの実行をすすめる。４番地を読むと、デコーダ４８
は、ゲートアレイ４で処理できないことを知り、データ
バス１にＨＯＬＤを解除する指令を発し、マイクロプロ
セッサ３が動きだす。マイクロプロセッサはバッファ
（ＢＦ）７を通してコードメモリ５、データメモリ６に
アクセスし、ソフトウェアにより処理を進める。図８、
図９には図５のマイクロプロセッサ３の減算命令の処理
のフローチャートを示した。他の演算命令も基本的に同
様である。ｐ１〜ｐ５はノードであり、同一のノードは
接続されることを示している。本図の一ブロックはマイ
クロプロセッサ命令に対応する。以下にインテル社製８
０４８６マイクロプロセッサを例にして図５、図８、図
９に基づき説明する。１．マイクロプロセッサ３は、前処理としてプログラム
カウンタ（ＰＣ）４４やビット演算結果ＢＲなど制御用
データを対応するレジスタ等に格納する。２．マイクロプロセッサ３は、内部のレジスタをプログ
ラムカウンタとする。従って、このレジスタの内容をア
ドレスとしてコードメモリ５をよみ、そのなかからオペ
レーションコード（オペコード）をとりだす。オペレー
ションコードにより処理がわかれるのでここでサブルー
チンコールを行い、所要の処理プログラムへ飛ぶ。ここ
では減算の処理へ飛ぶ（ブロック２０〜２２）。３．後段のシーケンスのために、後述する減算結果のオ
ーバフローの有無を示す出力情報用フラグを初期化し、
次に前段のシーケンス結果を示すビット演算結果ＢＲが
１である場合のみ以下の減算を行うため、シーケンス結
果を示すビット演算結果ＢＲを保持するレジスタをチェ
ックする。なお、ＢＲはゲートアレイの同様の名前のも
のとおなじ役目のものである。不実行の場合はノードｐ
４へ飛ぶ。実行の場合は、まず第１オペランドをコード
メモリ５から読む。つまり、５番地の内容を読む。次に
その内容よりデータメモリ６の２０ワード番地の内容を
読み、１つのレジスタＡＸへしまう。同様にして第２オ
ペランドを読み、別のレジスタＤＸにしまう。そしてワ
ード減算（１６ビット単位）を行い、差をレジスタＡＸ
へしまう（ブロック２３〜２９）。４．次に、オーバーフローの処理を行う。まずオーバー
フローがあったかどうかをフラグでチェックしなけれ
ば、第３オペランドの処理を行うためノードｐ３に飛
ぶ。オーバーフローがあれば、出力情報用フラグに書き
込む。そして負の最大値か正の最大値のいずれかにリミ
ットする（ブロック３０〜３４）。５．つぎに、第３オペランドを読み、第３オペランドの
しめす２５ワード番地に差を書き込む。そして、出力情
報用フラグの内容を処理のしやすいＡＸレジスタへ書き
込む（ブロック３５〜３７）。６．最後に、つぎのシーケンスへアクセスするための準
備をする。マイクロプロセッサ３は、プログラムカウン
タ４４を次命令の番地にセットし、シーケンス結果を示
すビット演算結果などの制御用データをゲートアレイ４
に移す。プログラムの実行中に割り込みがはいるとデー
タのセーブや復元で時間がかかるので割り込みを禁止し
て実行しているが、ここで割り込みを許可し、割り込み
があれば処理を許す。そして、つぎの準備のためにシー
ケンス結果を初期化し再度、割り込みを禁止し、最初に
戻る（ブロック３８〜４２）。

【０００８】

【発明が解決しようとする課題】発電所などの電力設備
を中心とした各種プラントの制御では従来にくらべもっ
と高性能で高速の処理が要求されるようになった。なか
には数ミリ秒の制御周期で処理することを要求されるも
のまである。またＤＤＣ制御についても従来は固定小数
点演算で処理したものをダイナミックレンジが広く、デ
ータの飽和を心配しなくていい浮動小数点演算を要求さ
れるケースが多くなった。浮動小数点演算は演算が複雑
であり、処理時間も長くこれらを多用するケースは十分
な速度がとれないケースがでてきた。このような状況で
は、処理の高速化とより大きいプログラマブルコントロ
ーラのプログラム容量を必要とされ、結果的には一命令
の実行時間はいままでより一桁早い速度が要請されてい
る。このためには、現在の構成をそのままで、単に高速
の素子を使うのではなく、構成そのものを抜本的に見直
す必要が生じた。しかし、一方では開発に多大な時間を
必要としない、しかも安価な装置が望まれている。

【０００９】以上の観点から従来の技術には以下の問題
がある。１．数値演算命令の実行においてマイクロプロセッサの
処理ステップは図８に示したように多い。その原因とし
ては、（ａ）計算後のオーバーフローのチェックと計算結果の
補正のような後の処理に計算そのもの以上にステップが
かかる。（ｂ）数値演算ではマイクロプロセッサ側で、プログラ
ムカウンタの機能やプログラマブルコントローラのプロ
グラムのアクセス、演算結果のための情報出力用フラグ
など、プログラマブルコントローラのすべての処理を行
っているので、マイクロプロセッサの負荷が大きい。２．シーケンス命令と数値演算命令とに切り替わるとき
ゲートアレイとマイクロプロセッサとで制御を切り替え
るため、プログラムカウンタやシーケンス結果などの情
報の伝達に時間を費す。３．ゲートアレイがコードメモリやデータメモリへのア
クセスを並行してできないため処理に時間がかかる。

【００１０】要するに、ゲートアレイとマイクロプロセ
ッサで機能分担してプログラマブルコントローラとして
処理を行う方式は開発コストを下げ、装置を安価にする
点で良いが、機能の分担と処理の方法では高速化の点で
いろいろの問題がある。

【００１１】以上の観点から、本発明は高速の処理がで
き、浮動小数点演算や固定小数点演算が安価に処理でき
るプログラマブルコントローラを実現することを目的と
するものである。

【００１２】

【課題を解決するための手段】本発明は、従来ゲートア
レイで作られたシーケンス専用演算回路の役割を変え、
プログラマブルコントローラの主要機能をプログラマブ
ルコントローラ用コープロセッサ側に持たせ、一方マイ
クロプロセッサ側にはプログラマブルコントローラ用コ
ープロセッサが持つと経済的でない数値演算の一部の機
能と、プロセス入出力の機能などマイクロプロセッサ本
来の機能を持たせるプログラマブルコントローラであ
る。

【００１３】

【作用】本発明のプログラマブルコントローラにおいて
は、従来ゲートアレイで作られたシーケンス専用演算回
路の役割を変え、プログラマブルコントローラの主要機
能を実行するプログラマブルコントローラ用コープロセ
ッサとしての機能をもたせ、一方マイクロプロセッサに
はプログラマブルコントローラ用コープロセッサが持つ
と経済的でない数値演算の一部の機能と、プロセス入出
力の処理などのマイクロプロセッサ本来の機能を持たせ
処理を行わせる。つまり、プログラマブルコントローラ
では、大部分の処理を行う。プログラムカウンタ、シー
ケンス結果など、従来両方にあったものは一元的にプロ
グラマブルコントローラ用コープロセッサにおきプログ
ラマブルコントローラ用コープロセッサで管理される。
シーケンス命令は当然として、数値演算命令において
も、プログラマブルコントローラ用コープロセッサのハ
ードウェアで効果的に実行できることはすべてプログラ
マブルコントローラ用コープロセッサで実行する。デー
タの変換、シーケンス結果の計算、記憶などマイクロプ
ロセッサであれば、時間がかかることはプログラマブル
コントローラ用コープロセッサにとりこみ、マイクロプ
ロセッサでは演算処理の核心のみを処理する。その結
果、高速の処理ができ、浮動小数点演算や固定小数点演
算が安価に処理できるようになる。

【００１４】

【実施例】まず本発明の概要を図１、図３に基づいて説
明する。図１は本発明によるプログラマブルコントロー
ラの構成を示す。本発明ではマイクロプロセッサ３、マ
イクロプロセッサ用メモリ９、プロセス入出力装置８、
プログラマブルコントローラ用コープロセッサローラ
（ＰＣＣ）１１それぞれがデータバス１を通して接続さ
れ、データの交換を行い、プログラマブルコントローラ
用コープロセッサ１１は独立したデータバス１２、１０
によりコードメモリ５、データメモリ６それぞれと接続
されている。

【００１５】プログラマブルコントローラ用コープロセ
ッサ１１は図３に示すように以下により構成される。す
なわち、プログラムカウンタ６０、インストラクション
レジスタ６１、データレジスタ６２、デコーダ６３、オ
ペレーションコードレジスタ６４、ビット演算回路６
５、アドレスデコーダ６６、データ変換回路６７、デー
タ変換回路６８、そしてそれらをつなぐ信号線７０〜７
６、外部のデータバス１、１２、１０である。

【００１６】プログラマブルコントローラ用コープロセ
ッサ１１はコードメモリ５からコード（つまりプログラ
マブルコントローラのプログラム）を読みながら並行し
てコードを解釈してデータメモリ６のデータにアクセス
する。プログラマブルコントローラ用コープロセッサ１
１は必要なデータをデータレジスタ６２に記憶する。コ
ードがシーケンス命令の場合はすべてプログラマブルコ
ントローラ用コープロセッサ１１により処理が行われ
る。一方数値演算命令では、従来の方式と異なり真の計
算のみをマイクロプロセッサ３に負担させプログラムカ
ウンタの制御、演算結果の後処理、次の命令へのアクセ
スなどはすべてプログラマブルコントローラ用コープロ
セッサ１１で統一して行う。つまりプログラマブルコン
トローラ用コープロセッサ１１のハードウェアにより高
速で処理する。

【００１７】プログラムの実行は以下のようにすすむ。１．プログラムは周期的に実行される。周期の始めに
は、外部のプロセス状態がプロセス入出力装置８から入
力されマイクロプロセッサ３によりデータバス１、プロ
グラマブルコントローラ用コープロセッサ１１、データ
バス１０を通してデータメモリ６に蓄えられる。これに
よりプログラムの実行の準備が整う。また周期の始めは
また全周期の終わりでもあるので、全周期のプログラム
の実行結果がいまの説明とは逆方向に、データメモリ
６、データバス２、プログラマブルコントローラ用コー
プロセッサ１１、データバス１０、そして最後にプロセ
ス入出力装置８に記憶され、外部のプロセスへ与えられ
る。なお、図３、図４では図示していないが、マイクロ
プロセッサはデータバス１から、データバス１２、及び
データバス１０を通してコードメモリ５及びデータメモ
リ６をアクセスする経路をプログラマブルコントローラ
用コープロセッサ１１のなかに持つ。２．シーケンス命令の場合は、プログラマブルコントロ
ーラ用コープロセッサ１１がコードメモリ５のプログラ
ムを読み、データメモリ６のデータにしたがってシーケ
ンスの演算を行い、その結果を再び、データメモリ６に
書き込む。シーケンス命令を実行する時は、マイクロプ
ロセッサ３は処理に関係しない。３．数値演算命令も、プログラマブルコントローラ用コ
ープロセッサ１１がコードメモリ５のプログラムを読
み、これを解釈してデータメモリ６をリードする。そし
てその結果をプログラマブルコントローラ用コープロセ
ッサ１１のなかにストアする。プログラマブルコントロ
ーラ用コープロセッサ１１は数値演算命令の場合マイク
ロプロセッサ３に対して処理がしやすいようにデータを
変換して渡す。従って、その処理をプログラマブルコン
トローラ用コープロセッサ１１内で行う。４．数値演算命令ではマイクロプロセッサ３がプログラ
マブルコントローラ用コープロセッサ１１よりオペレー
ションコードを読みだし、その処理ルーチンへジャンプ
する。そして、変換を行い処理がしやすくしたデータを
読み計算を行う。この時、変換はプログラマブルコント
ローラ用コープロセッサ１１へアクセスするアドレスの
特定のビットを使用して指示する。計算の結果はプログ
ラマブルコントローラ用コープロセッサ１１に書き込
む。この時、マイクロプロセッサ３からプログラマブル
コントローラ用コープロセッサ１１に書き込まれるデー
タはプログラマブルコントローラ用コープロセッサ１１
で変換を行いデータレジスタ６２に書かれ、同時にシー
ケンス結果を計算し記憶する。この指示はアドレス信号
の特定ビットを使用して行われる。５．数値演算命令ではつぎにプログラマブルコントロー
ラ用コープロセッサ１１のデータレジスタ６２からデー
タメモリ６にデータを書き込み、一連の処理が終了す
る。６．すべての命令の実行が終わると、１項に飛ぶ。

【００１８】次に本発明の詳細を同様に図１、図３に基
づいて説明する。まず、各部の構成について図３に基づ
いて説明する。１．プログラムカウンタ（ＰＣ）６０はプログラムの実
行番地を保持し、番地を歩進する機能、番地を外部から
設定する機能及び、外部から読みだす機能をもつ。従来
の技術と異なり、プログラムカウンタ６０の機能はマイ
クロプロセッサ３ではもたず、ここで一元的に管理す
る。プログラムカウンタ６０の出力はコープロセッサメ
モリ用のデータバス１２のアドレスとして使用する。２．インストラクションレジスタ（ＩＲ）６１は、プロ
グラムの内容を保持する。プログラムはオペレーション
コードと、必要によりビット番地やワード番地などのオ
ペランドを持つ。インストラクションレジスタ６１は従
来１個のプログラムを保持していたが、プログラムを先
読みしつつ実行することを実現するためと、数値演算命
令は最大８個のプログラムで一個の機能を実現するので
（例えば減算命令は４個のプログラムよりなる）、複数
のプログラムよりなる一つの機能をまとまった形で保持
する。３．デコーダ６３は、インストラクションレジスタ６１
のオペレ−ションコードを解釈し、コープロセッサ１１
全体の動作を制御する。４．データレジスタ（ＤＲ）６２は、オペランドの示す
データを読みだしたときのデータの記憶、及びオペラン
ドの示す番地への書き込みデータを保持する。データの
読み書きはワード単位であるので、ビットデータの抽出
及び、挿入のための回路をもつ。データレジスタ６２は
インストラクションレジスタ６１と同じ数のレジスタを
持ち、データメモリ６からのデータは、そのデータの読
み出しを指示したインストラクションレジスタ６１に対
応した番号のデータレジスタ６２に記憶される。これは
インストラクションレジスタ６１を順次デコーダ６３が
解釈してデータをリードする必要があるときこの動作を
行う。例えば、図５の減算のプログラムではＷ２０、Ｗ
３０を読む必要があるのでこれを読みだし、データレジ
スタ６２の１番と２番のレジスタにしまう。こうするこ
とにより、マイクロプロセッサ３はデータレジスタ６２
の１番と２番のレジスタをリードするだけで、演算に必
要なデータにアクセスできる。これらデータはマイクロ
プロセッサ３が実行する時にはすでに用意されている。
また、図５のプログラムで、Ｗ２５へは書き込むのであ
るが、マイクロプロセッサ３がデータレジスタ６２の３
番目のレジスタに書き込む。５．ビット演算回路６５は、デコーダ６３の指令によ
り、オペレーションコードの指定に従い、論理積、論理
和、論理否定、排他論理和、及び上記の組み合わせ演
算、そして、演算結果の出力などのビット演算を行う。
ここでは演算の結果をつねに保持する。また、ビット演
算回路６５はマイクロプロセッサ３が演算結果を読める
ようにデータバス１につながる。演算のためのオペラン
ドの内容はデータレジスタ６２から得る。演算結果は逆
にデータレジスタ６２へ与える。なお、ＣＯＮＴは前の
オペレーションコードと同一の場合を示す特別の命令で
ある。６．オペレーションコードレジスタ６４はインストラク
ションレジスタ６１の保持するオペレーションコードを
デコーダ６３を介して受取り、数値演算命令の命令の種
別をマイクロプロセッサ３がアドレスライン１ａを介し
てオペレーションコードレジスタ６４の内容を判定し、
所要のルーチンへジャンプするのに使われる。命令がシ
ーケンス命令の場合、そして数値演算命令であるがビッ
ト演算回路６５で判定したシーケンス結果が０であると
きはマイクロプロセッサ３は演算の必要がないので、オ
ペレーションコードを、命令の処理を行わないルーチン
を示す値に変更してマイクロプロセッサ３に与える。７．アドレスデコーダ６６はマイクロプロセッサ３から
のアドレス信号を解釈してプログラマブルコントローラ
用コープロセッサ１１の内部のレジスタを選択し、マイ
クロプロセッサ３が読み書きする役割の他に特別の機能
を持つ。これは後述するデータ変換回路６７、６８の変
換動作の決定とシーケンス結果を計算し記憶する機能な
どを有する。ここでアドレスデコーダ６６とマイクロプ
ロセッサ３の間で使用されるアドレス信号について説明
する。アドレス信号として下位から数えて１９ビット分
を使い、この領域はつまり２¹⁹バイトをＰＣＵＳＥと名
付け、マイクロプロセッサはこのＰＣＵＳＥをリードま
たはライトすることによって、アクセスするデータレジ
スタ６２を識別するだけでなく各種の指令も発する。こ
れは現在のマイクロプロセッサは従来のものと異なりア
ドレスが１６ビットしかないというような限定がない。
アドレス空間は３２ビットというプログラマブルコント
ローラ用コープロセッサ１１には広大すぎる空間を持つ
のでアドレス空間を有意義に使うことができる。同様の
機能はアドレスを使わないでデータとして書き込むこと
で可能であるが、これではデータレジスタ６２をアクセ
スするたびにデータレジスタ６２のアクセス以外にこの
指令をデータとして書き込む必要が生じ速度が低下す
る。以下にＰＣＵＳＥの中身について述べる。（ａ）オフセット（１８〜１６ビットの３ビットを使
用）データレジスタ６２の中身がアドレスであるとき、その
アドレスに対して連続した番地を命令に使用するときの
基準になる前記アドレスに対するオフセットを示す。例
えば、ＰＩＤ用演算を実行する命令は８個のプログラム
では十分にデータを記憶する場所を確保できないのでこ
のオフセット機能を使い、前回スキャン時の中間制御デ
ータを保持する。この値が０のときオフセットがなく、
１以上ではその値がオフセット値である。なお、この選
択の１から７までをoffset1 からoffset7 で表現する。（ｂ）データレジスタ番号（１５〜１３ビットの３ビッ
トを使用）データレジスタとして有効に使用するのは１番目から７
番目のデータレジスタ６２までであるのでその１から７
までを指定。０は不使用を意味する。なお、この選択１
から７までをop1 からop7 で表現する。（ｃ）出力データ操作（１２〜１１ビットの２ビットを
使用）プログラマブルコントローラ用コープロセッサ１１がマ
イクロプロセッサ３から書き込まれデータレジスタ６２
に書くときのデータ操作を示す。これによりデータ操作
を決めるとともに、ビット長は次に説明するテータ種別
から決定する。この値が０の時はなにも操作せず、１の
ときはｌｍｔと表現し３２ビットの固定小数点データを
１６ビット固定小数点データにリミットする操作を行
う。この値が２の時は“ｆ”と称し非数や非正規化数の
場合０に変換することを示す。（ｄ）データ種別（１０〜８ビットの３ビットを使用）データレジスタ６２から読み出すあるいは書き込むデー
タの種別を示す。値は１から６までを使いそれぞれ以下
のようになる。ｉ．１：log16 １６ビット論理データを示す。 ii．２：ar16 １６ビット固定小数点符号付きデー
タを示す。 iii.３：ar32 ３２ビット固定小数点データを示
す。 iv．４：arf32 ３２ビット浮動小数点データを示
す。ｖ．５：dev ビットデータを示す。 vi．６：adr アドレスであることを示す。（ｅ）ビット操作（７〜４ビットの４ビットを使用）ビット演算結果ＢＲの操作について指定する。値が０は
なにもせず、１以上である時には各種の操作をする。そ
の判断の対象はマイクロプロセッサ３から書かれたデー
タである。操作の一部を示す。ｉ．１：br0 ビット演算結果ＢＲを０にセット ii．２：br1 ビット演算結果ＢＲを１にセット iii.３：brnot0 データが０でないときビット演算結
果ＢＲを１にセット iv．４：brov16 データが１６ビットを越える時、つ
まり１６ビットデータとしてオーバーフローしたとき、
ビット演算結果ＢＲを１にセットｖ．５：brf データが非数や非正規化数のときビ
ット演算結果ＢＲを１にセット vi．９：brp データが正の数であるときビット演
算結果ＢＲを１にセット vii.１０：brnotp データが正の数でないときビット演
算結果ＢＲを１にセット（ｆ）命令終了（３ビットを使用）このビットは複数のプログラムよりなる命令のマイクロ
プロセッサ３での処理の最後を示す。１であるときに終
了であり、“ｅ”で表わす。この命令によりプログラマ
ブルコントローラ用コープロセッサ１１はこの指令と同
時に発した他の指令を処理するとともに新しい命令の処
理に移る。（ｇ）ライト指令（２ビットを使用）データレジスタ６２に書いたデータをデータメモリ６に
書き込むことを指令する。マイクロプロセッサ３はデー
タレジスタ６２に書くだけであるが、プログラマブルコ
ントローラ用コープロセッサ１１はこの指令から必要に
より変換し、そのうえでデータレジスタ６２に記憶され
たデータを外部のデータメモリ６に書き込む。この指令
が１のときがライト指令であり、“ｍｗ”であらわす。
０の時は無意味を表す。ＰＣＵＳＥの１ビット及び０ビ
ットは３２ビットデータ単位で読み書きをするため、こ
のような指令に使えないので、不使用である。８．データ変換回路６７はアドレスデコーダ６６の指令
により以下のデータ変換動作をし、そのデータをデータ
ライン１ｄを介してマイクロプロセッサ３に出力する。
変換の指定はアドレス信号の１０ビットから８ビットま
での３ビットで指定する。つまり最大８通りの選択がで
きる。（ａ）log16:データレジスタ６２の１６ビット論理デー
タを３２ビット論理データに変換する。上位１６ビット
には０がはいる。つまり、０拡張を行う。３２ビット化
するのは、他の計算が３２ビットで行われるので、部分
的に１６ビットの計算をするのが、マイクロプロセッサ
３ではむしろ時間がかかる面倒な処理となるからであ
る。また、そのオペランドに反転の指定があれば、１６
ビットの論理データの１の補数を３２ビット論理データ
に拡張して変換する。（ｂ）ar16: データレジスタ６２の固定小数点符号付き
１６ビットデータを符号付き３２ビットデータに変換す
る。また、そのオペランドは反転の指定があれば、符号
付き１６ビットデータの２の補数（つまり、符号を反転
した数）を符号つき３２ビットデータに変換する。（ｃ）ar32: データレジスタ６２のデータは固定小数点
符号付き３２ビットデータである。従って特別の変換を
通常は必要としないが、そのオペランドに反転の指定が
あれば、このデータの２の補数（つまり、符号を反転し
た数）をとる変換を行う。なお、負の最大値の２の補数
をとるとオーバーフローをおこすので、正の最大にリミ
ットする。（ｄ）arf32:データレジスタ６２の浮動小数点３２ビッ
トデータのなかに非数（ＮＡＮ）または非正規化数があ
れば浮動小数点の０に変換する。また、オペランドに反
転の指定があれば、符号を逆転した、浮動小数点に変換
する。（ｅ）dev:データレジスタ６２の１ビットデータは１６
ビットの論理データと同様の形式の３２ビットにする。
また、そのオペランドに反転の指定があれば、１６ビッ
トの論理データの１の補数を３２ビット論理データに拡
張して変換する。（ｆ）adr:インストラクションレジスタ６１はデータの
アドレスを示す場合でありこのアドレスがそのまま、デ
ータレジスタ６２へ記憶された場合である。従って、変
換をしない。９．もう一つのデータ変換回路６８はアドレスデコーダ
６６の出力データ操作指令により変換を行う。データの
ビット長はデータ種別より判断する。

【００１９】ここで、データの変換について説明する。
プログラマブルコントローラでは、１６ビットの固定小
数点の四則演算を初めとする各種の命令、そして３２ビ
ットの浮動小数点の四則演算、ＰＩＤ用演算などの各種
の命令が処理される。まず、１６ビットの固定小数点の
演算を考えると、従来の例で述べたようにこの計算でオ
ーバーフローが発生する可能性があると、オーバーフロ
ーの有無のチェック、オーバーフローによるデータの表
示が正しくないので最大値にリミットする処理を行わな
ければならない。これはむしろオーバーフローが発生し
ないように演算の桁数を上げることで解決できる。現在
の半導体の進歩により３２ビットの演算も１６ビットの
演算もマイクロプロセッサの内部が３２ビットのため同
一の速度で処理ができる。従って３２ビットの処理が出
来るようにプログラマブルコントローラ用コープロセッ
サでは１６ビットデータに対してサイン拡張を行い３２
ビット化する。つまり、１６ビットデータの最上位のビ
ット（符号、サイン）を３２ビットまで１６ビット分拡
張する。このような処理はプログラマブルコントローラ
用コープロセッサのハードウェアで容易にしかも少ない
ロジックで実現できる。この３２ビット化したデータを
マイクロプロセッサは読み、例えば減算を行う。この結
果はオーバーフローは発生しない。しかし、その結果は
１６ビットを超えることがある。マイクロプロセッサは
３２ビットの結果をそのままプログラマブルコントロー
ラ用コープロセッサに渡し、プログラマブルコントロー
ラ用コープロセッサの中で１６ビットのデータに変換す
る。つまり３２ビットのデータのうち上位１６ビットが
全部１あるいは０であれば、データは１６ビットで表現
できる。従って、上位１６ビットが全部１あるいは０で
あるかを簡単なロジックで判断し、そうでなければ、負
の１６ビットの最大値あるいは正の１６ビットの最大値
にリミットする。これも簡単なロジックで表現できるこ
とは明らかである。また同時に、データが１６ビットを
越えているか否かでシーケンス結果を記憶するケースで
は（例えば減算命令）このチェックを同時に前記のロジ
ックで行う。一方、浮動小数点演算ではオーバーフロー
は事実上存在しないが、例えば世界の標準規格であり本
発明の実施例でも使用したＩＥＥＥ規格の浮動小数点表
現では、計算結果を意味しない非数（ＮＡＮ）か出現す
る。これは0/0 や（−１）^1/ ²のケースであるが、これ
を発生させないように計算前にチェックするのでは時間
がかかる。プログラマブルコントローラを使う分野では
ＮＡＮは０と置き換えても支障がない。0/0 や（−１）
^1/2が０であっても良いわけである。むしろＮＡＮであ
るとこれら計算結果は種々の計算を行った後、固定小数
点となり、最後にはプロセス入出力により外部に出さ
れ、このＮＡＮは固定小数点には変換できないので例外
的な処理をするように特別なことを考えなくてはいけな
いが、０にしておけば影響の少ない。このため、浮動小
数点でも、プログラマブルコントローラ用コープロセッ
サ１１からマイクロプロセッサ３にデータを渡すとき、
そしてマイクロプロセッサ３からプログラマブルコント
ローラ用コープロセッサ１１に書き込むときにＮＡＮを
０にする操作を行う。また必要によりマイクロプロセッ
サ３からプログラマブルコントローラ用コープロセッサ
１１に書き込むときにデータを判断しシーケンス結果を
計算し記憶する。例えば正で１にするケースではデータ
の最上位ビットをチェックする。１０．信号線７０から７６は図示の回路を接続するもの
である。

【００２０】ここで、前に説明した図３、図５を例に本
発明の動作の詳細を説明する。１．プログラムカウンタ６０はコードメモリ５上のアド
レス１番地を保持しており、これをデータバス１２のア
ドレスライン１２ａに出力しコードメモリ５に与え、１
番地の内容を読む。読んだ内容は“ＡＮＤ１０”であ
りこれはデータバス１２のデータライン１２ｄを経由し
インストラクションレジスタ６１に記憶する。これと同
時にプログラムカウンタ６０を歩進し次のコードメモリ
５の番地の読み込みを指令し、以下の処理がパイプライ
ン処理されるように動作する。したがって、処理のパイ
プがつまらない限りコードメモリ５の読みだしを行う。
つまり、このプログラムの例では７番地まで休みなくリ
ードする。ここで述べたプログラムカウンタ６０からの
パイプライン処理及び後述する２項のインストラクショ
ンレジスタ６１からのパイプライン処理は、図７に示す
ようにコードメモリ５と従来のゲートアレイ４との間
と、データメモリ６と従来のゲートアレイ４との間とを
１本のバスで共有して使用していたものを、コードメモ
リ５のアクセス用に１本、又データメモリ６のアクセス
用に１本と合計２本に増やしたことによって可能とな
る。２．インストラクションレジスタ６１の命令はデコーダ
６３で解釈され今度はビット１０を記憶するデータメモ
リ６の番地をインストラクションレジスタ６１がデータ
バス１０のアドレスライン１０ａに出力し、データメモ
リ６に与え、データライン１０ｄを経由して、データを
読みデータレジスタ６２に読み込み、ここで所要のビッ
トの状態を抽出し信号線７３を通してビット演算回路６
５へあたえる。このステップも、次々とパイプライン処
理される。すなわち、隙間なくデータメモリ６の読み込
みを行う。コードアドレスが４番地からは減算命令の処
理に変わる。従って、この場合、５番地と６番地ではワ
ード２０番地とワード３０番地のデータメモリ６を読み
だし、１番目と２番目のデータレジスタ６２にしまう。３．１番地から３番地までのシーケンス命令は以下のよ
うに実行される。ビット演算回路６５では、抽出したビ
ット状態ＢＩＮと現在記憶している前のビット演算結果
ＢＲと、デコーダ６３から受け取るオペレーションコー
ドより、次のビット演算結果ＢＲを計算する。ＡＮＤの
場合及びＡＮＤに続くＣＯＮＴの場合はＢＲとＢＩＮで
ＡＮＤをとり、その値を新たにＢＲに設定する。ＯＲの
場合及びＯＲに続くＣＯＮＴの場合はＢＲとＢＩＮでＯ
Ｒをとり、その値を新たにＢＲに設定する。ＡＮＤ、Ｏ
Ｒが最初のシーケンスである場合は、前の演算結果は存
在しないので、ＢＩＮの値をそのままＢＲに設定する。
以上の繰り返しにより、３番地までシーケンスの実行を
すすめる。このステップもパイプライン動作を行う。４
番地を読むと、デコーダ６３は、プログラマブルコント
ローラ用コープロセッサ１１で処理できないことを知
り、オペレーションコードレジスタ６４に対して、演算
命令を示すオペレーションコードを与え（なお、シーケ
ンス結果が０のときは、何も実行しないルーチンへジャ
ンプする番地を与える値をオペレーションコードレジス
タ６４に書き込む）、マイクロプロセッサ３は、処理を
開始する。

【００２１】次にマイクロプロセッサ３での処理を、図
５に示される減算命令（ＳＵＢ命令）を例に図２にフロ
ーチャートで示し、具体的にその説明をする。他の数値
演算命令も基本的に同様である。なお、マイクロプロセ
ッサ３の命令をインテル社製８０４８６マイクロプロセ
ッサの命令コードで記述しているが、ここで示す処理は
インテル社製８０４８６マイクロプロセッサには限定さ
れず、同様の機能を持つマイクロプロセッサでも実現で
きるものである。１．マイクロプロセッサ３は、割り込みにより起動され
他の処理を行う以外、常にプログラマブルコントローラ
用コープロセッサ（ＰＣＣ）１１のオペレーションコー
ドレジスタ６４をリードして、数値演算命令などのマイ
クロプロセッサ３側で行われるべき処理を待つ。図２の
ブロック５１で、オペレーションコードレジスタ６４を
読み、マイクロプロセッサ３のＥＳＩレジスタにしま
う。オペレーションコードレジスタ６４の内容はそのま
ま、処理のルーチンのアドレスになるように決められて
いる。すなわち、一命令あたり、６４バイトのスペース
をとり、命令のオペレーションコードの６４倍した数を
オペレーションコードレジスタ６４の内容とする。ま
た、命令が不実行の場合、つまりマイクロプロセッサ３
側で処理させるべき命令でないかあるいは処理させるべ
き状態で無いときは、０とする。例えば、加算命令は１
０×６４、減算命令は１１×６４であり、これらが不実
行の場合、０×６４とする。マイクロプロセッサ３の命
令は以下のようになる。 mov esi,opcode ２．ブロック５２では、ＥＳＩに従って各命令の処理ル
ーチンにジャンプする。不実行の場合はブロック５１に
戻り、減算の場合はブロック５３へ飛ぶ。マイクロプロ
セッサ３の命令は以下のようになる。 jmp [esi] ３．減算の場合、１番目のデータレジスタ６２（つまり
ＰＣＵＳＥはopl ）を１６ビット固定小数点符号付きデ
ータから３２ビット固定小数点符号付きデータに変換
（ar16）してＥＡＸへ読み込む。二つ以上の指定は以下
のように“₋”で結合し“op1 ₋ar16”のように書く。
しかし、当然ながら、ひとつのアドレスを指定する。こ
の動作はブロック５３に示すとおりで、マイクロプロセ
ッサの命令では以下のようになる。 mov eax,opl₋ar16 ４．次に、実際の減算を行う、２番目のデータレジスタ
６２（つまりop2 ）を１６ビット固定小数点符号付きデ
ータから３２ビット固定小数点符号付きデータに変換
（ar16）してつかうので、 op2₋ar16と書く。減算は３
２ビットで行なわれる。従って、オーバーフローはな
い。被減数はＥＡＸにあり、答えの差は３２ビットでＥ
ＡＸにしまわれる。この動作はブロック５４に示すとお
りで、マイクロプロセッサの命令では以下のようにな
る。 sub eax, op2₋ar16 ５．次に、ブロック５５で、３番目のデータレジスタ６
２（op3 ）に、３２ビット固定小数点から１６ビットに
リミットをかけ（ lmt₋ ar16 ），書き込む。この動作
はこの命令の最後であるので“ｅ”とし、またデータレ
ジスタ６２からデータメモリ６に書き込むので“mw”を
指定する。もし、１６ビットを越えるのであれば、ビッ
ト演算結果ＢＲをセットするので“brov16”を指定す
る。従って、ＥＡＸをプログラマブルコントローラ用コ
ープロセッサ１１に書き込む番地は以下のようになる。
マイクロプロセッサの命令は以下のようになる。 mov mw₋op3 ₋lmt ₋ar16₋brov16₋e,eax ６．つぎに、最初のブロック５１の命令が実行される。

【００２２】要するに、プログラマブルコントローラ用
コープロセッサ１１を使うことで、マイクロプロセッサ
３は真の演算部分のみを行うので、減算では５ブロック
に短縮して処理ができる。他の四則演算や浮動小数点演
算でもほぼ同様である。参考に、浮動小数点減算命令の
例を示す。なお、プログラムの順序は実際に即して、ブ
ロック５３に対応するところから始めて、ブロック５２
に対応するところで終了するように書く。内容は浮動小
数点になった点の違いでプログラムが異なるが基本的に
は同じであるので説明を省略する。 fld op1₋art32 fsub op2₋art32 fstp mw₋op3 ₋f ₋arf32 ₋brf ₋e mov esi,opcode jmp [esi] プログラマブルコントローラ用コープロセッサ１１は、
マイクロプロセッサ３に対して上述した各種情報をオペ
レーションコードレジスタ６４を介して引き渡すため、
以下のコントローラ用プログラムを解釈し実行する機能
を有する。１．命令の種別を決定するプログラムでは（例えば４番
地の“ＳＵＢ”）では実施には種別と、オペランドの数
を指定する。すなわち、この例では“ＳＵＢ，３”のよ
うに指定する。２．オペランドではデータの処理種別と、データの種
類、反転の有無及びデータで構成する。データの処理種
別はＲ，Ｗ，Ｒ／Ｗ，ＮＯの４種類で、それぞれ、リー
ド、ライト、リード／ライトの両方、無処理であり、こ
れをプログラマブルコントローラ用コープロセッサ１１
のデコーダ６３は解釈し処理する。データの種類はＷ，
Ｂ，Ｆ，ＡＤＲ，ＷＩ，ＦＩなどであり、その意味はワ
ードデータ（１６ビット語長データ）の番地、ビットデ
ータ（１ビットのデータ）の番地、浮動小数点データ
（３２ビットデータ）の番地、アドレスデータ、ワード
データの即値、浮動小数点データの即値（実際に実現は
仮数の２３ビットを４ビット減らしそのビットは０とし
て表し、データレジスタ６２にしまうとき３２ビットの
ＩＥＥＥ規格に変換する）である。反転は、数値データ
の場合は符号を反転し、ビットデータは論理否定を行
う。反転がありで“Ｎ”で表現する。以上により、結局
のところ、図５のプログラムは本発明では以下のように
表現され、プログラマブルコントローラ用コープロセッ
サ１１は、それを解釈実行する。０００１ＡＮＤ１００００２ＣＯＮＴ１１０００３ＯＲ１２０００４ＳＵＢ，３０００５ＤＡＴＡ，Ｗ，２００００６ＤＡＴＡ，Ｗ，３００００７ＤＡＴＡ，Ｗ，２５オペランドの番号は、プログラマブルコントローラ用コ
ープロセッサ１１でカウントすることでＤＡＴＡ１，Ｄ
ＡＲＴＡ２，ＤＡＴＡ３と知る。なお、７番地の命令に
最後である“Ｅ”を示すことのできるようにすれば、オ
ペランドの数を指定しなくとも良い。その場合のプロメ
グラムは以下のようになる。０００１ＡＮＤ１００００２ＣＯＮＴ１１０００３ＯＲ１２０００４ＳＵＢ０００５ＤＡＴＡ，Ｗ，２００００６ＤＡＴＡ，Ｗ，３００００７ＤＡＴＡ，Ｗ，２５，Ｅ

【００２３】また、数値演算のうち、固定小数点の演算
は比較的少ないロジックで実現できるので、図４のよう
に、プログラマブルコントローラ用コープロセッサ１１
にワード演算回路６９を設けることによって、固定小数
点演算を高速に処理出来る。ワード演算回路６９はデコ
ーダ６３から指令を受け、ビット演算回路６５の条件に
より、演算実行の有無を決定し、データレジスタ６２か
らデータを得て計算し、その結果をデータレジスタ６２
とビット演算回路６５にしまう。マイクロプロセッサ３
では５ステップ必要な計算もマイクロプロセッサの１ス
テップ分相当の時間で処理可能である。この場合、マイ
クロプロセッサ３では、多大なロジックが必要な浮動小
数点演算、複雑な固定小数点演算（例えば、固定小数点
のＰＩＤ用演算）、プログラマブルコントローラの制御
などに使われる。ワード演算回路６９は算術論理演算ユ
ニットをもち、デコーダ６３からの演算を指令され、ビ
ット演算回路６５から演算実行の有無を指令され、演算
を行ない、その結果をデータレジスタ６２、ビット演算
回路６５にストアする。固定小数点演算回路６９は信号
線７１、７３、７４、７７により他の回路とつながる。

【００２４】他の実施例として，例えばインテル社製８
０４８６マイクロプロセッサのようにキャッシュメモリ
を内蔵したマイクロプロセッサを使う場合、限られたキ
ャッシュメモリを有効に利用するため、使用頻度が多い
処理ルーチンを割り当てるため、アドレスデコーダ６６
は使用頻度の多いルーチンのアドレスを受け取ったとき
のみ、キャシュイネーブル信号を選択的に発し、マイク
ロプロセッサが内蔵したキャッシュメモリにアクセスで
きるようにする。

【００２５】上記実施例によれば、以下のような効果が
ある。１．マイクロプロセッサ３は、最も効率的に処理できる
計算の中枢部分のみを実行し各種の判定，オペランドの
アクセス，データの変換、データの後処理などの計算の
中枢部分と同じように時間のかかる処理を省くことがで
きる。２．プログラマブルコントローラ用コープロセッサ１１
はコードのアクセス、データのアクセスを分離したバス
１０，１２をとおして、パイプライン状態で行うこと
で、並列実行を切れ目なく行うことができる。３．プログラマブルコントローラ用コープロセッサ１１
は、プログタムカウンタ６０、インストラクションレジ
スタ６１、データレジスタ６２等を全ての場合に使用で
きるように内蔵することでプログラマブルコントローラ
の実行の制御を集中して行い、実行する命令の種別に応
じて制御をマイクロプロセッサ３からプログラマブルコ
ントローラ用コープロセッサ１１に移動するとき生じる
オーバーヘッドをなくすことができる。４．プログラマブルコントローラ用コープロセッサ１１
はアドレスデコーダ６６を使い、変換や処理の指令をマ
イクロプロセッサ３が容易に与えられるようにすること
で、指令をマイクロプロセッサ３が与える時間を短縮で
きる。５．プログラマブルコントローラ用コープロセッサ１１
はデータの変換を行う回路６７、６８をもつことで、マ
イクロプロセッサの処理が単純となり、メモリ容量が少
なくてすみ、マイクロプロセッサのソフトを開発するの
が容易かつ誤りが少ないものとすることができる。６．数値演算命令に移る前処理において、プログラマブ
ルコントローラ用コープロセッサ１１はその実行結果に
よって、オペレーションコードレジスタ６４に実行、不
実行の値をダイナミックに変える。加えてマイクロプロ
セッサ３の不実行のケースの処理が数少ないいくつかの
処理に集約されるため、従来の各命令の処理のなかで実
行、不実行を判断し、実行をするのに比べ、命令ステッ
プが少なくなるばかりでなく、合計したマイクロプロセ
ッサ３の数値演算のためのルーチンのメモリ量が少なく
できる。

【００２６】上記の理由で、マイクロプロセッサ３の数
値演算のルーチンのメモリ量が少ない、コンパクトなも
のとすることで、マイクロプロセッサの内蔵するキャシ
ュメモリ、例えばインテル社製８０４８６マイクロプロ
セッサを利用して、安価に高速の処理ができる。

【００２７】

【発明の効果】本発明によれば、プログラマブルコント
ローラが高速に処理できるとともに、ゲートアレイを始
めとするＡＳＩＣを有効に活用することができる。

【図面の簡単な説明】

【図１】本発明によるプログラマブルコントローラの構
成を示すブロック図。

【図２】本発明によるプログラマブルコントローラのマ
イクロプロセッサ側のソフト処理を示すフローチャー
ト。

【図３】本発明によるプログラマブルコントローラ用コ
ープロセッサの内部構成を示すブロック図。

【図４】本発明によるプログラマブルコントローラ用コ
ープロセッサの内部構成を示すブロック図。

【図５】プログラム例とそのプログラムの動作を説明す
るためファンクションブロック図。

【図６】従来のプログラマブルコントローラの構成を示
すブロック図。

【図７】従来のプログラマブルコントローラのゲートア
レイの内部構成を示すブロック図。

【図８】従来のプログラマブルコントローラのマイクロ
プロセッサ側のソフト処理を示すフローチャート。

【図９】従来のプログラマブルコントローラのマイクロ
プロセッサ側のソフト処理を示すフローチャート。

【符号の説明】

１、１０、１２バス３マイクロプロセッサ５コードメモリ６データメモリ８プロセス入出力装置９マイクロプロセッサ用メモリ１１プログラマブルコントローラ用コープロセッサ

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサと、コープロセッサ
と、命令を収納する第一のメモリと、データを収納する
第二のメモリとを有するプログラマブルコントローラに
おいて、前記コープロセッサは、複数の命令レジスタ、デコー
ダ、複数のデータレジスタ、ビット演算回路、オペレー
ションコードレジスタ、アドレスデコーダ、第一のデー
タ変換回路、及び第二のデータ変換回路を備え、前記複数の命令レジスタは、前記第一のメモリから、複
数の命令を順次入力してそれを順次保持し、前記命令中
のオペランドに対応するデータ番地を、第二のメモリに
出力するものであり、前記デコーダは、前記命令レジスタから命令と前記ビッ
ト演算回路の演算結果を入力し、それらを解釈するもの
であり、前記複数のデータレジスタは、前記第二のメモリから前
記命令のデータを順次入力してそれを順次保持し、その
入力データから該当ビットの切り出しを行い、または前
記データ変換回路からの入力信号に基づきデータを前記
第二のメモリにアクセスするものであり、前記ビット演算回路は、前記デコーダからの信号に基づ
き前記データレジスタから入力されたデータと前回の演
算結果との演算を行いその演算結果を保持するものであ
り、前記オペレーションコードレジスタは、前記デコーダか
ら命令と前記演算結果とその命令に対応するマイクロプ
ロセッサ側の実行番地とを入力し、これらをマイクロプ
ロセッサに参照させるものであり、前記アドレスデコーダは、マイクロプロセッサから入力
されるアドレス信号を解釈するものであり、前記第一のデータ変換回路は、前記アドレスデコーダか
らデータレジスタ番号とデータ変換方法とを入力し、そ
れに従い該当する前記データレジスタからデータを取り
出し、指定された形式に変換し、マイクロプロセッサに
その変換データをアドレス信号として出力するものであ
り、前記第二のデータ変換回路は、前記アドレスデコーダか
らデータレジスタ番号とデータ変換方法と前記演算結果
操作指令とを入力し、必要に応じて前記ビット演算回路
に前記演算結果を出力し、該当するデータレジスタに対
しそのデータを変換し前記第二のメモリに書き込む指令
を出力するものであることを特徴とするプログラマブル
コントローラ。
【請求項２】請求項１のプログラマブルコントローラに
おいて、前記デコーダから指令を入力し、前記ビット演
算回路の前記演算結果によって演算実行の有無を決定
し、演算実行有りの時前記データレジスタからデータを
得て固定小数点演算を行い、その演算結果を前記データ
レジスタと前記ビット演算回路に出力するワード演算回
路を備えたことを特徴とするプログラマブルコントロー
ラ。
【請求項３】請求項１または請求項２のプログラマブル
コントローラにおいて、マイクロプロセッサに常時前記
オペレーションコードレジスタを監視させそのレジスタ
の値に従い演算の実行、不実行を判断させ、演算を実行
する時演算データの変換と演算データの記憶と演算結果
の変更をコープロセッサに行わせるプログラマブルコン
トローラ。
【請求項４】請求項１または請求項２のプログラマブル
コントローラにおいて、特定の範囲をコープロセッサの
データ番地部分とコープロセッサの前記データレジスタ
番号とコープロセッサへのデータ変換指令部分とコープ
ロセッサへの処理指令部分とに分割されたアドレス信号
をマイクロプロセッサから前記アドレスデコーダへ出力
するプログラマブルコントローラ。